CN111045955B - 架构动态配置的存储装置及其操作方法及电子设备 - Google Patents

架构动态配置的存储装置及其操作方法及电子设备 Download PDF

Info

Publication number
CN111045955B
CN111045955B CN201911293049.XA CN201911293049A CN111045955B CN 111045955 B CN111045955 B CN 111045955B CN 201911293049 A CN201911293049 A CN 201911293049A CN 111045955 B CN111045955 B CN 111045955B
Authority
CN
China
Prior art keywords
mode
chip select
data
architecture
memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201911293049.XA
Other languages
English (en)
Other versions
CN111045955A (zh
Inventor
胡俊飞
林俊超
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Lusheng Technology Co ltd
Original Assignee
Lusheng Technology Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Lusheng Technology Co ltd filed Critical Lusheng Technology Co ltd
Priority to CN201911293049.XA priority Critical patent/CN111045955B/zh
Publication of CN111045955A publication Critical patent/CN111045955A/zh
Application granted granted Critical
Publication of CN111045955B publication Critical patent/CN111045955B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
    • G06F15/7807—System on chip, i.e. computer system on a single chip; System in package, i.e. computer system on one or more chips in a single package
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
    • G06F15/7839—Architectures of general purpose stored program computers comprising a single central processing unit with memory
    • G06F15/7864—Architectures of general purpose stored program computers comprising a single central processing unit with memory on more than one IC chip

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)

Abstract

本申请提供一种架构动态配置的存储装置，包括多个存储器及存储器控制器。多个存储器，每一存储器具有片选端、地址端和数据端。存储器控制器包括片选开关电路和逻辑控制电路。片选开关电路具有多个片选输入端和多个片选输出端，每一片选输出端连接对应存储器的片选端，其中片选开关电路配置为动态地调整多个片选输入端和多个片选输出端的连接路径，以动态地将多个存储器分为一个或多个区块(Rank)。逻辑控制电路配置为在第一模式向片选开关电路提供第一开关信号组，以将多个存储器配置为第一架构，且在第二模式向片选开关电路提供第二开关信号组，以将多个存储器配置为第二架构，其中第一架构包含的区块数不同于第二架构包含的区块数。

Description

架构动态配置的存储装置及其操作方法及电子设备
技术领域
本发明主要涉及存储器，尤其涉及一种架构动态配置的存储装置及其操作方法及电子设备。
背景技术
DDR(双倍速率同步动态随机存储器)，是内存的一种，是CPU能直接寻址的存储空间。CPU与内存之间的接口位宽是通常高于单个存储器的位宽。举例来说，接口位宽是64bit，也就意味着CPU在一个时钟周期内会向内存发送或从内存读取64bit的数据。可是，单个存储芯片(Chip)的位宽仅有4bit、8bit或16bit，个别也有32bit的。因此，必须把多个存储芯片并联起来，组成一个位宽为64bit的数据集合，才可以和CPU互连。通常把64bit集合称为一个Rank(区块)。
单通道单区块(Rank)的DDR架构如图1所示。DDR控制器可与各个主器件(比如CPU、GPU)通过AXI等总线互连。整个子系统由控制器和多个存储芯片组成。举例来说，一个DDR内存(比如DDR4)一般由4个(或更多)8bit位宽或者2个(或更多)16bit位宽的DDR芯片组成32bit位宽(或更高)位宽的DDR总线。图2以4个8bit位宽的DDR芯片组成示例。片选CS0和其他的命令/地址总线(比如A[0:15]、WE等)由4个存储芯片复用，即一对多片的菊花链或者Flyby拓扑；数据线采用拼接的方式组成32bit位宽，即在同一个Rank内采用Point2Point拓扑。
按照目前架构，由于是4个8bit位宽的DDR芯片组成32bit位宽，所以在此架构下，天然存在Datawidth处于地址映射的Address[1:0]。突发读取(Burst Read)或者写入(Write)操作时，每个DQS(Data Strobe Signal，数据选通信号)边沿存取的数据即是32bit，同时片选CS和地址/命令共用。所以读写数据的时候，每个DDR芯片的状态是一致的：CS和命令/地址总线同时把命令发送到4个DDR芯片，注意由于总线位宽是32bit(即4Byte)，那么Byte地址是以4为步进递增加，同时突发操作有突发长度(Burst length)设定，所以突发操作的起始地址是4*BL对齐的；为了存取Byte数据，DDR协议保留了Mask命令。4个可以同时接收到命令，状态切换动作以及突发操作的时候，4个DDR芯片同步，同时激活或者同时写入或者读取数据出来。DDR子系统只有32bit位宽模式，即控制器以32bit位宽对DDR颗粒进行访问，每个Rank的4颗DDR颗粒处于同一个状态，比如激活(active)、预充电(precharge)、自刷新(Self-refresh)、突发读取(Burst-read)、突发写入(Burst-write)。
当系统所需要的数据量或者数据带宽很低的时候，降低功耗的措施是：通过自动调频调压机制降低接口速率，读写数据访问完成立即使DDR进入自刷新的低功耗模式、控制器进入Clock Gate模式。
然而上述方法存在一些缺点。首先无数据访问自动进入自刷新低功耗模式，能够有效降低功耗；但是在数据访问的时候，通过降低接口速率的方式，无法明显的降低功耗，收益主要是DLL关闭。其次，总线只能够是32bit的位宽，控制器必须是32bit相应的总线位宽，4个DDR芯片必须处于相同的状态，当处于低数据量访问/空间需求较小的时候，会有不必要的功耗浪费，读写小段数据之后再同时进入自刷新模式，由于激活等必要命令存在，数据周期较短，总线命令开销占比较大。总之，该架构方案能实现大带宽高性能场景，但是没有兼顾在低带宽访问场景，在该模式下，能耗比或者数据量/功耗比是相对比较低的，无法有效实现降低功耗。
发明内容
本发明要解决的技术问题是提供一种架构动态配置的存储装置及其操作方法及电子设备，可以通过灵活的架构配置来降低功耗。
为解决上述技术问题，本发明提供了一种架构动态配置的存储装置，包括多个存储器及存储器控制器。多个存储器，每一存储器具有片选端、地址端和数据端。存储器控制器包括片选开关电路和逻辑控制电路。片选开关电路具有多个片选输入端和多个片选输出端，每一片选输出端连接对应存储器的片选端，其中所述片选开关电路配置为动态地调整所述多个片选输入端和多个片选输出端的连接路径，以动态地将所述多个存储器分为一个或多个区块(Rank)。逻辑控制电路配置为在第一模式向所述片选开关电路提供第一开关信号组，以将所述多个存储器配置为第一架构，且在第二模式向所述片选开关电路提供第二开关信号组，以将所述多个存储器配置为第二架构，其中所述第一架构包含的区块数不同于所述第二架构包含的区块数。
在本发明的一实施例中，所述逻辑控制电路还配置为在所述第一模式提供第一片选信号组，以激活所述第一架构中的一个或多个区块，且在第二模式向所述多个片选输入端提供第二片选信号组，以激活所述第二架构中的一个或多个区块。
在本发明的一实施例中，所述逻辑控制电路配置为在所述第一模式下激活所述第一架构中的第一区块，在所述第一模式下激活所述第二架构中的第二区块，所述第一区块的存储器数量大于所述第二区块的存储器数量，且所述存储装置在所述第一模式的位宽大于在所述第二模式的位宽。
在本发明的一实施例中，所述存储器控制器还包括数据开关电路，所述数据开关电路具有多个第一数据端和多个第二数据端，每一第二数据端连接对应存储器的数据端，其中所述数据开关电路配置为动态地调整所述多个第一数据端和多个第二数据端的连接路径，以动态地配置所述存储装置的位宽。
在本发明的一实施例中，所述存储器控制器还包括数据开关电路，所述数据开关电路具有多个第一数据端和多个第二数据端，每一第二数据端连接对应存储器的数据端，其中所述数据开关电路配置为动态地调整所述多个第一数据端和多个第二数据端的连接路径，以动态地配置所述存储装置的位宽；所述逻辑控制电路还配置为在所述第一模式向所述数据开关电路提供第三开关信号组，以配置所述存储装置的位宽与所述第一区块匹配，且在所述第二模式向所述数据开关电路提供第四开关信号组，以配置所述存储装置的位宽与所述第二区块匹配。
在本发明的一实施例中，所述逻辑控制电路配置为：将所述第一架构中的区块的映射地址先沿着行地址在多个存储器间递增，再沿着列地址递增；以及将所述第二架构中的区块的映射地址沿着列地址递增，再沿着行地址递增，然后在多个存储器间递增。
在本发明的一实施例中，在所述第一模式下，所述存储装置配置为与第一处理器交互，在所述第二模式下，所述存储装置配置为第二处理器交互，所述第二处理器的功耗小于所述第一处理器的功耗。
在本发明的一实施例中，在所述第一模式下，所述存储装置配置为在所述第一处理器控制下输入和输出数据块；在所述第一模式下，所述存储装置配置为在所述第二处理器控制下输出和输出数据块。
在本发明的一实施例中，所述逻辑控制电路配置为在所述第一模式和所述第二模式之间交替进行。
在本发明的一实施例中，所述存储器是DDR存储器。
本发明还提出一种操作存储装置的方法，所述存储装置具有多个存储器，每一存储器具有片选端、地址端和数据端，所述方法包括：在第一模式将各个存储器的片选端与多个片选输入端按照第一路径连接，以将所述多个存储器配置为第一架构；在第二模式将各个存储器的片选端与多个片选输入端按照第二路径连接，以将所述多个存储器配置为第二架构；其中所述第一架构包含的区块(Rank)数不同于所述第二架构包含的区块数。
在本发明的一实施例中，上述方法还包括为在所述第一模式向所述多个片选输入端提供第一片选信号组，以激活所述第一架构中的一个或多个区块，且在第二模式向所述多个片选输入端提供第二片选信号组，以激活所述第二架构中的一个或多个区块。
在本发明的一实施例中，在所述第一模式下激活所述第一架构中的第一区块，在所述第一模式下激活所述第一架构中的第二区块，所述第一区块的存储器数量大于所述第二区块的存储器数量，且所述存储装置在所述第一模式的位宽大于在所述第二模式的位宽。
在本发明的一实施例中，上述方法还包括在所述第一模式将各个存储器的数据端与多个第一数据端按照第三路径连接，而配置所述存储装置的位宽与所述第一区块匹配，且在所述第二模式各个存储器的数据端与多个第一数据端按照第四路径连接，以配置所述存储装置的位宽与所述第二区块匹配。
在本发明的一实施例中，上述方法还包括：将所述第一架构中的区块的映射地址先沿着行地址在多个存储器间递增，再沿着列地址递增；以及将所述第二架构中的区块的映射地址沿着列地址递增，再沿着行地址递增，然后在多个存储器间递增。
本发明还提出一种电子设备，包括存储装置、第一处理器和第二处理器。存储装置包括多个存储器和存储器控制器。每一存储器具有片选端、地址端和数据端。存储器控制器包括片选开关电路和逻辑控制电路。所述片选开关电路具有多个片选输入端和多个片选输出端，每一片选输出端连接对应存储器的片选端，其中所述片选开关电路配置为动态地调整所述多个片选输入端和多个片选输出端的连接路径，以动态地将所述多个存储器分为一个或多个区块(Rank)。所述逻辑控制电路配置为在第一模式向所述片选开关电路提供第一开关信号组，以将所述多个存储器配置为第一架构，且在第二模式向所述片选开关电路提供第二开关信号组，以将所述多个存储器配置为第二架构，其中所述第一架构包含的区块数少于所述第二架构包含的区块数；所述逻辑控制电路还配置为在所述第一模式提供第一片选信号组，以激活所述第一架构中的第一区块，且在第二模式向所述多个片选输入端提供第二片选信号组，以激活所述第二架构中的第二区块，所述第一区块的存储器数量大于所述第二区块的存储器数量，且所述第一区块和所述第二区块均包括第一存储器。所述第一处理器，配置为在所述第一模式下写入数据块至所述第一存储器，且在第二模式下休眠。所述第二处理器配置为在所述第二模式下从所述第一存储器读取所述数据块，其中所述存储装置在所述第一模式的位宽大于在所述第二模式的位宽。
在本发明的一实施例中，所述逻辑控制电路配置为在所述第一模式和所述第二模式之间交替进行。
在本发明的一实施例中，所述数据块包括音频数据。
在本发明的一实施例中，所述第二处理器从第二模式下所述第一存储器读取或写入数据块的功耗小于所述第一处理器从第一模式下所述第一存储器读取或写入数据块的功耗。
与现有技术相比，本发明通过在控制器内部增加片选电路，在不改动硬件设计的基础上，可以软件灵活动态地改变总线架构，即改变总线位宽、Rank数目配置、分存储器进入自刷新和激活状态，从而兼顾了多主器件(Master)大数据带宽高吞吐和单主器件小数据容量访问这2种不同且要求和实现完全相反的场景。在多主器件大数据带宽高吞吐场景下，要求的是大数据带宽，通过配置高总线位宽和增加总线频率实现；在单主器件小数据容量场景下，通过配置低总线位宽、降低总线频率、仅一个芯片激活/其他芯片进入自刷新的方式，最大程度地实现低功耗的目标；功耗的降低相比现有架构将会非常可观。
附图说明
包括附图是为提供对本申请进一步的理解，它们被收录并构成本申请的一部分，附图示出了本申请的实施例，并与本说明书一起起到解释本发明原理的作用。附图中：
图1是一种单通道单Rank的DDR架构图。
图2是图1所示单通道单Rank的DDR的地址编码示意图。
图3是本发明一实施例的DDR存储装置的架构图。
图4是本发明另一实施例的DDR存储装置的架构图。
图5是本发明一实施例的DDR存储装置在第一模式下的地址编码示意图。
图6是本发明一实施例的DDR存储装置在第二模式下的地址编码示意图。
图7是本发明一实施例的电子设备的逻辑框图。
图8是DDR存储装置进入和退出自刷新的时序图。
图9是DDR存储装置突发读操作的时序图。
图10是本发明一实施例中片选开关电路和数据开关电路的连接路径配置。
具体实施方式
为了更清楚地说明本申请的实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单的介绍。显而易见地，下面描述中的附图仅仅是本申请的一些示例或实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图将本申请应用于其他类似情景。除非从语言环境中显而易见或另做说明，图中相同标号代表相同结构或操作。
如本申请和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般说来，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排它性的罗列，方法或者设备也可能包含其他的步骤或元素。
除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本申请的范围。同时，应当明白，为了便于描述，附图中所示出的各个部分的尺寸并不是按照实际的比例关系绘制的。对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为说明书的一部分。在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
此外，需要说明的是，使用“第一”、“第二”等词语来限定零部件，仅仅是为了便于对相应零部件进行区别，如没有另行声明，上述词语并没有特殊含义，因此不能理解为对本申请保护范围的限制。此外，尽管本申请中所使用的术语是从公知公用的术语中选择的，但是本申请说明书中所提及的一些术语可能是申请人按他或她的判断来选择的，其详细含义在本文的描述的相关部分中说明。此外，要求不仅仅通过所使用的实际术语，而是还要通过每个术语所蕴含的意义来理解本申请。
应当理解，当一个部件被称为“在另一个部件上”、“连接到另一个部件”、“耦合于另一个部件”或“接触另一个部件”时，它可以直接在该另一个部件之上、连接于或耦合于、或接触该另一个部件，或者可以存在插入部件。相比之下，当一个部件被称为“直接在另一个部件上”、“直接连接于”、“直接耦合于”或“直接接触”另一个部件时，不存在插入部件。同样的，当第一个部件被称为“电接触”或“电耦合于”第二个部件，在该第一部件和该第二部件之间存在允许电流流动的电路径。该电路径可以包括电容器、耦合的电感器和/或允许电流流动的其它部件，甚至在导电部件之间没有直接接触。
本发明的实施例描述一种架构动态配置的存储装置，可在不改动硬件设计的基础上，软件灵活动态地改变总线架构，即改变总线位宽、Rank数目配置、分芯片进入自刷新和激活状态，从而兼顾了多主器件(Master)大数据带宽高吞吐和单主器件小数据容量访问这2种不同且要求和实现完全相反的场景。
图3是本发明一实施例的DDR存储装置的架构图。参考图3所示，本实施例的DDR存储装置可包括多个存储器，例如4个DDR芯片301-304。各存储器具有片选端Chip0_CS-Chip3_CS、命令和地址端CMD&Address和数据端Bit[0:7],Bit[8:15],Bit[16:23],Bit[24:31]。在此，DDR芯片301-304的数据位宽示例为8bit，但本发明并不以此为限。
DDR存储装置还可包括存储器控制器310，其包括逻辑控制电路311和片选开关电路312。片选开关电路312具有多个片选输入端312a和多个片选输出端312b。每一片选输入端312a输入对应的片选信号CS0-CS3。每一片选输出端312b连接对应存储器的片选端Chip0_CS-Chip3_CS。每一片选输入端312a和每一片选输出端312b之间具有可控的开关312c。在输入到各开关312c的信号的控制下，片选开关电路312可配置为动态地调整多个片选输入端和多个片选输出端的连接关系，以动态地将多个DDR芯片301-304分为一个或多个区块(Rank)。
具体地说，片选端Chip1_CS可以接到片选信号CS0或者CS1，片选端Chip2_CS可以接到片选信号CS0或者CS2，片选端Chip3_CS可以接到片选信号CS0、CS1或者CS3。当片选端Chip1_CS接到片选信号CS0，片选端Chip2_CS接到片选信号CS0，片选端Chip3_CS接到片选信号CS0，此时的系统架构配置为单Rank 32bit数据位宽；即DDR Chip0～3这4个芯片组成了单Rank 32bit位宽的DDR子系统，该模式下带宽性能最优。当片选端Chip1_CS接到片选信号CS1，片选端Chip2_CS接到片选信号CS0，片选端Chip3_CS接到片选信号CS1，此时的系统架构配置为双Rank 16bit数据位宽；即DDR Chip0～1这2个芯片组成了一个16bit位宽的Rank0，DDR Chip2～3这两个芯片组成了共享该数据总线的另外Rank1。当片选端Chip1_CS接到片选信号CS1，片选端Chip2_CS接到片选信号CS2，片选端Chip3_CS接到片选信号CS3，此时的系统架构配置为四Rank 8bit数据位宽；即每个芯片即是单独的8bit数据位宽Rank，一共有4Rank。
逻辑控制电路311可配置为向片选开关电路312的各开关312c提供不同的开关信号组，以便将DDR芯片301-304配置为不同架构。如前文所述，不同架构会包括不同的Rank数，例如单Rank 32bit数据位宽的架构仅具有1个Rank，双Rank 16bit数据位宽的架构具有2个Rank，四Rank 8bit数据位宽的架构具有4个Rank。不同的架构可对应存储装置不同的工作模式。在第一模式下，逻辑控制电路311向片选开关电路312提供第一开关信号组，以将DDR芯片301-304配置为第一架构(如单Rank 32bit数据位宽的架构)。在第二模式下，逻辑控制电路311向片选开关电路312提供第二开关信号组，以将DDR芯片301-304配置为第二架构(四Rank 8bit数据位宽)。
进一步，在各架构下，逻辑控制电路311可选择激活不同数目的Rank，而休眠不需要的Rank，从而节省功耗。一些模式中被激活的Rank中包含的存储芯片数目会大于另一些模式中被激活的Rank中包含的存储芯片数目。例如，在第一模式下，逻辑控制电路311可配置为向片选开关电路312的多个片选输入端312a提供第一片选信号组CS0-CS3，以激活前述第一架构中的一个区块Rank0，如图5所示。在第二模式下，逻辑控制电路311可配置为向片选开关电路312的多个片选输入端312a提供不同的第二片选信号组CS0-CS3，以激活前述第二架构中的一个区块Rank0，如图6所示。图5中区块Rank0中包含4个DDR芯片(Chip0-Chip3)，都处于激活状态，其位宽为32bit。图6中区块Rank0中包含1个DDR芯片(Chip0)，其位宽为8bit，其余3个DDR芯片(Chip1-Chip3)均可以处于休眠状态。
通过架构的动态配置，配合位宽的配置，可以使得存储装置满足不同的需求。例如存储装置可以兼顾多主器件(Master)大数据带宽高吞吐和单主器件小数据容量访问这2种不同且要求和实现完全相反的场景。
图4是本发明另一实施例的DDR存储装置的架构图。参考图4所示，与图3所示的前一实施例不同的是，本实施例增加了数据开关电路313。数据开关电路313可具有多个第一数据端313a(图中为4个)和多个第二数据端313c(图中为4个)。每一第二数据端313c连接对应存储芯片的数据端，如Bit[0:7],Bit[8:15],Bit[16:23],Bit[24:31]。在每一第一数据端313a和每一第二数据端313c之间具有可控的开关313b。在输入到各开关313b的信号的控制下，数据开关电路313可配置为动态地调整多个第一数据端313a和多个第二数据端313c的连接路径，以动态地配置存储装置的位宽。
在一些实施例中，逻辑控制电路311配置为在第一模式向数据开关电路313提供第三开关信号组，以配置存储装置的位宽与图5所示的区块Rank0匹配。逻辑控制电路311也可配置为在第二模式向数据开关电路313提供第四开关信号组，以配置存储装置的位宽与图6所示的区块Rank0匹配。
在另一些实施例中，数据开关电路313对位宽的配置，并不需要与所激活的区块的位宽相匹配，而是具有独立性。举例来说，在图5所示的架构中，可令数据开关电路313的某个第一数据端313a(例如Byte0所对应的数据端)与Rank0的各个DDR芯片的数据端均相连。此时Rank0的位宽是32bit，然而输出端的位宽是8bit。因此，无论经片选开关电路312配置的架构为何，数据开关电路313都可灵活调整总线位宽为8bit/16bit/32bit等。
架构和位宽调整之后，在相同的地址映射模式下，物理地址顺序会有变化。参考图5所示，在此架构中，区块Rank0的映射地址先沿着行地址(图中水平箭头方向)在多个存储芯片Chip0-Chip3间递增，再沿着列地址递增(图中垂直方向)。参考图6所示，区块Rank0的映射地址沿着列地址递增(图中垂直箭头方向)。在存在多个如Rank0这样的被激活Rank时，映射地址会再沿着行地址递增，然后在多个存储芯片间递增。Rank之间的芯片操作由于是RBRCD映射方式，完全是各自独立的，即只和地址操作有关。
上述可动态配置架构和位宽的存储装置可用于在不同模式下由不同主器件(例如CPU)存取。图7是本发明一实施例的电子设备的逻辑框图。参考图7所示，电子设备700可包括存储装置701、第一处理器702和第二处理器703。存储装置701可按前文描述的方式被配置成不同架构和位宽。在不同模式中，将可利用存储装置701的不同架构和位宽。例如，在第一模式下，存储装置701配置为与第一处理器702交互。在第二模式下，存储装置701配置为第二处理器703交互。第二处理器703的功耗小于第一处理器702的功耗，尤其是在从存储装置中读取或写入数据时。举例来说，第一处理器702可为运行大型操作系统(例如Linux系统)的处理器，第二处理器703可为运行实时操作系统(RTOS)或者是无系统运行的低功耗处理器。第二处理器703的示例为ARM A7小核或者数字处理器(DSP)。进一步，在第一模式下，存储装置701配置为在第一处理器702控制下输入和/或输出数据块。参考图5所示，数据块可写入Rank0中的存储芯片Chip0。在第二模式下，存储装置701配置为在第二处理器702控制下输入和/或输出数据块。参考图6所示，数据块可从Rank0的存储芯片Chip0输出。在第二模式下，第一处理器702以及存储装置701中除了Chip0外的其他存储芯片可休眠以降低功耗。与第一模式下32bit的位宽相比，第二模式下的位宽为8bit，工作中的存储芯片数量也减少，从而降低了功耗。存储装置701中的逻辑控制电路(如311)可配置为在第一模式和第二模式之间交替进行。在一个示例中，数据块可包括音频数据，从存储装置701读出的音频数据会被送到音频解码器704，解码后播放。
从另一角度看，本发明提出一种操作存储装置的方法，存储装置具有多个存储器，每一存储器具有片选端、地址端和数据端。这一方法包括：在第一模式将各个存储器的片选端与多个片选输入端按照第一路径连接，以将所述多个存储器配置为第一架构；在第二模式将各个存储器的片选端与多个片选输入端按照第二路径连接，以将多个存储器配置为第二架构；其中所述第一架构包含的Rank数不同于所述第二架构包含的区块数。
在一些实施例中，方法还包括在第一模式向多个片选输入端提供第一片选信号组，以激活第一架构中的一个或多个区块，且在第二模式向多个片选输入端提供第二片选信号组，以激活第二架构中的一个或多个区块。
在一些实施例中，在第一模式下激活第一架构中的第一区块，在第一模式下激活第一架构中的第二区块，第一区块的存储器数量大于第二区块的存储器数量，且存储装置在第一模式的位宽大于在第二模式的位宽。
在一些实施例中，方法还包括在第一模式将各个存储器的数据端与多个第一数据端按照第三路径连接，而配置存储装置的位宽与第一区块匹配，且在第二模式各个存储器的数据端与多个第一数据端按照第四路径连接，以配置存储装置的位宽与第二区块匹配。
在一些实施例中，方法还包括将第一架构中的区块的映射地址先沿着行地址在多个存储器间递增，再沿着列地址递增；以及将第二架构中的区块的映射地址沿着列地址递增，再沿着行地址递增，然后在多个存储器间递增。
下面以主器件休眠下进行MP3音频播放场景为例说明本发明一些实施例的优势。该场景的特点是带宽要求很低、数据量很小、内存空间需求小、DDR控制器的主器件单一只有DSP或者DMA(Direct Memory Access，直接内存存取)。假设传输数据量是20ms时间内解码搬移数据1Kbyte，存放数据的内存空间需求压缩在1MByte以内。按照133MHz总线速率计算(总线速率较低，PHY和颗粒内部DLL均关闭)，按照无缝突发读取(Seamless Burst Read)方式，32bit位宽和8bit位宽传输数据分别需要的数据传输周期是128tCK和512tCK，小于tRASmax值，那么整个传输过程在一个无缝突发读取内即可完成，然后进入自刷新模式，整个DDR过程比较简单。
参考图7举例说明系统过程：
硬件方面，由4个256MB大小的DDR4芯片组成1GB DDR内存空间。软件方面，应用场景是MP3播放中所谓的offload playback模式：CPU解码压缩数据流，并将较大缓冲信息放到DDR中(大约1MB大小)，然后进入深度睡眠模式；DSP对压缩数据进行音频解码并在输出设备上播放。
首先，大核CPU(第一处理器702)运行Android或Linux系统，代码运行于外部DDR(存储装置701)。主要是CPU进行MP3播放格式解析，然后CPU或者通过DMA将1MB的数据从eMMC放入到DDR特定位置，然后CPU进入休眠。此时的DDR总线架构处于32bit位宽模式，以适应Linux系统对于带宽和容量的需求。
然后，大核CPU进入睡眠之后，低功耗的DSP(第二处理器703)负责接下来的工作，此时只有DSP有对外部DDR访问的需求。以DSP为例，其运行的是RTOS或者是无系统运行，代码运行于内部SRAM，其也能够通过DDR控制器访问外部DDR。DSP按一定的比特流从DDR中取数据，并进行解码和后置处理，然后将PCM样本通过DMA输出到硬件CODEC和音频电路进行播放。此时的DDR总线架构切换到了8bit位宽模式，以适应系统对于低功耗的需求。
DDR中的数据全部解码播放完成之前，DSP唤醒CPU进行再一次的数据搬运。
在大核CPU运行时，DDR总线架构处于32bit位宽模式，CPU的访问权限是全部的内存空间地址，4个DDR芯片组成一个Rank0均处于激活状态(如图5所示)，区域50为放置音频数据的1MB地址空间，物理地址按照水平箭头方向递加。
在DSP运行时，DDR总线架构处于8bit位宽模式，4个DDR芯片被分为4个Rank，Rank0激活而Rank1～3处于休眠(自刷新)状态。区域50为原先放置音频数据的1MB地址空间，而区域60是通过DSP的MPU设置的有访问权限的DDR地址空间，约2M左右。所有的DSP地址访问，均被MPU映射于该区域，代码和进程堆栈可以运行于内部SRAM，也可以运行于该区域。
在CPU(此时处于睡眠状态)上运行的Linux系统的所有数据(包括代码、缓存等)，在Chip1～3中的，由于处于自刷新状态，数据不会丢失。而对于处于激活状态的Rank0中的数据，对于区域50，存放音频数据，32bit位宽模式和8bit位宽模式下，虽然DDR控制器地址映射方式不一样，但是是存放数据的，可以通过指定地址的方式保证存取的数据是一致的。而对于区域60(除了区域50之外)，32bit位宽模式和8bit位宽模式下，DDR控制器地址映射方式不一样。为了在DSP操作的时候不破坏原先上面的代码、临时数据等数据，可以在切换位宽模式之后，首先对该区域的空间进行拷贝，位宽模式切换回来的时候再拷贝回来，保证数据一致性。而对于区域60之外的DDR内存空间，对于DSP来说是无效地址或者非法地址，没有访问权限。
综上所述，区域50的1MB DDR地址空间，是CPU系统和DSP系统在切换前后的数据交互空间。而由于2者运行时候的DDR位宽模式可能不一样，所以在对该区域进行数据存取的时候，需要进行额外的设计。
本场景下DDR子系统操作分析，以DDR4标准说明，主要有以下过程：
默认模式为：DDR颗粒处于自刷新模式，控制器处于ClockGate低功耗模式；
步骤1：逻辑控制电路需要退出低功耗模式；
步骤2：逻辑控制电路向存储芯片发送SRX命令，存储芯片退出自刷新；
步骤3：逻辑控制电路向存储芯片发送激活命令，存储芯片进入Bank激活(单Bank即可)；
步骤4：控制器向颗粒发送突发读取(自动预充电)，进行数据传输，完成后自动进行预充电；
步骤5：控制器向颗粒发送进入自刷新命令，DDR颗粒进入自刷新模式，控制器进入ClockGate低功耗模式；
各个步骤所需时间分析：
步骤1所需时间与控制器设计相关，典型值是T1＝100*tCK；
步骤2时序图如图8所示，所需时间T2＝12*tCK；
步骤3所需时间T3＝1*tCK(命令发送时间)+tRCD＝3tCK，tRCD min＝2*tCK；
步骤4时序图如图9所示，所需时间为命令时间+传输时间；命令时间与协议相关，1*tCK(Read命令)+11*tCK(CL参数)+11*tCK(tRP)；数据量一定的情况下，传输时间与位宽相关，1Kbyte/2/位宽；T4＝12+512Byte/位宽+11；
步骤5所需时间分两部分，颗粒所需时间与Step2一致，控制器所需时间与设计相关，典型值是T5＝100*tCK。
在此场景下，通过新的技术方案，配置片选开关电路和数据开关电路如图10中虚线所示，整体架构为8bit总线位宽4Rank，具体说明如下：Chip0_CS～Chip3_CS分别接CS0～3，实现4个DDR芯片分配为4个Rank，这样每个DDR芯片可以单独操作。在本场景下，Chip1～3都进入自刷新模式，相应的Data lane驱动、内部ODT和外部端等均关闭，颗粒本身功耗基本可以忽略。仅Chip0进行突发读写操作，总线速率保持133MHz不变。
Chip Byte 0～3都接到PHY Byte0，PHY内部的总线速率不变，数据位宽变成8bit，其余Byte1～3可以掉电处理以降低功耗。
逻辑控制电路内的数据位宽保持不变的情况下，PHY内的数据位宽降低到1/4，所以逻辑控制电路内的时钟速率可以降低到1/4。
在新的总线架构下，以相同的RBRCD地址映射，颗粒的物理地址和DDR控制器的逻辑地址映射关系会有不同，由于该场景内存空间要求较低(1MByte)，可以很容易通过限定地址空间的方式规避该问题。
控制器侧的功耗数据，主要分成控制器CTL的功耗和PHY的功耗。CTL功耗，由于位宽保持不变，所以总周期数目保持不变。根据实测数据，自动Clock Gating下速率和功率(单位时间内)基本成正比关系，由于总周期数目不变，即功率等比变小但是传输时间等比变大，所以CTL功耗基本保持不变。PHY功耗，由于总线速率不变，Byte1～3关闭，故通道数目有原先的5lane(1*CA lane+4*Data lane)降低为2lane(1*CA lane+2*Data lane)；工作时间增加384*tCK(传输时间增加)，T(tCK)*5lane—>(T+384)(tCK)*2lane，T按照400*tCK计算，功耗约为原先的78％；
DDR芯片侧的功耗数据，按照133MHz速率下：
Standby Power即背景功耗：功率P(background)≈16mW；
Step3 Active动作：功率P(act)＝(IDD0-[IDD3N×tRAS/tRC+IDD2N×(tRC-tRAS)/tRC])×VDD＝5mW，Tact＝T3+T4；
Step4 Burst Read动作：
读数据动作功率P(RD)＝(IDD4R-IDD3N)×VDD＝60mW，IO端口驱动和ODT端接功率，由于速率较低，未打开ODT，不计入在内；Trd＝T4；
IDD0～4等数据均可在颗粒SPEC内找到，Step2和Step5的进退出自刷新动作功率相对较小，为计算简便，可先忽略不计；
同样的传输数据量和总线速率下，两种方案的功耗比率＝(16+5)mW*(3+12+512+11)*tCK+60mW*(12+512+11)&tCK
/((16+5)mW*(3+12+128+11)*tCK+60mW*(12+128+11)&tCK)*4≈68％
综上所分析，新方案传输1Kbyte的数据量，PHY侧的功耗约为目前的78％，颗粒侧的功耗约为目前的68％，而且SRX等DDR协议命令的开销占比越大，新方案的省功耗优势越明显。
本申请中使用了流程图用来说明根据本申请的实施例的系统所执行的操作。应当理解的是，前面或下面操作不一定按照顺序来精确地执行。相反，可以按照倒序或同时处理各种步骤。同时，或将其他操作添加到这些过程中，或从这些过程移除某一步或数步操作。
上文已对基本概念做了描述，显然，对于本领域技术人员来说，上述发明披露仅仅作为示例，而并不构成对本申请的限定。虽然此处并没有明确说明，本领域技术人员可能会对本申请进行各种修改、改进和修正。该类修改、改进和修正在本申请中被建议，所以该类修改、改进、修正仍属于本申请示范实施例的精神和范围。
同时，本申请使用了特定词语来描述本申请的实施例。如“一个实施例”、“一实施例”、和/或“一些实施例”意指与本申请至少一个实施例相关的某一特征、结构或特点。因此，应强调并注意的是，本说明书中在不同位置两次或多次提及的“一实施例”或“一个实施例”或“一替代性实施例”并不一定是指同一实施例。此外，本申请的一个或多个实施例中的某些特征、结构或特点可以进行适当的组合。
本申请的一些方面可以完全由硬件执行、可以完全由软件(包括固件、常驻软件、微码等)执行、也可以由硬件和软件组合执行。以上硬件或软件均可被称为“数据块”、“模块”、“引擎”、“单元”、“组件”或“系统”。处理器可以是一个或多个专用集成电路(ASIC)、数字信号处理器(DSP)、数字信号处理器件(DAPD)、可编程逻辑器件(PLD)、现场可编程门阵列(FPGA)、处理器、控制器、微控制器、微处理器或者其组合。此外，本申请的各方面可能表现为位于一个或多个计算机可读介质中的计算机产品，该产品包括计算机可读程序编码。例如，计算机可读介质可包括，但不限于，磁性存储设备(例如，硬盘、软盘、磁带……)、光盘(例如，压缩盘CD、数字多功能盘DVD……)、智能卡以及闪存设备(例如，卡、棒、键驱动器……)。
计算机可读介质可能包含一个内含有计算机程序编码的传播数据信号，例如在基带上或作为载波的一部分。该传播信号可能有多种表现形式，包括电磁形式、光形式等等、或合适的组合形式。计算机可读介质可以是除计算机可读存储介质之外的任何计算机可读介质，该介质可以通过连接至一个指令执行系统、装置或设备以实现通讯、传播或传输供使用的程序。位于计算机可读介质上的程序编码可以通过任何合适的介质进行传播，包括无线电、电缆、光纤电缆、射频信号、或类似介质、或任何上述介质的组合。
同理，应当注意的是，为了简化本申请披露的表述，从而帮助对一个或多个发明实施例的理解，前文对本申请实施例的描述中，有时会将多种特征归并至一个实施例、附图或对其的描述中。但是，这种披露方法并不意味着本申请对象所需要的特征比权利要求中提及的特征多。实际上，实施例的特征要少于上述披露的单个实施例的全部特征。
一些实施例中使用了描述成分、属性数量的数字，应当理解的是，此类用于实施例描述的数字，在一些示例中使用了修饰词“大约”、“近似”或“大体上”来修饰。除非另外说明，“大约”、“近似”或“大体上”表明所述数字允许有±20％的变化。相应地，在一些实施例中，说明书和权利要求中使用的数值参数均为近似值，该近似值根据个别实施例所需特点可以发生改变。在一些实施例中，数值参数应考虑规定的有效数位并采用一般位数保留的方法。尽管本申请一些实施例中用于确认其范围广度的数值域和参数为近似值，在具体实施例中，此类数值的设定在可行范围内尽可能精确。
虽然本申请已参照当前的具体实施例来描述，但是本技术领域中的普通技术人员应当认识到，以上的实施例仅是用来说明本申请，在没有脱离本申请精神的情况下还可作出各种等效的变化或替换，因此，只要在本申请的实质精神范围内对上述实施例的变化、变型都将落在本申请的权利要求书的范围内。

Claims (17)

1.一种架构动态配置的存储装置，包括：
多个存储器，每一存储器具有片选端、地址端和数据端；
存储器控制器，包括：
片选开关电路，所述片选开关电路具有多个片选输入端和多个片选输出端，每一片选输出端连接对应存储器的片选端，其中所述片选开关电路配置为动态地调整所述多个片选输入端和多个片选输出端的连接路径，以动态地将所述多个存储器分为一个或多个区块Rank；以及
逻辑控制电路，配置为在第一模式向所述片选开关电路提供第一开关信号组，以将所述多个存储器配置为第一架构，且在第二模式向所述片选开关电路提供第二开关信号组，以将所述多个存储器配置为第二架构，其中所述第一架构包含的区块数不同于所述第二架构包含的区块数；
所述逻辑控制电路还配置为在所述第一模式提供第一片选信号组，以激活所述第一架构中的一个或多个区块，在第二模式向所述多个片选输入端提供第二片选信号组，以激活所述第二架构中的一个或多个区块，且所述存储装置在所述第一模式的位宽大于在所述第二模式的位宽。
2.如权利要求1所述的存储装置，其特征在于，所述逻辑控制电路配置为在所述第一模式下激活所述第一架构中的第一区块，在所述第二模式下激活所述第二架构中的第二区块，所述第一区块的存储器数量大于所述第二区块的存储器数量，且所述存储装置在所述第一模式的位宽大于在所述第二模式的位宽。
3.如权利要求1所述的存储装置，其特征在于，所述存储器控制器还包括数据开关电路，所述数据开关电路具有多个第一数据端和多个第二数据端，每一第二数据端连接对应存储器的数据端，其中所述数据开关电路配置为动态地调整所述多个第一数据端和多个第二数据端的连接路径，以动态地配置所述存储装置的位宽。
4.如权利要求2所述的存储装置，其特征在于，所述存储器控制器还包括数据开关电路，所述数据开关电路具有多个第一数据端和多个第二数据端，每一第二数据端连接对应存储器的数据端，其中所述数据开关电路配置为动态地调整所述多个第一数据端和多个第二数据端的连接路径，以动态地配置所述存储装置的位宽；
所述逻辑控制电路还配置为在所述第一模式向所述数据开关电路提供第三开关信号组，以配置所述存储装置的位宽与所述第一区块匹配，且在所述第二模式向所述数据开关电路提供第四开关信号组，以配置所述存储装置的位宽与所述第二区块匹配。
5.如权利要求1所述的存储装置，其特征在于，所述逻辑控制电路配置为：
将所述第一架构中的区块的映射地址先沿着行地址在多个存储器间递增，再沿着列地址递增；以及
将所述第二架构中的区块的映射地址沿着列地址递增，再沿着行地址递增，然后在多个存储器间递增。
6.如权利要求2所述的存储装置，其特征在于，在所述第一模式下，所述存储装置配置为与第一处理器交互，在所述第二模式下，所述存储装置配置为第二处理器交互，所述第二处理器的功耗小于所述第一处理器的功耗。
7.如权利要求6所述的存储装置，其特征在于，在所述第一模式下，所述存储装置配置为在所述第一处理器控制下输入和输出数据块；在所述第二模式下，所述存储装置配置为在所述第二处理器控制下输出和输出数据块。
8.如权利要求1-2任一项所述的存储装置，其特征在于，所述逻辑控制电路配置为在所述第一模式和所述第二模式之间交替进行。
9.如权利要求1所述的存储装置，其特征在于，所述存储器是DDR存储器。
10.一种操作存储装置的方法，所述存储装置具有存储器控制器和多个存储器，所述存储器控制器包括片选开关电路和逻辑控制电路，每一存储器具有片选端、地址端和数据端，所述片选开关电路具有多个片选输入端和多个片选输出端，所述方法包括：
在第一模式将各个存储器的片选端与多个片选输入端按照第一路径连接，以将所述多个存储器配置为第一架构，向所述多个片选输入端提供第一片选信号组，以激活所述第一架构中的一个或多个区块；
在第二模式将各个存储器的片选端与多个片选输入端按照第二路径连接，以将所述多个存储器配置为第二架构，向所述多个片选输入端提供第二片选信号组，以激活所述第二架构中的一个或多个区块；
其中所述第一架构包含的区块Rank数不同于所述第二架构包含的区块数，所述存储装置在所述第一模式的位宽大于在所述第二模式的位宽。
11.如权利要求10所述的方法，其特征在于，在所述第一模式下激活所述第一架构中的第一区块，在所述第二模式下激活所述第二架构中的第二区块，所述第一区块的存储器数量大于所述第二区块的存储器数量，且所述存储装置在所述第一模式的位宽大于在所述第二模式的位宽。
12.如权利要求11所述的方法，其特征在于，还包括在所述第一模式将各个存储器的数据端与多个第一数据端按照第三路径连接，而配置所述存储装置的位宽与所述第一区块匹配，且在所述第二模式各个存储器的数据端与多个第一数据端按照第四路径连接，以配置所述存储装置的位宽与所述第二区块匹配。
13.如权利要求10所述的方法，其特征在于，还包括：
将所述第一架构中的区块的映射地址先沿着行地址在多个存储器间递增，再沿着列地址递增；以及
将所述第二架构中的区块的映射地址沿着列地址递增，再沿着行地址递增，然后在多个存储器间递增。
14.一种电子设备，包括：
存储装置，所述存储装置包括：
多个存储器，每一存储器具有片选端、地址端和数据端；
存储器控制器，包括：
片选开关电路，所述片选开关电路具有多个片选输入端和多个片选输出端，每一片选输出端连接对应存储器的片选端，其中
所述片选开关电路配置为动态地调整所述多个片选输入端和多个片选输出端的连接路径，以动态地将所述多个存储器分为一个或多个区块Rank；以及
逻辑控制电路，配置为在第一模式向所述片选开关电路提供第一开关信号组，以将所述多个存储器配置为第一架构，且在第二模式向所述片选开关电路提供第二开关信号组，以将所述多个存储器配置为第二架构，其中所述第一架构包含的区块数少于所述第二架构包含的区块数；所述逻辑控制电路还配置为在所述第一模式提供第一片选信号组，以激活所述第一架构中的第一区块，且在第二模式向所述多个片选输入端提供第二片选信号组，以激活所述第二架构中的第二区块，所述第一区块的存储器数量大于所述第二区块的存储器数量，且所述第一区块和所述第二区块均包括第一存储器；
第一处理器，配置为在所述第一模式下写入数据块至所述第一存储器，且在第二模式下休眠；
第二处理器，配置为在所述第二模式下从所述第一存储器读取所述数据块，其中所述存储装置在所述第一模式的位宽大于在所述第二模式的位宽。
15.如权利要求14所述的电子设备，其特征在于，所述逻辑控制电路配置为在所述第一模式和所述第二模式之间交替进行。
16.如权利要求14所述的电子设备，其特征在于，所述数据块包括音频数据。
17.如权利要求14所述的电子设备，其特征在于，所述第二处理器从第二模式下所述第一存储器读取或写入数据块的功耗小于所述第一处理器从第一模式下所述第一存储器读取或写入数据块的功耗。
CN201911293049.XA 2019-12-16 2019-12-16 架构动态配置的存储装置及其操作方法及电子设备 Active CN111045955B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201911293049.XA CN111045955B (zh) 2019-12-16 2019-12-16 架构动态配置的存储装置及其操作方法及电子设备

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201911293049.XA CN111045955B (zh) 2019-12-16 2019-12-16 架构动态配置的存储装置及其操作方法及电子设备

Publications (2)

Publication Number Publication Date
CN111045955A CN111045955A (zh) 2020-04-21
CN111045955B true CN111045955B (zh) 2023-09-22

Family

ID=70236701

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201911293049.XA Active CN111045955B (zh) 2019-12-16 2019-12-16 架构动态配置的存储装置及其操作方法及电子设备

Country Status (1)

Country Link
CN (1) CN111045955B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113191110B (zh) * 2021-05-07 2023-08-11 瓴盛科技有限公司 一种针对T型拓扑结构的DDR4地址控制线映射和Ball排列方法
CN115659419B (zh) * 2022-12-27 2023-04-14 北京象帝先计算技术有限公司 一种数字签名方法、装置、芯片及电子设备

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5499215A (en) * 1993-11-01 1996-03-12 Matsushita Electronics Corporation Semiconductor memory
JP2000048591A (ja) * 1998-07-29 2000-02-18 Hitachi Ltd 半導体集積回路装置
JP2005093072A (ja) * 1993-09-13 2005-04-07 Renesas Technology Corp 同期型半導体記憶装置
CN1758208A (zh) * 2005-10-28 2006-04-12 中国人民解放军国防科学技术大学 对挂接在片外单总线上的多种存储器进行访问的方法
CN101656096A (zh) * 2008-03-31 2010-02-24 澜起科技（上海）有限公司 已注册dimm存储器系统
CN103279401A (zh) * 2013-05-31 2013-09-04 华为技术有限公司 一种访问存储器的方法及装置
CN104536917A (zh) * 2015-01-19 2015-04-22 中国电子科技集团公司第二十四研究所 应用于fpaa的基于存储器的多功能动态配置电路
CN104991737A (zh) * 2015-06-18 2015-10-21 杭州电子科技大学 一种基于存储卡阵列架构的硬盘实现方法
CN106575274A (zh) * 2014-09-26 2017-04-19 英特尔公司 用于低功率存储器设备的公用管芯实现
CN108874306A (zh) * 2017-05-11 2018-11-23 三星电子株式会社 用于支持数据缓冲器的内部dq终结的存储器系统
CN109102830A (zh) * 2017-06-20 2018-12-28 爱思开海力士有限公司 半导体存储器设备、存储器模块和包括其的系统

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002367369A (ja) * 2001-06-05 2002-12-20 Nec Corp 半導体記憶装置
US7167401B2 (en) * 2005-02-10 2007-01-23 Micron Technology, Inc. Low power chip select (CS) latency option

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005093072A (ja) * 1993-09-13 2005-04-07 Renesas Technology Corp 同期型半導体記憶装置
US5499215A (en) * 1993-11-01 1996-03-12 Matsushita Electronics Corporation Semiconductor memory
JP2000048591A (ja) * 1998-07-29 2000-02-18 Hitachi Ltd 半導体集積回路装置
CN1758208A (zh) * 2005-10-28 2006-04-12 中国人民解放军国防科学技术大学 对挂接在片外单总线上的多种存储器进行访问的方法
CN101656096A (zh) * 2008-03-31 2010-02-24 澜起科技（上海）有限公司 已注册dimm存储器系统
CN103279401A (zh) * 2013-05-31 2013-09-04 华为技术有限公司 一种访问存储器的方法及装置
CN106575274A (zh) * 2014-09-26 2017-04-19 英特尔公司 用于低功率存储器设备的公用管芯实现
CN104536917A (zh) * 2015-01-19 2015-04-22 中国电子科技集团公司第二十四研究所 应用于fpaa的基于存储器的多功能动态配置电路
CN104991737A (zh) * 2015-06-18 2015-10-21 杭州电子科技大学 一种基于存储卡阵列架构的硬盘实现方法
CN108874306A (zh) * 2017-05-11 2018-11-23 三星电子株式会社 用于支持数据缓冲器的内部dq终结的存储器系统
CN109102830A (zh) * 2017-06-20 2018-12-28 爱思开海力士有限公司 半导体存储器设备、存储器模块和包括其的系统

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
An energy-efficient dynamic memory address mapping mechanism;M. Sato 等;《2015 IEEE Symposium in Low-Power and High-Speed Chips (COOL CHIPS XVIII)》;20150716;1-3 *
MemScale: active low-power modes for main memory;Qingyuan Deng 等;《ACM SIGPLAN Notices》;20110305;第46卷(第3期);225–238 *

Also Published As

Publication number Publication date
CN111045955A (zh) 2020-04-21

Similar Documents

Publication Publication Date Title
CN109791786B (zh) 针对存储设备识别和功率管理控制应用片选
US8631193B2 (en) Emulation of abstracted DIMMS using abstracted DRAMS
US8281052B2 (en) Dynamically setting burst length of double data rate memory device by applying signal to at least one external pin during a read or write transaction
US6981089B2 (en) Memory bus termination with memory unit having termination control
US7027337B2 (en) Memory device and method having low-power, high write latency mode and high-power, low write latency mode and/or independently selectable write latency
US7925844B2 (en) Memory register encoding systems and methods
CN100530415C (zh) 在单、双数据选通模式间模式选择的存储系统、装置和控制器
US20150003172A1 (en) Memory module including buffer chip controlling refresh operation of memory devices
US20120079180A1 (en) DRAM Controller and a method for command controlling
CN111045955B (zh) 架构动态配置的存储装置及其操作方法及电子设备
JP2009501399A (ja) コマンド信号と動作状態に基づいてコマンドをデコードするためのシステムおよび方法
US10573371B2 (en) Systems and methods for controlling data strobe signals during read operations
KR20210091647A (ko) 비휘발성 메모리에 대한 자동 증분 기입 카운트
CN113900818A (zh) Ddr存储器数据读写调度方法和装置
KR20040024515A (ko) 반도체 기억 장치의 제어 방법 및 반도체 기억 장치
JP4318163B2 (ja) 半導体記憶装置及びその制御方法
CN101221532B (zh) 实现具有数据处理能力的动态随机存储器的接口方法
KR20220112573A (ko) 리프레쉬 동작을 스킵하는 메모리 장치 및 그 동작방법
JP2005222682A (ja) 半導体メモリ装置、並びに、この装置のデータ書込み及び読出し方法
US20240184487A1 (en) Memory system and operating method thereof
US20230266893A1 (en) Memory system including memory device and memory controller, and operating method thereof
CN203376751U (zh) 一种基于s3c2440a实现嵌入式操作平台电路的装置
WO2009064619A1 (en) Apparatus and method for segmentation of a memory device
KR20230082529A (ko) 리프레쉬 동작에서 파워 노이즈를 감소시킨 메모리 장치 및 그 동작방법
SJBIT Design and Implementation of High Performance DDR3 SDRAM controller

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant