JP2005093072A

JP2005093072A - 同期型半導体記憶装置

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Publication number: JP2005093072A
Application number: JP2004328026A
Authority: JP
Inventors: Jun Otani; 順大谷; Akira Yamazaki; 彰山崎; Katsumi Dosaka; 勝己堂阪
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 1993-09-13
Filing date: 2004-11-11
Publication date: 2005-04-07

Abstract

【課題】同期型半導体記憶装置の制御信号に対する応答特性を消費電流を増大させることなく改善する。
【解決手段】外部クロック信号（Ｋ）に応答して互いに位相のずれた第１および第２の内部クロック信号（ＳＫ、ＺＳＫＤ）を発生する手段（２１８０，３５６０）と、第１および第２の内部クロック信号の論理レベルが同一のときに装置活性化信号（ＣＳ）をサンプリングする手段（３５５０，３５５４，３５５６）と、このサンプリング手段がサンプリング手段がサンプリングした信号に応答して所定の時間幅を有するパルス信号（ＳＬＣ）を発生する手段（３５５８、３５６２、３５６４，３５６６，３５６８、３５７０、３５７２，３５７４）と、このパルス信号に応答して与えられた制御信号（ｅｘｔφ）をラッチしてないアブ制御信号を発生する手段（３５７０）とを設ける。
【選択図】図６４

Description

この発明は半導体記憶装置に関し、特に、外部クロック信号に同期して動作するクロック同期型半導体記憶装置に関する。より特定的には、この発明はダイナミック型メモリセルを有するＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）アレイとスタティック型メモリセルを有するＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）アレイとを含むキャッシュＤＲＡＭに関する。

最近のマイクロプロセシングユニット（ＭＰＵ）は、動作クロック周波数が２５ＭＨｚまたはそれ以上と非常に高速になってきている。データ処理システムにおいては、標準ＤＲＡＭはビット単価が安いため、大記憶容量の主メモリとして用いられることが多い。標準ＤＲＡＭはアクセス時間が短縮化されてはいるもののＭＰＵの高速化の進展速度に追随することができない。このため、標準ＤＲＡＭを主メモリとして用いるデータ処理システムは、ウエイトステート（待ち状態）の増加などの犠牲を払う必要がある。ＭＰＵと標準ＤＲＡＭの動作速度のギャップという問題は、標準ＤＲＡＭが次のような特徴を有しているため本質的である。

（ｉ）行アドレス信号と列アドレス信号とが時分割的に多重化されて同一のアドレスピン端子へ与えられる。行アドレス信号は、ロウアドレスストローブ信号／ＲＡＳの降下エッジで装置内部へ取込まれる。列アドレス信号はコラムアドレスストローブ信号／ＣＡＳの降下エッジで装置内部へ取込まれる。

ロウアドレスストローブ信号／ＲＡＳはメモリサイクルの開始を規定しかつ行選択系を活性化する。コラムアドレスストローブ信号／ＣＡＳは列選択系を活性化する。信号／ＲＡＳが活性状態となってから信号／ＣＡＳが活性状態となるまでには「ＲＡＳ−ＣＡＳ遅延時間（ｔＲＣＤ）」と呼ばれる所定の時間が必要とされる。このアドレス多重化により、アクセス時間の短縮化に対する制約が存在する。

（ｉｉ）ロウアドレスストローブ信号／ＲＡＳを一旦立上げてＤＲＡＭをスタンバイ状態に設定した場合、ロウアドレスストローブ信号／ＲＡＳはＲＡＳプリチャージ時間（ｔＲＰ）と呼ばれる時間が経過した後でなければ再び活性状態の“Ｌ”へ立下げることはできない。ＲＡＳプリチャージ時間ｔＲＰは、ＤＲＡＭのさまざまな信号線を確実に所定電位にプリチャージするために必要とされる。このＲＡＳプリチャージ時間ｔＲＰによりＤＲＡＭのサイクル時間を短くすることはできない。また、ＤＲＡＭのサイクル時間を短くすることは、ＤＲＡＭにおいて信号線の充放電の回数が多くなるため、消費電流の増加にも繋がる。

（ｉｉｉ）回路の高集積化およびレイアウトの改良などの回路技術およびプロセス技術の向上または駆動方法の改良などの応用上の工夫および改良によりＤＲＡＭの高速化を図ることができる。しかしながら、ＭＰＵの高速化の進展はＤＲＡＭのそれを大きく上回る。ＥＣＬＲＡＭ（エミッタ・カップルド・ＲＡＭ）およびスタティックＲＡＭなどのバイポーラトランジスタを用いた高速のバイポーラＲＡＭおよびＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）を用いた比較的低速のＤＲＡＭというように、半導体メモリの動作速度には階層構造がある。ＭＯＳトランジスタを構成要素とする標準ＤＲＡＭにおいては、数十ｎｓ（ナノ秒）のスピード（サイクル時間）を期待するのは非常に困難である。

上述の問題を解決し、比較的安価で小規模なシステムを構築する方法としては、高速キャッシュメモリ（ＳＲＡＭ）をＤＲＡＭに内蔵することが考えられる。すなわち、ＤＲＡＭをメインメモリとしかつＳＲＡＭをキャッシュメモリとして備える階層的な構造の１チップメモリを考えることができる。このような階層的な構造の１チップメモリを、キャッシュＤＲＡＭ（ＣＤＲＡＭ）と称する。

通常、ＣＤＲＡＭにおいては、ＤＲＡＭとＳＲＡＭとが同一チップ上に集積化される。キャッシュヒット時にはＳＲＡＭへのアクセスが行なわれ、キャッシュミス時にはＤＲＡＭへのアクセスが実行される。すなわち、高速動作するＳＲＡＭをキャッシュメモリとして用い、大記憶容量のＤＲＡＭをメインメモリとして用いる。

キャッシュのいわゆるブロックサイズは、ＳＲＡＭにおいて１回のデータ転送でその内容が書替えられるビットの数と考えることができる。一般に、ブロックサイズが大きいとキャッシュヒット率は上昇する。しかしながら、同一のキャッシュメモリサイズの場合、ブロックサイズに反比例してセット数が減少するため、逆にヒット率は減少する。たとえば、キャッシュサイズが４Ｋビットの場合、ブロックサイズが１０２４ビットであれば、セット数は４となるが、ブロックサイズが３２ビットであればセット数は１２８となる。そのため、ブロックサイズを適切な大きさに設定することが要求される。

適切なブロックサイズを有するＣＤＲＡＭは、たとえば、フジシマ等の特開平１−１４６１８７号公報（特許文献1）に示されている。

この特許文献１に示される構成においては、ＤＲＡＭアレイは複数列単位でグループに分割される。各列に対してデータレジスタが設けられる。データレジスタもＤＲＡＭアレイと同様グループに分割される。キャッシュヒット時には、データレジスタへアクセスする。キャッシュミス時にはブロックアドレスに従ってＤＲＡＭのアレイの列グループのデータのみがデータレジスタへ転送される。このデータ転送と並行して、データレジスタのデータが読出される。
特開平１−１４６１８７号公報米国特許第５０８３２９６号

上述のような従来のＣＤＲＡＭにおいては、キャッシュミス時にＤＲＡＭアレイからデータレジスタへのデータ転送が実行される。このとき、ＣＤＲＡＭへアクセスすることはできない。外部処理装置は有効データのデータレジスタへの転送完了までウエイト状態となる。これはシステムの性能を低下させる。

また、ＤＲＡＭアレイとＳＲＡＭアレイとを同一チップ上に集積化しこのＤＲＡＭアレイとＳＲＡＭアレイとの間で双方向転送ゲートを設けたＣＤＲＡＭも提案されている（特願平５ー１６０２６５号参照）。ＤＲＡＭアレイとＳＲＡＭアレイとは互いに独立にアドレス指定が可能である。また、双方向転送ゲートはデータレジスタを含んでおり、このデータレジスタへは、外部からアクセス可能である。これにより、グラフィック用途にも適用することができる高機能のＣＤＲＡＭが実現される。しかしながら、このようなＣＤＲＡＭにおいても、ＤＲＡＭアレイから双方向転送ゲートのデータレジスタへのデータ転送時においては、このデータレジスタへのアクセスが禁止される。したがって、このような高機能のＣＤＲＡＭもまだ改良の余地があるといえる。

半導体記憶装置を高速動作させるために、半導体記憶装置をシステムクロックなどの外部クロック信号に同期動作させることが行なわれる（たとえば、ハラの米国特許第５０８３２９６号（特許文献２）参照）。このハラの米国特許に示される先行技術においては、信号／ＲＡＳおよび／ＣＡＳなどの外部制御信号の歪みに起因するタイミングのずれの発生の問題の解決を図る。このようなクロック同期型半導体記憶装置の場合、外部信号を受ける入力バッファの出力は外部クロック信号の活性化時に確定する。

したがって、外部クロック信号が活性化されてから内部信号が確定し内部動作が実行されるため、内部動作の開始タイミングが遅れるという問題が生じる。すなわち、外部クロック信号を用いて高速動作させるという利点が損なわれることになる。

それゆえ、この発明の目的は、高速動作する半導体記憶装置を提供することである。

この発明の他の目的は、高速のデータ処理システムを構築することのできる半導体記憶装置を提供することである。

この発明のさらに他の目的は、外部クロック信号に同期してできるだけ早いタイミングで内部制御信号を確定状態とすることのできる同期型半導体記憶装置を提供することである。

この発明の特定的な目的は、高速にノーウェイトでアクセスすることのできるクロック同期型キャッシュ内蔵半導体記憶装置を提供することである。

この発明に係る同期型半導体記憶装置は、外部クロック信号に応答して互いに位相のずれた第１および第２の内部クロック信号を発生する手段と、これら第１および第２の内部クロック信号が同一論理レベルのとき、装置へのアクセス要求を示す装置活性化信号をサンプリングする手段と、このサンプリング手段のサンプリングした信号に応答して、所定の時間幅を有するパルス信号を発生する手段と、このパルス信号に応答して、与えられた制御信号をラッチして内部制御信号を発生する手段とを備える。

この発明に係る同期型半導体記憶装置においては、互いに位相のずれた第１および第２の内部クロック信号が同一論理レベルのときに、例えばチップセレクト信号である装置活性化信号をサンプリングし、このサンプリングされた信号に従って、制御信号をラッチするための所定の時間幅のパルス信号を発生している。従って、サンプリング期間を短くすることができ、消費電流を低減することができる。また、短い時間幅のパルス信号により制御信号をラッチしており、外部信号に対する応答特性が改善される。

［全体構成］
図１はこの発明の一実施例であるＣＤＲＡＭの全体の構成を示すブロック図である。図１において、ＣＤＲＡＭ４００は、行および列のマトリックス状に配列された複数のダイナミック型のメモリセルを備えるＤＲＡＭアレイ１０２と、行および列のマトリックス状に配列された複数のスタティック型メモリセルを備えるＳＲＡＭアレイ１０４と、ＤＲＡＭアレイ１０２とＳＲＡＭアレイ１０４との間でのデータ転送を行なうためのデータ転送回路１０６とを含む。

ＣＤＲＡＭ４００は、４ビット単位でデータの入出力を行なう構成をとるため、ＤＲＡＭアレイ１０２は４つのメモリプレーンを含む。このＤＲＡＭアレイ１０２の、４つのメモリプレーンは、各々４Ｍビットの記憶容量を備え、それぞれ同時に入出力されるデータビットの異なるビットに対応する。

ＳＲＡＭアレイ１０４も同様に、４つの各々が４Ｋビットの記憶容量を備える４つのメモリプレーンを含む。データ転送回路１０６は、ＤＲＡＭアレイ１０２とＳＲＡＭアレイ１０４のそれぞれのプレーンごとにデータ転送を行なうために、４つのメモリプレーンに合わせて４つ設けられる。

ＣＤＲＡＭ１００は、ＤＲＡＭアレイを駆動するために、外部から与えられるＤＲＡＭ用アドレスＡｄ０〜Ａｄ１１を受け、内部アドレスを発生するＤＲＡＭアドレスバッファ１０８と、ＤＲＡＭアドレスバッファ１０８からの内部行アドレスＲｏｗ０〜Ｒｏｗ１１を受け、ＤＲＡＭアレイ１０２における対応の行を選択するロウデコーダ１１０と、ＤＲＡＭアドレスバッファ１０８からの内部列アドレス信号のうち所定のビットすなわちコラムブロックアドレスＣｏｌ４〜Ｃｏｌ９を受け、ＤＲＡＭアレイ１０２において複数の列（本実施例においては一つのメモリプレーンにおいて１６列）を同時に選択するコラムブロックデコーダ１１２と、ＤＲＡＭアレイ１０２において選択されたメモリセルのデータを検知増幅するセンスアンプおよびＤＲＡＭアレイ１０２において選択されたメモリセルとデータ転送回路１０６との間でのデータ転送を行なうためのＩＯコントロールとを含む。図１においては、センスアンプおよびＩＯコントロールを１つのブロック１１４で示す。

ＤＲＡＭアドレスバッファ１０８へは、行アドレス信号と列アドレス信号とがマルチプレクスして与えられる。アドレス信号Ａｄ０〜Ａｄ３の４ビットのアドレス信号は、データ転送回路１０６におけるデータ転送モードおよびマスクをかける際のマスクデータのセット／リセットを設定するためのコマンドとして利用される。

ＣＤＲＡＭ４００は、さらに、外部から与えられるＳＲＡＭ用アドレス信号Ａｓ０〜Ａｓ１１を受け、内部アドレス信号を発生するＳＲＡＭアドレスバッファ１１６、ＳＲＡＭアドレスバッファ１１６からのアドレス信号Ａｓ４〜Ａｓ１１をデコードし、ＳＲＡＭアレイ１０４の対応の行を選択するロウデコーダ１１８と、ＳＲＡＭアドレスバッファ１１６からの列アドレス信号Ａｓ０〜Ａｓ３をデコードし、ＳＲＡＭアレイ１０４の対応の列を選択するとともにデータ転送回路１０６における対応の転送ゲートを選択するコラムデコーダ１２０と、ＳＲＡＭアレイ１０４において選択されたメモリセルのデータを検知増幅するとともにコラムデコーダ１２０の出力に従って、ＳＲＡＭアレイ１０４の選択列および選択された転送ゲートを内部データバス１２３へ接続するＩＯ回路とを含む。ＳＲＡＭ用のセンスアンプおよびＩＯ回路はブロック１２２により示される。

ＳＲＡＭアレイ１０４の１行は１６ビットを備える。ＳＲＡＭアレイ１０４においては、選択された１行のメモリセル、すなわち１６ビットのメモリセルが選択状態とされる。転送回路１０６は、１つのメモリプレーンに対して１６個の転送ゲートを備える。これにより、データ転送回路１０６を介してＤＲＡＭアレイ１０２の１つのメモリプレーンにおいて選択された１６ビットのメモリセルとＳＲＡＭアレイ１０４の１つのメモリプレーンにおいて選択された１行のメモリセルとの間でデータ転送が実行される。すなわち、ＣＤＲＡＭ４００においては、１つのメモリプレーンについて１６ビットのデータ転送が実行され、合計６４ビットのデータ転送が実行される。

ＤＲＡＭアレイ１０２に対するアドレス信号Ａｄ０〜Ａｄ１１とＳＲＡＭアレイ１０４に対するアドレス信号Ａｓ０〜Ａｓ１１とを独立に与えることにより、ＤＲＡＭアレイ１０２における任意の位置のメモリセルのデータをＳＲＡＭアレイ１０４ヘ転送することができ、キャッシュメモリとして用いる場合に任意のマッピング（セットアソシアティブマッピング方式、フルアソシアティブマッピング方式、およびダイレクトマッピング方式）を容易に実現することができる。

ＣＤＲＡＭ４００は、さらに、外部から与えられるたとえばシステムクロックである外部クロック信号Ｋおよびチップセレクト信号ＣＳ♯を受けるＫバッファ／タイミング回路１２４と、Ｋバッファ／タイミング回路１２４から発生される内部クロック信号に対して、外部から与えられるマスク制御信号ＣＭｄに従ってマスクをかけるためのクロックマスク回路１２６と、クロックマスク回路１２６からのクロック信号に同期して外部から与えられる制御信号ＲＡＳ♯、ＣＡＳ♯、およびＤＴＤ♯を取込み、各信号の状態に従って必要な制御信号を発生するＤＲＡＭコントロール回路１２８とを含む。各外部制御信号の定義については後に説明する。

ＣＤＲＡＭ４００はさらに、Ｋバッファタイミング回路１２４からの内部クロック信号に対し、制御信号ＣＭｓ♯に従ってマスクをかけるためのマスク回路１３０と、マスク回路１３０からの内部クロック信号に従って外部制御信号ＣＣ０♯、ＣＣ１♯、ＷＥ♯を取込み、各制御信号の状態の組合わせに従って必要な制御信号を発生するＳＲＡＭコントロール回路１３２と、信号ＤＱＣおよびＧ♯に応答して、データの入出力を行なう入出力回路１３５を含む。

入出力回路１３５は、外部からのデータＤＱ０〜ＤＱ３およびマスクデータＭ０〜Ｍ３（または書込データＤ３）を受けるＤｉｎバッファ４３４と、マスクデータＭ０〜Ｍ３に従ってＤｉｎバッファ４３４から与えられる書込データに対してマスクをかけるためのマスク回路４３６と、端子ＤＱ０〜ＤＱ３（またはＱ０〜Ｑ３）へデータを出力するメインアンプ回路４３８を含む。

入出力回路１３５は内部データバス１２３を介してブロック１２２に接続される。このブロック１２２は、転送回路１０６またはＳＲＡＭアレイ１０４から１つの転送ゲート（１つのメモリプレーンに対して）または１ビットのＳＲＡＭメモリセル（１つのメモリプレーンに対して）を選択して内部データバス１２３に接続する。したがって、このＣＤＲＡＭ４００は、外部からはＳＲＡＭアレイ１０４へアクセスすることもでき、また転送回路１０６へもアクセスすることができる。

またＤＲＡＭコントロール回路１２８およびＳＲＡＭコントロール回路１３２は、それぞれ独立に動作する。したがって、ＤＲＡＭアレイとデータ転送回路１０６との間でのデータ転送時にＳＲＡＭアレイ１０４へ外部からアクセスすることができる。

ＣＤＲＡＭ４００は、データ入出力の構成を変更することができる。入力データ（書込データ）Ｄと出力データＱとを別々のピン端子を介して伝達するＤＱ分離構成と、書込データＤおよび読出データ（出力データ）Ｑとを同一のピン端子を介して伝達するマスクトライトモードとを備える。書込データに対しマスクをかけることができるのはデータ入力とデータ出力との同一のピン端子を介して行なわれるマスクトライトモードである。ＤＱ分離配置において書込データＤ０〜Ｄ３が与えられるピン端子がマスクトライトモード時におけるマスクデータＭ０〜Ｍ３を受けるためのピン端子として用いられる。このピン端子の設定は、図には示していないが、コマンドレジスタにより行なわれる。

［外部制御信号の定義］
ＣＤＲＡＭ４００は、データの入力および外部制御信号の取込みをすべて外部クロック信号Ｋに同期して実行する。外部からの制御信号は、すべてパルス状に与えられる。外部クロック信号Ｋの立上りエッジにおける外部制御信号の状態の組合わせにより実行される動作モードが決定される。外部制御信号Ｇ♯の入力のみが外部クロック信号Ｋと非同期的に実行される。次に各外部制御信号について説明する。

外部クロック信号Ｋ：
外部クロック信号Ｋは、ＣＤＲＡＭ４００の基本的なタイミング、すなわち入力信号を取込むタイミングおよび動作クロック周波数を決定する。外部クロック信号Ｋの立上りエッジまたは立下りエッジを基準として、各外部信号のタイミングパラメータ（後に説明する信号Ｇ♯を除く）が規定される。

ＤＲＡＭ用クロックマスクＣＭｄ：
ＤＲＡＭ用クロックマスクＣＭｄは、Ｋバッファ／タイミング回路１２４から発生される内部ＤＲＡＭクロック信号の伝達を制御する。ＤＲＡＭ用クロックマスクＣＭｄが外部クロック信号Ｋの立上りエッジで活性状態にあれば、次のクロックサイクルにおける内部ＤＲＡＭ用クロック信号の発生が停止される。この状態において、次のサイクルにおけるＤＲＡＭ部においては制御信号を取込む動作は行なわれない。これによりＤＲＡＭ部分における消費電力の低減が実現される。

ロウアドレスストローブ信号ＲＡＳ♯：
ロウアドレスストローブ信号ＲＡＳ♯、外部クロック信号Ｋとともに用いられ（ただしそのときの他の信号ＣＭｄ、ＣＡＳ♯およびＤＴＤ♯の状態に依存する）、ＤＲＡＭ部分を活性化する。すなわち、このロウアドレスストローブ信号ＲＡＳ♯は、ＤＲＡＭ用ロウアドレス信号Ａｄ０〜Ａｄ１１のラッチ、ＤＲＡＭアレイ１０２における行の選択、ＤＲＡＭ部分を初期状態に設定するプリチャージサイクルの開始、ＤＲＡＭアレイ１０２とデータ転送回路１０６との間のデータ転送、オートリフレッシュサイクルの開始、ＤＲＡＭＮＯＰサイクルの生成、ＤＲＡＭ部分の動作停止（パワーダウン）などを実行するために利用される。したがって、このロウアドレスストローブ信号ＲＡＳ♯は、ＤＲＡＭ部分における基本動作サイクルを決定する。

コラムアドレスストローブ信号ＣＡＳ♯：
コラムアドレスストローブ信号ＣＡＳ♯は、外部クロック信号Ｋとともに用いられて、ＤＲＡＭ用コラムアドレス信号をラッチするために用いられる。ＤＲＡＭアクセスサイクルにおいて、先にロウアドレスストローブ信号ＲＡＳ♯が与えられているとき、次に与えられるコラムアドレスストローブ信号ＣＡＳ♯により、ＤＲＡＭアレイ１０２へのデータ転送回路１０６からのデータの転送またはＤＲＡＭアレイ１０２からデータ転送回路１０６へのデータ転送が実行される。いずれの方向のデータ転送が行なわれるかは、制御信号ＤＴＤ♯により決定される。

データ転送指示信号ＤＴＤ♯：
データ転送指示信号ＤＴＤ♯は、ＤＲＡＭアレイ１０２とデータ転送回路１０６との間のデータの転送およびその方向を決定する。先のサイクルにおいて、ロウアドレスストローブ信号ＲＡＳ♯がローレベルのとき、コラムアドレスストローブ信号ＣＡＳ♯およびデータ転送指示信号ＤＴＤ♯が外部クロック信号Ｋの立上りエッジでともにローレベルであれば、データ転送回路１０６からＤＲＡＭアレイへのデータ転送を行なうＤＲＡＭライト転送サイクルが実行される。

データ転送指示信号ＤＴＤ♯がハイレベルであれば、ＤＲＡＭアレイ１０２からデータ転送回路１０６へのデータ転送を行なうＤＲＡＭリード転送サイクルが実行される。ロウアドレスストローブ信号ＲＡＳ♯と同期してデータ転送指示信号ＤＴＤ♯がローレベルに立下れば、ＤＲＡＭ部はプリチャージモードに入る。プリチャージサイクルが完了するまですべてのＤＲＡＭ部分へのアクセス動作は禁止される。

ＤＲＡＭ用アドレス信号Ａｄ０〜Ａｄ１１：
ＤＲＡＭアレイ１０２は、各々が４Ｍビットの記憶容量を備える４つのメモリプレーンを含む。１つのＤＲＡＭメモリプレーンは、４Ｋ行×６４列×１６ブロックの構成を備える。１ブロックは６４列を含む。ＤＲＡＭ用アドレス信号Ａｄ０〜Ａｄ１１においては、ＤＲＡＭＡ行アドレス信号とＤＲＡＭ列アドレス信号とがマルチプレクスして与えられる。外部クロック信号Ｋの立上りエッジでロウアドレスストローブ信号ＲＡＳ♯がローレベルであり、データ転送指示信号ＤＴＤ♯がハイレベルであれば、ＤＲＡＭ用アドレス信号Ａｄ０〜Ａｄ１１がロウアドレス信号として取込まれ、ＤＲＡＭアレイ１０２における対応の行を指定する内部ロウアドレス信号が生成される。

外部クロック信号Ｋの立上りエッジでコラムアドレスストローブ信号ＣＡＳ♯がローレベルにあれば、ＤＲＡＭ用アドレス信号Ａｄ０〜Ａｄ９はＤＲＡＭアレイ１０２における１６ビットのメモリセル（１６ブロックそれぞれから１ビット；図１においては、メモリセル０〜１５として示す）を指定するブロックアドレスとして用いられる。

ＳＲＡＭクロックマスク信号ＣＭｓ：
ＳＲＡＭクロックマスク信号ＣＭｓは、内部ＳＲＡＭクロック信号（Ｋバッファ／タイミング回路１２４から発生される）の伝達を制御する。ＳＲＡＭクロックマスク信号ＣＭｓが外部クロック信号Ｋの立上りエッジで活性状態にあれば、内部ＳＲＡＭクロック信号は次のサイクルでは発生が停止され、ＳＲＡＭ部分はその前のサイクルの状態を維持する。ＳＲＡＭクロックマスク信号ＣＭｓは、また、同じ入出力データを複数のクロックサイクルにわたって連続的に維持するためにも利用される。

チップセレクト信号ＣＳ♯：
チップセレクト信号ＣＳ♯は、ＤＲＡＭコントロール回路１２８およびＳＲＡＭコントロール回路１３２の活性化／非活性化を制御する。すなわち、外部制御信号ＲＡＳ♯、ＣＡＳ♯、ＤＴＤ♯、ＣＣ０♯、ＣＣ１♯およびＷＥ♯は、すべて外部クロック信号Ｋとチップセレクト信号ＣＳ♯とに従って内部に取込まれる。チップセレクト信号ＣＳ♯が不活性状態のハイレベルの時には、このＣＤＲＡＭは非選択状態であり、内部動作は実行されない。

ライトイネーブル信号ＷＥ♯：
ライトイネーブル信号ＷＥ♯は、ＳＲＡＭ部とデータ転送回路１０６とに対するデータの書込および読出動作を制御する。外部クロック信号Ｋの立上りエッジでチップセレクト信号ＣＳ♯がローレベルの活性状態にあれば、ハイレベルのライトイネーブル信号ＷＥ♯によりデータ転送回路１０６からのデータの読出、ＳＲＡＭアレイ１０４からのデータの読出および／またはＳＲＡＭアレイ１０４へのデータ転送回路１０６からのデータの転送が実行される（後に説明する制御信号ＣＣ０♯およびＣＣ１♯の状態により決定される）。

ライトイネーブル信号ＷＥ♯がローレベルであれば、データ転送回路１０６へのデータの書込、ＳＲＡＭアレイ１０４における選択されたメモリセルへのデータの書込、データ転送回路１０６へのＳＲＡＭアレイ１０４からのデータ転送のいずれかが実行される（制御信号ＣＣ０♯およびＣＣ１♯により決定される）。

制御クロック信号ＣＣ０♯、ＣＣ１♯：
これらの制御クロック信号ＣＣ０♯およびＣＣ１♯は、ＳＲＡＭ部分へのアクセスとデータ転送回路１０６へのアクセスを制御する。外部クロック信号Ｋの立上りエッジでチップセレクト信号ＣＳ♯がローレベルの活性状態のとき制御クロック信号ＣＣ０♯およびＣＣ１♯の状態により、実行されるべき動作モードが決定される。

ＳＲＡＭアドレス信号Ａｓ０〜Ａｓ１１：
ＳＲＡＭアレイ１０４は、各々が２５６行１６列に配列されたメモリセルを含む４つのメモリプレーンを有する。ＳＲＡＭアレイ１０４をキャッシュメモリとして利用する場合、キャッシュのブロックサイズは１６×４（ＩＯが４ビット）となる。ＳＲＡＭ用アドレス信号Ａｓ０〜Ａｓ３は、１つのキャッシュブロック（１行）において１ビットを選択するブロックアドレスとして利用され、ＳＲＡＭアドレス信号Ａｓ４〜Ａｓ１１は、ＳＲＡＭアレイ１０４における行を選択するためのロウアドレス信号として用いられる。

出力イネーブル信号Ｇ♯：
出力イネーブル信号Ｇ♯はデータの出力を制御する。この出力イネーブル信号Ｇ♯は外部クロック信号Ｋと非同期的に与えられる。出力イネーブル信号Ｇ♯がハイレベルのとき、ＤＱ分離構成および共通ＤＱ構成のいずれのピン配置においても、出力はハイインピーダンス状態となる。データの出力はこの出力イネーブル信号Ｇ♯がローレベルのときに可能となる。

入出力ＤＱ０〜ＤＱ３：
入出力ＤＱ０〜ＤＱ３は、共通ＤＱモード（マスクトライトモード）が選択されたとき（コマンドレジスタのセットされたデータにより決定される）、ＣＤＲＡＭのデータとなる。外部出力データビットの状態は、出力イネーブル信号Ｇ♯により制御される。データの出力は、トランスペアレントモード、ラッチモード、およびレジスタモードのいずれかで行なわれる。トランスペアレント出力モードにおいては、内部データバス１２３上のデータがメインアンプ４３８に直接伝達される。外部クロック信号Ｋの立上りエッジにおいてチップセレクト信号ＣＳ♯がハイレベルにあれば、ディセレクトＳＲＡＭモードとなり、出力ハイインピーダンス状態となる。また同様に、出力イネーブル信号Ｇ♯がハイレベルにあれば出力ハイインピーダンス状態となる。データ出力が可能な場合には、外部クロック信号Ｋの立上りに応答して、そのサイクルにおいてデータの読出が実行される。

レジスタ出力モードにおいては、１サイクル遅れてデータが出力される。このモードにおいては、内部データバス１２３とメインアンプ４３８との間に出力レジスタが設けられた構成となる。

ラッチ出力モードは、内部データバス１２３とメインアンプ４３８との間に出力ラッチ回路が設けられた構成となる。この構成においては、読出されたデータはラッチ回路においてラッチされてメインアンプ４３８を介して出力される。内部データバス１２３に無効データが現れている期間であっても外部には有効データが出力される。したがって外部処理装置であるＣＰＵ等が出力データを取込むための期間を十分にとることができる。

上述のような出力モードはコマンドレジスタ（図示せず）にコマンドデータを設定することにより実現される。

入力Ｄ０〜Ｄ３：
ＤＱ分離モードが指定された場合の入力データを示す。データ転送回路１０６へデータを書込むライトバッファサイクルまたはＳＲＡＭアレイ１０４へデータを書込むライトＳＲＡＭモードなどのデータ書込時においては、入力データＤ０〜Ｄ３が外部クロック信号Ｋの立上りエッジでラッチされる。

マスクイネーブル信号Ｍ０〜Ｍ３：
共通ＤＱモードが指定された場合にイネーブルされる。マスクイネーブル信号Ｍ０〜Ｍ３は入出力データＤＱ０〜ＤＱ３に対応しており、対応のＤＱビットに対してマスクをかけるか否かを決定する。マスクデータの設定は、外部クロック信号Ｋの立上りエッジにおけるマスクイネーブル信号Ｍ０〜Ｍ３の状態に従って決定される。このマスクイネーブル信号Ｍ０〜Ｍ３により、ＳＲＡＭアレイまたは転送回路へデータを書込むサイクル時において、所望の入力データに対してマスクをかけることができる。

上述の制御信号の説明により明らかなように、ＣＤＲＡＭ４００においては、ＤＲＡＭ部分に関連する動作の制御とＳＲＡＭ部分に関連する動作とはそれぞれ別々に実行される。データ転送回路１０６へ直接データを書込むとともにここからデータを直接読出すこともできる。ＤＲＡＭ部分とＳＲＡＭ部分とをそれぞれ独立に駆動することができ、制御が容易になるとともに、ＤＲＡＭのページモードなどの高速モードを利用したデータ転送などを実現することができキャッシュミス時のアクセスタイムの短縮およびバーストモードの実現などが得られる。

またデータ転送回路１０６へ外部から直接アクセスすることができるため、ＳＲＡＭアレイ１０４に格納されたデータはデータ転送回路１０６への外部からの直接アクセス時に何ら影響を受けないため、グラフィックデータとキャッシュデータ（外部処理装置であるＣＰＵが利用するデータ）をともにＤＲＡＭアレイ１０２内に格納することができる。

なお、図１においてデータ転送回路１０６は、１６個の転送ゲートを含む。転送ゲートの各々は、ＤＲＡＭアレイ１０２からＳＲＡＭアレイ１０４または入出力回路１３５へデータを伝達するためのリード転送バッファ１４０と、ＳＲＡＭアレイ１０４アレイまたは内部データバス１２３上の書込データを格納するテンポラリーレジスタ１４２と、テンポラリーレジスタ１４２の格納データをＤＲＡＭアレイ１０２に転送するためのライト転送バッファ１４４とライト転送バッファ１４４からＤＲＡＭアレイ１０２へのデータ転送を対してマスクをかけるためのマスクレジスタ１４６を含む。この詳細構成については後に説明するが、リード転送バッファ１４０はまたマスターリード転送バッファとスレーブリード転送バッファとを含む。

図２は、図１に示すＣＤＲＡＭの機能的構成を示す図である。図２において、ＤＲＡＭアレイ１０２は、４Ｋ行×６４列×１６ブロック×４（ＩＯ）の記憶容量を備える。１つのブロックにおいては６４列のＤＲＡＭビット線対が配置されており、この１つのブロックにおいて１列が選択される。

ＳＲＡＭアレイ１０４は、２５６行×１６列×４（ＩＯ）ビットの記憶容量を備える。ＳＲＡＭアレイ１０４において１行（合計４行）が選択され、この選択された１行の１６ビットのメモリセルとＤＲＡＭアレイ１０２において選択された１６ビット（各ブロックから１ビット）との間で同時にデータ転送を実行することができる。

データ転送回路１０６は、ＤＲＡＭアレイ１０２からのデータを受けてＳＲＡＭアレイ１０４またはＩＯ（入出力）回路１３５へデータを伝達するためのリードデータ転送バッファＤＴＢＲ（１６ビット×４（ＩＯ））と、ＳＲＡＭアレイ１０４または入出力回路１３５からのデータを受けてＤＲＡＭアレイ１０２へ転送するためのライトデータ転送バッファＤＴＢＷ（１６ビット×４（ＩＯ））を含む。このライトデータ転送バッファＤＴＢＷおよびリードデータ転送バッファＤＴＢＲの具体的構成については後に詳細に説明する。

図２においては、コラムデコーダ１２０を通してリードデータ転送バッファＤＴＢＲからライトデータ転送バッファＤＴＢＷへデータが転送されるように示される。これは、後にその動作モードについては説明するが、リードデータ転送バッファＤＴＢＲに格納された１６×４ビットのデータをそのままライトデータ転送バッファＤＴＢＷへ転送する動作モードを示す。

コラムデコーダ１２０は、リードデータ転送バッファＤＴＢＲ（１６ビット×４（ＩＯ））から４ビット（１６ビットから１ビット）を選択し、この選択された４ビットのデータを入出力回路１３５を介してデータ入出力ピンＤＱへ伝達する。図２においては、データ入出力端子ＤＱは、書込データおよび読出データをともに入出力する共通ＩＯ配置の構成が示される。コラムデコーダ１２０は、ＳＲＡＭアレイ１０４へのデータの書込／読出を行なう動作モード時においては、ＳＲＡＭアレイ１０４において４ビットのメモリセルを選択する。コラムデコーダ１２０は、また、転送回路１０６への外部からの直接データ書込時においては、ライトデータ転送バッファＤＴＢＷから４つの転送ゲートを選択し、その選択された転送ゲートと入出力回路１３５とを接続する。

ＤＲＡＭコントロール回路１２８（図１参照）は、ＤＲＡＭアレイ１０２からリードデータ転送バッファＤＴＢＲへのデータ転送と、ライトデータ転送バッファＤＴＢＷからＤＲＡＭアレイ１０２へのデータ転送動作を制御する。

ＳＲＡＭコントロール回路１３２（図１参照）は、ＳＲＡＭアレイ１０４からデータ入出力端子ＤＱへのデータの読出、データ入出力端子ＤＱからＳＲＡＭアレイ１０４へのデータの書込、リードデータ転送バッファＤＴＢＲからＳＲＡＭアレイ１０４へのデータの転送、ＳＲＡＭアレイ１０４からライトデータ転送バッファＤＴＢＷへのデータの転送、ライトデータ転送バッファＤＴＢＷへのデータ入出力端子ＤＱからのデータの書込、リードデータ転送バッファＤＴＢＲからデータ入出力端子ＤＱへのデータの読出、およびデータ入出力端子ＤＱに与えられたデータのＳＲＡＭアレイ１０４およびライトデータ転送バッファＤＴＢＷへの書込を制御する。

［外部制御信号の論理］
図３は、この発明の一実施例であるＣＤＲＡＭのＳＲＡＭコントロール回路が関連する動作を実現するための外部制御信号の状態と対応して実行される動作を一覧にして示す図である。

［ノーオペレーション］
チップセレクト信号ＣＳ♯がハイレベルに設定されると、出力はハイインピーダンス状態とされ、またＳＲＡＭ部分はノーオペレーションモードＮＯＰとなる。このノーオペレーションモードＮＯＰにおいては、ＳＡＲＡＭ部分は前の状態を維持する。ＳＲＡＭ部分は各クロックサイクルごとに動作するため、プリチャージ状態すなわち非選択状態を維持する。

［ＳＡＲＡＭパワーダウンモード］
ＳＲＡＭクロックマスク信号ＣＭｓ♯がローレベルのときにはＳＲＡＭパワーダウンモードＳＰＤが指定される。このモードにおいては、ＳＲＡＭのクロック信号の伝達が禁止され、ＳＡＲＭ部分は前のサイクルの状態を維持する。したがって、データ出力部においては、前のサイクルの状態が維持されるため、前のサイクルにおいて出力データが出力されている場合にはそのデータが持続的に出力される「データサスペンド状態」となる。

［ディセレクトＳＲＡＭモード］
制御クロック信号ＣＣ０♯およびＣＣ１♯がともにハイレベルにあれば、ディセレクトＳＲＡＭモードＤＥＳが指定され、出力がハイインピーダンス状態となる。内部での動作は実行されている。この状態において、出力インピーダンスを制御するためのＤＱコントロール信号ＤＱＣの状態は任意である。なお、チップセレクト信号ＣＳ♯およびクロックマスク信号ＣＭｓ♯はともにローレベルおよびハイレベルとそれぞれ設定されている。以下の説明においても特に断らない限りこの状態が満足される。

［ＳＲＡＭリードモード］
制御クロック信号ＣＣ１♯をローレベルに設定し、制御クロック信号ＣＣ０♯、およびライトイネーブル信号ＷＥ♯をハイレベルに設定すると、ＳＲＡＭリードモードＳＲが指定される。ＳＲＡＭアレイにおいてメモリセルが選択され、この選択されたメモリセルのデータの読出が指定される。ＤＱコントロール信号ＤＱＣをハイレベルにすると、このＳＲＡＭアレイにおいて選択されたメモリセルから読出されたデータが出力データＤｏｕｔとして出力される。ＤＱコントロール信号ＤＱＣがローレベルであれば、メインアンプ回路４３８は動作せず、ディセレクトＳＲＡＭモードと同様となる。

［ＳＡＲＭライトモード］
制御クロック信号ＣＣ０♯をハイレベルに設定し、制御クロック信号ＣＣ１♯およびライトイネーブル信号ＷＥ♯をローレベルに設定すると、ＳＲＡＭライトモードＳＷが指定される。ＤＱコントロール信号ＤＱＣがハイレベルにあれば、そのときに与えられた外部データが取込まれ、内部書込データが生成される。この生成された内部書込データはそのときに与えられているＳＲＡＭアドレスＡｓ０〜Ａｓ１１に従って選択されたＳＲＡＭアレイ１０４内のメモリセルへ書込まれる。このＳＲＡＭライトモードＳＷ動作時において出力Ｄｏｕｔがハイインピーダンス状態となるのは、ライトモードの指定の結果であり、ＤＱコントロール信号ＤＱＣによる制御によるものではない。

［バッファリードトランスファーモード］
制御クロック信号ＣＣ０♯およびＤＱコントロール信号ＤＱＣをともにローレベルに設定し、制御クロック信号ＣＣ１♯およびライトイネーブル信号ＷＥ♯をハイレベルに設定すると、バッファリードトランスファーモードＢＲＴが指定される。ＤＱコントロール信号ＤＱＣをローレベルに設定して出力ハイインピーダンス状態と設定するのは、リードデータ転送バッファ回路ＤＴＢＲからＳＲＡＭアレイへ転送されたデータが誤って出力されるのを防止するためである。

このバッファリードトランスファーモードＢＲＴにおいては、リードデータ転送バッファ回路ＤＴＢＲにラッチされているデータがＳＲＡＭアレイへ同時に転送される。この転送時において、ＳＲＡＭアドレス信号Ａｓ４〜Ａｓ１１がＳＲＡＭロウアドレス信号として利用され、行選択動作が実行される。

ここで、図２において、「ユース」と示されているのは、そこにラッチされているデータが利用されることを示す。また、「ロード／ユース」として示されるのは、そのデータがロードされかつこのロードされたデータが利用されることを示す。

［バッファライトトランスファーモード］
制御クロック信号ＣＣ１♯をハイレベルに設定し、制御クロック信号ＣＣ０♯、ライトイネーブル信号ＷＥ♯およびＤＱコントロール信号ＤＱＣをローレベルに設定すると、バッファリードトランスファーモードＢＲＴが指定される。このモードにおいては、ＳＲＡＭアレイ１０４からライトデータ転送バッファ回路ＤＴＢＷへデータが伝達される。ライトデータ転送バッファ回路ＤＴＢＷおよびマスクレジスタ回路（１４６ａ）はともにテンポラリーラッチ回路を含んでおり、２段のラッチ構成を備える。バッファライトトランスファーモードＢＷＴにおいては、このライトデータ転送バッファ回路に含まれるテンポラリーラッチにＳＲＡＭアレイ１０４からのデータが格納される。このとき、マスクレジスタ回路において、このテンポラリーマスクレジスタのマスクデータがすべてリセット状態とされる。ＳＲＡＭアレイ１０４から転送されたデータをすべてＤＲＡＭアレイへ転送するためである。

ＳＲＡＭアドレス信号Ａｓ４〜Ａｓ１１がＳＲＡＭロウアドレス信号として取込まれて、ＳＲＡＭアレイ１０４における行選択動作が実行される。選択された１行の１６ビットのメモリセルのデータがライトデータ転送バッファ回路ＤＴＢＷへ転送される。

［バッファリードトランスファーおよびリードモード］
制御クロック信号ＣＣ０♯をローレベルに設定し、かつ制御クロック信号ＣＣ１♯、ライトイネーブル信号ＷＥ♯およびＤＱコントロール信号ＤＱＣをハイレベルに設定すると、バッファリードトランスファーおよびリードモードＢＲＴＲが指定される。このモードにおいては、リードデータ転送バッファ回路ＤＴＢＲに格納されているデータがＳＲＡＭアレイへ転送されるとともに、外部へデータが出力される。リードデータ転送バッファ回路ＤＴＢＲからＳＲＡＭアレイの１行のメモリセルへのデータが伝達される。またリードデータ転送バッファ回路ＤＴＢＲの１６個の転送ゲート（１つのメモリプレーンすなわち１つの入出力端子ＤＱに対して）から１つの転送ゲートが選択され、この選択された転送ゲートのデータが出力される。したがってこの動作モード時においては、ＳＲＡＭアドレス信号Ａｓ０〜Ａｓ１１がすべて利用される。

バッファリードトランスファーモードＢＲＴとバッファリードトランスファーおよびリードモードＢＲＴＲとは、ＤＱコントロール信号ＤＱＣの状態が異なっているだけである。

［バッファライトトランスファーおよびライトモード］
制御クロック信号ＣＣ０♯およびライトイネーブル信号ＷＥ♯をともにローレベルに設定し、制御クロック信号ＣＣ１♯およびＤＱコントロール信号ＤＱＣをハイレベルに設定すると、バッファライトトランスファーおよびライトモードＢＷＴＷが指定される。このモードＢＷＴＷにおいては、外部から与えられた書込データがＳＲＡＭアレイの対応のメモリセルへ書込まれるとともに、このデータ書込を受けたメモリセルを含む１行のメモリセルのデータがライトデータ転送バッファ回路ＤＴＢＷへ転送される。マスクレジスタのマスクデータはすべてリセット状態とされる。

このバッファライトトランスファーおよびライトモードＢＷＴＷ動作時において、ＤＱコントロール信号ＤＱＣをローレベルに設定すれば、バッファライトトランスファー動作のみが実行される。

［バッファリードモード］
制御クロック信号ＣＣ０♯およびＣＣ１♯をともにローレベルに設定し、ライトイネーブル信号ＷＥ♯およびＤＱコントロール信号ＤＱＣをハイレベルに設定すると、バッファリードモードＢＲが指定される。バッファリードモードＢＲの動作時においては、ＳＲＡＭアドレスＡｓ０〜Ａｓ３に従ってリードデータ転送バッファ回路ＤＴＢＲにおいて１つの転送ゲート（１つのデータ入出力端子について）が選択され、この選択された転送ゲートがラッチするデータが出力される。この動作モードにおいて、ＤＱコントロール信号ＤＱＣをローレベルに設定すれば、データの読出が実行されず、ディセレクトＳＲＡＭモード動作が実行される。

［バッファライトモード］
制御クロック信号ＣＣ０♯およびＣＣ１♯ならびにライトイネーブル信号ＷＥ♯をローレベルに設定し、ＤＱコントロール信号ＤＱＣをハイレベルに設定すると、バッファライトモードＢＷが指定される。この場合、ＳＲＡＭアドレス信号Ａｓ０〜Ａｓ３に従ってライトデータ転送バッファ回路ＤＴＢＷにおける対応の転送ゲート（データレジスタ）が選択され、この選択されたデータレジスタへ外部からのデータが書込まれる。この動作モードにおいて、ライトデータ転送バッファ回路ＤＴＢＷにおいては、データ書込を受けたレジスタに対するマスクデータのみがリセット状態とされる。

図３に示す一覧表においては、ＤＲＡＭのアレイの動作に関連する部分の制御信号およびＤＲＡＭアドレスの状態は示していない。ＳＲＡＭ部分の駆動とＤＲＡＭ部分の駆動とはそれぞれ独立に実行される。したがって、図３に示す一覧表において、ＤＲＡＭアレイの動作に関連する制御信号およびＤＲＡＭアドレス信号の状態は任意である。

図４は、ＤＲＡＭ部分に与えられる制御信号の状態とそれに対応して実現される動作モードとを一覧にして示す図である。図４においては、ＤＲＡＭ部分の動作はＳＲＡＭアレイ部の動作およびデータ入出力と無関係である。すなわち、このＳＲＡＭ部分に関連する制御信号ＣＣ０♯、ＣＣ１♯、ＷＥ♯およびＤＱＣの状態は任意であり、これらの制御信号の状態は示していない。

［ＤＲＡＭパワーダウンモード］
先のサイクルにおいてＤＲＡＭクロックマスク信号ＣＭｄ♯がローレベルであれば、ＤＲＡＭアレイはＤＲＡＭパワーダウンモードＤＴＢに入る。このモードにおいては、先のサイクルで指定された状態が維持される（内部クロック信号が伝達されないためである）。チップセレクト信号ＣＳ♯は、ＳＲＡＭ部分およびＤＲＡＭ部分が新しい動作状態（モード）にされるのを防止するために用いられる。チップセレクト信号ＣＳ♯をハイレベルの不活性状態とすれば、ＤＲＡＭは何ら新たな動作をしない状態となる。このチップセレクト信号ＣＳ♯は、ハイレベルの不活性状態のとき、ＤＲＡＭコントロール回路１２８およびＳＲＡＭコントロール回路１３２の両者へ与えられない構成が利用されてもよい。この状態においては、ＤＲＡＭ部分およびＳＲＡＭ部分は先のサイクルでの状態を維持する。またこのチップセレクト信号ＣＳ♯がハイレベルのとき、ＳＲＡＭ部分はリセット状態とされて出力ハイインピーダンス状態となり、一方ＤＲＡＭ部分は先のサイクルで指定された動作を持続的に実行する構成が利用されてもよい。

［ＤＲＡＭノーオペレーションモード］
チップセレクト信号ＣＳ♯がローレベルのとき（以下の動作説明はすべてこの条件を満足するものとする）、先のクロックサイクルにおいて、クロックマスク信号ＣＭｄがハイレベル（この条件も以下の動作説明においては同一であるとする）、ロウアドレスストローブ信号ＲＳ♯、コラムアドレスストローブ信号ＣＳ♯がともにハイレベルにあれば、ＤＲＡＭノーオペレーションモード（ＤＮＯＰ）が指定される。このモードにおいては、ＤＲＡＭアレイは前のサイクルの状態を維持し、新しい動作モードには入らない。このＤＲＡＭノーオペレーションモードＤＮＯＰは、ＤＲＡＭ部分が新しい動作モードに入るのを防止するために用いられる。先のサイクルにおいてある動作モードが指定されていた場合には、ＤＲＡＭノーオペレーションモードＤＮＯＰが指定されたとき、内部では先のサイクルで指定された動作が持続的に実行されている。

［ＤＲＡＭリードトランスファーモード］
ロウアドレスストローブ信号ＲＡＳ♯およびデータ転送指示信号ＤＴＤ♯をともにハイレベルに設定し、コラムアドレスストローブ信号ＣＡＳ♯をローレベルに設定すると、ＤＲＡＭリードトランスファーモードＤＲＴが指定される。ＤＲＡＭリードトランスファーモードＤＲＴにおいては、ＤＲＡＭアレイ１０２において、アドレス信号Ａｄ４ないしＡｄ９をコラムブロックアドレスとして、ブロックデコーダ１１２によりメモリセルブロック（１６ビットのメモリセル）が選択され、この選択された列ブロック（１６ビットのメモリセル）のデータがリードデータ転送バッファ回路ＤＴＢＲへ転送される。

［ＤＲＡＭアクティベートモード］
ロウアドレスストローブ信号ＲＡＳ♯をローレベルに設定し、コラムアドレスストローブ信号ＣＡＳ♯およびデータ転送指示信号ＤＴＤ♯をともにハイレベルに設定すると、ＤＲＡＭアクティベートモードＡＣＴが指定される。このモードにおいては、そのときに与えられたアドレス信号Ａｄ０〜Ａｄ１１がＤＲＡＭロウアドレス信号として取込まれ、このロウアドレス信号に従ってＤＲＡＭアレイ１０２内における行選択動作が実行される。ＤＲＡＭアクティベートモードＡＣＴが指定されると、次に説明するＤＲＡＭプリチャージモードが指定されるまで行選択状態を維持する。このＤＲＡＭアクティベートモードＡＣＴを効果的に利用することにより、ＤＲＡＭのセンスアンプをデータラッチ状態とすることができページモードを利用したデータ転送を実現することができる。

［ＤＲＡＭプリチャージモード］
ロウアドレスストローブ信号ＲＡＳ♯およびデータ転送指示信号ＤＴＤ♯を共にローレベルに設定し、コラムアドレスストローブ信号ＣＡＳ♯をハイレベルに設定すると、ＤＲＡＭプリチャージモードＰＣＧが指定される。このモードにおいては、ＤＲＡＭアレイにおける選択ワード線が非選択状態へと移行し、ＤＲＡＭは初期状態（スタンバイ状態）に復帰する。ＤＲＡＭアレイにおいて異なる行を選択する場合には、ＤＲＡＭアクティベートモードＡＣＴと次のＤＲＡＭアクティベートモードＡＣＴとの間にこのＤＲＡＭプリチャージモードＰＣＧを実行することが要求される。

［オートリフレッシュモード］
アドレスストローブ信号ＲＡＳ♯およびＣＳ♯をともにローレベルに設定し、データ転送指示信号ＤＴＤ♯をハイレベルに設定すると、ＤＲＡＭ部はオートリフレッシュモードＡＲＦに入る。このモードにおいては、ＣＤＲＡＭ内部に設けられたアドレスカウンタ（図１においては示さず）からリフレッシュアドレスが発生され、このリフレッシュアドレスに従ってメモリセルのデータのリフレッシュが実行される。このオートリフレッシュモードを完了させるためには、ＤＲＡＭプリチャージモードＰＣＧを実行することが要求される。

［ライトデータ転送バッファ回路からＤＲＡＭアレイへのデータ転送動作モード］
ＤＲＡＭアレイへのライトデータ転送バッファ回路ＤＴＢＷからのデータの転送モードは４種類存在する。ライトデータ転送バッファ回路ＤＴＢＷからＤＲＡＭアレイへのデータ転送動作は、ロウアドレスストローブ信号ＲＡＳ♯をハイレベルに設定し、コラムアドレスストローブ信号ＣＡＳ♯およびデータ転送指示信号ＤＴＤ♯をともにローレベルに設定することにより指定される。この状態においては、そのときに与えられているアドレス信号Ａｄ４〜Ａｄ９がブロックデコーダ１１２（図１参照）に与えられ、ＤＲＡＭアレイにおいて選択された列ブロック（１６ビットのメモリセル）に対するデータの転送が実行される。４つのデータ転送モードのうちいずれが実行されるかは、コラムアドレスストローブ信号ＣＡＳ♯がローレベルとされたとき、すなわちライトデータ転送モードが指定されたときに与えられたアドレス信号Ａｄ０〜Ａｄ３により決定される。データ転送時に必要とされるのはアドレス信号Ａｄ４〜Ａｄ１１である。残りの下位アドレス信号Ａｄ０〜Ａｄ３はメモリセル選択には用いられないため、この未使用のアドレス信号をライト転送モード指定用のコマンドとして利用する。

［ＤＲＡＭライトトランスファー１モード］
このモードＤＷＴ１は、ＤＲＡＭライトデータ転送コマンド（信号ＲＡＳ♯をハイレベル、信号ＣＳ♯および信号ＤＴＤ♯をともにローレベルに設定する）と同時に与えられたアドレス信号Ａｄ０およびＡｄ１をともに“０”に設定することにより指定される。このモードＤＷＴ１においては、ライトデータ転送バッファＤＴＢＷにテンポラリーレジスタからのデータがロードされるとともに、このロードされたデータがＤＲＡＭアレイへ転送される。ライトデータ転送バッファ回路ＤＴＢＷにおけるテンポラリーレジスタ（Ｔｍ）からデータ転送バッファＤＴＢＷへのデータ転送と同期して、転送マスク回路においてもテンポラリーレジスタ（Ｔｍ）からのマスクデータがマスクレジスタへ転送され、このデータ転送に対しマスクがかけられる。このモードＤＷＴ１においては、データ転送完了後テンポラリーレジスタのマスクデータがセット状態とされる（データ転送にマスクをかける状態：これはバッファライトモードによりデータが書込まれたとき、マスクをリセット状態にして、必要なデータのみをＤＲＡＭアレイへ書込むことを可能とするためである）。

［ＤＲＡＭライトトランスファー１／リードモード］
このモードＤＷＴ１Ｒは、ライトデータ転送コマンドと同時に与えられるアドレス信号Ａｄ０およびＡｄ１をそれぞれ“１”および“０”と設定することにより指定される。このモードＤＷＴ１Ｒにおいてはライトデータ転送バッファ回路ＤＴＢＷのデータがＤＲＡＭアレイ内の選択された列ブロック（１６ビットのメモリセル）へ伝達されるとともに、この選択された列ブロックのメモリセルのデータがリードデータ転送バッファ回路ＤＴＢＲへ転送される。これによりキャッシュミスライト動作時において、次に同一列ブロックが指定された場合データの読出をこのリードデータ転送バッファ回路から行なうことができるとともに、リードデータ転送バッファ回路ＤＴＢＲからＳＲＡＭアレイ１０４へデータを書込むことにより、ミスアクセスされたＳＲＡＭ１０４内の内容を書換えることができ、キャッシュミス時におけるペナルティを低減することができる。

［ＤＲＡＭライトトランスファー２モード］
このモードＤＷＴ２は、列アドレス信号Ａｄ０およびＡｄ１をそれぞれ“０”および“１”と設定することにより指定される。この動作モードＤＷＴ２においては、ライトデータ転送バッファ回路ＤＴＢＷからＤＲＡＭアレイ内の選択された列ブロックへのデータ転送が実行される。この場合、ライトデータ転送バッファ回路ＤＴＢＷにおいては、テンポラリーレジスタからライトデータ転送バッファへのデータ転送は行なわれない。マスクレジスタにおいても同様である。

ライトデータ転送バッファ回路ＤＴＢＷにおいては、テンポラリーレジスタと実際にＤＲＡＭアレイへデータを転送するバッファレジスタ部分とは切離される。ＤＲＡＭライトトランスファー２モードＤＷＴ２を繰返し実行すれば、同じデータがＤＲＡＭアレイへ伝達される。ＤＲＡＭアレイ１０２において、ページモードで列ブロックを選択すれば、高速でＤＲＡＭアレイ内の内容を同一データで書換えることができる。すなわち、グラフィック処理用途におけるいわゆる「塗り潰し」を高速で実現することができる。

［ＤＲＡＭライトトランスファー２／リードモード］
このモードＤＷＴ２Ｒは、ライト転送コマンドと同時に与えられるアドレス信号Ａｄ０およびＡｄ１を“１”に設定することにより指定される。この転送動作モードＤＷＴ２Ｒにおいては、ＤＲＡＭライトトランスファー２モードの動作に加えてさらに、ＤＲＡＭアレイの選択された列ブロックのデータがリードデータ転送バッファ回路ＤＴＢＲへ転送される動作が付け加えられる。この動作モードＤＷＴ２Ｒにおいても高速で「塗り潰し」を実現することができる。

［コントロール回路］
図５は、図１に示すＤＲＡＭコントロール回路およびマスク回路の概略構成を示す図である。詳細な構成については後に説明する。図５において、Ｋバッファ／タイミング回路１２４は、外部クロック信号Ｋを受け内部クロック信号Ｋｉを生成するＫバッファ２０３と、Ｋバッファ２０３からの内部クロック信号Ｋｉに同期して、チップセレクト信号ＣＳ♯を取込み内部チップセレクト信号ＣＳを発生するＣＳバッファ２０１を含む。

このＫバッファ／タイミング回路１２４は、Ｋバッファ２０３の出力する外部クロック信号Ｋｉと非同期で動作し、Ｋバッファ２０３が出力する内部クロック信号Ｋｉをチップセレクト信号ＣＳ♯が活性レベル（ローレベル）のときに伝達する構成が利用されてもよい。

マスク回路１２６は、ＤＲＡＭクロックマスク信号ＣＭｄを、Ｋバッファ２０３からの内部クロック信号Ｋｉの１クロック期間遅延させるシフトレジスタ２０２と、シフトレジスタ２０２からの遅延クロックマスク信号ＣＭｄＲに従って内部クロック信号Ｋｉを通過させるゲート回路２０４を含む。ゲート回路２０４は、ｎチャネルＭＯＳ（絶縁ゲート型電界効果）トランジスタにより構成される構成が一例として示される。あるクロックサイクルにおいて、クロックマスク信号ＣＭｄがローレベルの非活性状態に設定された場合には、次のクロックサイクルにおいて内部クロック信号Ｋｉの伝達が禁止されるため、ＤＲＡＭ用クロック信号ＤＫの発生が停止される。

ＤＲＡＭコントロール回路１２８は、このゲート回路２０４から伝達されるクロック信号ＤＫに同期して動作する。このＤＲＡＭコントロール回路１２８は、ロウアドレスストローブ信号ＲＳ♯から内部ロウアドレスストローブ信号ＲＡＳを発生するＲＡＳバッファ２０６と、コラムアドレスストローブ信号ＣＡＳ♯から内部コラムアドレスストローブ信号ＣＡＳを生成するＣＡＳバッファ２０８と、データ転送指示信号ＤＴＤ♯から内部データ転送指示信号ＤＴＤを発生するＤＴＤバッファ２１０と、このバッファ２０６、２０８および２１０からの信号ＲＡＳ、ＣＡＳ、およびＤＴＤのクロック信号ＤＫの立上りエッジの状態の組合わせに従って指定された動作モードを判定し、該判定結果に従って制御信号を発生するＤＲＡＭ制御信号発生回路２１２を含む。ＤＲＡＭ制御信号発生回路２１２は、ＣＳバッファ２０１からのチップセレクト信号ＣＳ♯に応答して活性化される。チップセレクト信号♯がハイレベルの非活性状態のとき、ＤＲＡＭ制御信号発生回路２１２は、動作モード判定動作を実行せず、ノーオペレーションモードと同様の状態となる。

バッファ２０６、２０８、および２１０は、Ｋバッファ２０３からのクロック信号ＤＫの立上りエッジで与えられた信号を取込み、かつラッチして内部制御信号を発生する。

ＤＲＡＭ制御信号発生回路２１２は、またＤＲＡＭクロック信号ＤＫに従ってデータ転送時に必要とされるレイテンシの期間の監視などをも実行する。ＤＲＡＭ制御信号発生回路２１２は、ＤＲＡＭアレイ部の駆動およびデータ転送回路（リードデータ転送バッファ回路およびライトデータ転送バッファ回路）とＤＲＡＭアレイとの間のデータ転送動作に必要とされる各種制御信号を発生する。図５においては、転送系回路の動作を制御するための転送制御信号φＤＴと、信号ＲＡＳに関連する回路（ＤＲＡＭアレイにおける行選択動作等）の動作を制御するためのＲＡＳ系制御信号φＲＡと、ＣＡＳ系回路の動作（列選択動作）に関連する回路部分の動作を制御するための制御信号φＣＡを代表的に示す。

アドレスバッファ１０８は、ＤＲＡＭクロック信号ＤＫとＲＡＳ系制御信号φＲＡに応答して外部ＤＲＡＭアドレス信号Ａｄ（Ａｄ０〜Ａｄ１１）をラッチしてＤＲＡＭロウアドレス信号Ａｄｒを発生するロウバッファ２１４と、ＤＲＡＭクロック信号ＤＫとＣＡＳ系制御信号φＣＡとに応答してＤＲＡＭアドレス信号ＡｄをラッチしてＤＲＡＭ列アドレス信号Ａｄｃを発生するコラムバッファ２１６を含む。ロウアドレス信号Ａｄｒは図１に示すロウデコーダ１１０へ与えられ、コラムバッファ２１６からの列アドレス信号Ａｄｃのうち上位のビット（Ａｄ４〜Ａｄ９）が図１に示すコラムブロックデコーダ１１２へ与えられる。

図６は、ＳＲＡＭコントロール回路部の構成を示す図である。図６においては、入出力回路１３５のうちメインアンプ４３８の部分のみを示す。Ｄｉｎバッファおよびマスク回路４３６の構成は示していない。

マスク回路１３０は、Ｋバッファ／タイミング回路１２４からの内部クロック信号Ｋｉに同期して動作し、ＳＲＡＭクロックマスク信号ＣＭｓを１クロックサイクル期間遅延させるシフトレジスタ１５２と、シフトレジスタ１５２の出力ＣＭｓＲに従って内部クロック信号Ｋｉを通過させるゲート回路１６４を含む。ゲート回路１６４は、たとえばｎチャネルＭＯＳトランジスタからなる転送ゲートで構成される。クロックマスク信号ＣＭｓがローレベルのとき、ゲート回路１６４は、内部クロック信号Ｋｉの伝達を禁止する。ゲート回路１６４は、ロジックゲートを用いて構成されてもよい。このマスク回路１３０からＳＲＡＭクロック信号ＳＫが発生される。

ＳＲＡＭコントロール回路１３２は、ＳＲＡＭクロック信号ＳＫに応答してライトイネーブル信号ＷＥ♯をラッチするＷＥバッファ１５６と、ＳＲＡＭクロック信号ＳＫに応答してそれぞれ制御信号ＣＣ０♯およびＣＣ１♯をラッチするバッファ１５８および１６０とを含む。これらのバッファ１５６、１５８、および１６０は、内部クロック信号ＳＫの立上りエッジに同期してその与えられた外部制御信号をラッチする。

ＳＲＡＭコントロール回路１３２はさらに、ＣＳバッファ２０１からのチップセレクト信号ＣＳに応答して活性化されてＳＲＡＭマスタクロック信号ＳＫによりタイミングが規定されてバッファ１５６、１５８、および１６０から与えられた制御信号ＷＥ、ＣＣ０、およびＣＣ１を受けてそれらの状態の組合わせに従って指定された動作モードを判別し、該判別結果に従って必要な制御信号を発生する制御信号発生回路１６６を含む。

制御信号発生回路１６６からは、ＳＲＡＭアレイ１０４を駆動するためのＳＲＡＭアレイ駆動用制御信号とデータ転送回路を駆動するためのデータ転送駆動制御信号が発生される。ＳＲＡＭアレイとデータ転送回路との間のデータ転送時においては、このＳＲＡＭクロック信号ＳＫによりその転送期間が規定される。データを確実に転送するためである。

出力イネーブル信号Ｇ♯を受けるＧバッファ１６２は、クロック信号ＳＫと非同期で動作する。ＤＱコントロール信号ＤＱＣを受けるＤＱＣバッファ１６３もクロック信号ＣＫと非同期で動作するように示される。

ＳＲＡＭコントロール回路１３２は、さらに制御信号発生回路１６６からの出力指示信号Ｅと、Ｇバッファ１６２からの出力イネーブル信号ＧとＤＱＣバッファ１６３からの出力信号ＤＱＣを受けるゲート回路１７６と、ゲート回路１７６の出力とクロックマスク信号ＣＭｓＲを受けるゲート回路１７８を含む。ゲート回路１７６は、その出力許可信号Ｅおよび出力イネーブル信号Ｇがともにローレベルにあり、かつＤＱコントロール信号ＤＱＣがハイレベルのときにハイレベルの信号を出力する。ゲート回路１７８は、マスク信号ＣＭｓＲがローレベルにありかつゲート回路１７６の出力がハイレベルのときにハイレベルの信号を出力する。

メインアンプ回路４３８は、内部データバス１２３ａ（読出専用データバスを示す：書込データバスと共有されるバスであってもよい）の信号を反転するインバータ回路１７２と、ゲート回路１７８の出力に応答してイネーブルされ、インバータ回路１７２の出力を反転する３状態インバータバッファ１７０と、マスク信号ＣＭｓＲに応答して導通するｐチャネルＭＯＳトランジスタ１７３と、トランジスタ１７３の出力を反転してインバータ１７２の出力部（インバータ１７０の入力部）へ伝達するインバータ回路１７４を含む。３状態インバータバッファ１７０がイネーブル状態のとき、インバータバッファ１７０とインバータ回路１７４は、トランジスタ１７３が導通状態のときにラッチ回路を構成する。次に動作について簡単に説明する。

シフトレジスタ１５２からは、１クロックサイクル遅れたクロックマスク信号ＣＭｓＲが出力される。この１クロックサイクル遅れたクロックマスク信号ＣＭｓＲに従ってゲート回路１６４が内部クロック信号Ｋｉを通過させる。したがって、外部においてＳＲＡＭクロックマスク信号ＣＭｓ♯が発生された場合、次のクロックサイクルにおいてＳＲＡＭクロック信号ＳＫのＳＲＡＭコントロール回路１３２への伝達が禁止される。制御信号発生回路１６６はＳＲＡＭクロック信号ＳＫにより動作タイミングが規定されて、必要な内部制御信号を発生する。バッファ１５６、１５８、および１６０は、クロック信号ＳＫに従って与えられたデータのラッチを実行している。ＳＲＡＭクロック信号ＳＫが与えられない場合には、このバッファ１５６、１５８、および１６０は先にラッチした信号を持続的にラッチしている。

ＣＳバッファ２０１からのチップセレクト信号ＣＳがハイレベルで非選択状態を示している場合、制御信号発生回路１６６はリセット状態とされ、動作しない。この場合、制御信号発生回路１６８からの出力許可信号Ｅが応じてハイレベルの非活性状態に設定される。この出力許可信号はまたバッファ１５６、１５８および１６０からの制御信号ＷＥ、ＣＣ０およびＣＣ１の状態の組合わせに応じて生成される（データ読出動作が示されている場合；バッファリードモードＢＲ、ＳＲＡＭリードモードＳＲなどが指定された場合）。

ＳＲＡＭクロック信号ＳＫがクロックマスク信号ＣＭｓＲによりマスクされるのはこのマスククロック信号ＣＭｓ♯が発生された次のクロックサイクルである。したがって、外部においてＳＲＡＭクロックマスク信号ＣＭｓ♯が与えられた場合、そのサイクルにおいては、内部チップセレクト信号ＣＳおよびＳＲＡＭクロック信号ＳＫが発生するされるため、そのときに与えられた制御信号に従った動作が実行される。次のサイクルにおいては内部制御信号が発生されず、制御信号発生回路１６６は前のサイクルの状態を維持する。

クロックマスク信号ＣＭｓＲがローレベルのとき、ゲート回路１７８の出力はハイレベルとなり、３状態インバータバッファ１７０は動作状態になり、また接続ゲート１７３（ｐチャネルＭＯＳトランジスタ）も導通状態となる。これによりインバータバッファ１７０およびインバータ回路１７４によりラッチ回路が構成される。Ｇバッファ１６２の出力Ｇが活性状態（ローレベル）の間インバータ回路１７０および１７４により出力データＤＱは同一のデータ状態を保持する。チップセレクト信号ＣＳ♯がハイレベルのとき、制御信号発生回路１６６はリセット状態とされ、出力許可信号Ｄがハイレベルの不活性状態となり、ゲート回路１７６の出力がローレベルとなる。クロックマスク信号ＣＭｓＲがハイレベルになれば、ゲート回路１７８の出力はゲート回路１７６の出力により決定される。

Ｇバッファ１６２からの出力イネーブル信号Ｇがハイレベルの場合には、ゲート回路１７６の出力はローレベルとなる。したがって出力許可信号が発生されていても、３状態インバータバッファ１７０は出力ハイインピーダンス状態となる。さらに、出力許可信号Ｅおよび出力イネーブル信号Ｇがともにローレベルにあり、データ読出の指示が与えられていても、ＤＱＣバッファ１６３からの信号ＤＱＣがローレベルであれば、ゲート回路１７６の出力はローレベルであり、また３状態インバータバッファ１７０は出力インピーダンス状態となる。

上述のようにして、クロックマスク信号ＣＭｓＲおよびチップセレクト信号ＣＳ♯、出力イネーブル信号ＧおよびＤＱコントロール信号ＤＱＣにより出力のインピーダンス状態を設定することができる。

［入力バッファ］
外部信号を取込む入力バッファは、クロック信号に同期して動作する。この入力バッファとしては、クロック信号の非活性レベル（ローレベル）時に出力ハイインピーダンス状態となる３状態インバータバッファを利用することが考えられる。しかしながら、出力ハイインピーダンス時には出力が不安定となるため、誤動作が生じることが考えられる。そこで、クロック信号に同期して動作しかつ出力が不安定とならない回路として、ダイナミック型ラッチを入力バッファに利用することが考えられる。

図７は、ダイナミック型ラッチを備える入力バッファの構成を示す図である。図７において、ダイナミック型ラッチは、外部信号ＩＮをそのゲートに受けるｎチャネルＭＯＳトランジスタ５０１と、基準電圧Ｖｒｅｆをそのゲートに受けるｎチャネルＭＯＳトランジスタ５０２と、クロック信号Ｋｉをそのゲートに受け、トランジスタ５０１および５０２に対する電流経路を形成するｎチャネルＭＯＳトランジスタ５０３を含む。トランジスタ５０１および５０２の一方導通端子（ソース）は、トランジスタ５０３の他方導通端子（ドレイン）に接続される。トランジスタ５０３の一方導通端子（ソース）は接地電位に接続される。

ダイナミック型ラッチ５００はさらに、クロック信号Ｋｉ（ＤＫまたはＳＫに相等）をゲートに受けるｐチャネルＭＯＳトランジスタ５０４と、トランジスタ５０４と並列に接続されるｐチャネルＭＯＳトランジスタ５０５と、クロック信号Ｋｉをそのゲートに受けるｐチャネルＭＯＳトランジスタ５０６と、トランジスタ５０６と並列に接続されるｐチャネルＭＯＳトランジスタ５０７と、トランジスタ５０４および５０５とトランジスタ５０２との間に設けられるｎチャネルＭＯＳトランジスタ５１１と、トランジスタ５０６および５０７とトランジスタ５０１との間に設けられるｎチャネルＭＯＳトランジスタ５１０を含む。

トランジスタ５０４および５０５は電源電位供給ノードと内部ノード５１３との間に設けられ、トランジスタ５０６および５０７は動作電源電位供給ノードと内部ノード５１２との間に設けられる。トランジスタ５０５および５１１のゲートは内部ノード５１２に接続され、トランジスタ５０７および５１０のゲートは内部ノード５１３に接続される。

ダイナミック型ラッチ５００はさらに、ノード５１３上の信号を反転して出力するインバータ回路５０８と、内部ノード５１２上の信号電位を反転して出力するインバータ回路５０９を含む。インバータ回路５０９から出力ＯＵＴが出力され、インバータ回路５０８から反転出力信号／ＯＵＴが出力される。次にラッチ５００の動作について図８を参照して簡単に説明する。

内部クロック信号Ｋｉがローレベルのとき、トランジスタ５０６および５０４はともにオン状態となり、内部ノード５１２および５１３は動作電源電位レベルに充電され、出力ＯＵＴおよび／ＯＵＴはともにローレベル状態に設定される。このときトランジスタ５０３はオフ状態である。

内部クロック信号Ｋｉがハイレベルに立上ると、トランジスタ５０４および５０６がともにオフ状態となり、トランジスタ５０３がオン状態となる。入力信号（外部信号）ＩＮが基準電圧Ｖｒｅｆよりも高い場合には、トランジスタ５０１のコンダクタンスがトランジスタ５０２のコンダクタンスよりも大きくなり、トランジスタ５０６、５１０、５０１および５０３を介して電流が流れる。トランジスタ５０１はソースフォロワ態様で動作する。したがって、トランジスタ５０１の導通に従って、トランジスタ５０３の他方導通ノードが入力信号ＩＮのレベルからトランジスタ５０１のしきい値電圧を引いた電位レベルとなり、トランジスタ５０２がほぼオフ状態となり、このトランジスタ５０２へは電流はほとんど流れない。内部ノード５１２は、トランジスタ５０１の導通により放電されその電位レベルが低下し、トランジスタ５０５がオン状態となり、内部ノード５１３の電位を上昇させる。この内部ノード５１３の電位上昇に従ってトランジスタ５０７がオフ状態へ移行し、内部ノード５１２の電位は高速で低下する。この内部ノード５１２の電位低下に従ってトランジスタ５１１がオフ状態となり、内部ノード５１３はさらにその電位が上昇する。この一連の動作に従って、内部ノード５１３の電位レベルがハイレベル、内部ノード５１２の電位レベルがローレベルとなり、インバータ回路５１０の出力ＯＵＴがハイレベルとなる。

内部クロック信号Ｋｉがローレベルに立下ると、トランジスタ５０４および５０６がオン状態となり、ノード５１２および５１３は再び電源電位レベルにまで充電され、出力ＯＵＴはローレベルに立下る（トランジスタ５０３がオフ状態となり、電流経路が遮断されるため）。内部クロック信号Ｋｉのハイレベルへの移行時に、内部信号ＩＮがローレベルにあれば、先の説明と逆に、出力信号ＯＵＴがローレベルとなり、相補出力／ＯＵＴがハイレベルとなる。

上述のようなダイナミック型ラッチ５００を用いれば、内部クロック信号Ｋｉがハイレベルの活性状態のときには、入力信号ＩＮのレベルに応じた信号を出力することができ、またクロック信号Ｋｉがローレベルのときには、出力信号ＯＵＴおよび／ＯＵＴをともにローレベルに設定することができる。出力ハイインピーダンス状態を避けることができ、ノイズなどによる誤動作が生じるおそれはない。

しかしながら、上述のようなダイナミック型ラッチを用いた場合、出力信号ＯＵＴ、すなわち内部制御信号の状態が確定するのはクロック信号Ｋｉがハイレベルの活性状態となってからである。このクロック信号Ｋｉがハイレベルになって内部制御信号が確定し、次いで内部制御信号の状態判別が行なわれ、この判別結果に従って内部動作が実行される。したがって、動作開始タイミングの遅れおよび、この遅れがアクセス時間に及ぼす影響が高速クロック信号の場合無視できなくなるという問題が生じる。また、チップセレクト信号ＣＳ♯により、ＣＤＲＡＭの選択／非選択が決定されるが、このチップセレクト信号ＣＳ♯が他の内部制御信号の有効／無効を決定するため、このチップセレクト信号ＣＳ♯の確定タイミングもできるだけ速くするのが好ましい。

「好ましい入力バッファの構成」
図９は、入力バッファの好ましい構成の一例を示す図である。図９において、入力バッファ７００は、クロックバッファ２０３からの内部クロック信号Ｋａが活性状態（ハイレベル）のときに非導通状態となるとともに出力ラッチ状態となり（以下、この状態をラッチ状態と称す）、クロック信号Ｋａが非活性レベル（ローレベル）のときに導通して外部信号を通過させる状態（以下、この状態をスルー状態と称す）となる。

クロックバッファ２０３は、２段の縦続接続されたインバータ回路２０３ａおよび２０３ｂを含む。このクロックバッファ２０３からの内部クロック信号Ｋａと、この内部クロック信号Ｋａをインバータ回路２０３ｃで反転させて得られる相補クロック信号／Ｋａが、入力バッファを駆動するためのクロック信号として用いられる。

入力バッファ７００は、外部信号φｃを受けるインバータ回路７０１と、インバータ回路７０１の出力を受けるインバータ回路７０２と、インバータ回路７０２の出力をクロック信号Ｋｉおよび／Ｋｉに応答して選択的に通過させるトランスミッションゲート７０３と、トランスミッションゲート７０３の出力をラッチするためのインバータ回路７０４および７０５を含む。トランスミッションゲート７０３は、クロック信号Ｋａをゲートに受けるｐチャネルＭＯＳトランジスタと、相補クロック信号／Ｋａをゲートに受けるｎチャネルＭＯＳトランジスタを含む。トランスミッションゲート７０３は、クロック信号Ｋａがローレベルのときに導通状態となり、クロック信号Ｋａがハイレベルのときに非導通状態となる。

インバータ回路７０４は、このトランスミッションゲート７０３の出力を反転して内部信号φｃａを生成する。インバータ回路７０５は、このインバータ７０４の出力を反転してインバータ回路７０４の入力部へ伝達する。次に図９に示す入力バッファの動作をその動作波形図である図１０を参照して説明する。

時刻Ｔ１において、外部信号φｃがローレベルの活性状態となる。このとき、クロック信号Ｋ（すなわち内部クロック信号Ｋｉ）はローレベルにあり、トランスミッションゲート７０３は導通状態にあり、入力バッファ７００はスルー状態にある。したがって、この外部信号φｃのローレベルの立下りに応答して、内部信号φｃａはハイレベルに立上る。

時刻ｔ２において、クロック信号Ｋがハイレベルに立上ると、トランスミッションゲート７０３が非導通状態となり、入力バッファ７００はラッチ状態となる。このラッチ状態においては、外部信号φｃがハイレベルに立上っても、内部信号φｃａの状態は変化しない。

時刻ｔ３において、クロック信号Ｋがローレベルに立下ると、入力バッファ７００はスルー状態となり、内部信号φｃａは外部信号φｃの状態に応じて変化する（ローレベルへ立下る）。

図１０に示すように、外部信号φｃのセットアップ時間Ｔｓの間において、内部信号φｃが発生されている（活性化されている）。したがってこのセットアップ時間Ｔｓにおいて内部回路を動作させることができ、この外部信号φｃに応じた動作の実行開始タイミングを速くすることができる。

図１１は、図６に示すＳＲＡＭコントロール回路部の構成の一部を具体的に示す図である。図６に示す構成においては、ＣＳバッファ２０１はクロックバッファ２０３からの内部クロック信号Ｋｉに従って外部チップセレクト信号ＣＳ♯をラッチしている。このような構成のＣＳバッファ２０１としては、図９に示す構成が利用されてもよい。

図１１に示す構成においては、ＣＳバッファ、ＷＥバッファ、ＣＣ０バッファ、およびＣＣ１バッファをすべて同一の構成とする。チップセレクト信号ＣＳ♯によるチップ（ＣＤＲＡＭ）の選択／非選択の判定はコントロール回路１６６内部で実行されるように示される。後に示すように信号ＣＳ♯により外部制御信号の取込みが制御されてもよい。図１１においては、すべての外部制御信号をｅｘｔφｃで代表的に示す。

図１１において、外部制御信号入力バッファ５２０は、２段の縦続接続されたインバータ回路５２２および５２４を含む。この入力バッファ５２０からは、クロック信号Ｋａと非同期で内部制御信号φｃが生成される。

制御信号発生回路１６６は、内部制御信号の状態に従って、指定された動作モードを決定し、この決定された動作モードに対応する制御信号を発生する判別回路５３０と、判別回路５３０の出力を、内部クロック信号Ｋａおよび／Ｋａに従ってラッチするラッチ回路５４０と、ラッチ回路５４０の出力と内部クロック信号Ｋａとに応答して、動作モード指定信号φｍを発生する動作モード指定信号発生回路５５０とを含む。

判別回路５３０は、制御信号入力バッファ５２０から与えられる内部制御信号をデコードするＮＡＮＤ型デコード回路５３２と、ＮＡＮＤ型デコード回路５３２の出力を反転するインバータ回路５３４を含む。デコード回路５３２は、チップセレクト信号ＣＳ、ライトイネーブル信号ＷＥ、制御クロック信号ＣＣ０およびＣＣ１を受けて、デコード動作を実行する。所定の動作モードが指定されたときに、ＮＡＮＤ型デコード回路５３２の出力はハイレベルになる。

ラッチ回路５４０は、クロック信号Ｋａに応答して選択的に導通／非導通となるトランスミッションゲート５４２と、トランスミッションゲート５４２の出力をラッチするためのインバータ回路５４４および５４６を含む。インバータ回路５４４の出力がインバータ回路５４６を介してインバータ回路５４４の入力部へ伝達される。トランスミッションゲート５４２は、内部クロック信号Ｋａがローレベルのときに導通状態となり、クロック信号Ｋａがハイレベルのときに非導通状態となる。ラッチ回路５４０は、外部クロック信号Ｋａがローレベルの非活性時には、スルー状態となり、クロック信号Ｋａがハイレベルの非活性時にある場合には、ラッチ状態となる。

動作モード指定信号発生回路５５０は、ラッチ回路５４０の出力と内部クロック信号Ｋａとを受ける２入力ＮＡＮＤ回路５５２と、ＮＡＮＤ回路５５２の出力を反転するインバータ回路５５４を含む。ＮＡＮＤ回路５５２は、内部クロック信号Ｋａがローレベルのときにはハイレベルの信号を出力し、内部クロック信号Ｋａがハイレベルとなるとインバータとして機能する。この動作モード指定信号発生回路５５０から発生される動作モード指定信号φｍが、ＳＲＡＭワード線が選択される動作モードを指定する構成が一例として示される。ＳＲＡＭワード線が選択される動作モードとしては、図３に示すように、バッファリードモードＢＲおよびバッファライトモードＢＷを除くＳＲＡＭアクセスモードである。バッファリードモードＢＲおよびバッファライトモードＢＷにおいては、転送回路に含まれる転送ゲートへのアクセスが実行されるため、ＳＲＡＭのコラムデコーダ（図１のコラムデコーダ１２０参照）は動作するが、ＳＲＡＭロウデコーダは動作しない。動作モード指定信号発生回路５５０から発生される動作モード指定信号φｍが内部クロック信号Ｋａが非活性状態となると非活性状態となるのは、ＳＲＡＭアクセスサイクルは１クロックサイクルですべて完了するためである。この動作モード指定信号発生回路５５０へ内部クロック信号Ｋａを与えることにより、動作モード指定信号φｍの発生タイミングを内部クロック信号Ｋａの活性化タイミングにより決定することができる。

動作モード指定信号（図１に示す実施例においては、ＳＲＡＭワード線選択指定信号）φｍは、ＳＲＡＭロウデコーダ１１８へ与えられる。

アドレスバッファ１１６は、外部アドレス信号ｅｘｔφａを受けるバッファ回路６１０と、バッファ回路６１０の出力をクロック信号Ｋａおよび／Ｋａに応答して選択的に通過させるラッチ回路６２０を含む。バッファ回路６１０は、２段の縦続接続されたインバータ回路６１２および６１４を含む。ラッチ回路６２０は、クロック信号Ｋａがローレベルのときに導通状態となり、クロック信号Ｋａがハイレベルのときに非導通状態となるトランスミッションゲート６２２と、トランスミッションゲート６２２の出力をラッチするためのインバータ回路６２４および６２６を含む。インバータ回路６２４の出力は、ロウデコーダ１１８へ与えられるとともに、インバータ回路６２６を介してインバータ回路６２４の入力部へ伝達される。なお、図１１においては、１ビットのアドレス信号ｅｘｔφａに対するアドレスバッファの構成を示している。

ロウデコーダ１１８は、アドレスバッファ１１６からの出力をプリデコードするプリデコード回路６３０と、動作モード指定信号φｍに応答して活性化され、プリデコード回路６３０の出力をデコードし、対応のワード線を選択状態とするワード線駆動信号φＷＬを発生するロウデコード回路６４０を含む。このワード線駆動信号φＷＬは選択ワード線上へ直接伝達される信号であってもよく、また各ワード線に対して設けられたワード線駆動回路を動作状態とし、このワード線駆動回路を介して選択ワード線を選択状態とする信号であってもよい。

プリデコード回路６３０は、所定の組合わせの内部アドレス信号をデコードするＮＡＮＤ型デコード回路６３２と、ＮＡＮＤ型デコード回路６３２の出力を反転するインバータ回路６３４を含む。このＮＡＮＤ型デコード回路６３２は、所定の組合わせのアドレス信号が与えられたときに選択状態となり、ローレベルの信号を出力する。

ロウデコード回路６４０は、プリデコード回路６３０の所定の組の出力と動作モード指定信号φｍとを受けるＮＡＮＤ型デコード回路６４２と、ＮＡＮＤ型デコード回路６４２の出力を反転するインバータ回路６４４を含む。このＮＡＮＤ型デコード回路６４２は、動作モード指定信号φｍが活性状態のハイレベルとなり、かつプリデコード回路６３０の所定の組の出力により選択状態とされたときローレベルの信号を出力する。次にこの図１１に示すＳＲＡＭワード線駆動系回路の動作をその動作波形図である図１２を参照して説明する。

外部クロック信号ｅｘｔＫが立上るよりも先に外部制御信号ｅｘｔφｃおよび外部アドレス信号ｅｘｔφａの状態が確定する。このとき外部クロック信号ｅｘｔＫはローレベルである。制御信号入力バッファ５２０は、この外部制御信号ｅｘｔφｃから内部制御信号φｃを生成し、判別回路５３０へ与える。この外部制御信号ｅｘｔφｃから内部制御信号φｃが生成されるまでに要する時間はこの制御入力バッファ５２０における遅延時間Δｔ６である。

判別回路５３０は、制御信号入力バッファ５２０から与えられる内部制御信号φｃの状態に従って、指定された動作モードの判別を行なう。この判別動作は、外部クロック信号ｅｘｔＫ（内部クロック信号Ｋｉ）と非同期で実行される。したがって、この判別回路５３０の出力は、外部制御信号φｃの状態の変化に従って変化する。クロック信号Ｋａがローレベルにあるため、この判別回路５３０の出力はラッチ回路５４０を通して動作モード指定信号発生回路５５０へ与えられる。クロック信号Ｋａがハイレベルに立上ると、ラッチ回路５４０はラッチ状態となり、先に与えられていた判別回路５３０の出力をラッチする。

動作モード指定信号発生回路５５０は、内部クロック信号Ｋａのハイレベルへの立上りに応答して活性化され、ラッチ回路５４０から与えられた信号に従って動作モード指定信号φｍを活性状態とする。クロック信号Ｋａのハイレベルの立上り前にラッチ回路５４０の出力は確定状態となっているため、この内部クロック信号Ｋａの立上りから時間Δｔ７経過後、動作モード指定信号φｍは確定状態となる。外部制御信号ｅｘｔφｃのセットアップ時間Ｔｓｃの間においても、判別回路５３０において判別動作が実行されているため、外部クロック信号ｅｘｔＫがハイレベルに立上ってから時刻Δｔ７経過後に動作モード指定信号φｍを活性状態とすることができ、動作モード開始タイミングを速くすることができる。

一方、アドレスバッファ１１６においては、外部クロック信号ｅｘｔＫがローレベルのとき、ラッチ回路６２０はスルー状態にある。したがって、外部アドレス信号ｅｘｔφａが確定状態となると、即座に内部アドレス信号φａが生成される（アドレスバッファ１１６における遅延時間をΔｔ８とする）。この内部アドレス信号φａはプリデコード回路６３０へ与えられ、プリデコードされる。このとき外部クロック信号ｅｘｔＫがハイレベルに立上っても、ラッチ回路６２０がラッチ状態となるだけであり、プリデコード回路６３０は、既にプリデコード動作を行なっており、内部アドレス信号φａが確定してから時刻Δｔ９経過後にロープリデコード信号φａｘを確定状態とする。ロウデコード回路６４０は、このプリデコード回路６３０からのプリデコード信号φａｘをデコードする。動作モード指定信号φｍが活性状態（図示の実施例においてはハイレベル）となると、それまでに既にプリデコード信号φａｘの状態は確定しているため、この動作モード指定信号φｍが与えられてから時間Δｔ１０経過後にワード線駆動信号φＷＬが活性状態となる。この場合においても、外部アドレス信号ｅｘｔφａのセットアップ時間Ｔｓａの間において、プリデコード動作を実行しているため、ロウアドレスのプリデコードタイミングを速くすることができ、応じてワード線の選択タイミングを速くすることができる。

なお図１１に示す構成においては、判別回路５３０の出力は、内部クロック信号Ｋａがハイレベルの活性状態となる前に確定している。判別回路５３０が状態を判別すべき制御信号は数が少なく、この判別回路５３０における遅延時間は十分小さくすることができる。このラッチ回路５４０は、制御信号入力バッファ５２０と判別回路５３０との間に設けられてもよい。

またチップセレクト信号ＣＳ♯がハイレベルの場合、ＳＲＡＭ部は非活性化される。このチップセレクト信号ＣＳ♯の状態の判別は判別回路５３０において実行される。判別回路５３０に与えられる信号の数をなくし、判別動作に要する時間を少なくするため、このチップセレクト信号ＣＳは、図９に示す入力バッファから生成され、動作モード指定信号発生回路５５０のＮＡＮＤ回路５５２へ内部チップセレクト信号ＣＳが与えられる構成が利用されてもよい。

なお、図１１に示す構成においては、ＳＲＡＭのワード線駆動部に関連する回路部分を示している。図１に示すコラムデコーダ１２０の動作に関連する部分においても同様の構成が用いられる。コラムデコーダは、転送回路内の転送ゲートの選択をも実行するため、ＳＲＡＭ部へのアクセス時には常に動作モード指定信号がコラムデコーダへ与えられる。したがってコラムデコーダに関連する回路部分においては、チップセレクト信号ＣＳ♯の状態に従ってコラムデコーダ駆動用の動作モード指定信号が発生される。

図１３は、行選択信号発生のための他の構成を示す図である。図１３に示す構成においては、プリデコード回路６３０へ動作モード指定信号φｍが与えられる。ロウデコード回路６４０は、プリデコード回路６３０から生成されるプリデコード信号φａｘをデコードし、ワード線駆動信号φＷＬを発生する。入力バッファ１１６、プリデコード回路６３０およびロウデコード回路６４０の構成は図１１に示すものと実質的に同様である。プリデコード回路６３０のＮＡＮＤ回路６３２へまた動作モード指定信号φｍが与えられ、ロウデコード回路６４０におけるＮＡＮＤ回路６４２へは動作モード指定信号φｍは与えられない。

図１３に示す構成の場合、図１４にその動作波形図を示すように、プリデコード信号φａｘは、動作モード指定信号φｍが確定状態となってから有効となるため、図１１に示す構成に比べて、プリデコード開始タイミングは少し遅れる。しかしながら、この構成においても、外部制御信号ｅｘｔφｃおよび外部アドレス信号ｅｘｔφａのセットアップ時間において内部動作が実行されるため、通常のクロック信号の立上りに同期して内部信号が確定状態となる構成に比べて行選択動作を高速化することができる。

図１５は、ＤＲＡＭ行選択に関連する回路部分の構成を示す図である。図１５に示す構成は、図５に示すＤＲＡＭコントロール回路１２８の内部ＲＡＳ信号（ＤＲＡＭ行選択に関連する回路を制御する信号）に関連する部分の構成と、ロウバッファ２１４の構成に対応する。

図１５において、クロックバッファ／タイミング回路１２４は、外部クロック信号ｅｘｔＫをバッファ処理して内部クロック信号Ｋａを生成する。この図１５においては、クロックバッファ１２４から生成される内部クロック信号Ｋａは、クロックマスク回路１２６を通して生成された状態が示される。図面を簡略化するために、このクロックマスク回路は示していない。内部クロック信号Ｋａは、したがって、図５に示す内部クロック信号ＤＫに対応する。

ＲＡＳバッファ２０６は、外部ロウアドレスストローブ信号ＲＡＳ♯をバッファ処理して通過させるバッファ回路６５０と、バッファ回路６５０の出力を、内部クロック信号Ｋａに応答して選択的に通過させるラッチ回路６５５を含む。ラッチ回路６５５は、内部クロック信号Ｋａがローレベルの不活性状態時においては、スルー状態となり、内部クロック信号Ｋａがハイレベルのときにはラッチ状態となる。

ＤＴＤバッファ２１０も同様に、バッファ回路６５２およびラッチ回路６５４を含む。ＲＡＳバッファ２０６およびＤＴＤバッファ２１０からは、内部クロック信号Ｋａが活性状態となる前に、先に確定状態とされた内部制御信号が出力される。したがって、外部制御信号ＲＡＳ♯およびＤＴＤ♯のセットアップ時間において内部制御信号を生成することができる。

ＤＲＡＭ制御信号発生回路２１２は、ＲＡＳバッファ２０６およびＤＴＤバッファ２１０の出力に従って、ＤＲＡＭ部へのアクセスが指定されたか否かを判別する判別回路６６０と、判別回路６６０の出力を内部クロック信号Ｋａに応答して通過させるゲート回路６７０および６７２と、ゲート回路６７０および６７２の出力に応答してＤＲＡＭアレイ駆動用の内部ＲＡＳ信号φＲＡＳを生成するフリップフロップ６７４を含む。

判別回路６６０としては、ＤＲＡＭアクティベートモードＡＣＴおよびＤＲＡＭプリチャージモードＰＣＧを判別する回路構成のみを示す。判別回路６６０は、ＤＲＡＭアクティベートモードＡＣＴを検出するためのゲート回路６６２と、ＤＲＡＭプリチャージモードＰＣＧを検出するためのゲート回路６６４を含む。ゲート回路６６２は、ラッチ回路６５４の出力がローレベルにあり、ラッチ回路６５５の出力がハイレベルのときにハイレベルの信号を出力する。すなわち、ゲート回路６６２は、外部ロウアドレスストローブ信号ＲＡＳ♯がローレベルにあり、外部データ転送指示信号ＤＴＤ♯がハイレベルのときに、活性状態（ハイレベル）の信号を発生する。ゲート回路６６４は、ラッチ回路６５４および６５５の出力がともにハイレベルとなるとハイレベルの信号を出力する。すなわち、ゲート回路６６４は、信号ＲＡＳ♯およびＤＴＤ♯がともにローレベルのときにハイレベルの信号を出力する。

ゲート回路６７０は、内部クロック信号Ｋａがハイレベルのときにイネーブルされてバッファとして機能する。ゲート回路６７２も同様、内部クロック信号Ｋａがハイレベルのときにイネーブルされてバッファとして動作する。ゲート回路６７０および６７２は、ともに、内部クロック信号Ｋａがローレベルのときにはその出力を非活性状態のローレベルに設定する。ゲート回路６７０の出力がハイレベルとなるのは、ゲート回路６６２の出力がハイレベルにあり、かつ内部クロック信号Ｋａがハイレベルのときである。したがってゲート回路６７０はＤＲＡＭアクティベートモードＡＣＴが指定されたときに、内部クロック信号Ｋａの立上りに同期してその出力信号をハイレベルに立上げる。ゲート回路６７２は、ＤＲＡＭプリチャージモードが指定されたとき、内部クロック信号Ｋａの出力に同期してハイレベルに立上る信号を出力する。

フリップフロップ６７４は、ゲート回路６７０の出力をセット入力Ｓに受け、ゲート回路６７２の出力をリセット入力Ｒに受ける。フリップフロップ６７４は、ＤＲＡＭアクティベートモードＡＣＴが指定されたときにセット状態とされ、そのＱ出力から出力される内部ＲＡＳ信号φＲＡＳをハイレベルの活性状態に設定する。ＤＲＡＭプリチャージモードＰＣＧが指定されたとき、フリップフロップ６７４はリセットされ、内部ＲＡＳ信号φＲＡＳをローレベルの非活性状態に立下げる。この内部ＲＡＳ信号φＲＡＳに従って、ＤＲＡＭ部においては、行選択動作、センス動作等が実行される。

アドレスバッファ１０８が、外部アドレス信号ｅｘｔφａをバッファ処理する２段の縦続接続されたインバータからなるバッファ回路６７６と、バッファ回路６７８の出力を内部クロック信号Ｋａに応答して選択的に通過させるラッチ回路６７８を含む。ラッチ回路６７８は、内部クロック信号Ｋａが非活性状態のローレベルのときにスルー状態となり、内部クロック信号Ｋａがハイレベルのときにラッチ状態となる。これにより、アドレスセットアップ時間において内部アドレス信号を生成することができる。

ロウアドレスバッファ２１４（図５参照）は、このラッチ回路６７８の出力を内部ＲＡＳ信号φＲＡＳに応答してラッチするラッチ回路６８０を含む。ラッチ回路６８０は、内部ＲＡＳ信号φＲＡＳがローレベルのときにスルー状態となり、内部ＲＡＳ信号φＲＡＳがハイレベルのときにラッチ状態となる。したがって、ラッチ回路６８０からは、内部ＲＡＳ信号φＲＡＳが活性状態となると即座に内部アドレス信号が生成される。

ローラッチ回路６８０と並列にコラムラッチ回路６８６が設けられる。コラムラッチ回路６８６は、内部ＣＡＳ信号φＣＡＳに応答してラッチ動作を実行する。この内部ＣＡＳ信号φＣＡＳは、ＤＲＡＭアレイにおいて列ブロック（１６ビットのメモリセル）を選択する動作モード時に生成される。図５の対比でいえば、バッファ回路６７６、ラッチ回路６７８および６８０がロウアドレスバッファ２１４を構成し、バッファ回路６７６、６７８およびコラムラッチ回路６８６がコラムアドレスバッファ２１６を構成する。

ロウデコーダ１１０はラッチ回路６８０の出力をプリデコードするプリデコード回路６８２と、プリデコード回路６８２の出力をさらにデコードし、ＤＲＡＭアレイにおけるワード線を選択するための信号φＷＬを生成するロウデコード回路６８４を含む。ロウデコード回路６８４は、内部ＲＡＳ信号φＲＡＳに応答して活性化され、デコード動作を実行する。プリデコード回路６８２へは、複数のラッチ回路６８０からの所定の組の出力信号が与えられる。ロウデコード回路６８４へは、プリデコード回路６８２が複数個設けられており、複数のプリデコード回路のうちの所定の組のプリデコード回路の出力が与えられる。

図１６（Ａ）は、図１５に示す回路のＤＲＡＭアクティベートモード指定時の動作を示す信号波形図である。以下図１５に示す回路の動作を図１６を参照して説明する。

外部制御信号ＲＡＳ♯およびＤＴＤ♯の状態が確定すると、ＲＡＳバッファ２０６およびＤＴＢバッファ２１０の出力が応じて変化して確定状態となる。外部クロック信号ｅｘｔＫはローレベルにあり、バッファ２０６および２１０はスルー状態にある。また図１６においては、内部信号ＲＡＳおよびＤＴＤは信号φＣで示す。

この内部信号φＣに従って、判別回路６６０が判別動作を実行し、アクティベートモード指示信号φＡを活性状態のハイレベルとする。

クロック信号ｅｘｔＫがハイレベルへ立上ると、応じて内部クロック信号Ｋａもハイレベルに立上り、ゲート回路６７０の出力するアクティベートモードイネーブル信号ＡＣＴがハイレベルへ立上り、フリップフロップ６７４がセットされる。これにより、内部ＲＡＳ信号φＲＡＳが発生される。

内部クロック信号Ｋａがローレベルに立下ると、ゲート回路６７０の出力がローレベルに立下る。しかしながらフリップフロップ６７４の出力φＲＡＳは活性状態のハイレベルを維持する。

一方、アドレスバッファ１０８においては、外部アドレス信号ｅｘｔφａが外部クロック信号ｅｘｔＫのローレベルのときに与えられれば、それに応じて内部アドレス信号φａを変化させる。この内部アドレス信号φａが変化したときラッチ回路６８０はスルー状態にある（内部ＲＡＳ信号φＲＡＳはまだ発生されておらずローレベルにある）。したがって、プリデコード回路６８２は、内部ＲＡＳ信号φＲＡＳが達成レベルに立上る前にプリデコード動作を実行し、プリデコード信号φａｘを生成する。

ロウデコード回路６８４は、内部ＲＡＳ信号φＲＡＳがハイレベルに立上ると活性化され、プリデコード信号φａｘをデコードして、ワード線駆動信号φＷＬを生成する。したがって、ワード線駆動信号φＷＬが発生されるタイミングは、クロック信号Ｋａ（またはｅｘｔＫ）がローレベルのときにプリデコード動作が実行されているため、速いタイミングとなる。

ＤＲＡＭプリチャージモードＰＣＧが指定されるまで、ワード線駆動信号φＷＬは活性状態のハイレベルを維持する（内部ＲＡＳ信号φＲＡＳはハイレベルを維持するためである）。

なお、チップセレクト信号ＣＳ♯がハイレベルの非活性状態となったとき、ＤＲＡＭ部分はノーオペレーションモードまたはパワーダウンモードとなる。この場合、ＤＲＡＭ部分に対しては内部チップセレクト信号に応答して内部クロック信号Ｋａの選択的通過を制御するためのゲート回路が設けられればよい。

以上のように、入力バッファをラッチ状態／スルー状態となるラッチ回路を用いて構成することにより、内部クロック信号の活性時に速いタイミングで内部動作を開始することができ、高速動作するＣＤＲＡＭを得ることができる。

またこの図１５に示す構成は以下の利点を与える。すなわち、外部制御信号ＲＡＳ♯およびＤＴＤ♯は、内部クロック信号Ｋａに応答してラッチ回路６５４および６５５にラッチされており、また外部アドレス信号ｅｘｔφａのクロック信号Ｋａに同期してラッチされている。すなわち、外部制御信号ＲＡＳ♯およびＤＴＤ♯および外部アドレス信号ｅｘｔφａは同じタイミングでラッチされている。したがって、図１６（Ｂ）に示すように、外部アドレス信号ｅｘｔφａおよび外部制御信号ＤＴＤ♯、およびＲＡＳ♯に対する外部クロック信号ｅｘｔＫに対するセットアップ時間Ｔｓｕおよびホールド時間Ｔｈｄを同じとすることができる。これにより、外部信号のワンショットパルス化の利点、すなわち外部信号の作成の容易化の利点をさらに改善することができ、外部装置は、同一のパラメータ条件で制御信号およびアドレス信号を発生することができ、外部装置にとって極めて使い勝手の良い同期型半導体記憶装置を実現することができる。

なおこの入力バッファの構成は、ＣＤＲＡＭに限らず、一般に、外部クロック信号に同期して動作する同期型半導体記憶装置に対しても適用可能である。

［データ転送回路］
図１７は、ＤＲＡＭアレイの配置を示す図である。この図１７に示すメモリアレイブロックにおいて２ビットのメモリセルが同時に選択される。

ＤＲＡＭメモリアレイブロックＭＢは、行および列のマトリックス状に配置された複数のダイナミック型メモリセルＤＭＣを含む。ダイナミック型メモリセルＤＭＣは、１個のメモリトランジスタＱ０と、１個のメモリキャパシタＣ０とを含む。メモリキャパシタＣ０の一方電極（セルプレート）には、一定の電位Ｖｇｇ（通常、Ｖｃｃ／２の中間電位）が与えられる。

メモリブロックＭＢは、さらに、各々に１行のＤＲＡＭセル（ダイナミック型メモリセル）ＤＭＣが接続されるＤＲＡＭワード線ＤＷＬと、各々に１列のＤＲＡＭセルＤＭＣが接続されるＤＲＡＭビット線対ＤＢＬとを含む。ＤＲＡＭビット線対ＤＢＬは、相補なビット線ＢＬおよび／ＢＬを含む。ＤＲＡＭセルＤＭＣは、ＤＲＡＭワード線ＤＷＬとＤＲＡＭビット線対ＤＢＬとの交点にそれぞれ配置される。

ＤＲＡＭビット線対ＤＢＬそれぞれに対して、対応のビット線対上の電位差を検知し増幅するためのＤＲＡＭセンスアンプＤＳＡが設けられる。ＤＲＡＭセンスアンプＤＳＡは、交差結合されたｐチャネルＭＯＳトランジスタＰ３およびＰ４を含むｐチャネルセンスアンプ部分と、交差結合されたｎチャネルＭＯＳトランジスタＮ５およびＮ６を含むｎチャネルセンスアンプ部分とを含む。

ＤＲＡＭセンスアンプＤＳＡは、センスアンプ活性化信号／φＳＡＰＥおよびφＳＡＮＥに応答してｐチャネルＭＯＳトランジスタＴＲ１およびｎチャネルＭＯＳトランジスタＴＲ２からそれぞれ発生されるセンスアンプ駆動信号／φＳＡＰおよびφＳＡＮによりその動作が制御される。

ｐチャネルセンスアンプ部分は、センスアンプ駆動信号／φＳＡＰに応答して高電位側のビット線の電位を動作電源電位Ｖｃｃレベルまで昇圧する。ｎチャネルセンスアンプ部分は、センスアンプ駆動信号φＳＡＮに応答して、低電位側のビット線電位をたとえば接地電位レベルの電位Ｖｓｓへ放電する。

ｐチャネルＭＯＳトランジスタＴＲ１は、センスアンプ活性化信号／φＳＡＰＥがローレベルとなったときにハイレベルのセンスアンプ駆動信号／φＳＡＰを発生し、ＤＲＡＭセンスアンプＤＳＡの一方電源ノードへ伝送する。ｎチャネルＭＯＳトランジスタＴＲ２は、センスアンプ活性化信号φＳＡＮＥがハイレベルとなったときに接地電位レベルのセンスアンプ駆動信号φＳＡＮをＤＲＡＭセンスアンプの他方電源ノードへ伝達する。通常、スタンバイ時においてはセンスアンプ駆動信号φＳＡＮおよび／φＳＡＰが中間電位Ｖｃｃ／２にプリチャージされる。図面の煩雑化を避けるために、このセンスアンプ駆動信号線をプリチャージするための回路は示していない。

ＤＲＡＭビット線対ＤＢＬ各々に対して、プリチャージ／イコライズ信号φＥＱに応答して活性化され、対応のビット線対の各ビット線を所定の電位Ｖｂｌにプリチャージしかつ対応のビット線のプリチャージ電位をイコライズするプリチャージ／イコライズ回路ＤＥＱが設けられる。プリチャージ／イコライズ回路ＤＥＱはプリチャージ電位Ｖｂｌをビット線ＢＬおよび／ＢＬにそれぞれ伝達するためのｎチャネルＭＯＳトランジスタＮ７およびＮ８と、ビット線ＢＬおよび／ＢＬの電位をイコライズするためのｎチャネルＭＯＳトランジスタＮ９を含む。

ＤＲＡＭメモリブロックＭＢはさらに、ＤＲＡＭビット線対ＤＢＬそれぞれに対して設けられ、コラム選択線ＣＳＬ上の信号電位に応答して導通し、対応のＤＲＡＭビット線対ＤＢＬをローカルＩＯ線対ＮＩＯへ接続するＤＲＡＭ列選択ゲートＣＳＢを含む。

コラム選択線ＣＳＬ上には、図１に示すコラムブロックデコーダ１１２からの列選択信号が伝達される。コラム選択線ＣＳＬは２対のＤＲＡＭビット線に対して共通に設けられる。したがって、同時に２つのＤＲＡＭビット線対ＤＢＬが選択されてローカルＩＯ線対ＬＩＯａおよびＬＩＯｂに接続される。ローカルＩＯ線対ＬＩＯａおよびＬＩＯｂにはまたプリチャージ／イコライズ回路が設けられているが、この回路は図面の煩雑化を避けるためにまた示していない。

ＤＲＡＭメモリブロックＭＢはさらに、ブロック活性化信号φＢＡに応答してローカルＩＯ線対ＬＩＯａおよびＬＩＯｂをそれぞれグローバルＩＯ線対ＤＩＯａおよびＤＩＯｂへ接続するＤＲＡＭＩＯゲートＩＯＧａおよびＩＯＧｂを含む。ＣＤＲＡＭにおいては、選択された行（ワード線）を含むメモリアレイブロックのみが選択状態とされる。この選択状態とされたブロックにおいてのみＤＲＡＭＩＯゲートＩＯＧａおよびＩＯＧｂがブロック活性化信号φＢＡに応答して導通する。したがって、ブロック活性化信号φＢＡは、たとえばワード線を選択するために用いられるＤＲＡＭロウアドレス信号の上位４ビットをデコードして発生される（１６個の行ブロックのうち１つの行ブロックのみが選択状態とされる構成のとき）。メモリブロックＭＢに対してのみローカルＩＯ線対ＬＩＯａおよびＬＩＯｂが設けられる。グローバルＩＯ線対ＧＩＯａおよびＧＩＯｂは、この図のビット線延在方向において存在するメモリブロックに対して共通に設けられる。１つのメモリブロックが選択状態とされ、ローカルＩＯ線対ＬＩＯａおよびＬＩＯｂを介してグローバルＩＯ線対ＧＩＯａおよびＧＩＯｂに接続される。グローバルＩＯ線対ＧＩＯａおよびＧＩＯｂをワード線シャント領域に配設することにより、チップ面積を増大させることなく、１６ビットのメモリセルのデータを並行して伝達することができる。

図１８は、ＳＲＡＭアレイの構成を示す図である。図１８においては、１つのＳＲＡＭメモリプレーンの構成のみを示す。

図１８において、ＳＡＲＡＭアレイ１０４は、行および列のマトリックス状に配列されたスタティック型メモリセルＳＭＣを含む。スタティック型メモリセルＳＭＣは、交差結合されたｐチャネルＭＯＳトランジスタＰ１およびＰ２と、交差結合されたｎチャネルＭＯＳトランジスタＮ１およびＮ２を含む。ｐチャネルＭＯＳトランジスタＰ１およびＰ２は、高抵抗負荷型トランジスタであり、メモリセルの記憶ノードの電位をプルアップする機能を備える。

スタティック型メモリセルＳＭＣはさらにＳＲＡＭワード線ＳＷＬ上の信号電位に応答して、トランジスタＰ１およびＮ１の接続ノードをＳＲＡＭビット線ＳＢＬａへ接続するｎチャネルＭＯＳトランジスタＮ３と、ＳＲＡＭワード線ＳＷＬ上の信号電位に応答して、トランジスタＰ２およびＮ２の接続ノードをＳＲＡＭビット線＊ＳＢＬａへ接続するｎチャネルＭＯＳトランジスタＮ４を含む。

１本のＳＲＡＭワード線ＷＬに１行のスタティック型メモリセルＳＭＣが接続され、１つのＳＲＡＭビット線対ＳＢＬに、１列に配列されたスタティック型メモリセルＳＭＣが接続される。図１８において、３本のＳＲＡＭワード線ＳＷＬ１〜ＳＷＬ３を代表的に示す。

ＳＲＡＭビット線対ＳＢＬそれぞれに対して、ＳＲＡＭセンスアンプＳＳＡおよび双方向転送ゲートＢＴＧが設けられる。双方向転送ゲートＢＴＧは、後にその構成は詳細に説明するが、転送制御信号φＴＳＤおよびＴＤＳに従ってＳＲＡＭアレイの選択されたメモリセルとＤＲＡＭアレイの選択されたメモリセルとの間のデータ転送を実行する。ここで、転送制御信号φＴＳＤおよびφＴＤＳは、図面の簡略化のために包括的な制御信号を示す。

双方向転送ゲートＢＴＧは、ＳＲＡＭビット線対ＳＢＬとグローバルＩＯ線対ＧＩＯ（ＧＩＯａおよびＧＩＯｂ）との間のデータ転送を実行する。グローバルＩＯ線対ＧＩＯａおよびＧＩＯｂは、合計１６対設けられている。ＳＲＡＭビット線対ＳＢＬは１６設けられている。したがって、１６ビットのメモリセルの同時転送が実現される。

図１９は、図１に示すデータ転送回路１０６の部分の構成をより詳細に示す図である。図１９においては、ＤＲＡＭリードトランスファーモードＤＲＴが指定されたときのデータの流れも併せて示される。また図１９においては、図１に示すライトデータを一時的に格納するテンポラリーレジスタ１４２と、このテンポラリーレジスタ１４２からのデータを格納するライトデータ転送バッファ１４４と、マスクデータを格納するマスクレジスタ１４６ａと、マスクレジスタ１４６ａの出力するマスクデータに従ってライトデータ転送バッファ１４４からの書込転送データに対してマスクをかけるマスク回路１４６は、ライトデータ転送回路８００として示す。

図１９において、転送回路アクセス制御系は、ＳＲＡＭアレイから読出されたデータとリードデータ転送回路１４０から転送されたデータの一方を増幅する第１のセンスアンプ８１２と、第１のセンスアンプ８１２の出力するデータをさらに増幅する第２のセンスアンプ８１４と、Ｄｉｎバッファ４３４からの書込データに従って、ＳＲＡＭアレイ１０４の選択されたメモリセルへ書込データを書込む書込ドライブ回路８１０を含む。Ｄｉｎバッファ４３４からの書込データはまたライトデータ転送回路８００へも与えられる。リードデータ転送回路１４０、ライトデータ転送回路８００、１６ビットのデータを並列に転送することができる。したがって、書込ドライブ回路８１０、第１のセンスアンプ８１２および第２のセンスアンプ８１４は１６ビットの容量を備える。

第１のセンスアンプ８１２は、ＳＲＡＭアレイ１０４からのデータ読出が指定された場合にはこのＳＲＡＭアレイ１０４からのデータを選択して増幅する。リードデータ転送回路１４０へのアクセスが指定された場合には第１のセンスアンプ８１２はこのリードデータ転送回路１４０からのデータを選択する。

列デコーダ１２０は、４ビットのアドレス信号Ａｓ０〜Ａｓ３をデコードし、１６ビットの容量を備える第２のセンスアンプ８１４のうちの１ビットのセンスアンプを選択する。同様に、列デコーダ１２０は、１６ビットの容量を備える書込ドライブ回路８１０から１ビットのドライブ回路を選択する。第２のセンスアンプ回路８１４の出力はメインアンプ４３８へ与えられる。

ＤＲＡＭリードトランスファーモードＤＲＴが指定された場合には、ＤＲＡＭアレイ１０２において１行のメモリセルが選択され、次いでさらに１６ビットのメモリセルが選択され、この選択されたメモリセルのデータがリードデータ転送回路１４０へ伝達される。このリードデータ転送回路１４０のラッチするデータは、第１のセンスアンプ８１２およびライトデータ転送回路８００を介してライトデータ転送回路８００へ伝達される。このＤＲＡＭリードトランスファーモードＤＴＲを指定した後バッファリードモードＢＲを指定すれば、リードデータ転送回路１４０にラッチされたデータを、第１のセンスアンプ８１２、第２のセンスアンプ８１４およびメインアンプ回路４３８を介して読出すことができる。

データ書込時においては、Ｄｉｎバッファ４３４からの内部書込データは書込ドライブ回路８１０を介してＳＲＡＭアレイ１０４の選択されたメモリセルへデータを書込むことができる。またバッファライトモードＢＷを指定すれば、Ｄｉｎバッファ４３４からの外部書込データをライトデータ転送回路８００へ書込むことができる。列デコーダ１２０によりライトデータ転送回路８００内の１つのレジスタが選択される。

図２０は、ＤＲＡＭアレイからリードデータ転送バッファ回路へのデータ転送動作のシーケンスを示す波形図である。以下、図２０を参照して、ＤＲＡＭアレイからリードデータ転送バッファ回路へのデータ転送動作について説明する。

外部クロック信号Ｋの第１サイクルにおいて、ロウアドレスストローブ信号ＲＡＳ♯をローレベルに設定し、コラムアドレスストローブ信号ＣＡＳ♯およびデータ転送指示信号ＤＴＤ♯をハイレベルに設定すると、ＤＲＡＭアクティベートモードＡＣＴが指定される。ＤＲＡＭ部分においては、そのときに与えられたアドレス信号Ａｄ０〜Ａｄ１１をロウアドレス（Ｒ）として行選択動作が実行される。

ＲＡＳ−ＣＡＳ遅延時間ｔＲＣＤが経過したサイクル、すなわち外部クロック信号Ｋの第４サイクルにおいて、コラムアドレスストローブ信号ＣＡＳ♯がローレベルに設定され、ロウアドレスストローブ信号ＲＡＳ♯およびデータ転送指示信号ＤＴＤ♯がハイレベルに設定されると、ＤＲＡＭリードトランスファーモードＤＲＴが指定される。ＤＲＡＭアレイ１０２において、アドレス信号Ａｄ４〜Ａｄ９をコラムブロックアドレス信号Ｃ１として列ブロック（１つのメモリプレートにおいて１６ビットのメモリセル）の選択が行なわれる。この選択された列ブロックのデータが、リードデータ転送バッファ回路１４０へ伝達される。このＤＲＡＭアレイからリードデータ転送バッファ回路１４０へのデータ転送タイミングが外部クロック信号Ｋにより決定される。今レイテンシとして、３クロックサイクルが仮定される。すなわち、ＤＲＡＭリードトランスファーモードＤＲＴが指定されてから３クロック経過すると、リードデータ転送バッファ回路１４０において有効データが格納される。

レイテンシは、この新しい有効データがリードデータ転送バッファ回路へＤＲＡＭアレイから転送されるまでに必要とされるクロックサイクル数を示す。レイテンシをｎクロックサイクルとした場合第（ｎ−１）サイクルにおいては、ＤＲＡＭアレイからリードデータ転送バッファ回路１４０へのデータ転送が実行される。この期間においては、リードデータ転送バッファ回路１４０のデータは一旦不確定状態となってから確定状態となる。外部クロック信号Ｋの第７サイクルにおいて、再びリードデータ転送バッファ回路のデータは確定状態となる。

この第７サイクルにおいて、再びＤＲＡＭトランスファーモードＤＲＴが指定される。この新たに指定されたＤＲＡＭリードトランスファーモードＤＲＴに従って、列ブロックアドレス信号Ｃ２に従って列ブロックが選択され、この選択されたメモリセルのデータがリードデータ転送バッファ回路（ＤＴＢＲ）へ転送され、第１０クロックサイクルにおいて確定状態となる。

一方、ＳＲＡＭ部分において、外部クロック信号Ｋの第７サイクルにおいて、制御クロック信号ＣＣ０♯およびＣＣ１♯がともにローレベルに設定され、ライトイネーブル信号ＷＥ♯がハイレベルに設定される。ＤＱコントロール信号ＤＱＣはハイレベルであり、データの入出力は可能である。この状態において、バッファリードモードＢＲが指定され、そのときに与えられているアドレス信号Ａｓ０〜Ａｓ３に従ってコラムデコーダが選択動作を実行し、リードデータ転送バッファ回路（ＤＴＢＲ）１４０に格納されたデータのうち対応のデータが読出される。図２０においては、第８クロックサイクルにおいて、データＢ１が読出される。

ＤＲＡＭリードトランスファーモードＤＲＴを実行し、ＣＡＳレイテンシ経過後のサイクルにおいて、バッファリードモードＢＲを実行すれば、このバッファリードトランスファーモードＢＲが指定されてから時間ｔＣＡＣ経過後に読出データを得ることができる。

外部クロック信号Ｋの第１０サイクルにおいて、列ブロックアドレス（Ｃ２）により選択されたメモリセルのデータがリードデータ転送バッファ回路１４０に格納される。このサイクルにおいて、再びバッファリードモードＢＲが指定されて実行され、以降各クロックサイクルごとにリードデータ転送バッファ回路１４０に格納されたデータ（Ｂ２、Ｂ３、Ｂ４、Ｂ５）が順次読出される。

このバッファリードモード動作と並行して、外部クロック信号Ｋの第１２サイクルにおいて再びＤＲＡＭリードトランスファーモードＤＲＴが指定され、３クロックサイクル経過後にリードデータ転送バッファ回路１４０のデータが新たなデータで書換えられる。

外部クロック信号Ｋの第１５サイクルにおいて、再びバッファリードモードＢＲが指定され、このリードデータ転送バッファ回路１４０に格納されたデータＢ６が読出される。

外部クロック信号Ｋの第１５サイクルにおいて、ロウアドレスストローブ信号ＲＡＳ♯およびデータ転送指示信号ＤＴＤ♯がローレベルに設定され、コラムアドレスストローブ信号ＣＡＳ♯がハイレベルに設定され、ＤＲＡＭプリチャージモードＰＣＧが指定される。これにより、ＤＲＡＭアレイにおいて選択された行が非選択状態へと移行する。

上述のように、ＤＲＡＭリードトランスファーモードＤＲＴとバッファリードモードＢＲを組合わせて利用することにより、ＳＡＭアレイに何ら影響を及ぼすことなくリードデータ転送バッファ回路１４０を介してＤＲＡＭアレイのデータを読みだすことができる。この動作モードはＤＲＡＭのページモードを利用して実行することができるため（ＤＲＡＭアクティベートモード動作はＤＲＡＭプリチャージモードＰＣＧが指定されるまで引続き持続される）、高速でデータの読出を行なうことができる。

またバッファリードモードでなく、バッファリードトランスファーモードＤＲＴを指定すれば、ＤＲＡＭページモードとこのバッファリードトランスファーモードとを組合わせることになり、ＤＲＡＭのページモードを利用してＤＲＡＭアレイからＳＲＡＭアレイへデータを転送することができ、高速でＳＲＡＭアレイの内容を書換えることができる。この構成により、また、所望のキャッシュブロックサイズを実現することができる。

図２１は、リードデータ転送バッファ回路の構成の一例を示す図である。図２１において、リードデータ転送バッファ回路１４０は、ＤＲＡＭプリアンプイネーブル信号ＤＰＡＥに応答してグローバルＩＯ線ＧＩＯａおよび／ＧＩＯａ上の電位を増幅する読出アンプ１００４および１００８と、読出アンプ１００４および１００８により増幅されたデータをさらにＤＲＡＭプリアンプイネーブル信号ＤＰＡＥに応答して増幅するプリアンプ１００６と、プリアンプ１００６により増幅されたデータをラッチするためのマスタデータレジスタ１０００と、マスタデータレジスタ１０００に格納されたデータをＤＲＡＭリードトランスファーイネーブル信号ＤＲＴＥに応答して受けるスレーブデータレジスタ１００２を含む。

読出アンプ１００４は、グローバルＩＯ線ＧＩＯａ上の信号をゲートに受けるｐチャネルＭＯＳトランジスタ１０４０と、グローバルＩＯ線ＧＩＯａ上の信号をそのゲートに受けるｎチャネルＭＯＳトランジスタ１０４４と、ＤＲＡＭプリアンプイネーブル信号ＤＰＡＥに応答して導通状態となるｎチャネルＭＯＳトランジスタ１０４２を含む。トランジスタ１０４０、１０４２、および１０４４は電源電位と接地電位との間に直列に接続される。トランジスタ１０４０および１０４２の接続ノードから増幅された出力が得られる。

読出アンプ１００８は、グローバルＩＯ線／ＧＩＯａ上の信号をそれぞれゲートに受けるｐチャネルＭＯＳトランジスタ１０４１およびｎチャネルＭＯＳトランジスタ１０４５と、ＤＲＡＭプリアンプイネーブル信号ＤＰＡＥに応答してオン状態となるｎチャネルＭＯＳトランジスタ１０４３とを含む。トランジスタ１０４１、１０４３および１０４５が電源電位と接地電位との間に直列に接続される。トランジスタ１０４１とトランジスタ１０４３の接続ノードからグローバルＩＯ線／ＧＩＯａ上の信号を増幅した信号が出力される。

プリアンプ１００６は、電源電位とノードＪとの間に並列に接続されるｐチャネルＭＯＳトランジスタ１０６０および１０６２と、電源電位とノード／Ｊとの間の並列に接続されるｐチャネルＭＯＳトランジスタ１０６４および１０６６を含む。トランジスタ１０６０および１０６６はそのゲートにＤＲＡＭプリアンプイネーブル信号ＤＰＡＥを受ける。トランジスタ１０６２のゲートはノード／Ｊに接続され、トランジスタ１０６４のゲートはノードＪに接続される。

マスタデータレジスタ１０００は、インバータラッチの構成を備える。プリアンプ１００６の出力ノードＪおよび／Ｊとマスタデータレジスタ１０００のラッチノードＮおよび／Ｎとの間にはそれぞれノードＪおよび／Ｊの信号電位に応答して選択的にオン状態となり、ノードＮおよび／Ｎへ電源電位を伝達するｐチャネルＭＯＳトランジスタ１０６８および１０７０が設けられる。

マスタデータレジスタ１０００に対しさらに、ＤＲＡＭプリアンプイネーブル信号ＤＰＡＥに応答してオン状態となるｎチャネルＭＯＳトランジスタ１０７２および１０７４と、ノードＪおよび／Ｊ上の信号をゲートに受けるｎチャネルＭＯＳトランジスタ１０７６および１０７８が設けられる。トランジスタ１０７２および１０７６はマスタデータレジスタ１０００のラッチノードＮと接地電位との間に直列に接続される。トランジスタ１０７４および１０７８はラッチノード／Ｎと接地電位との間に直列に接続される。

マスタデータレジスタ１００２は、インバータラッチの構成を備える。このスレーブデータレジスタ１００２に対し、ＤＲＡＭリードトランスファーイネーブル信号ＤＲＴＥに応答してオン状態となるｎチャネルＭＯＳトランジスタ１０８０および１０８２と、マスタデータレジスタ１０００のラッチノードＮおよび／Ｎの信号をそのゲートに受けるｎチャネルＭＯＳトランジスタ１０８４および１０８６が設けられる。

トランジスタ１０８０および１０８４がスレーブデータレジスタ１００２のラッチノードＮと接地電位との間に直列に接続される。トランジスタ１０８２および１０８６はラッチノード／Ｎと接地電位との間に直列に接続される。

リードデータ転送バッファ回路１４０はさらに、スレーブデータレジスタ１００２のラッチノードＮおよび／Ｎの電位をそれぞれ反転増幅するインバータ回路１０５２および１０５４と、バッファリードトランスファーイネーブル信号ＢＲＴＥに応答して導通し、インバータ回路１０５２および１０５４の出力をそれぞれＳＲＡＭビット線ＳＢＬａおよび／ＳＢＬａ上へ伝達する転送ゲート１０５８および１０５６を含む。

スレーブデータレジスタ１００２のラッチノードＮおよび／Ｎの信号はゲートＴｘａおよびＴｘｂを介して図１９に示すメインアンプ４３８へ伝達される。この経路は、バッファリードモード動作時において、リードデータ転送バッファ回路からデータを読出す経路を与える。ゲートＴｘａ，Ｔｘｂは図１９に示す第１，第２のセンスアンプの構成を含んでもよい。

次に、この図２１に示すリードデータ転送バッファ回路の動作をその動作波形図である図２２を参照して説明する。

ＤＲＡＭリードトランスファーモードＤＲＴが指定されると、ＤＲＡＭアレイにおいて、行およびメモリセルブロックの選択が行なわれ、グローバルＩＯ線ＧＩＯａおよび／ＧＩＯａ上の信号電位がこの読出されたＤＲＡＭメモリセルのデータに応じて変化する。

次いで、ＤＲＡＭプリアンプイネーブル信号ＤＰＡＥが発生されると、読出アンプ１００４および１００８とプリアンプ１００６が活性化される。今、グローバルＩＯ線ＧＩＯａ上の信号がハイレベル、グローバルＩＯ線／ＧＩＯａ上の信号電位がローレベルとする。この場合、ノードＪおよび／Ｊの電位はそれぞれローレベルおよびハイレベルとなる。ノードＪおよび／Ｊに伝達された信号電位は、トランジスタ１０６２および１０６４により高速で増幅される。

トランジスタ１０６０おび１０６６は、ＤＲＡＭプリアンプイネーブル信号ＤＰＡＥに応答してオフ状態となっている。トランジスタ１０６０および１０６６はノードＪおよび／Ｊを電源電位にプリチャージするために用いられる。トランジスタ１０６２および１０６４はプリチャージ状態（ＤＲＡＭプリアンプイネーブル信号ＤＰＡＥがローレベルのとき）のとき、ノードＪおよび／Ｊを同一電位に保持する機能を備える。

ノードＪおよび／Ｊに伝達された信号はトランジスタ１０６８、１０７０、１０７６、１０７８、１０７２および１０７４を介してマスタデータレジスタ１０００へ転送される。トランジスタ１０７２および１０７４は、ＤＲＡＭプリアンプイネーブル信号ＤＰＡＥに応答してオン状態になる。

今、ノードＪの電位がローレベル、ノード／Ｊの電位がハイレベルである。したがって、トランジスタ１０６８および１０７８がオン状態、トランジスタ１０７０および１０７６がオフ状態となる。これにより、マスタデータレジスタ１０００のラッチノードＮおよび／Ｎの電位はそれぞれハイレベル、およびローレベルとなる。この一連の動作により、リードデータ転送バッファ回路におけるマスタデータレジスタ１０００へのデータ転送動作が完了する。

次いで、ＤＲＡＭリードトランスファーイネーブル信号ＤＲＴＥが発生される。これにより、トランスファー１０８０および１０８２がオン状態となり、スレーブデータレジスタ１０００のラッチノードＮおよび／Ｎに格納されているデータがマスタデータレジスタ１００２のラッチノードＮおよび／Ｎへ伝達される。今、ラッチノードＮの電位がハイレベルであるため、トランジスタ１０８４がオン状態、トランジスタ１０８６がオフ状態となる。これによりラッチノードＮおよび／Ｎの信号電位がそれぞれローレベルおよびハイレベルとなる。

この一連の動作により、リードデータ転送バッファ回路１４０におけるスレーブデータレジスタ１００２へのデータの格納が完了する。ラッチノードＮ、／Ｎの信号電位はゲートＴｘｂ，Ｔｘａを介して読出すことができる。すなわち、レイテンシの経過後バッファリードモード動作を実行することにより、このリードデータ転送バッファ回路に格納されたデータを高速で読出すことができる。

ＳＲＡＭアレイへのデータ転送時にはバッファリードトランスファーイネーブル信号ＢＲＴＥが発生される。これにより、インバータ回路１０５２および１０５４の出力がＳＲＡＭビット線ＳＢＬａおよび／ＢＬａ上へゲート１０５８および１０５６を介して伝達される。この図２１に示す構成において、インバータ回路１０５２および１０５４はバッファリードトランスファーイネーブル信号ＢＲＴＥに応答して活性状態となる３状態インバータ回路であってもよい。

上述のゲートデータ転送バッファ回路の転送動作において、ＤＲＡＭリードトランスファーイネーブル信号ＤＲＴＥは、その発生タイミングがクロック信号により決定される。ＤＲＡＭリードトランスファーモードＤＲＴが指定されると、レイテンシが３の場合には、第２クロックサイクルにおいて、ＤＲＡＭリードトランスファーイネーブル信号ＤＲＴＥが発生される。これにより、リードデータ転送バッファ回路へのデータ転送タイミングの制御の容易化および確定データのリードデータ転送バッファ回路への転送の実現を図る。

上述のように、またスレーブデータレジスタとマスタレジスタとリードデータ転送バッファ回路を２段のラッチ回路構成とすることにより、データ転送を確実に行なうことができる。レイテンシ制御を容易かつ確実に実行することが可能となる。

このＤＲＡＭリードトランスファーイネーブル信号ＤＲＴＥの発生がクロック信号Ｋａの発生タイミングにより決定されている場合、マスタレジスタ１０００からスレーブレジスタ１００２へのデータ転送時においては、スレーブレジスタ１００２のデータが不安定となるため、このスレーブレジスタ１００２へアクセスしてデータを読出すことはできない。このような不安定なデータの読出を防止するためには、１つの方法として、レイテンシの１クロックサイクル前の期間は、「ＤＴＢＲロックアウト」期間とし、スレーブレジスタ１００２へのアクセスを禁止することが考えられる。

図２３は、データ転送に関連する制御信号を発生するための回路構成を概略的に示す図である。図２３において、ＳＲＡＭコントロール回路１３２は、内部制御クロック信号ＣＣ０、ＣＣ１および内部ライトイネーブル信号ＷＥに応答して、ライトデータ転送バッファ回路へのデータ書込動作モードを指定する信号ＢＷＴ、リードデータ転送バッファ回路からデータを読出す（データ入出力ピンまたはＳＲＡＭアレイへのデータの読出）動作を示す信号ＢＲＴを発生し、かつデータの書込かデータの読出のいずれであるかを示す信号Ｗ／Ｒを発生するＳＲＡＭ制御回路８５０と、ＳＲＡＭ制御回路８５０からの信号ＢＷＴｍおよびＢＲＴｍに従ってデータ転送に必要な信号ＢＷＴＥおよびＢＲＴＥおよびＢＲＥを発生するＳＲＡＭドライブ回路８５２を含む。信号ＢＷＴｍは、バッファライトモードＢＷ、バッファライトトランスファーモードＢＷＴおよびバッファライトトランスファーライトモードＢＷＴＷのいずれかを特定する。信号ＢＲＴｍは、バッファリードモードＢＲ、バッファリードトランスファーモードＢＲＴおよびバッファリードトランスファーリードモードＢＲＴＲのいずれかを特定する。信号ＢＷＴＥは、バッファライトトランスファー／バッファライトイネーブル信号であり、ＳＲＡＭアレイまたはリードデータ転送バッファ回路から転送されたデータをライトデータ転送バッファ回路の初段のレジスタ（テンポラリーライトデータ転送バッファ回路ＴＤＴＢＷ）へ書込む動作モード時に発生される。

信号ＢＲＴＥは、バッファリードトランスファーイネーブル信号であり、リードデータ転送回路からＳＲＡＭアレイへのデータ転送時に発生される。

信号ＢＲＥは、バッファリードイネーブル信号であり、リードデータ転送回路のデータの読出時に発生される信号である。

ゲート回路８６０は、ライト／リード信号Ｗ／Ｒとコラムデコーダ１２０の出力を受けるゲート回路８５４と、ライト／リード信号Ｗ／Ｒとコラムデコーダ１２０の出力を受けるゲート回路８５６を含む。ゲート回路８５４は、ライト／リード信号Ｗ／Ｒがデータ書込モードを示すとき、バッファ回路として機能し、コラムデコーダ１２０からの出力を通過させ、信号ＢＹＷを生成する。この信号ＢＹＷは、ライトデータ転送バッファ回路のテンポラリーデータレジスタおよびＳＲＡＭ書込ドライブ回路８１０（図１９参照）へ与えられる。これにより、１６ビットのメモリセルの１ビットのメモリセルまたはライトデータ転送バッファ（ＴＤＴＢＷ）が選択され、選択されたメモリセルまたはバッファへのデータ書込が実行される。

ゲート回路８５６は、ライト／リード信号Ｗ／Ｒがデータ読出モードを指定しているときコラムデコーダ１２０の出力を通過させて信号ＲＹＷを生成する。この信号ＲＹＷは図１９に示す第２のセンスアンプ８１４へ与えられ、１６個のセンスアンプのうち１つのセンスアンプが選択され、該選択されたセンスアンプの出力がメインアンプ回路を介して読出される。

ＤＲＡＭコントロール回路１２８は、内部制御信号ＲＡＳ、ＣＡＳおよびＤＴＤを受け、指定された動作モードを判別し、該判別結果に従って、信号ＤＷＴｍおよびＤＲＴｍを生成するＤＲＡＭ制御回路８６０と、ＤＲＡＭ制御回路８６０からの信号ＤＷＴｍおよびＤＲＴｍに従って、データ転送に必要な信号ＤＰＡＥ、ＤＲＴＥ、ＤＷＴＥ、およびＤＷＤＥを生成するＤＲＡＭドライブ回路８６２を含む。

信号ＤＷＴｍはリードデータ転送バッファ回路からＤＲＡＭアレイへのデータ転送時に発生される信号である。信号ＤＲＴｍはＤＲＡＭアレイからリードデータ転送バッファ回路へデータを転送するときに発生される信号である。図４に示す動作モードＤＷＴ１ＲおよびＤＷＴ２Ｒが指定された場合には、信号ＤＷＴｍおよびＤＲＴｍ両者が発生される。信号ＤＰＡＥは、ＤＲＡＭプリアンプイネーブル信号であり、信号ＤＲＴＥはＤＲＡＭリードトランスファーイネーブル信号である。この信号ＤＲＴＥに応答してリードデータ転送バッファ回路のスレーブレジスタにデータがラッチされる。

信号ＤＷＤＥは、ライトデータ転送バッファ回路において、テンポラリーライトレジスタからマスタレジスタ（ＤＴＤＷ）へデータを転送するときに発生される信号である。信号ＤＷＤＥは、このマスタレジスタに格納されたデータをＤＲＡＭアレイへ転送するときに発生される信号である。

ＳＲＡＭドライブ回路８５２、ＤＲＡＭドライブ８６２両者へは内部クロック信号Ｋが与えられている。これは、データ転送タイミングにはクロックに規定されており、転送タイミングがレイテンシにより決定されるためである。このレイテンシの長さは、図示しないコマンドレジスタに設定されたデータにより決定される。

図２４は、図２３に示すＤＲＡＭ制御回路およびＤＲＡＭドライブ回路のうち、リードデータ転送バッファ回路内の転送指示信号ＤＲＴＥを発生するための部分の構成を示す図である。図２４において、ＤＲＡＭデータ転送駆動系は、信号ＲＡＳ、ＣＡＳおよびＤＴＤに応答してＤＲＡＭアレイのデータの読出が指定されたか否か（以下、このコマンドをＤＲＡＭリードコマンドと称す）を検出するためのＤＲＡＭリードコマンド検出回路９０２と、ＤＲＡＭリードコマンド検出回路９０２の出力に応答して起動され、内部クロック信号Ｋａを所定数カウントし、所定数カウントアップ時にカウントアップ信号を発生するレイテンシカウンタ９０４と、ＳＲＡＭドライブ回路（図２３参照）からの信号ＢＲＴＥおよびＢＲＥに応答してリードデータ転送バッファ回路へのアクセスが指定されたか否かを検出するバッファリードコマンド検出回路９１０と、レイテンシカウンタ９０４の出力とバッファリードコマンド検出回路９１０の出力とに応答してセット信号を発生するゲート回路９０６と、ゲート回路９０６の出力に応答してセットされ、ＤＲＡＭリードコマンド検出回路９０２の出力に応答してリセットされるフリップフロップ９０８を含む。

ＤＲＡＭリードコマンド検出回路９０２からのリードコマンド検出信号ＤＲＴｍが発生されるのは、図４に示す制御信号のロジックから明らかにより、ＤＲＡＭリードトランスファーモードＤＲＴ、ＤＲＡＭライトトランスファーリードモードＤＷＴ１Ｒ、ＤＲＡＭライトトランスファー２リードモードＤＷＴ２Ｒのときである。すなわち、リードデータ転送バッファ回路へデータがロードされる動作モード時である。このＤＲＡＭリードコマンド検出回路９０２は、図２３に示すＤＲＡＭ制御回路８６０に含まれる。

レイテンシカウンタ９０４は、ＤＲＡＭリードコマンド検出信号ＤＲＴｍに応答して内部クロック信号Ｋａをカウントする。そのカウント値が予め設定されたレイテンシよりも１小さい値となったときにレイテンシカウンタ９０４はカウントアップ信号を発生する。レイテンシが３に指定されている場合、レイテンシカウンタ９０４は、ＤＲＡＭリードコマンド検出信号ＤＲＴｍが与えられたクロックサイクルからクロック信号Ｋａをカウントし、そのカウント値が２となると、次のクロック信号Ｋａの立上りに応答してカウントアップ信号を発生する。

バッファリードコマンド検出回路９１０は、ＳＲＡＭドライブ回路８５２からの信号ＢＲＥおよびＢＲＴＥを反転するインバータバッファを含む。信号ＢＲＥおよびＢＲＴＥが発生されるのは、リードデータ転送バッファ回路からＳＲＡＭアレイへのデータ転送が行なわれているときか、このリードデータ転送バッファ回路のスレーブリードデータ転送バッファへの外部アクセスが行なわれているときである。

ゲート回路９０６は、与えられた信号がハイレベルのときにハイレベルの信号を出力する。したがって、ゲート回路９０６は、リードデータ転送バッファ回路のデータが利用されているときには、レイテンシカウンタ９０４の出力が活性状態となっても活性レベルの信号は出力しない。

フリップフロップ９０８は、ゲート回路９０６の出力が活性レベルとなるとセットされてそのＱ出力から生成されるデータ転送指示信号ＤＲＴＥを活性状態とする。フリップフロップ９０８は、また次にリードコマンド検出信号ＤＲＴｍが与えられるまで、そのセット状態を維持する。それにより、リードデータ転送指示信号ＤＲＴＥの発生タイミングの制御の容易化を図る。またフリップフロップ９０８により、リードデータ転送指示信号ＤＲＴＥを発生する構成とすることにより、このリードデータ転送バッファ回路のデータが利用完了後レイテンシカウンタ９０４の出力に従って即座に活性状態の信号ＤＲＴＥを発生できる。

図２５は、リードデータ転送バッファ回路の構成を簡略化して示す図である。このリードデータ転送バッファ回路の詳細構成は図２１に示すが、以下の説明のために簡略化した構成を示す。リードデータ転送バッファ回路は、ＤＲＡＭアレイからのデータを受けるマスタデータレジスタＭＤＴＢＲと、マスタデータレジスタＭＤＴＢＲからのデータを格納するスレーブデータレジスタＳＤＴＢＲと、データ転送指示信号ＤＲＴＥに応答して導通しマスタデータレジスタＭＤＴＢＲからスレーブデータレジスタＳＤＴＢＲへデータを転送する転送ゲートＴｚを含む。マスタデータレジスタＭＤＴＢＲは、図２１に示す回路ブロック１０００、１００４、および１００６と転送ゲート１０７２、１０７４、１０７６および１０７８に対応する。転送ゲートＴｚは、図２１に示すゲート１０８０、１０８２、１０８４および１０８６に対応する。スレーブデータレジスタＳＤＴＢＲは、図２１に示す構成において、回路ブロック１００２、およびインバータ１０５２および１０５４に対応する。

スレーブデータレジスタＳＤＴＢＲの保持するデータは、転送ゲートＴｙを介してＳＲＡＭアレイ１００４へ与えられるか、または転送ゲートＴｘを介して出力メインアンプへ伝達される。転送ゲートＴｙは、信号ＢＲＴＥに応答して導通し、転送ゲートＴｘは信号ＢＲＥに応答して導通する。この転送ゲートＴｘは、図２１に示す転送ゲートＴｘａおよびＴｘｂに対応し、転送ゲートＴｙは転送ゲート１０５６および１０５８に対応する。図２１に示す構成は１ビットのデータの転送を行なうための回路構成を示しており、図２５に示す構成においては、転送回路は１６ビットのデータ転送を行なうように示される。次に図２４に示す回路の動作をその動作波形図である図２６を参照して説明する。

図２６においては、レイテンシが３の場合の動作が示される。

外部クロック信号ｅｘｔＫのサイクル０において、ＤＲＡＭリードトランスファーモードＤＲＴが指定される。これにより、ＤＲＡＭアレイの選択された行に接続されるメモリセルのうち、そのとき同時に与えられているＤＲＡＭ列アドレス信号に従って列ブロック（１６ビットのメモリセル；１つのメモリプレーンについて）が選択され、マスタデータレジスタＭＤＴＢＲへ伝達される。通常、このＤＲＡＭアレイ１０２からマスタデータレジスタＭＤＴＢＲへのデータ転送を行なうタイミング、すなわちプリアンプイネーブル信号ＤＰＡＥの発生タイミングも同様レイテンシで決定されており、クロックサイクル１において、ＤＲＡＭアレイからマスタデータレジスタＭＤＴＢＲへのデータ転送が実行される。これにより、マスタデータレジスタＭＤＴＢＲの記憶データは、それまでに格納していたデータから新しく転送されたデータにより置き換えられる。

第２クロックサイクル２において、バッファリードモードＢＲが指定される。これにより、バッファリードイネーブル信号ＢＲＥが活性状態（ハイレベル）となり、転送ゲートＴｘが導通する。このとき、バッファリードコマンド検出回路９１０からの検出信号／ＢＲＥがローレベルとなるため、ゲート回路９０６の出力は、レイテンシカウント９０４の出力が活性状態のハイレベルとなっても非活性状態のローレベルを維持する。このためマスタデータレジスタＭＤＴＢＲからスレーブデータレジスタＳＤＴＢＲへのデータ転送は実行されない。ＤＲＡＭリードトランスファーイネーブル信号ＤＲＴＥは非活性状態のローレベルにあり、転送ゲートＴｚは非導通状態にあるためである。

バッファリードモードＢＲにおいては、スレーブデータレジスタＳＤＴＢＲに格納された古いデータが読出され、出力メインアンプへ伝達される（コラムデコーダによる選択動作が行なわれる）。バッファリードイネーブル信号ＢＲＥがローレベルに立下ると、レイテンシカウンタ９０４の出力はハイレベルを維持しているため、ゲート回路９０６の出力が活性状態のハイレベルへ立上る。

これに応答して、フリップフロップ９０８がセットされ、ＤＲＡＭリードデータ転送指示信号ＤＲＴＥが活性状態のハイレベルとなり、転送ゲートＴｚが導通する。この結果マスタデータレジスタＭＤＴＢＲの格納データがスレーブデータレジスタＳＤＴＢＲへ転送される。スレーブデータレジスタＳＤＴＢＲの記憶データが不安定な状態となるのはごくわずかな期間であり、クロックサイクル３において、バッファリードモードＢＲを指定した場合にはこのスレーブデータレジスタＳＤＴＢＲに格納された新しいデータを読出すことができる。

フリップフロップ９０８は次にＤＲＡＭリードトランスファーモードＤＲＴが指定されるまでセット状態を維持する。このフリップフロップ９０８を用いることにより、ゲート回路９０６の出力がワンショットパルスの短いパルス幅であっても、十分な期間のパルス幅をもつ転送指示信号ＤＲＴＥを生成することができ、確実に複雑なタイミング設計を行なうことなくマスタデータレジスタＭＤＴＢＲからスレーブデータレジスタＳＤＴＢＲへデータを転送することができる。

クロックサイクル４において、モードＤＲＴが指定されると、ＤＲＡＭリードコマンド検出回路９０２からのリードコマンド検出信号ＤＲＴｍに応答してフリップフロップ９０８がリセットされ、転送指示信号ＤＲＴＥがローレベルへ立下り、マスタデータレジスタＭＤＴＢＲとスレーブデータレジスタＳＤＴＢＲは切離される。このクロックサイクル４からはまた新たにデータ転送動作が実行され、このクロックサイクル４から２クロック経過後ＤＲＡＭアレイからマスタデータレジスタを介してスレーブデータレジスタＳＤＴＢＲへのデータ転送が実行される。

ここで、図２６において、クロックサイクル４において、ＤＲＡＭリードトランスファーモードＤＲＴが指定されているとき、クロックサイクル４のクロック信号ｅｘｔＫの立上りより前に転送指示信号ＤＲＴＥが不活性状態のローレベルへ立下っているのは、本実施例において、先に説明した、入力バッファはクロック信号Ｋのローレベルのときにスルー状態となっており、クロック信号ｅｘｔＫの活性状態の移行前にリードコマンドの検出が行なわれており、この検出結果に従ってフリップフロップ９０８がリセットされているためである。

図２７は、リードデータ転送バッファ回路の他の動作シーケンスを示す図である。この図２７に示す動作シーケンスにおいては、最初にＤＲＡＭリードトランスファーモードＤＲＴが指定された後、リードデータ転送バッファ回路の内部でのデータ転送サイクルにおいて新たにリードデータ転送モードＤＲＴが指定される。この図２３に示す動作シーケンスにおいても、レイテンシ３が仮定される。

クロックサイクル０において、ＤＲＡＭリードトランスファーモードＤＲＴが指定される。このＤＲＡＭリードトランスファーモードＤＲＴに従って、ＤＲＡＭアレイからマスタデータレジスタＭＤＴＢＲへデータが転送される（クロックサイクル１において）。

クロックサイクル２においては、新たにＤＲＡＭリードトランスファーモードＤＲＴが指定される。この新たに与えられたＤＲＡＭリードモードＤＲＴにより、レイテンシカウンタのカウント値が初期値にリセットされる。したがって、クロックサイクル２において発生されるべきレイテンシカウンタの出力（図２７において破線で示す）は発生されず（活性状態とならず）、ＤＲＡＭリード転送指示信号ＤＲＴＥも活性化されない。この新たに与えられたＤＲＡＭリードトランスファーモードＤＲＴに従って、ＤＲＡＭアレイにおいて選択されたメモリセルのデータがマスタデータレジスタＭＤＴＢＲへ転送される（クロックサイクル３において）。これによりクロックサイクル０において指定されたＤＲＡＭリードトランスファーモードＤＲＴにより、マスタデータレジスタＭＤＴＢＲに格納されたデータはこのクロックサイクル２において与えられたＤＲＡＭリードトランスファーモードＤＲＴにより選択されたメモリセルのデータで書換えられる。

クロックサイクル２においては新たに与えられたＤＲＡＭリードトランスファーモードＤＲＴに従って、レイテンシカウンタがカウント動作が実行し、クロックサイクル２から２クロックサイクル経過後のクロックサイクル４においてレイテンシカウンタの出力が活性化され、データ転送指示信号ＤＲＴが活性状態となる（バッファリードイネーブル信号ＢＲＥおよびバッファリードトランスファーイネーブル信号ＢＲＴＥがともにローレベルの非活性状態にある）。このクロックサイクル４において発生されたデータ転送指示信号ＤＲＴＥに応答して転送ゲートＴｚが導通し、マスタデータレジスタＭＤＴＢＲからスレーブデータレジスタＳＤＴＢＲへデータが転送される。

上述の動作モードにおいて、クロックサイクル０において与えられたＤＲＡＭリードトランスファーモードＤＲＴは無視される（リードキャンセル）。このような動作モードであっても、データ転送時において、スレーブデータレジスタＳＤＴＢＲにおいてはデータが不確定状態となることはなく、いずれのサイクルにおいてもスレーブデータレジスタへアクセスすることができる。

図２８は、図２４に示すレイテンシカウンタの具体的構成を示す図である。図２８において、レイテンシカウンタ９０４は、複数の縦列接続されたフリップフロップ９２０〜９２５を含む。フリップフロップ９２１〜９２５の各々は、クロック信号入力端子ＣＬＫ、信号入力端子Ｄおよび／Ｄ、リセット端子Ｒ、および信号出力端子Ｑおよび／Ｑを含む。フリップフロップ９２０、９２２、９２４のクロック入力端子ＣＬＫへは内部クロック信号Ｋａ（ＤＲＡＭ用内部クロック信号ＤＫに対応）が与えられ、フリップフロップ９２１、９２３、９２５のクロック入力端子ＣＬＫへはインバータ９２６を介して内部クロック信号Ｋａの反転信号が与えられる。フリップフロップ９２０〜９２５の各々は、そのクロック入力端子ＣＬＫへ与えられるクロック信号がハイレベルのときにスルー状態となり、そのクロック入力端子ＣＬＫへ与えられるクロック信号がローレベルのときにラッチ状態となる。

初段のフリップフロップ９２０の信号入力端子ＤへはＤＲＡＭリードコマンド検出信号ＤＲＴｍが与えられ、この初段のフリップフロップ９２０の信号入力端子／Ｄへはインバータ９２７を介して、リードコマンド検出信号ＤＲＴｍが与えられる。フリップフロップ９２１〜９２５の各々は、前段のフリップフロップの出力Ｑおよび／Ｑはその入力端子Ｄおよび／Ｄにおける。

レイテンシカウンタ９０４はさらにレイテンシ１設定信号ＬＡＴ１に応答してフリップフロップ９２０の出力を通過させる３状態バッファ回路９３０と、レイテンシ２設定信号に応答して導通し、フリップフロップ９２２の出力Ｑ３を通過させる３状態バッファ回路９３１と、レイテンシ３設定信号ＬＡＴ３に応答して導通し、フリップフロップ９２４の出力Ｑ５を通過させる３状態バッファ回路９３２を含む。３状態バッファ回路９３０〜９３２の出力部はワイヤードＯＲ接続される。

レイテンシ設定信号ＬＡＴ１、ＬＡＴ２およびＬＡＴ３は、たとえばコマンドレジスタであるレイテンシ設定回路９４０から生成される。このレイテンシ設定回路９４０では、セットコマンドレジスタモードＳＣＲなどの特殊モード時において外部からデータが与えられ、レイテンシが設定される。

図２９は、図２８に示すフリップフロップの具体的構成の一例を示す図である。図２９において、フリップフロップＦＦは、入力端子Ｄに与えられる入力信号ＩＮと内部クロック信号Ｋａを受ける２入力ＮＡＮＤ回路１６６０と、入力端子／Ｄに与えられる入力信号／ＩＮと内部クロック信号Ｋａを受ける２入力ＮＡＮＤ回路１６６２と、ラッチ回路を構成するＮＡＮＤ回路１６６４および１６６６を含む。

ＮＡＮＤ回路１６６４は、ＮＡＮＤ回路１６６０の出力とＮＡＮＤ回路１６６６の出力を受ける。ＮＡＮＤ回路１６６６は、ＮＡＮＤ回路１６６２の出力とＮＡＮＤ回路１６６４の出力を受ける。ＮＡＮＤ回路１６６４の出力部はデータ出力端子Ｑに接続され、ＮＡＮＤ回路１６６６の出力部はデータ出力端子／Ｑに接続される。まず図２９に示すフリップフロップの動作をその動作波形図である図３０を参照して説明する。

内部クロック信号Ｋａがローレベルのとき、ＮＡＮＤ回路１６６０および１６６２の出力はハイレベルであり、ＮＡＮＤ回路１６６４および１６６６の出力は変化しない。すなわちラッチ状態にある。

内部クロック信号ＫａがハイレベルとなるとＮＡＮＤ回路１６６０および１６６２はインバータバッファとして動作し、ＮＡＮＤ回路１６６４および１６６６の出力は入力信号ＩＮおよび／ＩＮの状態に応じて変化する。今、入力信号ＩＮがハイレベルであるため、出力Ｑがハイレベルとなる。

クロック信号Ｋａがローレベルに立下ると、フリップフロップＦＦはラッチ状態となる。

クロック信号Ｋａがハイレベルとなったとき、入力信号ＩＮがローレベルにあれば、ＮＡＮＤ回路１６６０の出力がハイレベル、ＮＡＮＤ回路１６６２の出力がローレベルとなる。これにより、ＮＡＮＤ回路１６６６の出力がハイレベルとなり、ＮＡＮＤ回路１６６４の出力がローレベルとなる。

フリップフロップＦＦは、クロック信号Ｋａがハイレベルのときに入力信号ＩＮに応じてその出力Ｑが変化し、クロック信号Ｋａがローレベルのときには入力信号ＩＮの状態にかかわらず出力Ｑを保持する。すなわち、フリップフロップＦＦは、クロック信号Ｋａがハイレベルのときにスルー状態となり、クロック信号Ｋａがローレベルのときにラッチ状態となる。

次に、この図２８に示すレイテンシカウンタ９０４の動作をその動作波形図である図３１を参照して説明する。

クロックサイクル０において、ＤＲＡＭリードコマンド検出信号ＤＲＴｍが活性状態となる。このリードコマンド検出信号ＤＲＴｍに応答して、フリップフロップ９２１〜９２５がリセットされ、その出力Ｑ２〜Ｑ６はローレベルとなる。

フリップフロップ９２０は、クロック信号Ｋａがハイレベルにあり、スルー状態となっているため、このリードコマンド検出信号ＤＲＴｍに従ってその出力Ｑ１をハイレベルに立上げ（フリップフロップ９２０のリセット入力へはリードコマンド検出信号ＤＲＴｍは与えられていない）。またこの出力Ｑ１はクロック信号Ｋａがローレベルに立下るとラッチされる。

フリップフロップ９２１がこのクロック信号Ｋａのローレベルの立下りに応答してスルー状態となり、フリップフロップ９２０の出力Ｑ１に従ってその出力Ｑ２をハイレベルに立上げる。以降この動作が繰返され、クロック信号Ｋａの半サイクルごとにフリップフロップ９２２〜９２５の出力Ｑ３〜Ｑ６が１クロックサイクル期間ハイレベルとなる。

今、レイテンシが３に設定されているため、３状態バッファ９３２が導通状態である。したがって、フリップフロップ９２４の出力Ｑ５がハイレベルとなったとき、すなわちクロックサイクル２においてカウントアップ信号φｕｐがハイレベルに立上り、ゲート回路９０６（図２４参照）へ与えられる。

クロックサイクル５において再びリードコマンド検出信号ＤＲＴｍがハイレベルへ立上ると、再びレイテンシカウンタ９０４はカウント動作を実行する。

クロックサイクル７において、再びリードコマンド検出信号ＤＲＴｍがハイレベルとなると、２段目以降のフリップフロップ９２１〜９２５の出力がリセットされる。初段のフリップフロップ９２０の出力Ｑ１がこのリードコマンド検出信号ＤＲＴｍに従って再びハイレベルとなる。したがって、レイテンシカウンタ９０４はこのクロックサイクル７において与えられたＤＲＡＭリードコマンド検出信号ＤＲＴｍによりそのカウント値が初期値にリセットされ、レイテンシカウンタ９０４が再びカウント動作を実行する。クロックサイクル７から２クロックサイクル経過したクロックサイクル９において、フリップフロップ９２４の出力Ｑ５がハイレベルへ立上り、カウントアップ信号φｕｐが１クロックサイクル期間ハイレベルへ立上る。

上述のように、初段のフリップフロップ９２０を除くフリップフロップ９２１〜９２５をリードコマンド検出信号ＤＲＴｍに応答してリセットすることにより、確実に新たに与えられたリードコマンド検出信号ＤＲＴｍに従ってレイテンシをカウントすることができる。

上述のように、リードデータ転送バッファ回路において、データが不確定となる期間をなくすことにより、図３２に示すように、外部処理装置はノーウエイトでＤＲＡＭアレイの異なる列ブロックへ連続的にアクセスすることができる。以下、図３２を参照して連続アクセス動作について説明する。

図３２においては、レイテンシ３の場合のデータの読出動作が示される。クロックサイクル４においてＤＲＡＭリードトランスファーモードＤＲＴが指定される。レイテンシ３が経過したクロックサイクル７において、バッファリードモードＢＲが指定され、このとき同時にデータ転送モードＤＲＴが指定される。最初のデータ転送モードＤＲＴにより選択されたＤＲＡＭアレイ内のデータブロックＣ１のうち、ＳＲＡＭアドレスＡｓ０〜Ａｓ１１に従ってデータが読出される。

クロックサイクル９において、クロックサイクル７において与えられたモードＤＲＴに従ってスレーブデータレジスタＳＤＴＢＲの内容が変わる。このサイクル９において与えられたアドレスＢ３に対応して読出されるデータＢ３は、サイクル８においてスレーブデータレジスタＳＤＴＢＲに格納されていたデータである。サイクル１０において、バッファリードモードＢＲが指定されると、このサイクル１０から以降読出されるデータはデータブロックＣ２に含まれるデータである。

図３２に示すように、スレーブデータレジスタＤＴＢＲにおいては、その格納データが利用されていないときにのみデータ転送が実行されている。このため、図２０に示す動作波形図と比べてウエイト時間が必要とされないため、高速でデータを処理することができる。特に、ビデオ用途などにおいて、画像データを処理する場合、次に与えられるアドレス信号は予めわかっている。したがって、列ブロックのデータがすべて読出される前に、データ転送モードＤＲＴを実行すれば、ノーウエイトで画像データを処理することができ、高速で動作する画像処理システムを構築することができる。

［外部信号入力バッファの詳細構成］
図３３は、図６に示すＫバッファの具体的構成を示す図である。図３３において、Ｋバッファ２０３は、外部クロック信号Ｋの立上がりに応答してセットされ、クロックサンプリング禁止信号ＫＤＩＳに応答してリセットされるフリップフロップ２００２と、フリップフロップ２００２の出力ノード２Ｙ上の信号を反転するインバータ回路２００３と、外部クロック信号Ｋとインバータ回路２００３の出力信号とを受けるＡＮＤ回路２００４を含む。ＡＮＤ回路２００４から第１の内部クロック信号ＳＫＴが発生される。フリップフロップ２００２は、一方入力と出力とが交差結合されたＮＡＮＤ回路２０１１および２０１２を含む。ＮＡＮＤ回路２０１１および２０１２は、それぞれの他方入力にサンプリング禁止信号ＫＤＩＳおよび外部クロック信号Ｋを受ける。

Ｋバッファ２０３は、さらに、第１の内部クロック信号ＳＫＴに応答してクロックサンプリング禁止信号ＫＤＩＳをローレベルに立下げるためのｎチャネルＭＯＳトランジスタ２００５と、クロックサンプリング禁止信号ＫＤＩＳを反転して第２の内部クロック信号ＳＫを発生するインバータ回路２００７と、第２の内部クロック信号ＳＫを反転するインバータ回路２００６を含む。インバータ回路２００６および２００７はラッチ回路を構成する。トランジスタ２００５がクロックサンプリング禁止信号ＫＤＩＳをローレベルに立下げるため、インバータ回路２００６の駆動力は小さくされる。ＡＮＤ回路２００４は、ＭＯＳトランジスタ２００５のみを駆動するため、そのサイズは比較的小さくされ、すなわち電流駆動力は小さくされる。

Ｋバッファ２０３はさらに、第２の内部クロック信号ＳＫを所定時間遅延させる遅延回路２００８と、遅延回路２００８の出力信号と第２の内部クロック信号ＳＫとを受けるＮＡＮＤ回路２００９と、ＮＡＮＤ回路２００９の出力に応答してクロックサンプリング禁止信号ＫＤＩＳを電源電位レベルへ立上げるｐチャネルＭＯＳトランジスタ２０１０を含む。遅延回路２００８およびＮＡＮＤ回路２００９はワンショットパルス発生回路を構成する。このワンショットパルスの発生タイミングは遅延回路２００８の遅延時間により決定される。次にこの図３３に示すＫバッファの動作をその動作波形図である図３４を参照して説明する。

外部クロック信号Ｋが“Ｌ”のとき、クロックサンプリング禁止信号ＫＤＩＳは“Ｈ”になり、ＮＡＮＤ回路２０１２の出力が“Ｈ”にあり、またＮＡＮＤ回路２０１１の出力信号が“Ｌ”にある。ＮＡＮＤ回路２０１１の出力信号を受けるインバータ回路２００３は、“Ｈ”の信号を出力している。

外部クロック信号Ｋが“Ｈ”となると、ＡＮＤ回路回路２００４の出力信号ＳＫＴが“Ｈ”となり、ＭＯＳトランジスタ２００５がオン状態となり、クロックサンプリング禁止信号ＫＤＩＳが“Ｌ”に立下がる。“Ｌ”のクロックサンプリング禁止信号ＫＤＩＳに応答して、インバータ回路２００７は第２の内部クロック信号ＳＫを“Ｈ”に立上げる。第２の内部クロック信号ＳＫが“Ｈ”に立上がってから、遅延回路２００８が有する遅延時間が経過すると、ＮＡＮＤ回路２００９の出力信号が“Ｌ”となり、ＭＯＳトランジスタ２０１０がオン状態となる。これにより、クロックサンプリング禁止信号ＫＤＩＳが“Ｈ”に立上がり、また第２の内部クロック信号ＳＫがインバータ回路２００７により“Ｌ”となる。

一方、“Ｌ”のクロックサンプリング禁止信号ＫＤＩＳに応答して、ＮＡＮＤ回路２０１１の出力信号（ノード２Ｙの信号）が“Ｈ”に立上がり（外部クロック信号Ｋはこのときまだ“Ｈ”にある）、インバータ回路２００３の出力信号（ノード３Ｙの信号）が“Ｌ”となり、ＮＡＮＤ回路２００４を通して、ノード４Ｙ上の第１の内部クロック信号ＳＫＴが“Ｌ”となる。

したがって、第１の内部クロック信号ＳＫＴが“Ｈ”にある時間は、フリップフロップ２００２の状態反転に要する時間、インバータ回路２００３の有する遅延時間およびＡＮＤ回路２００４の有する遅延時間により決定される。この“Ｌ”の第１の内部クロック信号ＳＫＴに応答して、ＭＯＳトランジスタ２００５がオフ状態となる。

ＭＯＳトランジスタ２００５がオフ状態となった後に、ＮＡＮＤ回路２００９の出力信号（ノード５Ｙ上の信号）が“Ｌ”となり、ＭＯＳトランジスタ２０１０がオン状態となる。クロックサンプリング信号ＫＤＩＳがトランジスタ２０１０により“Ｈ”となるとインバータ回路２００７により、第２の内部クロック信号ＳＫが“Ｌ”となり、応じてＮＡＮＤ回路２００９の出力信号が“Ｈ”となり、ＭＯＳトランジスタ２０１０がオフ状態となる。

外部クロック信号Ｋが“Ｌ”に立下がると、ＮＡＮＤ回路２０１２の出力（ノード１Ｙ上の信号）が“Ｈ”となり、ＮＡＮＤ回路２０１１の出力信号が“Ｌ”となる。

上述のように、第２の内部クロック信号ＳＫは、外部クロック信号Ｋの立上がりに応答して“Ｈ”に立上がり、回路固有の遅延時間（遅延回路２００８、ＮＡＮＤ回路２００９、トランジスタ２０１０、およびインバータ回路２００６および２００７が与える遅延時間）に従って“Ｌ”に立下がる。したがってこの第２の内部クロック信号ＳＫが“Ｈ”となる期間は外部クロック信号Ｋの“Ｈ”の期間と関係なく常に一定となる。同期型半導体記憶装置においては、この内部クロック信号ＳＫに従って、内部回路の動作開始タイミングの決定、外部信号のラッチなどが実行される。したがって、このようにＫバッファにおいて、外部クロック信号Ｋの立上がりに応答して、パルス幅一定の内部クロック信号を発生することにより、内部回路の動作タイミングを、外部クロック信号Ｋの立上がりに対して常に一定とすることができ、内部信号のタイミングマージンを小さくすることができ、高速動作を実現することができる（外部クロック信号Ｋの立下がりの歪みを考慮してタイミングマージンを決定する必要がないため）。

また、第１の内部クロック信号ＳＫＴも内部クロック信号Ｋの立上がりに応答して立上がり、この回路内部により与えられる一定の遅延時間により“Ｌ”に立下がっている。これにより、この第１の内部クロック信号ＳＫＴも“Ｈ”の期間を外部クロック信号Ｋのそれと無関係に常時一定とすることができ、安定な第２の内部クロック信号ＳＫが発生されるのを保証する。ｎチャネルＭＯＳトランジスタ２００５は、第２の内部クロック信号ＳＫを“Ｈ”に立上げる、すなわちクロックサンプリング禁止信号ＫＤＩＳを“Ｌ”に立下げることが要求されるだけである。第２の内部クロック信号ＳＫを“Ｌ”に立下げる（クロックサンプリング禁止信号ＫＤＩＳを“Ｈ”に立上げる）のはプルアップ用ｐチャネルＭＯＳトランジスタ２０１０が実行しており、またこの第２の内部クロック信号ＳＫおよびクロックサンプリング禁止信号ＫＤＩＳの信号レベルの保持はインバータ回路２００６および２００７で形成されるラッチ回路で実現されているためである。したがって、トランジスタ２００５および２０１０に対してはそれほど大きな電流駆動力は要求されず、消費電流を小さくすることができる。また、ＡＮＤ回路２００４は、ｎチャネルＭＯＳトランジスタ２００５のみを駆動する能力が要求されるだけであり、その駆動能力を小さくすることができ、サイズを小さくすることができる。これはＮＡＮＤ回路２００９についても同様である。したがって、回路規模を増大させることなく安定に内部クロック信号を発生することができる。

また外部クロック信号Ｋから第１の内部クロック信号ＳＫＴ発生までのゲートの段数は、ＡＮＤ回路２００４一段である。フリップフロップ２００２およびインバータ回路２００３の出力信号は外部クロック信号Ｋが“Ｌ”のときにリセットされている。したがって、この第１の内部クロック信号ＳＫＴの外部クロック信号Ｋに対する遅延時間を小さくすることができ、高速で内部クロック信号を発生することができる。

クロック信号ＳＫは数多くの内部回路を駆動する必要がある。Ｋバッファを複数の直列に接続されたインバータ回路を用いて構成する場合、遅延時間が大きくなる。最終出力段のインバータ回路には大きな駆動力が要求され、この大きな駆動力を有するインバータ回路を遅延時間を小さくして駆動するためには、順次インバータ回路の駆動力を大きくして直列に接続する必要がある。しかしながら、このような構成では、インバータ回路の段数が多くなり、回路規模が大きくなるとともに、外部クロック信号Ｋに対する遅延時間が増大する。一方、図３３に示すようなＫバッファを用いれば、大きな駆動力を要求されるのは、インバータ回路２００７だけである。したがって、回路規模を増加させることなく、より少ない遅延時間（トランジスタ２００５およびインバータ回路２００７により遅延時間）で内部クロック信号ＳＫを発生することができる。

図３５は、内部クロック信号発生部の構成を詳細に示すブロック図である。この図３５に示す内部クロック信号発生部は図５および図６に示すＫバッファ／タイミング回路およびマスク回路両者の構成に対応する。

図３５において、内部クロック信号発生部は、外部ＳＲＡＭ用クロックマスク信号ＣＭｓ♯を受け、内部クロックマスク信号ＺＣＭＳＦを発生する入力バッファ２１０２と、外部ＤＲＡＭ用クロックマスク信号ＣＭｄ♯と内部で発生されるリフレッシュモード検出信号ＺＲＦＳとを受け、内部クロックマスク信号ＺＣＭＤＦおよびパワーダウン判定活性化信号ＰＫＥを発生する入力バッファ２１０４と、パワーダウン判定活性化信号ＰＫＥに応答して活性化され、外部クロック信号Ｋに従ってパワーダウンモード判定用クロック信号ＰＫおよびＰＫＴおよび外部クロックサンプリング禁止信号ＫＤＩＳを発生するパワーダウン判定用内部クロック信号発生回路２１０６を含む。入力バッファ２１０４へリフレッシュモード検出信号ＺＲＦＳが与えられているのは、ＤＲＡＭアレイにおいてセルフリフレッシュ動作が実行されている間外部信号に対しマスクをかけ、新たな動作モードに入るのを禁止するためである。また、信号の頭に付されている文字「Ｚ」はその信号がローレベル（“Ｌ”）のときに活性状態にあることを示す。

内部クロック信号発生部はさらに、パワーダウンモード判定用内部クロック信号ＰＫおよびＰＫＴに従ってクロックマスクラッチ信号ＰＬＣを発生するクロックマスクラッチ信号発生回路２１０８と、クロックマスクラッチ信号ＰＬＣに応答して内部クロックマスク信号ＺＣＭＳＦおよびＺＣＭＤＦをラッチするラッチ回路２１１０および２１１２と、パワーダウンモード判定用クロック信号ＰＫとラッチ回路２１１０および２１１２がラッチする信号に従って各々パワーダウンモード検出信号ＺＳＰＤＥおよびＺＤＰＤＥを発生するＳＲＡＭ用パワーダウン信号発生回路２１１４およびＤＲＡＭ用パワーダウン信号発生回路２１１６と、外部クロックサンプリング禁止信号ＫＤＩＳとパワーダウンモード検出信号ＺＳＰＤＥと外部クロック信号Ｋに従ってＳＲＡＭ用内部クロック信号ＳＫを発生するＳＲＡＭ用内部クロック信号発生回路２１１８と、パワーダウンモード検出信号ＺＤＰＤＥおよび外部クロックサンプリング禁止信号ＫＤＩＳと外部クロック信号Ｋとに従ってＤＲＡＭ用内部クロック信号ＤＫを発生するＤＲＡＭ用内部クロック信号発生回路２１２０を含む。

この図３５に示す構成において、ＳＲＡＭ用内部クロック信号発生回路２１１８およびＤＲＡＭ用内部クロック信号発生回路２１２０は図５および図６に示すクロック伝達用のゲート回路２０４および１６４とＫバッファ２０３に対応する。残りの回路構成要素は、図５および図６に示すシフトレジスタ部分に対応する。

パワーダウン判定用内部クロック信号発生回路２１０６はクロックマスクラッチ信号発生回路２１０８を駆動することが要求されるだけであり、その電流消費量は小さい。一方、内部クロック信号発生回路２１１８および２１２０は、数多くの回路を駆動する必要があり、その消費電力量は大きい。したがって、この消費電力の小さな回路において、内部クロックの発生の有無を決定し、消費電力の大きい回路部分の動作を禁止することにより、消費電力を低減することができる。またリフレッシュモード検出信号ＺＲＦＳが活性状態の“Ｌ”にあるとき、信号ＰＫＥを非活性状態とし、パワーダウン判定用内部クロック信号発生回路２１０６における不必要な消費電力を削減する。

図３６は、図３５に示す入力バッファの具体的構成を示す図である。図３６において、入力バッファ２１０２は、パワーダウンモード判定活性化信号ＺＰＫＥと外部クロックマスク信号ＣＭｓ♯を受ける２入力ＮＯＲ回路２１０２ａと、ＮＯＲ回路２１０２ａの出力を反転するインバータ回路２１０３ａと、インバータ回路２１０３ａの出力安定化のためのｐチャネルＭＯＳトランジスタ２１０２ｂを含む。ｐチャネルＭＯＳトランジスタ２１０２ｂは、インバータ回路２１０３ａの出力が“Ｌ”となったときに導通し、インバータ回路２１０３ａの入力を電源電位レベルに充電する。インバータ回路２１０３ａから内部クロックマスク信号ＺＣＭＳＦが発生される。

入力バッファ２１０４は、信号ＺＰＫＥおよび外部クロックマスク信号ＣＭｄ♯を受けるＮＯＲ回路２１０４ａと、ＮＯＲ回路２１０４ａの出力信号を受けるインバータ回路２１０４ｃと、インバータ回路２１０４ｃの出力信号ＺＣＭＤＦが“Ｌ”のとき導通し、インバータ回路２１０４ｃの入力を電源電位レベルへ充電するｐチャネルＭＯＳトランジスタ２１０４ｂを含む。

この内部クロックマスク信号ＺＣＭＤＦを発生する構成は、入力バッファ２１０２と同じである。

入力バッファ２１０４はさらに、外部クロックマスク信号ＣＭｄ♯とリフレッシュモード検出信号ＺＲＦＳを受けるＮＯＲ回路２１０４ｄと、ＮＯＲ回路２１０４ｄの出力信号を反転するインバータ回路２１０４ｆと、インバータ回路２１０４ｆの出力信号に応答して導通し、インバータ回路２１０４ｆの入力を電源電位レベルに充電するｐチャネルＭＯＳトランジスタ２１０４ｅを含む。インバータ回路２１０４ｆの出力にはさらに、３段の縦続接続されたインバータ回路２１０４ｇ、２１０４ｈおよび２１０４ｉが設けられる。

外部クロックマスク信号ＣＭｓ♯またはＣＭｄ♯が“Ｌ”となり、パワーダウンモードが指定されたとき内部クロックマスク信号ＺＣＭＳＦまたはＺＣＭＤＦが“Ｌ”となる。

リフレッシュモード検出信号ＺＲＦＳが“Ｌ”にあり、ＤＲＡＭ部においてリフレッシュ動作が実行されている場合、パワーダウンモード判定活性化信号ＺＰＫＥは“Ｌ”にある。この場合、外部クロックマスク信号ＣＭｓ♯およびＣＭｄ♯の状態にかかわらず、内部クロックマスク信号ＺＣＭＳＦが“Ｌ”となる。セルフリフレッシュ動作時においては、次に新たな動作モードが指定されるのが確実に禁止される。

図３７は、図３５に示すパワーダウン判定用内部クロック信号発生回路の具体的構成を示す図である。図３７において、パワーダウン判定用内部クロック信号発生回路２１０６は、外部クロック信号ｅｘｔＫおよび活性化信号ＰＫＥを受けるＮＡＮＤ回路３００２と、ＮＡＮＤ回路３００２の出力信号を反転するインバータ回路３００４と、インバータ回路３００４の出力信号に応答してインバータ回路３００４の入力を接地電位レベルへ放電するｎチャネルＭＯＳトランジスタ３００３を含む。活性化信号ＰＫＥは、図３６に示す信号ＺＰＫＥをインバータ回路を通することにより発生される。ここで、外部クロック信号Ｋを以下の説明においては符号ｅｘｔＫで表わす。内部で発生される信号と外部から与えられる信号の区別を明確にするためである。

パワーダウン判定用内部クロック信号発生回路２１０６はさらに、フリップフロップを構成するＮＡＮＤ回路３００６および３００８と、ＮＡＮＤ回路３００８の出力を反転するインバータ回路３０１０と、インバータ回路３０１０の出力信号と外部クロック信号ｅｘｔＫを受けるＮＡＮＤ回路３０１２と、ＮＡＮＤ回路３０１２の出力信号を受けるインバータ回路３０１４を含む。インバータ回路３０１４から内部クロック信号ＰＫＴが発生される。ｎチャネルＭＯＳトランジスタ３０１３は、インバータ回路３０１４の出力が“Ｈ”のときに導通し、インバータ回路３０１４の出力を接地電位レベルに保持する。

ＮＡＮＤ回路３００８は、外部クロックサンプリング禁止信号ＫＤＩＳと活性化信号ＰＫＥとＮＡＮＤ回路３００６の出力信号とを受ける。ＮＡＮＤ回路３００６は、ＮＡＮＤ回路３００８の出力信号とインバータ回路３００４の出力信号とを受ける。

パワーダウン判定用内部クロック信号発生回路２１０６は、さらにインバータ回路３０１４から発生される内部クロック信号ＰＫＴとインバータ回路３０１８から発生される内部クロック信号ＰＫを受けるＮＯＲ回路３０１６と、ＮＯＲ回路３０１６の出力信号を反転して内部クロック信号ＰＫを発生するインバータ回路３０１８と、インバータ回路３０１８の出力信号を所定時間遅延させるための遅延回路３０２０と、インバータ回路３０１８の出力信号（信号ＰＫ）を受けるＮＡＮＤ回路３０２２と、ＮＡＮＤ回路３０２２の出力信号を反転するインバータ回路３０２４と、インバータ回路３０２４の出力信号と活性化信号ＰＫＥを受けるＮＡＮＤ回路３０２６と、ＮＡＮＤ回路３０２６の出力に応答して導通し、インバータ回路３０１８の入力を電源電位レベルへ充電するｐチャネルＭＯＳトランジスタ３０２８と、インバータ回路３０１８の出力信号に応答して導通し、インバータ回路３０１８の入力を電源電位レベルへ充電するｐチャネルＭＯＳトランジスタ３０３０を含む。

ｐチャネルＭＯＳトランジスタ３０２８は、インバータ回路３０１８の入力をプルアップする機能を備え、図３３に示すｐチャネルＭＯＳトランジスタ２０１０に対応する。ｐチャネルＭＯＳトランジスタ３０３０は、信号ＰＫの“Ｈ”レベルを保持する機能を備え、図３３に示す構成においてインバータ回路２００６の機能を実現する。ＮＯＲ回路３０１６は、図３３に示す構成において、ｎチャネルＭＯＳトランジスタ２００５の機能を実現する。

遅延回路は、インバータ回路ＩＧと２入力ＮＡＮＤ回路ＮＡで構成される。遅延回路３０２０において、ＮＡＮＤ回路ＮＡは、その入力にスイッチ回路ＳＷが設けられており、その一方入力がインバータ回路３０１８の出力信号ＰＫを受けるがその前段のインバータ回路ＩＧの出力信号を受けるかを決定される。スイッチ回路ＳＷの接続は、マスク配線により決定される。ＮＡＮＤ回路ＮＡは、その両入力に同じ信号が与えられた場合、インバータ回路として機能するため、この遅延回路３０２０におけるインバータ回路の段数をスイッチ回路ＳＷの接続態様を切換えることにより最適な値に設定することができる。

ＮＯＲ回路３０１６からクロックサンプリング禁止信号ＫＤＩＳが発生される。ＮＡＮＤ回路３００８は、ＮＯＲ回路３０１６の出力信号に代えて、内部クロック信号ＰＫがインバータ回路およびスイッチ回路ＳＷＡを介して与えられてもよい。クロックサンプリング禁止信号ＫＤＩＳとクロック信号ＰＫとはインバータ回路３０１８により、その論理が異なっている。したがって、この内部クロック信号ＰＫをインバータ回路３０１７およびスイッチ回路ＳＷＡを介してＮＡＮＤ回路３００８へ与えることにより、このクロックサンプリング禁止信号ＫＤＩＳと内部クロック信号ＰＫとの遅延時間を最適値に設定することができる。

図３８は図３７に示すＮＯＲ回路３０１６およびインバータ回路３０１８ならびにトランジスタ３０２８および３０３０の部分の構成を具体的に示す図である。図３８において、ＮＯＲ回路３０１６は、電源電位ノードと出力ノード３０１６Ｙの間に直列に接続され、そのゲートにクロック信号ＰＫＴおよびＰＫをそれぞれ受けるｐチャネルＭＯＳトランジスタ３０１６ａおよび３０１６ｂと、出力ノード３０１６Ｙと接地電位ノードとの間に互いに並列に設けられ、そのゲートにクロック信号ＰＫＴおよびＰＫをそれぞれ受けるｎチャネルＭＯＳトランジスタ３０１６ｃおよび３０１６ｄを含む。ｐチャネルＭＯＳトランジスタ３０３０は、サイズまたはゲート幅、またはゲート幅／ゲート長の比が小さくされており、電流駆動力は小さくされている。一方、ゲート（図３７に示すＮＡＮＤ回路３０２６）の出力をゲートに受けるｐチャネルＭＯＳトランジスタ３０２８は、出力ノード３０１６Ｙは充電するため、サイズ、ゲート幅、またはゲート幅／ゲート長の比が比較的大きくされており、電流駆動力は大きくされている。

インバータ回路３０１８は、電源電位ノードと接地電位ノードとの間に相補接続されるｐチャネルＭＯＳトランジスタ３０１８ａおよびｎチャネルＭＯＳトランジスタ３０１８ｂを含む。次にこの図３７および図３８に示す回路の動作をその動作波形図である図３９を参照して説明する。

今、活性化信号ＰＫＥは“Ｈ”にあるとする。外部クロック信号ｅｘｔＫが“Ｈ”に立上がると、応じてＮＡＮＤ回路３００２の出力３００２Ｙが“Ｌ”となり、またインバータ回路３００４の出力信号ＰＫＦが“Ｈ”となる。

一方、この外部クロック信号ｅｘｔＫが“Ｈ”に立上がると、このときまだインバータ回路３０１０の出力３０１０Ｙの電位は“Ｈ”にあり、ＮＡＮＤ回路３０１２の出力３０１２Ｙの電位が“Ｌ”に立下がる。これに従って、インバータ回路３０１４の出力信号ＰＫＴが“Ｈ”に立上がる。“Ｈ”の信号ＰＫＴに従ってＮＯＲ回路３０１６の出力３０１６Ｙが“Ｌ”となる（図３８に示すトランジスタ３０１６ａがオフ状態、トランジスタ３０１６ｃがオン状態となる）。これによりクロックサンプリング禁止信号ＫＤＩＳも“Ｌ”となる。この出力ノード３０１６Ｙの電位が“Ｈ”となると、インバータ回路３０１８によりクロック信号ＰＫが“Ｈ”に立上がる。

一方、出力ノード３０１６Ｙまたはインバータ回路３０１７から与えられる信号ＫＤＩＳが“Ｌ”となると、ＮＡＮＤ回路３００８の出力３００８Ｙの電位が“Ｈ”となり、インバータ回路３０１０の出力３０１０Ｙが“Ｌ”となる。応じて、ＮＡＮＤ回路３０１２の出力３０１２Ｙが外部クロック信号ｅｘｔＫの状態にかかわらず“Ｈ”となり、内部クロック信号ＰＫＴが“Ｌ”となる。

遅延回路３０２０が有する遅延時間が経過すると、ＮＡＮＤ回路３０２２の出力が“Ｌ”となり、インバータ回路３０２４から出力される信号ＰＫＲＳＴが“Ｈ”となり、ＮＡＮＤ回路３０２６の出力３０２６Ｙが“Ｌ”となる。これにより、トランジスタ３０２８がオン状態となり、出力ノード３０１６Ｙおよびクロックサンプリング禁止信号ＫＤＩＳがともに“Ｈ”となり、応じてクロック信号ＰＫが“Ｌ”となる。ＮＡＮＤ回路３０２２の出力が“Ｈ”となり、信号ＰＫＲＳＴが“Ｌ”となり、ＮＡＮＤ回路３０２６の出力３０２６Ｙが“Ｈ”となり、トランジスタ３０２８がオフ状態となる。

外部クロック信号ｅｘｔＫが“Ｌ”となると、応じて出力３００２Ｙが“Ｈ”となり、信号ＰＫＦが“Ｌ”となり、順次、出力３００６Ｙが“Ｈ”、出力３００８Ｙが“Ｌ”となり、出力３０１０Ｙが“Ｈ”となる。

この図３９に示す動作波形図から明らかなように、外部クロック信号ｅｘｔＫの立上がりエッジに応答して内部クロック信号ＰＫＴおよびＰＫが発生され、これらのクロック信号ＰＫＴおよびＰＫが“Ｈ”の期間は回路の各パラメータにより一意的に決定されている。この動作期間に外部クロック信号ｅｘｔＫが“Ｌ”に立下がっても、インバータ回路３０１０により、ＮＡＮＤ回路３０１２の出力３０１２Ｙは“Ｈ”に固定されており、したがって、内部クロック信号ＰＫＴの状態は変化せず、したがって内部クロック信号ＰＫの立下がりは、この外部クロック信号ｅｘｔＫの立下がりに何ら影響を受けることはない。したがって、安定かつ確実に内部クロック信号ＰＫおよびＰＫＴを発生することができる。

図４０は、図３５に示すクロックマスクラッチ信号発生回路の具体的構成を示す図である。図４０において、クロックマスクラッチ信号発生回路２１０８は、内部クロック信号ＰＫを反転するインバータ回路３０４０と、ノード３０４２Ｙと接地電位ノードとの間に直接接続され、それぞれのゲートにインバータ回路３０４０の出力およびクロック信号ＰＫＴが与えられるｎチャネルＭＯＳトランジスタ３０４２および３０４４と、ノード３０４２Ｙ上の信号を反転してクロックマスクラッチ信号ＰＬＣを発生するインバータ回路３０４８と、ラッチ信号ＰＬＣを反転してノード３０４２Ｙ上へ伝達するインバータ回路３０４６と、インバータ回路３０４８の出力信号ＰＬＣを所定時間遅延させる遅延回路３０５２と、遅延回路３０５０の出力信号とラッチ信号ＰＬＣを受けるＮＡＮＤ回路３０５２と、インバータ回路３０５２の出力信号を反転するインバータ回路３０５６と、インバータとして機能し、インバータ回路３０５６の出力信号を反転するＮＡＮＤ回路３０６０と、ＮＡＮＤ回路３０６０の出力信号に応答して導通し、ノード３０４２Ｙを電源電位レベルへ充電するｐチャネルＭＯＳトランジスタ３０６２を含む。

遅延回路３０５０は、先の図３７に示す構成と同様、インバータ回路ＩＧとＮＡＮＤ回路ＮＡにより構成される。ＮＡＮＤ回路ＮＡの一方入力には、その前段のインバータ回路ＩＧの出力を受けるかまたは電源電位Ｖｄｄを受けるためにスイッチ回路ＳＷが設けられる。スイッチ回路ＳＷの接点の切換えにより、最適な遅延時間を実現する。ＮＡＮＤ回路３０６０の一方入力へは、スイッチ回路ＳＷＢを介して電源電位Ｖｄｄが与えられるか、インバータ回路３０５４を介して接地電位ｇｎｄが与えられる。スイッチ回路ＳＷＢの接点は、このＮＡＮＤ回路３０６０の、入力容量のバランスを考慮して決定される。

この図４０に示す構成においても、トランジスタ３０４２および３０４４は、インバータ回路３０４８の入力ノード３０４２Ｙを接地電位レベルへ放電することが要求されるだけであり、その電流駆動力は小さくされている。一方、トランジスタ３０６２は、このノード３０４２Ｙを電源電位レベルにまで充電することが要求するため、比較的大きな電流駆動力を要求される。この図４０に示す回路構成においては、クロック信号ＰＫが“Ｌ”にあり、クロック信号ＰＫＴが“Ｈ”のときに、ノード３０４２Ｙが接地電位レベルへ放電され、ラッチ信号ＰＬＣが“Ｈ”となる。所定時間が経過すると、トランジスタ３０６２が導通し、ラッチ信号ＰＬＣが“Ｌ”となる。図３９に示す動作波形図から明らかなように、クロック信号ＰＫＴが“Ｈ”となってからクロック信号ＰＫが“Ｈ”となる。したがって、内部クロック信号ＰＫＴに応答して高速でこのラッチ信号ＰＬＣを“Ｈ”へ立上げることができる。クロック信号ＰＫが“Ｈ”となると、トランジスタ３０４２がオフ状態となり、ラッチ信号ＰＬＣはインバータ回路３０４８および３０４６により“Ｈ”にラッチされる。所定時間が経過すると、トランジスタ３０６２によりノード３０４２Ｙの電位が“Ｈ”となり、ラッチ信号ＰＬＣが“Ｌ”となる。したがって、この場合においても、低消費電力、低占有面積で確実に一定のパルス幅を有するラッチ信号ＰＬＣを高速で発生することができる。

図４１は、図３５に示すラッチ回路２１１０および２１１２ならびにパワーダウン信号発生回路２１１４および２１１６の構成を示す図である。図４１においては、ＳＲＡＭ用パワーダウン信号モード検出信号ＺＳＰＤＥおよびＤＲＡＭ用パワーダウンモード検出信号ＺＤＰＤＥは、同じ回路構成により発生されるため、信号ＺＳＰＤＥおよびＺＤＰＤＥを、信号ＺＰＤＥで示す。同様に内部クロックマスク信号ＺＣＭＳＦおよびＺＣＭＤＦも符号ＺＣＭＦで示す。

図４１において、ラッチ回路２１１３（ラッチ回路２１１０または２１１２に対応）は、ラッチ信号ＰＬＣおよびＺＰＬＣに応答して導通／非導通となる双方向トランスミッションゲート２１１３ａと、ラッチ信号ＰＬＣおよびＺＰＬＣに応答して動作し、トランスミッションゲート２１１３ａから伝達された信号を反転するクロックドインバータ２１１３ｂを含む。トランスミッションゲート２１１３ａは、ラッチ信号ＰＬＣが“Ｈ”のときに非導通状態となり、ラッチ信号ＰＬＣが“Ｌ”のときに導通状態となる。クロックドインバータ２１１３ｂは、ラッチ信号ＰＬＣが“Ｈ”のときに動作状態となり、ラッチ信号ＰＬＣが“Ｌ”のときに非動作状態となり、出力ハイインピーダンス状態となる。

ラッチ回路２１１３は、したがってラッチ信号ＰＬＣが“Ｈ”のときにクロックマスク信号ＺＣＭＦをラッチする状態となる。ラッチ回路２１１３は、ラッチ信号ＰＬＣが“Ｌ”のときには出力ハイインピーダンスとなり、先にラッチした状態を維持する。

パワーダウン信号発生回路２１１５（パワーダウン信号発生回路２１１４または２１１６に対応）は、パワーダウンモード判定用クロック信号ＰＫ（図３７参照）に応答してラッチ回路２１１３の出力をラッチするマスタラッチ３０７０と、クロック信号ＺＰＫに応答してマスタラッチ３０７０の出力信号をラッチするスレーブラッチ３０８０を含む。マスタラッチ３０７０は、クロック信号ＰＫとラッチ回路２１１３に含まれるクロックドインバータ２１１３ｂの出力信号を受けるＮＡＮＤ回路３０７２と、クロック信号ＰＫとトランスミッションゲート２１１３ａの出力信号を受けるＮＡＮＤ回路３０７４と、その一方入力と出力が交差結合されるＮＡＮＤ回路３０７６および３０７８を含む。

ＮＡＮＤ回路３０７６は他方入力にＮＡＮＤ回路３０７２の出力信号を受け、ＮＡＮＤ回路３０７８はその他方入力にＮＡＮＤ回路３０７４の出力信号を受ける。クロック信号ＰＫが“Ｌ”のときには、ＮＡＮＤ回路３０７２および３０７４の出力信号はともに“Ｈ”となり、ＮＡＮＤ回路３０７６および３０７８の出力信号の状態は変化しない。クロック信号ＰＫが“Ｈ”となると、ＮＡＮＤ回路３０７２および３０７４がインバータとして機能し、それぞれ与えられた信号を反転する。ＮＡＮＤ回路３０７２および３０７４から与えられる信号に従ってＮＡＮＤ回路３０７６および３０７８の出力信号の状態が変化する。すなわち、マスタラッチ３０７０は、クロック信号ＰＫが“Ｈ”のときに与えられた信号を取込み、ラッチし出力し、クロック信号ＰＫが“Ｌ”となるとそのラッチした信号電位を保持する。

スレーブラッチ３０８０は、マスタラッチ３０７０と同様に構成されるＮＡＮＤ回路３０８２、３０８４、３０８６および３０８８を含む。入力段のＮＡＮＤ回路３０８２および３０８４はクロック信号ＺＰＫをそれぞれの一方入力に受ける。交差結合されてフリップフロップを構成するＮＡＮＤ回路３０８６および３０８８の出力信号状態は、ＮＡＮＤ回路３０８２および３０８４の出力信号の状態に依存する。ＮＡＮＤ回路３０８６からインバータ回路３０８９を介してパワーダウンモード検出信号ＺＰＤＥ（ＺＳＰＤＥまたはＺＤＰＤＥ）が発生される。ＮＡＮＤ回路３０８８の出力部にインバータ回路が設けられているのは、ＮＡＮＤ回路３０８６および３０８８の出力負荷を等しくし、このフリップフロップ３０８６および３０８８の応答特性を改善するためである。

スレーブラッチ３０８０は、マスタラッチ３０７０と同様、クロック信号ＺＰＫが“Ｈ”のときにマスタラッチ３０７０の出力信号を取込み、クロック信号ＺＰＫが“Ｌ”のときに信号ラッチ状態となる。次に、図４１に示す回路の動作について簡単に説明する。

クロックマスク信号ＺＣＭＦが“Ｈ”のとき、まずラッチ回路２１１３において信号ＺＣＭＦがラッチ信号ＰＬＣが“Ｈ”のときにラッチされ、インバータ回路２０１３ｂの出力が“Ｌ”となる。クロック信号ＰＫの立上がりに応答して、マスタラッチ３０７０において、ＮＡＮＤ回路３０７６および３０７８の出力がそれぞれ“Ｌ”および“Ｈ”となる。スレーブラッチ３０８０においては、クロック信号ＺＰＫの立上がりに応答して、ＮＡＮＤ回路３０８６および３０８８の出力がそれぞれ“Ｌ”および“Ｈ”となる。したがってインバータ回路３０８９からは“Ｈ”のパワーダウンモード検出信号ＺＰＤＥが発生される。この状態においては、パワーダウンモードは指定されていない。クロックマスク信号ＺＣＭＦが“Ｌ”にあり、パワーダウンモードを指定している場合には、パワーダウンモード検出信号ＺＰＤＥが“Ｌ”となる。

図４２は、図３５に示すＳＲＡＭ用内部クロック信号発生回路の具体的構成を示す図である。この図４２に示す内部クロック信号発生回路２１１８の構成は、図３７に示すパワーダウン判定用内部クロック信号発生回路２１０６の構成と実質的に同じである。図３７に示す回路構成と図４２に示す回路構成が異なっているのは、ＳＲＡＭ用内部クロック信号発生回路２１１８においては、活性化信号ＰＫＥに代えてパワーダウンモード検出信号ＺＳＰＤＥが与えられている点と、リセット信号ＳＫＲＳＴを発生するためのインバータの段数が増えている点である。また参照符号が異なっている。したがって、この図４２に示すＳＲＡＭ用内部クロック信号発生回路２１１８の詳細構成の説明は省略する。図４３にこの図４２に示すＳＲＡＭ用内部クロック信号発生回路の動作波形を示す。

この図４３に示す動作波形図からも明らかなように、内部クロック信号ＳＫが外部クロック信号ｅｘｔＫの立上がりに応答して発生され、この回路内の有する遅延時間により自動的に“Ｌ”に立下がっている。したがって外部クロック信号ｅｘｔＫの立下がりの影響を受けることなく常に一定のパルス幅を有する内部クロック信号ＳＫを発生することができる。ここで、図４２に示す構成において、クロックサンプリング禁止信号ＫＤＩＳはパワーダウン判定用内部クロック信号発生回路２１０６から与えられている。

トランジスタ３１２８のサイズはトランジスタ３１３０のサイズのたとえばゲート幅が６倍程度と十分大きくされている。ＮＯＲ回路３１１６の出力充電のためのｐチャネルＭＯＳトランジスタのサイズはその内部の放電用トランジスタのサイズよりも十分小さくされている。また、そのゲート幅／ゲート長の比も小さくされている。またこのＮＯＲ回路３１１６の放電用トランジスタのサイズは、インバータ回路３１１８を構成するＭＯＳトランジスタのサイズよりも小さくされている。したがって、クロック信号ＳＫＴを発生するインバータ回路３１１４には大きな駆動力が何ら要求されず、高速で内部クロック信号ＳＫを発生することができる。またクロック信号ＳＫが発生した後所定時間経過後、ＮＡＮＤ回路３１２６によりｐチャネルＭＯＳトランジスタ３１２８が導通する。このトランジスタ３１２８の電流供給量はＮＯＲ回路３１１６の放電用トランジスタのサイズよりも大きくされており、したがって高速でノード３１１６Ｙを“Ｈ”レベルに充電することができる。ノード３１１６Ｙの充電の後、内部クロック信号ＳＫが“Ｌ”となると、所定時間経過後ＮＡＮＤ回路３１２６の出力信号が“Ｈ”となり、トランジスタ３１２８がオフ状態となる。このときには、トランジスタ３１３０によりノード３１１６Ｙの電位の保持が実行される。トランジスタ３１３０のサイズは十分小さくされており、またＮＯＲ回路３１１６の充電用トランジスタのサイズもこのトランジスタ３１３０のサイズよりも小さくされており、このクロック信号ＳＫの“Ｌ”保持動作時における消費電流は大幅に低減することができる。

なおＤＲＡＭ用内部クロック信号発生回路２１２０は、図４２に示すＳＲＡＭ用内部クロック信号発生回路２１１８と同様の構成を備えており、その構成の説明は省略する。

図４４は、図３５に示す回路の全体の動作を示す動作波形図である。先の一連の説明においては、クロックマスク信号ＣＭｓ♯またはＣＭｄ♯が“Ｈ”にあるときの動作について説明した。クロックマスク信号ＣＭｓ♯が外部クロック信号ｅｘｔＫの立上がりエッジで“Ｌ”に設定された場合、以下の動作が実行される。このクロックサイクルにおいては、活性化信号ＰＫＥは“Ｈ”になる。したがってクロック信号ＰＫＴ、ＰＫおよびＰＬＣが順次発生される。クロック信号ＰＫの立下がりに応答して、パワーダウンモード検出信号ＺＳＰＤＥが“Ｌ”となる。しかしながら、先にクロック信号ＰＫＴの立上がりと“Ｈ”のクロックサンプリング信号ＫＤＩＳとに従って外部クロック信号ｅｘｔＫのサンプリングが行なわれており、このクロックサイクルにおいては内部クロック信号ＳＫが所定期間発生される。次のクロックサイクルにおいて、クロックマスク信号ＣＭｓ♯が“Ｈ”に設定される。このときクロック信号ＰＫＴ、ＰＫおよびＰＬＣが順次発生される。ラッチ回路のラッチ状態がラッチ信号ＰＬＣにより変化し、クロック信号ＰＫの立下がりに応答してパワーダウンモード検出信号ＺＳＰＤＥが“Ｈ”に立上がる。しかしながら、外部クロック信号ｅｘｔＫの立上がりエッジにおいてパワーダウンモード検出信号ＺＳＰＤＥは“Ｌ”になり、したがって、クロックサンプリング禁止信号ＫＤＩＳが“Ｈ”のときにおいて、外部クロック信号ｅｘｔＫのサンプリングは実行されず、内部クロック信号ＳＫは発生されない。信号ＫＤＩＳは外部クロック信号サンプリング禁止信号であり、“Ｌ”のときに、外部クロック信号ｅｘｔＫのサンプリングが禁止されている。したがって、この間の外部クロック信号ｅｘｔＫの状態は内部クロック信号ＳＫに影響を及ぼさない。

上述のようにして、クロックマスク信号ＣＭｓ♯が“Ｌ”に設定され、パワーダウンモードが指定された場合には、次のクロックサイクルにおいて内部クロック信号ＳＫの発生が停止される。

ＤＲＡＭ用内部クロック信号発生回路２１２０においても同様の動作が実行される。この場合クロックマスク信号ＣＭｄ♯が“Ｌ”に立下がると、所定時間経過後に信号ＰＫＥも“Ｌ”に立下がる。この場合においても、内部クロック信号ＰＫＴおよびＰＫならびにＰＬＣが順次発生されており、クロックマスク信号ＣＭｄ♯に従って、次のクロックサイクルにおいて内部クロック信号ＰＫの発生が禁止される（信号ＰＫＥの変化は内部クロックマスク信号の変化よりも遅れて生じることに注目されたい：図３６参照）。リフレッシュモードが指定された場合には、信号ＺＲＦＳが“Ｌ”となり、信号ＰＫＥは“Ｌ”となり、クロックマスク信号ＺＣＭＳＦおよびＺＣＭＤＦは“Ｌ”のマスクをかける活性状態とされる。これによりパワーダウンモード検出信号ＺＳＰＤＥおよびＺＤＰＤＥは“Ｌ”とされて内部クロック信号ＳＫおよびＤＫの発生は停止され、内部でセルフタイマによるＤＲＡＭアレイのリフレッシュ動作が実行される。

［内部クロック発生系の別の構成］
図４５（Ａ）は、内部クロック発生系の他の構成例を示す図である。図４５（Ａ）においては、ＳＲＡＭ部分およびＤＲＡＭ部分両者に対して同じ構成が利用されるため、内部クロック信号としてＣＬＫを用い、クロックマスク信号として外部クロックイネーブル信号ｅｘｔＣＫＥを用いる。外部クロックイネーブル信号ｅｘｔＣＫＥは“Ｈ”のときに内部クロック信号ＣＬＫを発生させる。したがって、先に説明した内部クロックマスク信号ＣＭｄ♯およびＣＭｓ♯と同じ論理の信号である。

図４５（Ａ）において、内部クロック発生系は、外部クロック信号ｅｘｔＫと外部クロック信号イネーブル信号ｅｘｔＣＫＥに従って第１の内部クロック信号ＣＫＥ０Ｄを発生する第１の内部クロック発生回路２１３０と、第１の内部クロック発生回路２１３０からの第１の内部クロックイネーブル信号ＣＫＥ０Ｄと外部クロック信号ｅｘｔＫとに従って第２の内部クロックイネーブル信号ＣＫＥ１を発生する第２の内部クロック発生回路２１３２と、外部クロック信号ｅｘｔＫと第２の内部クロックイネーブル信号ＣＫＥ１とに従って内部クロック信号ＣＬＫを発生する第３の内部クロック発生回路２１３４を含む。

第１の内部クロック発生回路２１３０は、外部クロック信号ｅｘｔＫを受けるインバータ回路２１３０ｂと、外部クロック信号ｅｘｔＫおよびインバータ回路２１３０ｂの出力を受けるＮＡＮＤ回路２１３０ｃと、ＮＡＮＤ回路２１３０ｃの出力を受けるインバータ回路２１３０ｄと、ＮＡＮＤ回路２１３０ｃの出力信号およびインバータ回路２１３０ｄの出力信号に応答して活性化され、外部クロックイネーブル信号ｅｘｔＣＫＥを反転するクロックドインバータ２１３０ａと、インバータ回路２１３０ａの出力をラッチするためのインバータ回路２１３０ｅおよび２１３０ｆを含む。

インバータ回路２１３０ｂは、外部クロック信号ｅｘｔＫを所定時間遅延させかつその論理を反転する。したがって、ＮＡＮＤ回路２１３０ｃは、外部クロック信号ｅｘｔＫが立上がってから所定期間のみ“Ｌ”となるワンショットのパルス信号を発生する。クロックドインバータ２１３０ａは、ＮＡＮＤ回路２１３０ｃの出力信号が“Ｌ”のとき動作状態となり、外部クロックイネーブル信号ｅｘｔＣＫＥを反転する。ＮＡＮＤ回路２１３０ｃの出力信号が“Ｈ”のとき、クロックドインバータ２１３０ａは出力ハイインピーダンス状態となる。インバータ回路２１３０ｅがクロックドインバータ２１３０ａの出力を反転して第１の内部クロックイネーブル信号ＣＫＥ０Ｄを発生する。インバータ回路２１３０ｆは、この第１の内部クロックイネーブル信号ＣＫＥ０Ｄを反転してインバータ回路２１３０ｅの入力へ伝達する。この第１の内部クロック発生回路２１３０は、したがって外部クロック信号ｅｘｔＫの立上がりに応答して外部クロックイネーブル信号ｅｘｔＣＫＥをサンプリングしかつラッチして第１の内部クロックイネーブル信号ＣＫＥ０Ｄを発生する。

第２の内部クロック発生回路２１３２は、外部クロック信号ｅｘｔＫを受けるインバータ回路２１３２ａと、第１の内部クロックイネーブル信号ＣＫＥ０Ｄを受けるインバータ回路２１３２ｃと、インバータ回路２１３２ａおよび２１３０ｅのそれぞれの出力信号を受けるＮＡＮＤ回路２１３２ｂと、インバータ回路２１３２ａおよび２１３２ｃのそれぞれの出力信号を受けるＮＡＮＤ回路２１３２ｄと、ＮＡＮＤ回路２１３２ｂおよび２１３２ｄの出力信号に従ってセット／リセットされるフリップフロップを含む。このフリップフロップは、交差結合されたＮＡＮＤ回路２１３２ｆおよび２１３２ｅを含む。ＮＡＮＤ回路２１３２ｆへはＮＡＮＤ回路２１３２ｂの出力信号が与えられ、ＮＡＮＤ回路２１３２ｅへはＮＡＮＤ回路２１３２ｄの出力信号が与えられる。ＮＡＮＤ回路２１３２ｆから第２の内部クロックイネーブル信号ＣＫＥ１が発生される。この第２の内部クロック発生回路２１３２は、第１の内部クロックイネーブル信号ＣＫＥ０Ｄをクロック信号ｅｘｔＫの半クロック周期遅延させて伝達する機能を備える。

第３の内部クロック発生回路２１３４は、第２の内部クロックイネーブル信号ＣＫＥ１と外部クロック信号ｅｘｔＫを受けるＮＡＮＤ回路２１３４ａと、ＮＡＮＤ回路２１３４ａの出力信号を反転して内部クロック信号ＣＬＫを発生するインバータ回路２１３４ｂを含む。次にこの図４５（Ａ）に示す内部クロック発生系の動作をその動作波形図である図４５（Ｂ）を参照して説明する。

外部クロック信号ｅｘｔＫが“Ｈ”に立上がると、ＮＡＮＤ回路２１３０ｃからワンショットのパルス信号が発生され、クロックドインバータ２１３０ａが動作状態とされる。外部クロックイネーブル信号ｅｘｔＣＫＥが“Ｈ”にあれば、インバータ回路２１３０ｅから発生される第１の内部クロックイネーブル信号ＣＫＥ０Ｄは“Ｈ”である。第１の内部クロックイネーブル信号ＣＫＥ０Ｄが“Ｈ”のとき、ＮＡＮＤ回路２１３２ｂおよび２１３２ｄがインバータ回路として動作し、ＮＡＮＤ回路２１３２ｂの出力信号が外部クロック信号ｅｘｔＫの立上がりに応答して“Ｌ”に立下がり、応じてＮＡＮＤ回路２１３２ｆの出力信号、すなわち第２の内部クロックイネーブル信号ＣＫＥ１が“Ｈ”となり、第３の内部クロック発生回路２１３４から、この外部クロック信号ｅｘｔＫの立上がりに応答して“Ｈ”に立上がる内部クロック信号ＣＬＫが発生される。

外部クロック信号ｅｘｔＫの立上がり時に外部クロックイネーブル信号ｅｘｔＣＫＥが“Ｌ”の場合この外部クロック信号ｅｘｔＫの立上がりに応答して第１の内部クロックイネーブル信号ＣＫＥ０Ｄが“Ｌ”に立下がる。この“Ｌ”の第１の内部クロックイネーブル信号ＣＫＥ０Ｄは、外部クロック信号ｅｘｔＫの次の立上がりまで第１の内部クロック発生回路２１３０によりラッチされる。クロックドインバータ２１３０ａが外部クロックイネーブル信号ｅｘｔＣＫＥをサンプリングした後、出力ハイインピーダンス状態となるためである。

内部クロックイネーブル信号ＣＫＥ０Ｄが“Ｌ”に立下がっても、外部クロック信号ｅｘｔＫの立上がりに応答してインバータ回路２１３２ａの出力信号が“Ｌ”に立下がり、ＮＡＮＤ回路２１３２ｂおよび２１３２ｄの出力信号は“Ｈ”にあり、第２の内部クロックイネーブル信号ＣＫＥ１は状態を変化せず、“Ｈ”を維持する。したがって、第３の内部クロック発生回路２１３４からは外部クロック信号ｅｘｔＫの立上がりに応答して内部クロック信号ＣＬＫが発生される。

外部クロック信号ｅｘｔＫが“Ｌ”に立下がると、インバータ回路２１３２ａの出力信号が“Ｈ”に立上がり、ＮＡＮＤ回路２１３２ｂおよび２１３２ｄがインバータ回路としての機能をする。したがって、ＮＡＮＤ回路２１３２ｄの出力信号が“Ｌ”となり、ＮＡＮＤ回路２１３２ｅの出力信号が“Ｈ”となる。ＮＡＮＤ回路２１３２ｂの出力信号は“Ｈ”にあるため、ＮＡＮＤ回路２１３２ｆから発生される第２の内部クロックイネーブル信号ＣＫＥ１が“Ｌ”に立下がる。この状態は、外部クロック信号ｅｘｔＫが次に立下がるまで維持される。したがって、次に外部クロック信号ｅｘｔＫが“Ｈ”に立上がっても、第２の内部クロックイネーブル信号ＣＫＥ１が“Ｌ”にあるため、内部クロック信号ＣＬＫは“Ｌ”を維持する。

この図４５に示す構成により、複雑な論理を伴うことなく外部クロックイネーブル信号ｅｘｔＣＫＥに従って、次のクロックサイクルにおいて内部クロックＣＬＫの発生を停止することができる。また各内部クロックイネーブル信号が外部クロック信号ｅｘｔＫに同期して発生されており、内部クロック信号ＣＬＫを高速で外部クロック信号ｅｘｔＫに従って発生させることができる。

［具体的構成の詳細例］
図４６は、図４５（Ａ）に示す内部クロック発生回路の具体的構成をより詳細に示す図である。図４６において、第１の内部クロック発生回路２１３０は、外部クロック信号ｅｘｔＫを受ける２段のインバータ回路３２０２および３２０４と、インバータ回路３２０４の出力信号を所定時間遅延させかつ反転する反転遅延回路３２０８と、インバータ回路３２０４および反転遅延回路３２０８のそれぞれの出力信号を受けるＮＡＮＤ回路３２１０と、ＮＡＮＤ回路３２１０の出力信号を受けるインバータ回路３２１２とを含む。反転遅延回路３２０８は、複数（図示の例では９個）の縦列接続されたインバータ回路により構成される。インバータ回路３２１２からクロックイネーブル信号ＣＬＫＥが発生される。

第１の内部クロック発生回路２１３０はさらに、内部クロックイネーブル信号ＣＬＫＥに応答して活性化され、外部クロックイネーブル信号ｅｘｔＣＫＥをラッチするレジスタ３２１４と、レジスタ３２１４からの相補な出力信号ＺＣＫＥ０およびＣＫＥ０をそれぞれ反転するインバータ回路３２１５および３２１６と、インバータ回路３２１５および３２１６の出力によりセット／リセットされるフリップフロップを含む。フリップフロップは、インバータ回路３２１５の出力を受けるＮＡＮＤ回路３２１７と、インバータ回路３２１６の出力信号を受けるＮＡＮＤ回路３２１８を含む。ＮＡＮＤ回路３２１８から第１の内部クロックイネーブル信号ＣＫＥ０Ｄが発生され、ＮＡＮＤ回路３２１７から相補内部クロックイネーブル信号ＺＣＫＥ０Ｄが発生される。レジスタ３２１４の構成を図４７に示す。

図４７を参照して、レジスタ３２１４は、そのゲートに外部クロックイネーブル信号ｅｘｔＣＫＥを受けるｎチャネルＭＯＳトランジスタ３２１４ａと、そのゲートに基準電圧Ｖｒｅｆを受けるｎチャネルＭＯＳトランジスタ３２１４ｂと、トランジスタ３２１４ａおよび３２１４ｂと接地電位ノードとの間に設けられ、そのゲートにクロックイネーブル信号ＣＬＫＥを受けるｎチャネルＭＯＳトランジスタ３２１４ｍと、出力ノードＮＯａとＭＯＳトランジスタ３２１４ａの間に設けられ、そのゲートに他方出力ノードＮＯｂ上の信号電位を受けるｎチャネルＭＯＳトランジスタ３２１４ｊと、出力ノードＮＯｂとＭＯＳトランジスタ３２１４ｂとの間に設けられ、そのゲートに出力ノードＮＯａ上の電位を受けるｎチャネルＭＯＳトランジスタ３２１４ｋと、電源電位ノードと出力ノードＮＯａとの間に設けられ、そのゲートにクロックイネーブル信号ＣＬＫＥを受けるｐチャネルＭＯＳトランジスタ３２１４ｃと、電源電位ノードと出力ノードＮＯａの間に設けられ、そのゲートに出力ノードＮＯｂ上の信号電位を受けるｐチャネルＭＯＳトランジスタ３２１４ｄと、電源電位ノードと出力ノードＮＯｂとの間に設けられ、そのゲートに出力ノードＮＯａ上の信号電位を受けるｐチャネルＭＯＳトランジスタ３２１４ｅと、電源電位ノードと出力ノードＮＯｂの間に設けられ、そのゲートにクロックイネーブル信号ＣＬＫＥを受けるｐチャネルＭＯＳトランジスタ３２１４ｆと、出力ノードＮＯａおよびＮＯｂ上の信号をそれぞれ反転するインバータ回路３２１４ｉおよび３２１４ｈを含む。

この図４７に示すレジスタ３２１４は、クロックイネーブル信号ＣＬＫＥが“Ｈ”のときに動作状態とされ、外部クロックイネーブル信号ｅｘｔＣＫＥと基準電圧Ｖｒｅｆとを比較し、その比較結果に従って、出力ノードＮＯａおよびＮＯｂに信号を発生する。クロックイネーブル信号ＣＬＫＥが“Ｌ”の場合には、ＭＯＳトランジスタ３２１４ｍがオフ状態となり、比較動作は行なわず、出力ノードＮＯａおよびＮＯｂはともにＭＯＳトランジスタ３２１４ｃおよび３２１４ｆを介して電源電位レベルに充電され、インバータ回路３２１４ａおよび３２１４ｈから出力される信号ＣＫＥ０およびＺＣＫＥ０は“Ｌ”となる。この構成は通常ダイナミックラッチと呼ばれている。

再び図４６に戻って、第２の内部クロック発生回路２１３２は、第１の内部クロック発生回路２１３０からの出力信号ＺＣＬＫＥとＺＣＫＥ０Ｄを受けるＮＡＮＤ回路３２２０と、出力信号ＺＣＬＫＥおよびＣＬＫ０Ｄを受けるＮＡＮＤ回路３２２１と、ＮＡＮＤ回路３２２０および３２２１の出力信号に従ってセット／リセットされるフリップフロップを含む。このフリップフロップは出力と一方入力とが交差結合されたＮＡＮＤ回路３２２２および３２２３を含む。ＮＡＮＤ回路３２２２は、他方入力にＮＡＮＤ回路３２２０の出力信号を受け、ＮＡＮＤ回路３２２３はその他方入力にＮＡＮＤ回路３２２１の出力信号を受ける。第２の内部クロック発生回路２１３２は、さらに、ＮＡＮＤ回路３２２２の出力信号を受けるインバータ回路３２２４と、ＮＡＮＤ回路３２２３の出力信号を受けるインバータ回路３２２５を含む。インバータ回路３２２４から第２の内部クロックイネーブル信号ＣＫＥ１が発生される。

第３の内部クロック発生回路２１３４は、外部クロック信号ｅｘｔＫと第２の内部クロックイネーブル信号ＣＫＥ１を受けるＮＡＮＤ回路３２３０と、ＮＡＮＤ回路３２３０の出力信号を反転するインバータ回路３２３２と、インバータ回路３２３２の出力信号を所定時間遅延させて反転する反転遅延回路３２３４と、インバータ回路３２３２の出力信号および反転遅延回路３２３４の出力信号を受けるＮＡＮＤ回路３２３６と、ＮＡＮＤ回路３２３６の出力信号を受けるインバータ回路３２３８と、インバータ回路３２３８の出力信号を受けるインバータ回路３２３９を含む。インバータ回路３２３８および３２３９から内部クロック信号ＣＬＫおよびＺＣＬＫがそれぞれ発生される。反転遅延回路３２３４は、複数個（図示の構成では９個）の縦列接続されたインバータにより構成される。次にこの図４６および図４７に示す内部クロック信号発生系の動作をその動作波形図である図４８を参照して説明する。

外部クロック信号ｅｘｔＫが“Ｈ”に立上がると、インバータ回路３２１２からのクロックイネーブル信号ＣＬＫＥが所定時間“Ｈ”に立上がる。内部クロックイネーブル信号ＣＬＫＥが“Ｈ”にある期間は、反転遅延回路３２０８が有する遅延時間により決定される。インバータ回路３２０６からのクロックイネーブル信号ＺＣＬＫＥは、この外部クロック信号ｅｘｔＫの立上がりに応答して“Ｌ”に立下がる。これにより、第２の内部クロック発生回路２１３２において、ＮＡＮＤ回路３２２０および３２２１の出力信号が“Ｈ”に固定され、この間クロックイネーブル信号ＣＫ１およびＺＣＫ１の状態は変化しない。

内部クロックイネーブル信号ＣＬＫＥが“Ｈ”となると、レジスタ３２１４が動作状態とされ、外部クロックイネーブル信号ｅｘｔＣＫＥを取込みラッチする。外部クロックイネーブル信号ｅｘｔＣＫＥが“Ｈ”にあれば、図４７に示す出力ノードＮＯａがトランジスタ３２１４ａおよび３２１４ａを介して放電され、その電位が低下する。応じてＭＯＳトランジスタ３２１４ｋがオフ状態となり、他方出力ノードＮＯｂは、ＭＯＳトランジスタ３２１４ｅを介して電源電位レベルにまで充電される。これによりレジスタ３２１４から出力されるクロックイネーブル信号ＣＫＥ０およびＺＣＫＥ０は“Ｈ”および“Ｌ”となる。このクロックイネーブル信号ＣＫＥ０およびＺＣＫＥ０が与えられる回路については示していないが、これらの信号はＤＲＡＭ制御回路部に含まれるセルフリフレッシュを指定するコマンドをデコードするための回路へ与えられる。早いタイミングでリフレッシュ動作が指定されているか否かを決定するためである。この“Ｈ”のクロックイネーブル信号ＣＫＥ０および“Ｌ”のクロックイネーブル信号ＺＣＫＥ０はインバータ回路３２１６および３２１５を介してＮＡＮＤ回路３２１７および３２１８により構成されるフリップフロップによりラッチされる。したがって、この状態においては、内部クロックイネーブル信号ＣＫＥ０Ｄが“Ｈ”、相補内部クロックイネーブル信号ＺＣＫＥ０Ｄが“Ｌ”となる。

所定時間が経過すると、クロックイネーブル信号ＣＬＫＥが“Ｌ”となり、レジスタ３２１４の出力信号ＺＣＫＥ０およびＣＫＥ０がともに“Ｌ”となる。これに応答して、インバータ回路３２１５および３２１６の出力信号がともに“Ｈ”となるが、ＮＡＮＤ回路３２１７および３２１８の出力信号ＺＣＫＥ０ＤおよびＣＫＥ０Ｄの状態は変化しない。

外部クロック信号ｅｘｔＫが“Ｌ”に立下がると、応じて内部クロックイネーブル信号ＺＣＬＫＥが“Ｌ”から“Ｈ”に立上がり、ＮＡＮＤ回路３２２０および３２２１がインバータとして機能する。これにより、ＮＡＮＤ回路３２２０の出力信号が“Ｈ”、ＮＡＮＤ回路３２２１の出力信号が“Ｌ”となり、第２の内部クロックイネーブル信号ＣＫＥ１が“Ｈ”、第１の内部クロックイネーブル信号ＺＣＫＥ１が“Ｌ”となる。

この第１の内部クロックイネーブル信号ＣＫＥ１が“Ｈ”にあれば、第３の内部クロック発生回路２１３４においては、ＮＡＮＤ回路３２３０およびインバータ回路３２３２から外部クロック信号ｅｘｔＫに従って内部クロック信号ＣＬＫおよびＺＣＬＫが発生される。ＮＡＮＤ回路３２３６の出力信号が“Ｈ”となる期間は、反転遅延回路３２３４が有する遅延時間により決定される。したがって、インバータ回路３２３８から発生される内部クロック信号ＣＬＫは、外部クロック信号ｅｘｔＫの立上がりに応答して“Ｈ”に立上がりかつその期間が反転遅延回路３２３４を有する遅延時間により決定される期間“Ｈ”となった後に“Ｌ”に立下がる。この構成においても、内部クロック信号ＣＬＫは外部クロック信号ｅｘｔＫの立下がりタイミングと無関係に常時一定のパルス幅を有する信号となる。

外部クロック信号ｅｘｔＫの立上がりにおいて、内部クロックイネーブル信号ｅｘｔＣＫＥが“Ｌ”に設定されると、レジスタ回路３２１４から発生されるクロックイネーブル信号ＣＫＥ０およびＺＣＫＥ０が“Ｌ”および“Ｈ”となり、応じて第１の内部クロックイネーブル信号ＺＣＫＥ０ＤおよびＣＫＥ０Ｄがそれぞれ“Ｈ”および“Ｌ”となる。このＮＡＮＤ回路３２１７および３２１８の出力信号の状態は外部クロック信号ｅｘｔＫの次の立上がりまで維持される。外部クロック信号ｅｘｔＫが立上がったとき、このときはまだ第２の内部クロックイネーブル信号ＣＫＥ１が“Ｈ”であるため、第３の内部クロック発生回路２１３４からは所定の時間幅を有する内部クロック信号ＣＬＫが発生される。

外部クロック信号ｅｘｔＫが“Ｌ”に立下がると、第２の内部クロック発生回路２１３２において、ＮＡＮＤ回路３２２２および３２２３の出力信号の状態が反転し、第２の内部クロックイネーブル信号ＣＫＥ１が“Ｌ”となる。この状態は、外部クロック信号ｅｘｔＫの次の立下がりまで維持される。したがって、次のサイクルにおいて外部クロック信号ｅｘｔＣＬＫが“Ｈ”に立上がっても、第３の内部クロック発生回路２１３４からは内部クロック信号ＣＬＫは発生されない。

［内部クロック発生回路の他の詳細構成］
図４９は内部クロック信号発生系の他の構成を示す図である。図４９において、内部クロック信号発生系は、外部クロック信号ｅｘｔＫをバッファ処理するバッファ回路２１３８と、外部クロックイネーブル信号ｅｘｔＣＫＥをバッファ処理するバッファ回路２１３７と、バッファ回路２１３８からのクロック信号Ｋ０と第２の内部クロック発生回路２１３３からのパワーダウンモード検出信号ＺＰＤＥとに従ってクロックイネーブル信号ＣＬＫＥを発生する第１の内部クロック発生回路２１３１と、クロックイネーブル信号ＣＬＫ１とリフレッシュモード検出信号ＲＦＳとバッファ回路２１３７からのクロックイネーブル信号ＣＫＥとを受けて内部クロックイネーブル信号ＣＫＥ０、ＣＫＥ１およびパワーダウンモード検出信号ＺＰＤＥを発生する第２の内部クロック発生回路２１３３と、第２の内部クロック発生回路２１３３からの内部クロックイネーブル信号ＣＫＥ１とクロック信号Ｋ０に従って内部クロック信号ＣＬＫを発生する第３の内部クロック発生回路２１３４を含む。第２の内部クロック発生回路２１３３からのクロックイネーブル信号ＣＫＥ０は制御回路に含まれるリフレッシュコマンドデコーダ２１３９へ与えられる。リフレッシュコマンドデコーダ２１３９は、このクロックイネーブル信号ＣＫＥ０に応答して活性化され、外部制御信号の状態を判別してリフレッシュモードが指定されたか否かを示すリフレッシュモード検出信号ＲＦＳを発生する。

図４９に示す構成においては、パワーダウンモード検出信号ＺＰＤＥが利用される。しかしながら内部クロック信号ＣＬＫは、外部クロック信号ｅｘｔＫ（Ｋ０）に従って所定の期間“Ｈ”となるように発生される。したがって、この図４９に示す構成においても、外部クロック信号ｅｘｔＫの立下がりの変動の影響を受けることなく一定のパルス幅を有する内部クロック信号ＣＬＫを確実に発生することができる。次に各回路の具体的構成について説明する。

図４９に示すバッファ回路２１３７および２１３８はそれぞれ２段の縦続接続されたインバータ回路で構成される。したがって、その構成は特に説明しない。

図５０は、図４９に示す第２の内部クロック発生回路２１３３の詳細構成を示す図である。図５０を参照して、第２の内部クロック発生回路２１３３は、図４９に示す第１の内部クロック発生回路２１３１からのクロックイネーブル信号ＣＬＫ１と自身が発生するパワーダウンモード検出信号ＺＰＤＥと外部クロックイネーブル信号ＣＫＥを受けて第１の内部クロックイネーブル信号ＺＣＫＥ０およびＣＫＥ０を発生するレジスタ３２５０を含む。レジスタ３２５０は、信号ＣＬＫＥおよびＺＳＰＤＥがともに“Ｈ”のときのみ動作状態とされ、クロックイネーブル信号ＣＫＥを取込み、かつ出力する。信号ＣＬＫＥおよびＺＰＤＥの少なくとも一方が“Ｌ”のときには、レジスタ３２５０からの出力信号ＣＫＥ０およびＺＣＫＥ０はともに“Ｌ”となる。レジスタ３２５０の具体的構成を図５１に示す。

図５１を参照して、レジスタ３２５０は、出力ノードＯＲＬ上の信号を反転する３段の縦続接続されたインバータ回路４０１９ａ、４０１９ｂ、および４０１９ｃと、出力ノードＺＯＲＬ上の信号電位を受ける３段の縦続接続されたインバータ回路４０１８ａ、４０１８ｂおよび４０１８ｃと、電源電位ノードとノードＮＤｅの間に並列に設けられるｐチャネルＭＯＳトランジスタ４０１２、４０１４、および４０１６と、ノードＮＤｅとノードＮＤｃの間に接続されるｎチャネルＭＯＳトランジスタ４０１０ａ、４０１０ｂ、４００８ａ、および４００８ｂと、ノードＮＤｆとノードＮＤｂの間に設けられるｎチャネルＭＯＳトランジスタ４０１１ａ、４０１１ｂ、４００９ａ、および４００９ｂを含む。

ＭＯＳトランジスタ４０１２は、信号ＺＰＤＥが“Ｌ”のときに導通し、ノードＮＤｅへ電源電位ノードからの電圧を伝達する。ｐチャネルＭＯＳトランジスタ４０１４は、信号ＣＬＫＥが“Ｌ”のときに導通し、電源電位ノードからノードＮＤｅへ電流を供給する。ｐチャネルＭＯＳトランジスタ４０１６は、出力ノードＺＯＲＬが“Ｌ”のときに導通し、ノードＮＤｅへ電源電位ノードからの電圧／電流を伝達する。

ＭＯＳトランジスタ４０１０ａおよび４０１０ｂはゲートに信号ＣＬＫＥを受け、ＭＯＳトランジスタ４００８ａおよび４００８ｂはそのゲートに信号ＺＰＤＥを受ける。トランジスタ４０１０ａおよび４００８ａが直列に接続され、トランジスタ４０１０ｂおよび４００８ｂが直列に接続される。信号ＣＬＫＥを受けるトランジスタが２個並列に設けられ、また信号ＺＰＤＥがゲートに受けるトランジスタが２個並列に設けられているのは、ノードＮＤｅの充電がＭＯＳトランジスタ４０１２および４０１４両者を通して行なわれる場合があり、この充電電流とノードＮＤｅの放電電流を等しくするためである。

ｐチャネルＭＯＳトランジスタ４０１３はゲートにパワーダウンモード検出信号ＺＰＤＥを受け、ＭＯＳトランジスタ４０１５はゲートにクロックイネーブル信号ＣＬＫＥを受け、ＭＯＳトランジスタ４０１７はそのゲートが出力ノードＯＲＬに接続される。ＭＯＳトランジスタ４０１１ａおよび４０１１ｂはそのゲートにクロックイネーブル信号ＣＬＫＥを受ける。ＭＯＳトランジスタ４００９ａおよび４００９ｂはそのゲートに信号ＺＰＤＥを受ける。

レジスタ３２５０はさらに出力ノードＺＯＲＬ上の信号電位をゲートに受けるｎチャネルＭＯＳトランジスタ４００４ａ、４００４ｂ、および４００４ｃと、出力ノードＯＲＬ上の信号をゲートに受けるｎチャネルＭＯＳトランジスタ４００５ａ、４００５ｂ、および４００５ｃと、出力ノードＺＯＲＬ上の信号電位が“Ｈ”のときに導通し、ノードＮＤｃを接地電位レベルへ放電するｎチャネルＭＯＳトランジスタ４００６ａおよび４００６ｂと、出力ノードＯＲＬ上の信号電位が“Ｈ”のときに導通し、ノードＮＤｄを接地電位レベルへ放電するｎチャネルＭＯＳトランジスタ４００７ａおよび４００７ｂを含む。ＭＯＳトランジスタ４００４ｂおよび４００４ｃはノードＮＤｃとノードＮＤａの間に並列に設けられる。ＭＯＳトランジスタ４００５ｂおよび４００５ｃは、ノードＮＤｄとノードＮＤｂの間に並列に設けられる。ＭＯＳトランジスタ４００４ａおよび４００５ａは、一方導通端子がノードＮＤａおよびＮＤｂにそれぞれ接続され、他方導通端子はフローティング状態とされる。出力ノードＯＲＬおよびＺＯＲＬに付随するゲート容量を調節するとともに、各トランジスタのサイズを小さくするためである。

レジスタ３２５０はさらに、クロックイネーブル信号ＣＫＥをゲートに受けるｎチャネルＭＯＳトランジスタ４００２ａ、４００２ｂおよび４００２ｃと、基準電圧Ｖｒｅｆをゲートに受けるｎチャネルＭＯＳトランジスタ４００３ａ、４００３ｂ、および４００３ｃを含む。ＭＯＳトランジスタ４００２ｂおよび４００２ｃはノードＮＤａと接地電位ノードとの間に並列に設けられ、ＭＯＳトランジスタ４００３ｂおよび４００３ｃはノードＮＤｂと接地電位ノードとの間に並列に設けられる。ＭＯＳトランジスタ４００２ａおよび４００３ａは、それぞれの一方導通端子が接地電位ノードに接続され、それぞれの他方導通端子はフローティング状態とされる。信号ＣＫＥ、ＣＬＫＥおよびＺＰＤＥの負荷容量を等しくするとともに最適値に設定し、かつ、信号ＣＫＥが“Ｈ”のときのノードＮＤｃの放電速度と、出力ノードＺＯＲＬが“Ｈ”のときの信号ＣＫＥが“Ｌ”のときのノードＮＤｃの放電速度を等しくするためである。

図５１に示すレジスタにおいては、信号ＣＬＫＥおよびＺＰＤＥがともに“Ｌ”のときには、ノードＮＤｅおよびノードＮＤｆがそれぞれトランジスタ４０１２および４０１４により充電されて電源電位レベルとなり、出力ノードＯＲＬおよびＺＯＲＬが“Ｈ”となる。この状態においては、信号ＣＫＥ０およびＺＣＫＥ０はともに“Ｌ”にある。このときまたノードＮＤｃおよびＮＤｄは、トランジスタ４００６ａおよび４００６ｂならびに４００７ａおよび４００７ｂにより接地電位レベルへ放電される。信号ＣＫＥがこのとき基準電位Ｖｒｅｆよりも高い電位にあれば、ノードＮＤｃは、またトランジスタ４００４ｂ、４００４ｃ、４００２ｂおよび４００２ｃにより放電される。

信号ＣＬＫＥおよびＺＰＤＥがともに“Ｈ”となると、ＭＯＳトランジスタ４０１２、４０１４、４０１３、４０１５がオフ状態となり、トランジスタ４０１０ａ、４０１０ｂ、４００８ａ、４００８ｂ、４００９ａ、４００９ｂおよび４０１１ａ、４０１１ｂがオン状態となる。このとき信号ＣＫＥが“Ｈ”にあれば、トランジスタ４００２ｃおよび４００２ｂが導通し、ノードＮＤｃを接地電位レベルへと放電する。これによりノードＮＤｅの電位が低下し、出力ノードＺＯＲＬはＭＯＳトランジスタ４０１７を介して充電され続け電源電位レベルを維持し、出力ノードＯＲＬは接地電位レベルへ放電され、信号ＣＫＥ０が“Ｈ”、信号ＺＣＫＥ０が“Ｌ”となる。信号ＣＫＥが“Ｌ”の場合には、逆に信号ＣＫＥ０が“Ｌ”、信号ＺＣＫＥ０が“Ｈ”となる。

以上のように、このレジスタ３２５０は、信号ＣＬＫＥおよびＺＰＤＥがともに“Ｈ”にあるときのみ信号ＣＫＥに従った信号ＣＫＥ０およびＺＣＫＥ０を発生する。

再び図５０に戻って、第２の内部クロック発生回路２１３３は、一方入力ノードに電源電位Ｖｄｄを受け、その他方入力に信号ＺＣＫＥ０およびＣＫＥ０をそれぞれ受けるＮＡＮＤ回路３２５２および３２５３と、ＮＡＮＤ回路３２５２および３２５３の出力信号に従ってセット／リセットされるフリップフロップ３２５４と、信号ＺＣＬＫＥに従って活性化され、フリップフロップ３２５４の出力信号Ｑおよび／Ｑをそれぞれ反転して通過させるＮＡＮＤ回路３２５５および３２５６と、ＮＡＮＤ回路３２５５および３２５６の出力信号に従ってセット／リセットされるフリップフロップ３２５７と、フリップフロップ３２５７の出力Ｑおよび／Ｑをそれぞれ反転するインバータ回路３２５８および３２５９を含む。インバータ回路３２５８からクロックイネーブル信号ＣＬＫＥ１が発生され、インバータ回路３２５９から相補内部クロックイネーブル信号ＺＣＬＫＥ１が発生される。

ＮＡＮＤ回路３２５５および３２５６へ与えられる信号ＺＣＬＫＥは、レジスタ３２５０へ与えられる信号ＣＬＫＥの反転信号である。したがって、信号ＣＬＫＥが“Ｈ”にありレジスタ３２５０の出力が確定した後この信号ＣＬＫＥの立下がりに従ってフリップフロップ３２５４の出力信号がフリップフロップ３２５７へ伝達されてラッチされる。

第２の内部クロック発生回路２１３３はさらに、クロックイネーブル信号ＣＫＥとリフレッシュモード検出信号ＲＦＳを受けるＮＡＮＤ回路３２６０と、ＮＡＮＤ回路３２６０の出力信号を受けるインバータ回路３２６１と、インバータ回路３２６１の“Ｌ”の信号を保持するためのｐチャネルＭＯＳトランジスタ３２６２と、信号ＺＣＫＥ１とリフレッシュモード検出信号ＲＦＳを受けるＮＡＮＤ回路３２６３と、インバータ回路３２６１の出力信号ＣＫＥ２とＮＡＮＤ回路３２６３の出力信号を受けるＮＯＲ回路３２６４と、ＮＯＲ回路３２６４の出力信号を反転するインバータ回路３２６５を含む。ＮＯＲ回路３２６４から信号ＰＤＥが発生され、インバータ回路３２６５から信号ＺＰＤＥが発生される。次に図５０に示す第２の内部クロック信号発生回路の動作をその動作波形図である図５２を参照して説明する。

内部クロック信号ＣＫＥ１およびＺＣＫＥ１は、クロックイネーブル信号ＣＬＫＥの立上がり時において前のクロックサイクルの状態を維持している（これらの信号ＣＫＥ１およびＺＣＫＥ１の状態の変化は信号ＺＣＬＫＥにより実現される）。リフレッシュモード検出信号ＲＦＳが“Ｌ”にあり、前のサイクルにおいてクロックイネーブル信号ＣＫＥ１が“Ｈ”のときには、インバータ回路３２６１の出力信号は信号ＣＫＥの状態にかかわらず“Ｌ”であり、ＮＡＮＤ回路３２６３の出力信号は“Ｈ”であり、したがって信号ＰＤＥは“Ｌ”となり、信号ＺＰＤＥは“Ｈ”である。

今、信号ＣＫＥが“Ｌ”に設定された状態を考える。信号ＺＰＤＥはこのときまだ“Ｈ”である（前のサイクルで信号ＺＣＫＥ１が“Ｌ”に設定されている）。したがって、レジスタ３２５０はラッチ動作を実行し、信号ＣＫＥ０を“Ｌ”とする。この状態は、信号ＺＣＬＫＥの立上がりに応答してフリップフロップ３２５７にラッチされる。これに応答して、信号ＺＣＫＥ１が“Ｈ”となる。しかしながらリフレッシュモード検出信号ＲＦＳが“Ｌ”にあれば、信号ＰＤＥは“Ｌ”を維持する。リフレッシュモード検出信号ＲＦＳが“Ｈ”にあれば、この信号ＣＫＥの立下がりに応答して信号ＣＫＥ１が“Ｌ”に立下がる。これに応答して、信号ＰＤＥが“Ｈ”に立上がり、信号ＣＫＥが“Ｌ”にある間“Ｈ”を維持する。

セルフリフレッシュモード検出信号ＲＦＳが“Ｈ”にあるときに信号ＣＫＥを“Ｈ”に立上げると、まず信号ＣＫＥ２が“Ｈ”に立上がり、ＮＯＲ回路３２６４を介して信号ＰＤＥが“Ｌ”に立上がる。この信号ＰＤＥの立上がりは、外部クロック信号Ｋと非同期で実行される。次のクロック信号Ｋの立上がりエッジでプリチャージモードが指定され、リフレッシュモード検出信号ＲＦＳが“Ｌ”となり（信号ＰＤＥが“Ｌ”となるため信号ＣＫＥ０およびＺＣＫＥ０が内部クロック信号Ｋに同期して発生される）。信号ＲＦＳが“Ｌ”に立下がると、信号ＣＫＥ２が“Ｌ”に立下がり、ＮＡＮＤ回路３２６４から出力される信号ＰＤＥはリフレッシュモード検出信号ＲＦＳに従って“Ｌ”に維持される。

一方、外部クロック信号Ｋが“Ｈ”に立上がると、信号ＣＬＫＥが発生され、応じて信号ＣＫＥ１が“Ｈ”に立上がる。以降、信号ＣＫＥ１が“Ｈ”にある間、外部クロック信号Ｋに従って内部クロック信号ＣＬＫが発生される。

図５３（Ａ）は、図４９に示す第１の内部クロック発生回路の具体的構成例を示す図である。図５３（Ａ）を参照して、第１の内部クロック発生回路２１３１は、信号ＺＰＤＥおよびクロック信号Ｋ０を受けるＮＡＮＤ回路３２７０と、ＮＡＮＤ回路３２７０の出力信号を反転するインバータ回路３２７２と、インバータ回路３２７２の出力信号を遅延する遅延回路３２７６ａ、３２７６ｂおよび３２７６ｃと、インバータ回路３２７２の出力信号と遅延回路３２７６ｃの出力信号とを受けるＮＡＮＤ回路３２７７と、ＮＡＮＤ回路３２７７の出力信号を受けるインバータ回路３２７８を含む。インバータ回路３２７８からクロックイネーブル信号ＣＬＫＥが発生され、インバータ回路３２７９から相補クロックイネーブル信号ＺＣＬＫＥが発生される。インバータ回路３２７２の出力信号をゲートに受けるｐチャネルＭＯＳトランジスタ３２７４は、インバータ回路３２７２の出力信号が“Ｌ”のときに、インバータ回路３２７２の入力を電源電位レベルに充電し、インバータ回路３２７２からの“Ｌ”信号を安定に維持する。

遅延回路３２７６ａは、比較的大きな遅延時間を有するインバータ回路ＩＧＡを偶数個含み、その遅延時間がスイッチ回路ＳＷの切換えにより適当な値に設定される。遅延回路３２７６ｂは、偶数個のインバータ回路ＩＧＢを含み、スイッチ回路ＳＷの接点の切換えによりその遅延時間が適当な値に設定される。この遅延回路３２７６ｂは、比較的小さな遅延時間を有しており、遅延時間を微調整するために利用される。遅延回路３２７６ｃは、奇数段のインバータ回路ＩＧＣを含み、遅延回路３２７６ａまたは３２７６ｂから与えられる信号を所定時間遅延させかつ論理を反転して出力する。次にこの図５３（Ａ）に示す第１の内部クロック信号発生回路の動作をその動作波形図である図５３（Ｂ）を参照して説明する。

信号ＺＰＤＥが“Ｈ”の場合、ＮＡＮＤ回路３２７０はインバータとして機能する。したがって外部クロック信号ｅｘｔＫ（Ｋ０）に従ってインバータ３２７２からクロック信号が発生される。ＮＡＮＤ回路３２７７は、その両入力に“Ｈ”の信号が与えられたときに“Ｌ”の信号を出力する。遅延回路３２７６ａおよび３２７６ｂは、２個のインバータ回路を１つの単位としてその遅延時間が設定される。遅延回路３２７６ａおよび３２７６ｂはインバータ回路３２７２の出力信号を所定時間遅延させる。遅延回路３２７６ｃは、この遅延回路３２７６ａまたは３２７６ｂからの信号を所定時間遅延させかつ反転させる。したがってＮＡＮＤ回路３２７７からは、クロック信号Ｋ０の立上がりに応答してこの遅延回路３２７６ａ〜３２７６ｃが与える遅延時間の間“Ｌ”となる信号が発生される。すなわちインバータ回路３２７８からの信号ＣＬＫＥは、外部クロック信号ｅｘｔＫ（Ｋ０）の立上がりに応答して所定時間“Ｈ”となる信号が発生される。この信号ＣＬＫＥのパルス幅は遅延回路３２７６ａおよび３２７６ｃにより決定されており、この信号ＣＬＫＥを用いて図５０に示すレジスタ３２５０における外部クロックイネーブル信号ＣＫＥのサンプリングおよびラッチが実行される。

信号ＺＰＤＥが“Ｌ”の場合には、ＮＡＮＤ回路３２７０の出力が“Ｈ”であり、インバータ回路３２７２の出力信号が“Ｌ”となる。したがって、ＮＡＮＤ回路３２７７の出力信号が“Ｈ”となり、インバータ回路３２７８からの信号ＣＬＫＥは“Ｌ”となる。この状態では、クロックイネーブル信号ＣＫＥのサンプリングは実行されない。

図５４（Ａ）は図４９に示す第３の内部クロック発生回路の具体的構成を示す図である。図５４（Ａ）を参照して、第３の内部クロック発生回路２１３４は、出力ノード３２８１にその一方導通端子が接続され、そのゲートにクロックイネーブル信号ＣＫＥ１を受けるｎチャネルＭＯＳトランジスタ３２８２と、電源電位ノードと出力ノード３２８１との間に設けられ、そのゲートにクロックイネーブル信号ＣＫＥ１を受けるｐチャネルＭＯＳトランジスタ３２８４と、出力ノード３２８１と電源電位ノードとの間に並列に設けられ、ゲートにクロック信号Ｋ０を受けるｐチャネルＭＯＳトランジスタ３２８５ａ、３２８５ｂおよび３２８５ｃと、ＭＯＳトランジスタ３２８２と接地電位ノードとの間に並列に設けられ、そのゲートにクロック信号Ｋ０を受けるｎチャネルＭＯＳトランジスタ３２８６ａ、３２８６ｂおよび３２８６ｃと、ノード３２８１上の信号電位を受けるインバータ回路３２８５と、インバータ回路３２８５の出力信号を所定時間遅延させる遅延回路３２８８ａ、３２８８ｂおよび３２８８ｃと、インバータ回路３２８５の出力信号と遅延回路３２８８ｃの出力信号とを受けるＮＡＮＤ回路３２８０と、ＮＡＮＤ回路３２８０の出力信号を受けるインバータ回路３２８９ａと、インバータ回路３２８９ａの出力信号を受けるインバータ回路３２８９ｂを含む。

インバータ回路３２８９ａからクロック信号ＣＬＫが発生され、インバータ回路３２８９ｂから内部クロック信号ＺＣＬＫが発生される。クロック信号Ｋ０を受けるトランジスタが３個並列に設けられているのは、比較的大きな駆動力を有するインバータ回路３２８５を高速で駆動するためである。信号ＣＫＥ１はクロック信号Ｋ０の立上がり時に“Ｈ”または“Ｌ”にあればよく、高速応答性は要求されない。したがってこのＣＫＥ１を受けるトランジスタは１個のみが設けられる。信号ＣＫＥ１を受けるｎチャネルＭＯＳトランジスタ３２８２の電流供給力はＭＯＳトランジスタ３２８６ａ、３２８６ｂおよび３２８６ｃよりも十分大きくされている。遅延回路３２８８ａは、比較的駆動力の小さいインバータ回路ＩＧＡを用いて構成され、その遅延時間は比較的大きくされる。遅延時間はスイッチ回路ＳＷの接点の切換えにより適当な値に調節される。遅延回路３２８８ｂは、比較的大きな駆動力を有するインバータ回路ＩＧＢで構成され、その遅延時間はより細かく設定することができる。遅延回路３２８８ｃは、奇数段のインバータ回路ＩＧで構成され遅延回路３２８８ａまたは３２８８ｂからの遅延信号を所定時間遅延させかつその論理を反転して出力する。次に図５４（Ａ）に示す回路の動作をその動作波形図である図５４（Ｂ）を参照して説明する。

信号ＣＫＥが“Ｈ”のときには、トランジスタ３２８４がオフ状態、トランジスタ３２８２がオン状態にある。この状態においては、出力ノード３２８１には、クロック信号Ｋ０を反転した信号が現われ、インバータ回路３２８５の出力はクロック信号Ｋ０に対応した電位となる。したがって、インバータ回路３２８９ａからは、遅延回路３２８８ａ〜３２８８ｃが与える遅延時間の時間幅を有する“Ｌ”の信号が出力され、インバータ回路３２８９ａからは、時間幅が一定でありかつクロック信号Ｋ０に応答して高速で“Ｈ”に立上がる内部クロック信号ＣＬＫが発生される。

信号ＣＫＥが“Ｌ”の場合には、トランジスタ３２８２がオフ状態にあり、トランジスタ３２８４がオン状態にある。したがって、この状態においては、出力ノード３２８１は、クロック信号Ｋ０の状態にかかわらず“Ｈ”であり、応じて内部クロック信号ＣＬＫは“Ｌ”に固定される。

［内部クロック発生回路の他の詳細構成］
図５５は、クロックマスク機能を備える内部クロック発生系の他の構成を概略的に示すブロック図である。図５５において、内部クロック発生系は、内部クロックマスク信号ＣＭｄ♯と外部クロック信号ｅｘｔＫに従ってＤＲＡＭパワーダウンモードが指定されたか否かを判別するＤＲＡＭパワーダウンモード判別ブロック２１５０と、このＤＲＡＭパワーダウンモード判別ブロック２１５０からのパワーダウンモード検出信号ＺＤＰＤＥと外部クロック信号ｅｘｔＫに従ってＤＲＡＭ用内部クロック信号ＤＫおよびＤＫＴを発生するＤＲＡＭ内部クロック発生回路２１６０と、外部クロックマスク信号ＣＭｓ♯と外部クロック信号ｅｘｔＫに従ってＳＲＡＭパワーダウンモードが指定されたか否かを判別するＳＲＡＭパワーダウンモード判別ブロック２１７０と、ＳＲＡＭパワーダウンモード判別ブロック２１７０からのパワーダウンモード検出信号ＺＳＰＤＥと外部クロック信号ｅｘｔＫに従ってＳＲＡＭ用内部クロック信号ＳＫおよびＳＫＴを発生するＳＲＡＭ内部クロック発生回路２１８０を含む。

ＤＲＡＭパワーダウンモード判別ブロック２１５０は外部クロックマスク信号ＣＭｄ♯とリフレッシュモード検出信号ＲＦＳとパワーダウンモード検出信号ＤＰＤＥに従って内部クロックマスク信号ＳＲＦＰＤおよびＺＳＲＦＰＤを発生するＤＲＡＭクロックマスク信号発生回路２１５２と、外部クロック信号ｅｘｔＫと内部クロックマスク信号ＳＲＦＰＤに従って第１のタイミング信号ＣＬＫ２およびＣＬＫ２Ｆを発生する第１のタイミング信号発生回路２１５４と、クロックマスク信号ＺＳＲＦＰＤとタイミング信号ＣＬＫ２およびＣＬＫ２Ｆと外部クロックマスク信号ＣＭｄ♯とに従って内部クロックイネーブル信号ＣＫＥ０およびＺＣＫＥ０を発生する第２のタイミング信号発生回路２１５６と、内部クロックイネーブル信号ＣＫＥ０およびＺＣＫＥ０と内部タイミング信号ＣＬＫ２およびＣＬＫ２ＦとＳＲＡＭパワーダウンモード検出信号ＺＳＰＤＥに従ってＤＲＡＭパワーダウンモード検出信号ＤＰＤＥおよびＺＤＰＤＥを発生するＤＲＡＭパワーダウン信号発生回路２１５８を含む。

ＤＲＡＭクロックマスク信号発生回路２１５２は、パワーダウンモード検出信号ＤＰＤＥおよびリフレッシュモード検出信号ＲＦＳが非活性状態のとき、外部クロックマスク信号ＣＭｄ♯に従って内部クロックマスク信号ＳＲＦＰＤおよびＺＳＲＦＰＤを発生する。第１のタイミング信号発生回路２１５４は、このクロックマスク信号ＳＲＦＰＤがクロックマスクを示していないとき、外部クロック信号ｅｘｔＫに従って所定の時間幅を有するタイミング信号ＣＬＫ２およびＣＬＫ２Ｆを発生する。第２のタイミング信号発生回路２１５６は、このタイミング信号ＣＬＫ２に従って信号ＣＭｄ♯およびＺＳＲＦＰＤをラッチし保持し、内部クロックイネーブル信号ＣＫＥ０およびＺＣＫＥ０を発生する。ＤＲＡＭパワーダウン信号発生回路２１５８は、クロック信号ＺＣＬＫ２に従ってクロックイネーブル信号ＣＫＥ０およびＺＣＫＥ０をラッチしてパワーダウンモード検出信号ＺＤＰＤＥおよびＤＰＤＥを発生する。

ＳＲＡＭパワーダウンモード判別ブロック２１７０は、タイミング信号ＣＬＫ２とリフレッシュモード検出信号ＺＲＦＳＦと外部クロックマスク信号ＣＭｓ♯に従って内部クロックマスク信号ＣＭＳＦおよびＺＣＭＳＦを発生するＳＲＡＭクロックマスク信号発生回路２１７２と、ＳＲＡＭ内部クロックマスク信号ＣＭＳＦおよびＺＣＭＳＦをタイミング信号ＣＬＫ２に従ってラッチしてＳＲＡＭパワーダウンモード検出信号ＺＳＰＤＥおよびＳＰＤＥを発生するＳＲＡＭパワーダウン信号発生回路２１７４を含む。

リフレッシュモード検出信号ＲＦＳおよびＺＲＦＳＦは、制御回路に含まれるリフレッシュコマンドデコーダから発生されるリフレッシュモード検出信号であり、リフレッシュモード検出信号ＺＲＦＳＦに従ってリフレッシュモード検出信号ＲＦＳが発生される。タイミング的には異なりかつ両者の論理は異なるが、信号ＲＦＳおよびＺＲＦＳＦはほぼ同じタイミングで発生されるものと仮定する。

図５５に示す構成においても、外部クロック信号ｅｘｔＫから生成されたタイミング信号ＣＬＫ２およびＣＬＫ２Ｆに従って前のサイクルのパワーダウンモード検出信号を生成し、このパワーダウンモード検出信号と外部クロック信号との論理をとって内部クロック信号を発生することにより、確実に内部クロック信号に対し正確なマスクをかけることができる。またこのタイミング信号ＣＬＫ２は外部クロック信号ｅｘｔＫのパルス幅の影響を受けず一定のパルス幅を有しているため、正確なタイミングでパワーダウンモード検出信号を発生することができる。

図５６は、図５５に示すＤＲＡＭ内部クロック発生回路の具体的構成を示す図である。図５６において、ＤＲＡＭ内部クロック発生回路２１６０は、外部クロック信号ｅｘｔＫとパワーダウンモード検出信号ＺＤＰＤＥを受けるＮＡＮＤ回路３３００と、ＮＡＮＤ回路３３００の出力を受けるインバータ回路３３０２と、インバータ回路３３０２の入力ノードと接地電位ノードとの間に設けられ、インバータ回路３３０２の出力をゲートに受けるｎチャネルＭＯＳトランジスタ３３０４と、フリップフロップを構成するＮＡＮＤ回路３３０６および３３０８を含む。ＭＯＳトランジスタ３３０４は、インバータ回路３３０２の出力信号ＤＫＦが“Ｈ”のときに導通し、インバータ回路３３０２の入力ノードを接地電位レベルへと放電する。ＮＡＮＤ回路３３０６は、クロックサンプリング禁止信号ＫＤＩＳとパワーダウンモード検出信号ＺＤＰＤＥとＮＡＮＤ回路３３０８の出力信号とを受ける。ＮＡＮＤ回路３３０８は、インバータ回路３３０２の出力信号とＮＡＮＤ回路３３０６の出力信号とを受ける。ＮＡＮＤ回路３３０６の出力信号が“Ｈ”となると内部クロック信号の発生が禁止される。

ＤＲＡＭ内部クロック発生回路２１６０はさらに、ＮＡＮＤ回路３３０６の出力信号を受けるインバータ回路３３１０と、外部クロック信号ｅｘｔＫとインバータ回路３３１０の出力信号とを受けるＮＡＮＤ回路３３１２と、ＮＡＮＤ回路３３１２の出力信号を受けてクロック信号ＤＫＴを発生するインバータ回路３３１４と、接地電位ノードとインバータ回路３３１４の入力ノードとの間に設けられ、そのゲートにインバータ回路３３１４の出力信号ＤＫＴを受けるｎチャネルＭＯＳトランジスタ３３１６を含む。ＭＯＳトランジスタ３３１６は、クロック信号ＤＫＴが“Ｈ”のときに導通し、インバータ回路３３１４の入力ノードを接地電位レベルへ放電する。このＭＯＳトランジスタ３３１６は、クロック信号ＤＫＴを高速で立上げかつその“Ｈ”レベルを安定に維持する機能を備える。インバータ回路３３１０の出力信号が“Ｌ”のときには、クロック信号ＤＫＴは外部クロック信号ｅｘｔＫの状態にかかわらず“Ｌ”に固定される。インバータ回路３３１０の出力信号が“Ｈ”のときには、外部クロック信号ｅｘｔＫに従ってクロック信号ＤＫＴが“Ｈ”に立上がる。

ＤＲＡＭ内部クロック発生回路２１６０はさらに、ノード３３２９上の信号を反転して内部クロック信号ＤＫを発生するインバータ回路３３１８と、内部クロック信号ＤＫを所定時間遅延させる遅延回路３３２０と、遅延回路３３２０の出力信号と内部クロック信号ＤＫを受けるＮＡＮＤ回路３３２２と、ＮＡＮＤ回路３３２２の出力信号を受けるインバータ回路３３２４と、インバータ回路３３２４の出力信号と内部クロック信号ＤＫを受けるＮＡＮＤ回路３３２８と、電源電位ノードとノード３３２９との間に設けられ、ＮＡＮＤ回路３３２８の出力信号をゲートに受けるｐチャネルＭＯＳトランジスタ３３３０と、電源電位ノードとノード３３２９との間に設けられ、そのゲートに内部クロック信号ＤＫを受けるｐチャネルＭＯＳトランジスタ３３２６を含む。遅延回路３３２０は、ＮＡＮＤ回路およびインバータ回路を含み、そこに含まれるスイッチを切換えることにより遅延時間を適当な値に設定することができる。ＭＯＳトランジスタ３３２６は、内部クロック信号ＤＫが“Ｌ”のときにノード３３２９を電源電位レベルへ充電する。ＭＯＳトランジスタ３３２６の電流供給力は大きくされている。ＭＯＳトランジスタ３３３０は、内部クロック信号ＤＫが“Ｈ”のときにノード３３２９を電源電位レベルに保持する。このＭＯＳトランジスタ３３３０は、単にノード３３２９の電位を保持する機能を有するだけであり、電流供給力が小さくされている。

ＤＲＡＭ内部クロック発生回路２１６０はさらに、ノード３３２９と電源電位ノードとの間に直列に設けられ、それぞれのゲートにクロック信号ＤＫＴおよびＤＫを受けるｐチャネルＭＯＳトランジスタ３３２５および３３２７と、ノード３３２９と接地電位ノードとの間に設けられ、そのゲートに内部クロック信号ＤＫＴを受けるｐチャネルＭＯＳトランジスタ３３２３と、ノード３３２９と接地電位ノードとの間に直列に設けられ、そのゲートに内部クロック信号ＤＫを受けるｎチャネルＭＯＳトランジスタ３３２１ａおよび３３２１ｂを含む。このＭＯＳトランジスタ３３２１ａ、３３２１ｂ、３３２３、３３２５および３３２７は２入力ＮＯＲ回路を構成している。ノード３３２９と接地電位ノードとの間にｎチャネルＭＯＳトランジスタ３３２１ａおよび３３２１ｂが直列に設けられているのは、大きな電流駆動力を有するトランジスタ３３２３が導通となった後、このノード３３２９の電位を接地電位レベルとする機能のみが要求されるため、その電流供給力は小さくされており、また信号ＤＫＴおよびＤＴが“Ｌ”のときと信号ＤＫが“Ｈ”のときのノード３３２９に対する容量のバランス（充放電電流のバランス）を与えるためである。

また内部クロック信号ＤＫを受けるインバータ回路３３０１の出力信号とノード３３２９上の信号の一方がスイッチ回路を介してＮＡＮＤ回路３３０６へ与えられるのは、このＮＡＮＤ回路３３０６に対するクロックサンプリング禁止信号ＫＤＩＳの遅延時間を最適値に設定するためである。

図５５に示すＤＲＡＭ内部クロック発生回路の構成および動作は図４２に示す内部クロック発生回路２１１８のものと本質的に同じである。したがってその詳細説明は省略し、簡単にその動作のみを説明する。信号ＺＤＰＤＥが“Ｈ”のとき外部クロック信号ｅｘｔＫが“Ｈ”に立上がるとフリップフロップ（ＮＡＮＤ回路３３０６および３３０８で構成される）がセットされてインバータ回路３３１０の出力信号が“Ｈ”となり、まず内部クロック信号ＤＫＴが“Ｈ”に立上がる。これにより、ノード３３２９がＭＯＳトランジスタ３３２３を介して高速で放電され、インバータ回路３３１８により内部クロック信号ＤＫが“Ｈ”に立上がる。ノード３３２９の電位が接地電位レベルへ放電されると、信号ＫＤＩＳが“Ｌ”となり、インバータ回路３３１０の出力信号が“Ｌ”となり、クロック信号ＤＫＴが“Ｌ”に立下がる。この状態では、ノード３３２９はＭＯＳトランジスタ３３２１ａおよび３３２１ｂにより接地電位レベルに保持される。

所定時間が経過すると、インバータ回路３３２４からの出力信号ＤＫＲＳＴが“Ｈ”に立上がり、ＮＡＮＤ回路３３２８を介してＭＯＳトランジスタ３３３０が導通し、ノード３３２９は、トランジスタ３３３０の電流供給力はトランジスタ３３２１ａおよび３３２１ｂの電流供給量も十分大きくされているため、高速でその電位が立上がる。これにより、インバータ回路３３１８から出力される内部クロック信号ＤＫが“Ｌ”に立下がり、ＭＯＳトランジスタ３３２１ａおよび３３２１ｂはともにオフ状態となり、ノード３３２９はまたトランジスタ３３２５および３３２７を介して充電される。パワーダウンモード検出信号ＺＤＰＤＥが“Ｌ”のときには、インバータ回路３３１０の出力信号が“Ｌ”に設定されるため、内部クロック信号ＤＫおよびＤＫＴは“Ｌ”を維持する。すなわち内部クロック信号に対しマスクがかけられた状態となる。この図５６に示すＤＲＡＭ内部クロック発生回路２１６０においては、外部クロック信号ｅｘｔＫの立上がりに応答して高速で一定のパルス幅を有する内部クロック信号ＤＫを発生することができる。

図５７は、図５６に示すＤＲＡＭクロックマスク信号発生回路の具体的構成を示す図である。図５７を参照して、ＤＲＡＭクロックマスク信号発生回路２１５２は、外部クロックマスク信号ＣＭｄ♯とリフレッシュモード検出信号ＲＦＳを受けるＮＡＮＤ回路３３５０と、ＮＡＮＤ回路３３５０の出力信号を受けるインバータ回路３３５２と、リフレッシュモード検出信号ＲＦＳとパワーダウンモード検出信号ＤＰＤＥを受けるＮＡＮＤ回路３３５４と、インバータ回路３３５２の出力信号とＮＡＮＤ回路３３５４の出力信号とを受けるＮＯＲ回路３３５６と、ＮＯＲ回路３３５６の出力信号を受けるインバータ回路３３５８を含む。ＮＯＲ回路３３５６からクロックマスク信号ＳＲＦＰＤが発生され、インバータ回路３３５８から相補クロックマスク信号ＺＳＲＦＰＤが発生される。次に動作について図５８を参照して簡単に説明する。

リフレッシュモード検出信号ＲＦＳが“Ｌ”のとき、ＮＡＮＤ回路３３５４の出力が“Ｈ”であり、ＮＯＲ回路３３５６から出力される信号ＳＲＦＰＤは“Ｌ”となる。したがって、リフレッシュモード動作が実行されていない場合には、信号ＳＲＦＰＤはクロックマスク信号ＣＭｄ♯の状態にかかわらず“Ｌ”に固定される。このときまた信号ＣＫＥ２も“Ｌ”である。リフレッシュモード検出信号ＲＦＳが“Ｈ”のときには、ＮＡＮＤ回路３３５０および３３５４がインバータ回路として機能する。したがって外部クロックマスク信号ＣＭｄ♯が“Ｈ”のときにはＮＡＮＤ回路３３５０の出力信号が“Ｌ”となり、インバータ回路３３５２からの信号ＣＫＥ２が“Ｈ”とされ、信号ＳＲＦＰＤは“Ｌ”にある。

信号ＣＭｄ♯が“Ｌ”に立下げられると、信号ＣＫＥ２が“Ｌ”とされる。外部クロックマスク信号ＣＭｄ♯に従って内部パワーダウンモード禁止信号ＤＰＤＥが“Ｈ”に立上がるとＮＯＲ回路３３５６からの出力信号ＳＲＦＰＤが“Ｈ”に立上がる。この状態において、クロックマスク信号ＣＭｄ♯が“Ｈ”に立上げられると、信号ＣＫＥ２が“Ｈ”となり、信号ＳＲＦＰＤが“Ｌ”となる。

すなわち、信号ＳＲＦＰＤは、リフレッシュモード動作時において外部からクロックマスク信号ＣＭｄ♯が与えられたときのみ発生される。

図５９は、図５５に示す第１のタイミング信号発生回路の構成を示す図である。図５９に示す第１のタイミング信号発生回路２１５４の構成は、図５６に示すＤＲＡＭ内部クロック発生回路２１６０の構成と同じである。図５９に示す第１のタイミング信号発生回路においては、信号ＺＤＰＤＥに代えて信号ＺＳＲＦＰＤが与えられており、また発生される信号がＣＫＥ２およびＣＫＥ２Ｆである点がこの図５９に示す構成は図５６に示す構成と異なっている。したがってその構成および動作の詳細説明は省略する。

この図５９に示す第１のタイミング信号発生回路においては、信号ＺＳＲＦＰＤが“Ｌ”のときには、内部クロック信号ＣＬＫ２およびＣＬＫ２Ｆは発生されない。信号ＺＳＲＦＰＤが“Ｈ”のときのみ内部クロック信号ＣＬＫ２およびＣＬＫ２Ｆが外部クロック信号ｅｘｔＫに従って発生される。クロック信号ＣＬＫ２はそのパルス幅が一定であり、クロック信号ＣＬＫ２Ｆは、そのパルス幅が内部クロック信号ｅｘｔＫにより決定される。すなわちクロック信号ＣＬＫ２およびＣＬＫ２Ｆはリフレッシュモード時においてクロックマスク信号ＣＭｄ♯が与えられたときには発生が禁止される。

図６０は、図５５に示す第２のタイミング信号発生回路の具体的構成を示す図である。図６０を参照して、第２のタイミング信号発生回路２１５６は、外部クロックマスク信号ＣＭｄ♯と信号ＺＳＲＦＰＤを受けるＮＡＮＤ回路３４００と、ＮＡＮＤ回路３４００の出力信号を受けるインバータ回路３４０２と、クロック信号ＣＬＫ２およびＺＣＬＫ２に従ってインバータ回路３４０２の出力を通過させる双方向トランスミッションゲート３４０４と、トランスミッションゲート３４０４が通過させた信号をラッチするためのインバータ回路３４０６ａおよび３４０６ｂを含む。インバータ回路３４０２の入力ノードと電源電位ノードとの間には、インバータ回路３４０２の出力信号が“Ｌ”のときに導通するｐチャネルＭＯＳトランジスタ３４０１が設けられる。トランスミッションゲート３４０４は、クロック信号ＣＬＫ２が“Ｈ”のときに導通状態となる。したがって、双方向トランスミッションゲート３４０４とインバータ回路３４０６ａおよび３４０６ｂとは、クロック信号ＣＬＫ２が“Ｈ”のときに信号を取込んでラッチし、クロック信号ＣＬＫ２が“Ｌ”の間そのラッチ状態を維持するラッチ回路を構成する。

第２のタイミング信号発生回路２１５６はさらに、インバータ回路３４０６ａの出力を受けるインバータ回路３４０７と、インバータ回路３４０６ａの出力信号とクロック信号ＣＬＫ２と信号ＺＳＲＦＰＤを受けるＮＡＮＤ回路３４０８ａと、ＮＡＮＤ回路３４０８ａの出力信号を受けるインバータ回路３４０９ａと、クロック信号ＣＬＫ２と信号ＺＳＲＦＰＤとインバータ回路３４０７の出力信号を受けるＮＡＮＤ回路３４０８ｂと、ＮＡＮＤ回路３４０８ｂの出力信号を受けるインバータ回路３４０９ｂを含む。インバータ回路３４０９ａから信号ＺＣＫＥ０が発生され、インバータ回路３４０９ｂから信号ＣＫＥ０が発生される。

信号ＺＳＲＦＰＤが“Ｈ”にあり、セルフリフレッシュモードが指定されていないときには、クロック信号ＣＬＫ２が外部クロック信号ｅｘｔＫに従って発生される。したがって、クロック信号ＣＬＫ２の立上がりに応答して、双方向トランスミッションゲート３４０４が導通し、インバータ回路３４０６ａおよび３４０６ｂによりトランスミッションゲート３４０４から与えられた信号がラッチされる。信号ＣＭｄ♯が“Ｈ”の場合には、インバータ回路３４０２の出力信号が“Ｈ”にある。したがって、インバータ回路３４０６ａの出力信号が“Ｌ”となり、信号ＺＣＫＥ０が“Ｌ”となる。信号ＺＣＫＥ０の状態は、クロック信号ＣＫＥ２の状態にかかわらず保持される。一方、インバータ回路３４０７の出力信号は“Ｈ”となり、クロック信号ＣＬＫ２が“Ｈ”に立上がると、ＮＡＮＤ回路３４０８ｂの出力信号が“Ｌ”となり、信号ＣＫＥ０が“Ｈ”となる。またクロックマスク信号ＣＭｄ♯が“Ｌ”となると、逆に、信号ＺＣＫＥ０が“Ｈ”、信号ＣＫＥ０が“Ｌ”となる。信号ＺＳＲＦＰＤが“Ｌ”の場合には、信号ＣＫＥ０およびＺＣＫＥ０がともに“Ｌ”となる。すなわち、リフレッシュモード動作時において内部クロックマスク信号をマスクする動作が必要な場合には、信号ＣＫＥ０およびＺＣＫＥ０がともに“Ｌ”とされる。この信号ＣＫＥ０およびＺＣＫＥ０の状態は、トランスミッションゲート３４０４により１クロックサイクル期間維持される（信号ＺＳＲＦＰＤが“Ｈ”のとき）。したがって、外部クロックマスク信号ＣＭｄ♯が“Ｌ”に設定された場合には、そのクロックサイクル期間中信号ＣＫＥ０およびＺＣＫＥ０は“Ｌ”および“Ｈ”となる（クロック信号ＣＬＫ２が“Ｈ”の間）。

図６１は、図５５に示すＤＲＡＭパワーダウン信号発生回路の具体的構成を示す図である。図６１において、ＤＲＡＭパワーダウン信号発生回路２１５８は、パワーダウンイネーブル信号ＺＤＰＤＥおよびＺＳＰＤＥを受けるＮＡＮＤ回路３４２０と、ＮＡＮＤ回路３４２０の出力信号とクロック信号ＣＬＫ２Ｆを受けるＮＡＮＤ回路３４２２と、ＮＡＮＤ回路３４２２の出力信号とクロック信号ＣＬＫ２を受けるＮＯＲ回路３４２４を含む。ＮＯＲ回路３４２４からクロック信号ＺＣＬＫ２が発生される。信号ＺＳＲＦＰＤが“Ｈ”のとき、すなわち通常動作モード時においては、クロック信号ＣＬＫ２およびＣＬＫ２Ｆが外部クロック信号ｅｘｔＫに従って発生される。このとき信号ＺＤＰＤＥおよびＺＳＰＤＥの少なくとも一方が“Ｌ”のときには、ＮＡＮＤ回路３４２０の出力信号が“Ｈ”となり、ＡＮＤ回路３４２２がクロック信号ＣＬＫ２Ｆを通過させる。ＮＯＲ回路３４２４の出力信号ＺＣＬＫ２はＡＮＤ回路３４２２の出力信号とクロック信号ＣＬＫ２がともに“Ｌ”のときに“Ｈ”となる。信号ＺＤＰＤＥおよびＺＳＰＤＥがともに“Ｈ”のときには、ＮＡＮＤ回路３４２０の出力信号が“Ｌ”となり、ＡＮＤ回路３４２２の出力信号が“Ｌ”となる。この場合には、ＮＯＲ回路３４２４はインバータとして機能し、クロック信号ＣＬＫ２を反転する。したがって、パワーダウンモード動作時においては、このクロック信号ＺＣＬＫ２の信号幅が異なる。

信号ＺＳＲＦＰＤが“Ｌ”の場合には、クロック信号ＣＬＫ２ＦおよびＣＬＫ２はともに“Ｌ”にあり、信号ＺＣＬＫ２は“Ｈ”となる。

ＤＲＡＭパワーダウン信号発生回路２１５８はさらに、それぞれの一方入力に電源電位Ｖｄｄを受け他方入力に信号ＺＣＫＥ０およびＣＫＥ０をそれぞれ受けるＮＡＮＤ回路３４２６および３４２８と、ＮＡＮＤ回路３４２６および３４２８の出力信号に従ってセット／リセットされるフリップフロップ３４３０と、フリップフロップ３４３０の出力Ｑおよび／Ｑをクロック信号ＺＣＬＫ２が“Ｈ”のときに反転して通過させるＮＡＮＤ回路３４３２および３４３３と、ＮＡＮＤ回路３４３２および３４３３の出力信号に応答してセット／リセットされるフリップフロップ３４３４と、フリップフロップ３４３４の出力信号Ｑおよび／Ｑを反転するインバータ回路３４３６ａおよび３４３６ｂを含む。インバータ回路３４３６ａから信号ＺＤＰＤＥが出力され、インバータ回路３４３６ｂから信号ＤＰＤＥが発生される。

信号ＣＫＥ０およびＺＣＫＥ０は図６０に示すように、クロック信号ＣＬＫ２が“Ｌ”のときに“Ｌ”に設定される。ＮＡＮＤ回路３４２６および３４２８はインバータ回路として機能しており、フリップフロップ３４３０へは“Ｈ”の信号をこのとき伝達する。この状態において、フリップフロップ３４３０の出力信号の状態は変化しない。このとき、信号ＺＣＬＫ２が“Ｈ”となっており、ＮＡＮＤ回路３４３２および３４３３がインバータ回路として機能し、このフリップフロップ３４３０の出力信号Ｑおよび／Ｑに従ってフリップフロップ３４３４の出力信号Ｑおよび／Ｑの状態が決定される。

信号ＣＬＫ２が“Ｈ”に立上がると、信号ＺＣＫＥ０およびＣＫＥ０の状態が信号ＣＭｄ♯およびＺＳＲＦＰＤの状態に従って決定されてフリップフロップ３４３０へ伝達される。このとき信号ＺＣＬＫ２が“Ｌ”にあり、フリップフロップ３４３４へはこのフリップフロップ３４３０の信号は伝達されない。

信号ＺＳＲＦＰＤが“Ｈ”のときに、クロックマスク信号ＣＭｄ♯が“Ｈ”にあれば、クロック信号ＣＬＫ２の立上がりに応答して、信号ＣＫＥ０が“Ｈ”、信号ＺＣＫＥ０が“Ｌ”となる。フリップフロップ３４３０のＱ出力および／Ｑ出力がそれぞれ“Ｌ”および“Ｈ”となる。クロック信号ＣＬＫ２が“Ｌ”に立下がり、クロック信号ＺＣＬＫ２が“Ｈ”に立上がると、フリップフロップ３４３４のＱ出力および／Ｑ出力が“Ｌ”および“Ｈ”に設定される。この状態では信号ＤＰＤＥが“Ｌ”、および信号ＺＤＰＤＥが“Ｈ”となる。

外部クロックマスク信号ＣＭｄ♯が“Ｌ”に立下げられると、クロック信号ＣＬＫ２の立上がりに応答して信号ＺＣＫＥ０およびＣＫＥ０が“Ｈ”、および“Ｌ”となる。次いで信号ＺＣＬＫ２が“Ｈ”に立上がると、フリップフロップ３４３４のＱ出力および／Ｑ出力がそれぞれ“Ｈ”および“Ｌ”となり、信号ＤＰＤＥおよびＺＤＰＤＥが“Ｈ”および“Ｌ”となる。この信号ＺＤＰＤＥが“Ｌ”となると、次のクロックサイクルからは、クロック信号ＣＬＫ２Ｆに従って信号ＺＣＬＫ２が発生される。この結果、信号ＤＰＤＥはＤＲＡＭ内部クロック発生回路２１６０へ与えられており、次のクロックサイクルにおける内部クロック信号ＤＫの発生を禁止する。

セルフリフレッシュモード時において信号ＺＳＲＦＰＤが“Ｌ”に設定されたとき、信号ＣＫＥ０およびＺＣＫＥ０は“Ｌ”に設定される。この状態においては、フリップフロップ３４３０の信号ラッチ状態は変化せず、内部クロック信号ＣＬＫ２、ＣＬＫ２ＦおよびＺＣＬＫ２の発生が禁止されるだけである。したがって、クロック信号ＺＣＬＫ２は“Ｈ”を維持し、信号ＤＰＤＥおよびＺＤＰＤＥは先の状態を維持する。信号ＺＳＲＦＰＤが“Ｌ”になるが、セルフリフレッシュモード時において外部クロックマスク信号ＣＭｄ♯が“Ｌ”に設定された後、信号ＤＰＤＥが“Ｈ”に立上がった後である（図５８参照）。したがって、リフレッシュモード指示時において、外部クロックマスク信号ＣＭｄ♯が活性状態とされた場合に、確実に内部クロック信号ＤＫの発生を防止することができる。したがって、この構成においては、リフレッシュモード指示時において、外部からクロックマスク信号を与えることにより、内部クロック信号の発生を禁止することができる。

図６２は、図５５に示すＳＲＡＭクロックマスク発生回路およびＳＲＡＭパワーダウン信号発生回路の具体的構成を示す図である。図６２において、ＳＲＡＭクロックマスク信号発生回路２１７２は、その一方入力に電源電位Ｖｄｄを受け、その他方入力に外部クロックマスク信号ＣＭｓ♯を受けるＮＡＮＤ回路３４５０と、ＮＡＮＤ回路３４５０の出力信号を受けるインバータ回路３４５２と、クロック信号ＣＬＫ２およびＺＣＬＫ２に従ってインバータ回路３４５２の出力を通過させる双方向トランスミッションゲート３４５４と、リフレッシュモード検出信号ＺＲＦＳＦとトランスミッションゲート３４５４が伝達した信号を受けるＮＡＮＤ回路３４５８を含む。インバータ回路３４５２の入力ノードと電源電位ノードとの間には、インバータ回路３４５２の出力信号が“Ｌ”のときに導通するｐチャネルＭＯＳトランジスタ３４５１が設けられる。双方向トランスミッションゲート３４５４は、クロック信号ＣＬＫ２が“Ｌ”のとき導通状態となる。ＮＡＮＤ回路３４５８の出力信号はまたインバータ回路３４５６を介してその一方入力へフィードバックされる。ＮＡＮＤ回路３４５８およびインバータ回路３４５６はラッチ回路を構成する。

ＳＲＡＭクロックマスク信号発生回路２１７２はさらに、ＮＡＮＤ回路３４５８の出力信号を受けるインバータ回路３４６０と、ＮＡＮＤ回路３４５８の出力信号とクロック信号ＣＬＫ２を受けるＮＡＮＤ回路３４６２と、クロック信号ＣＬＫ２とインバータ回路３４６０の出力信号とを受けるＮＡＮＤ回路３４６４を含む。ＮＡＮＤ回路３４６２および３４６４は、クロック信号ＣＬＫ２が“Ｈ”となるとインバータ回路として機能する。

双方向トランスミッションゲート３４５４は、クロック信号ＣＬＫ２が“Ｌ”となると非導通状態となる。すなわち、この外部クロック信号ｅｘｔＫの立上がり時における外部クロックマスク信号ＣＭｓ♯の状態がＮＡＮＤ回路３４５８およびインバータ回路３４５６によるラッチ回路によりラッチされる。信号ＺＲＦＳＦが“Ｈ”にあるとき、外部クロック信号ｅｘｔＫの立上がりにおいて、外部クロックマスク信号ＣＭｓ♯が“Ｌ”に設定された場合、ＮＡＮＤ回路３４５８の出力信号が“Ｈ”となり信号ＺＣＭＳＦが“Ｌ”、信号ＣＭＳＦが“Ｈ”となる（クロック信号ＣＬＫ２の立上がりに応答して）。クロック信号ＣＬＫ２が“Ｌ”のときには、信号ＺＣＭＳＦおよびＣＭＳＦがともに“Ｈ”にある。リフレッシュモード時においては、信号ＺＲＦＳＦが“Ｌ”に設定される。この状態において、外部クロックマスク信号ＣＭｓ♯が“Ｌ”に設定された状態と同様になり、クロックマスク信号ＣＭＳＦが“Ｈ”、信号ＺＣＭＳＦが“Ｌ”となる。

したがって、リフレッシュモード検出信号ＺＲＦＳＦが発生された場合には、外部クロックマスク信号ＣＭｓ♯が活性状態とされたときと同様内部クロック信号に対するマスクがかけられる状態となる。

ＳＲＡＭパワーダウン信号発生回路２１７４は、信号ＺＣＭＳＦおよびＣＭＳＦを受けるフリップフロップ３４７０と、クロック信号ＺＣＬＫ２が“Ｈ”のときにフリップフロップ３４７０の出力Ｑおよび／Ｑを反転して通過させるＮＡＮＤ回路３４７２ａおよび３４７２ｂと、ＮＡＮＤ回路３４７２ａおよび３４７２ｂの出力信号に応答してセット／リセットされるフリップフロップ３４７４と、フリップフロップ３４７４の出力Ｑおよび／Ｑを受けるインバータ回路３４７６ａおよび３４７６ｂを含む。インバータ回路３４７６ａから信号ＺＳＰＤＥが発生され、インバータ回路３４７６ｂから信号ＳＰＤＥが発生される。

信号ＺＣＭＳＦが“Ｌ”のときには、信号ＺＳＰＤＥが“Ｌ”となり、信号ＣＭＳＦが“Ｌ”のときには信号ＳＰＤＥが“Ｌ”となる。すなわち、信号ＺＣＭＳＦおよびＣＭＳＦはクロック信号ＺＣＬＫ２の立上がりに従って伝達されて信号ＺＳＰＤＥおよびＳＰＤＥとなる。

クロック信号ＣＬＫ２は外部クロック信号ｅｘｔＫの立上がりに応答して発生される。これにより、まずフリップフロップ３４７０により、外部クロックマスク信号ＣＭｓ♯の状態がラッチされる。クロック信号ＣＬＫ２が立下がり、クロック信号ＺＣＬＫ２が立上がると、信号ＺＳＰＤＥおよびＳＰＤＥが信号ＺＣＭＳＦおよびＣＭＳＦの状態に従って変化する。このフリップフロップ３４７０および３４７４がそれぞれクロック信号ＣＬＫ２およびＺＣＬＫ２の１クロックサイクル期間この状態を保持する。したがって、クロックマスク信号ＣＭｓ♯が活性状態とされたとき、そのクロックサイクルにおける内部クロック信号の立下がりに応答して信号ＳＰＤＥが“Ｈ”となり、信号ＺＳＰＤＥが“Ｌ”となる。したがって次のクロックサイクルにおける外部クロック信号ｅｘｔＫの立上がりにおいては、内部クロック信号の発生は禁止される（信号ＳＰＤＥが“Ｈ”となっているため）。

上述のように、クロック信号ＣＬＫ２およびＺＣＬＫ２により外部クロックマスク信号ＣＭｓ♯の状態を伝達し、かつクロック信号ＣＬＫ２およびＺＣＬＫ２のパルス幅を外部クロック信号ｅｘｔＫのそれと無関係に一定の大きさとすることにより、確実に所定のタイミングで信号ＳＰＤＥおよびＺＳＰＤＥを発生することができ、また内部クロック信号にマスクをかけることができる。

図６３は、図５５に示すＳＲＡＭ内部クロック発生回路の具体的構成を示す図である。この図６３に示すＳＲＡＭ内部クロック発生回路２１８０の構成は、図５６に示すＤＲＡＭ内部クロック発生回路の構成と同様である。図５６に示す構成と図６３に示す構成において異なっているのは、参照符号とパワーダウンモード検出信号の名称とクロック信号の名称である。図６３に示す構成においては、パワーダウンモード検出信号ＺＳＰＤＥと外部クロック信号ｅｘｔＫに従って内部クロック信号ＳＫおよびＳＫＴが発生される。この図６３に示す構成は図５６に示す回路と同じであり、その構成および動作についての説明は省略する。図６３に示す構成においては、パワーダウンモード検出信号ＺＳＰＤＥが“Ｌ”のときには、内部クロック信号ＳＫの発生が停止され、信号ＺＳＰＤＥが“Ｈ”のときには、外部クロック信号ｅｘｔＫに従ってパルス幅一定の内部クロック信号ＳＫが発生される。

［外部信号サンプリングパルス発生回路］
図５および図６に示す構成においては、アドレスバッファ、ＷＥバッファなどの入力バッファは、内部クロック信号ＳＫまたはＤＫに従ってライト信号を取込んでいるように示される。チップセレクト信号ＣＳは、制御信号発生回路へ与えられており、そのイネーブル／デスエーブルが決定されている。しかしながら、この場合、信号ＣＳに従って外部制御信号サンプリングパルスを発生することにより、入力バッファにおける不必要なサンプリング動作を禁止することができ、消費電力を低減することができる。以下この構成について説明する。

図６４（Ａ）は、サンプリングパルス発生部の構成を概略的に示す図である。図６４（Ａ）において、サンプリングパルス発生部はＣＳバッファ（図示せず）からの内部チップセレクト信号ＣＳを内部クロック信号ＳＫおよびＺＳＫに従って通過させるトランスミッションゲート３５５０と、トランスミッションゲート３５５０の出力に応答して導通するｎチャネルＭＯＳトランジスタ３５５８と、内部クロック信号ＳＫを反転しかつ所定時間遅延させる遅延インバータ回路３５６０と、遅延インバータ回路３５６０からの出力信号ＺＳＫＤに応答して導通するｎチャネルＭＯＳトランジスタ３５６４と、内部クロック信号ＳＫに応答して導通するｎチャネルＭＯＳトランジスタ３５６２と、トランジスタ３５５８のゲート電位をラッチするためのインバータ回路３５５４および３５５６を含む。トランジスタ３５５８、３５６４および３５６８はノード３５５１と接地電位ノードとの間に直列に接続される。トランスミッションゲート３５５０は、内部クロック信号ＳＫをゲートに受けるｎチャネルＭＯＳトランジスタ３５５０ａと、反転内部クロック信号ＺＳＫをゲートに受けるｎチャネルＭＯＳトランジスタ３５５０ｂを含む。インバータ回路３５５６はその入力がトランジスタ３５５８のゲートに接続される。インバータ回路３５５４は、内部クロック信号ＳＫに応答して動作可能状態となり、インバータ回路３５５６の出力信号を反転してトランジスタ３５５８のゲートへ伝達する。インバータ回路３５５４は、内部クロック信号ＳＫが“Ｌ”のときには、出力ハイインピーダンス状態となる。トランジスタ３５６２がノード３５５１に接続されているのは、この内部クロック信号ＳＫの立上がりに応答して、ノード３５５１を高速で放電するためである。

サンプリングパルス発生系は、さらに、ノード３５５１上の信号ＺＳＬＣを受けるインバータ回路３５６６と、インバータ回路３５６６の出力を所定時間遅延させる遅延回路３５７０と、インバータ回路３５６６の出力信号と遅延回路３５７０の出力信号とを受けるＮＡＮＤ回路３５７２と、電源電位ノードとノード３５５１との間に設けられかつゲートにＮＡＮＤ回路３５７２の出力信号を受けるｐチャネルＭＯＳトランジスタ３５７４と、インバータ回路３５６６の出力信号ＳＬＣをノード３５５１へ反転して伝達するためのインバータ回路３５６８を含む。インバータ回路３５６６の駆動力は十分大きくされており、インバータ回路３５６８の駆動力は十分小さくされている。信号ＳＬＣを“Ｈ”に維持する機能のみをこのインバータ回路３５６８は備える。トランジスタ３５６２、３５６４および３５５８のその電流駆動力は比較的大きくされ、またｐチャネルＭＯＳトランジスタ３５７４もその電流駆動力は比較的大きくされる。次いでこの図６４（Ａ）に示す回路の動作をその動作波形図である図６４（Ｂ）を参照して説明する。

まずＣＳバッファからの出力信号ＣＳが“Ｈ”のときの動作について説明する。内部クロック信号ＳＫが“Ｈ”に立上がると、トランスミッションゲート３５５０は非導通状態とされ、チップセレクト信号ＣＳはトランジスタ３５５８のゲートに保持される。内部クロック信号ＳＫが“Ｈ”に立上がると、クロックドインバータ３５５４がイネーブルされ、このＭＯＳトランジスタ３５５８のゲート電位をラッチする。信号ＣＳが“Ｈ”にあるため、ＭＯＳトランジスタ３５５８がオン状態となる。また信号ＳＫが“Ｈ”に立上がることにより、ＭＯＳトランジスタ３５６２がオン状態となる。インバータ回路３５６０は、比較的大きな遅延時間を有しており、信号ＳＫが“Ｈ”に立上がったとき、まだ信号ＺＳＫＤは“Ｈ”にある。したがって、ＭＯＳトランジスタ３５６２、３５６４および３５５８がすべてオン状態となり、ノード３５５１を接地電位へと放電する。このノード３５５１上の信号ＺＳＬＣのレベルが低下すると、インバータ回路３５６６が高速でラッチ信号ＳＬＣが“Ｈ”に立上げる。所定時間が経過すると、ＮＡＮＤ回路３５７２の出力信号が“Ｌ”に立上がり、ＭＯＳトランジスタ３５７４がオン状態となり、ノード３５５１を電源電位レベルへと充電する。このトランジスタ３５７４の充電の際には、信号ＺＳＫＤが既に“Ｌ”に立下がっており、ノード３５５１の放電経路は存在しない。したがってインバータ回路３５６６により、信号ＳＬＣは“Ｌ”に駆動される。

内部クロック発生回路からのクロック信号ＳＫはＭＯＳトランジスタ３５６２のみを駆動することによりサンプリングパルス信号ＳＬＣを発生することができる。内部クロック発生回路の駆動力は比較的小さくてすみ、この内部クロック発生回路の回路規模を低減することができる。また、ＭＯＳトランジスタ３５６２、３５６４および３５５８は、ノード３５５１の電位を低下させる能力が要求されるだけである。このノード３５５１上の信号電位の増幅は駆動力の大きいインバータ回路３５６６により実行される。したがって、これらのトランジスタ３５６２、３５６０および３５５４の電流駆動力も比較的小さくてすむ。またＭＯＳトランジスタ１段により内部クロック信号ＳＫに従ってサンプリングパルス信号ＳＬＣが発生されるため、高速でサンプリングパルス信号を発生することができる。このとき同様にまたサンプリングパルス信号ＳＬＣが“Ｈ”である期間は遅延回路３５７０の要する遅延時間により決定されており、常に一定のパルス幅を有するサンプリングパルス信号を発生することができる。ここでサンプリング期間は、通常このチップセレクト信号に要求されるセットアップ時間およびホールド時間により形成される時間を示し、このサンプリング期間を短くすることにより信号を高速で変化させることができ、高速動作を実現することができる。

チップセレクト信号ＣＳが“Ｌ”の場合には、ＭＯＳトランジスタ３５５８がオフ状態であるため、ノード３５５１の放電は行なわれず、サンプリングパルス信号ＳＬＣは“Ｌ”を維持する。またサンプリングパルス信号ＳＬＣが“Ｌ”に立下がると、ＮＡＮＤ回路３５７２の出力信号が“Ｈ”となるため、ＭＯＳトランジスタ３５７４がオフ状態となり、この経路における消費電流を大幅に低減することができる。

このサンプリングパルス信号ＳＬＣは、図６４（Ａ）に示す入力バッファ３５７０ヘ与えられる。入力バッファ３５７０は、このサンプリングパルス信号ＳＬＣに従って外部信号ｅｘｔφをラッチし内部信号ｉｎｔφを発生する。したがって、このサンプリングパルス信号ＳＬＣが外部クロック信号（内部クロック信号ＳＫ）に従って常に同一のタイミングで所定期間発生されることにより、内部信号ｉｎｔφの確定タイミングが常に一定とされ、安定に内部動作を行なうことができる。サンプリングパルス信号ＳＬＣが内部クロック信号ＳＫに従って高速で発生されるため、内部動作の開始タイミングを速くすることができ、高速動作を実現することができる。

［サンプリングパルス発生回路の具体的構成］
図６５は、内部制御信号から内部制御信号を発生するためのバッファ回路の構成を概略的に示すブロック図である。図６５において、内部制御信号発生系は、図５５に示す回路から発生されるパワーダウンモード検出信号ＺＤＰＤＥおよびＺＳＰＤＥに従って外部からのチップセレクト信号ＣＳ♯を取込むＣＳバッファ回路２３００と、外部制御信号ＣＣ０♯、ＣＣ１♯、ＤＱＣおよびＷＥ♯をバッファ処理して内部制御信号ＺＣＣ０Ｆ、ＺＣＭＤＢＴＦ、ＺＣＭＤＳＡＦ、ＺＤＱＣＦ、およびＺＷＥＦを発生する入力バッファ回路２３１０を含む。ＣＳバッファ回路２３００からの信号ＣＳＦＳは、ＳＲＡＭアレイのためのチップセレクト信号を示し、信号ＣＳＦＤは、ＤＲＡＭアレイ部に対するチップセレクト信号を示す。信号ＺＣＣ０Ｆ、ＺＤＱＣＦ、およびＺＷＥＦは、それぞれ外部制御信号のバッファ処理された信号を示す。信号ＺＣＭＤＢＴＦおよびＺＣＭＤＳＡＦは、バッファトランスファモードおよびＳＲＡＭアレイアクセスを示す内部制御信号である。

内部制御信号発生系はさらに、図５５に示すＳＲＡＭ内部クロック発生回路からの内部クロック信号ＳＫおよびＳＫＴとＣＳバッファ回路２３００からの内部チップセレクト信号ＣＳＦＳに従ってラッチ信号ＳＬＣを発生するラッチ信号発生回路２３４０と、このラッチ信号発生回路２３４０からのラッチ信号ＳＬＣに従ってＣＳバッファ回路２３００および入力バッファ回路２３１０からの信号をラッチして図６に示す制御信号発生回路へ与える内部制御信号発生回路２３２０と、この内部制御信号発生回路２３２０からの内部制御信号ＺＣＭＤＢＴおよびＺＣＭＤＳＡに内部クロック信号ＳＫＴに従ってサンプリングしてラッチイネーブル信号ＳＷＬＥを発生するラッチイネーブル回路２３３０を含む。制御信号発生回路２３２０からの内部制御信号ＣＳＤ、ＣＳＳ、ＺＣＣ０、ＺＣＭＤＢＴ、ＺＣＭＤＳＡ、ＺＤＱＣおよびＺＷＥは、図６に示す制御信号発生回路へ与えられる。

図６６は、図６５に示すＣＳバッファ回路の具体的構成例を示す図である。図６６においては、ＳＲＡＭ部分に対するチップセレクト信号ＣＳＦＳを発生するための構成を示す。ＤＲＡＭ部分に対するチップセレクト信号ＣＳＦＤも同様の構成で発生される。図６６において、ＣＳバッファ回路２３００は、外部からのチップセレクト信号ＣＳ♯とたとえば図５５に示すＳＲＡＭパワーダウン信号発生回路からのパワーダウンモード検出信号ＺＳＰＤＥを受けるＮＡＮＤ回路２３０１と、ＮＡＮＤ回路２３０１の出力を反転して内部チップセレクト信号ＣＳＦＳを発生するインバータ回路２３０２を含む。インバータ回路２３０２の入力部には、インバータ回路２３０２の出力が“Ｌ”のときに導通し、インバータ回路２３０２の入力部を電源電位Ｖｄｄレベルに充電するｐチャネルＭＯＳトランジスタが設けられる。

パワーダウンモード検出信号ＺＳＰＤＥが“Ｌ”にあり、パワーダウンモードが指定されている場合には、ＮＡＮＤ回路２３０１の出力信号は“Ｈ”にあり、内部チップセレクト信号ＣＳＦＳは“Ｌ”となる。

パワーダウンモード検出信号ＺＳＰＤＥが“Ｈ”のときには、チップセレクト信号ＣＳ♯が“Ｌ”となると、内部チップセレクト信号ＣＳＦＳが“Ｌ”となる。

ＤＲＡＭのためのチップセレクト信号ＣＳＦＤを発生する回路では、図６６に示す構成において、パワーダウンモード検出信号ＺＳＰＤＥに代えてパワーダウンモード検出信号ＺＤＰＤＥが与えられる。

図６０に示す入力バッファ回路において、内部信号ＺＣＣ０Ｆ、ＺＤＱＣＦ、およびＺＷＥＦを発生するためのバッファ回路としては、図６６に示す構成と同じ構成が利用される。チップセレクト信号ＣＳ♯に代えて、それぞれ対応の外部制御信号が与えられる。

図６７は、図６５に示す入力バッファ回路の構成を示す図である。図６７において、入力バッファ回路２３１０は、外部制御信号ＣＣ０♯、ＣＣ１♯、ＤＱＣ♯、およびＷＥ♯と内部パワーダウンモード検出信号ＺＳＰＤＥに従って内部制御信号ＺＣＣ０Ｆ、ＺＣＣ１Ｆ、ＺＤＱＣＦ、およびＺＷＥＦを発生するバッファ回路２３１１と、バッファ回路２３１１からの信号ＺＣＣ０Ｆを受けるインバータ回路２３１２と、バッファ回路２３１１からの信号ＺＣＣ１ＦおよびＺＤＱＣＦを受けるＮＯＲ回路２３１４と、インバータ回路２３１２の出力信号とＣＳバッファ回路２３００からの内部チップセレクト信号ＣＳＦＳとバッファ回路２３１１からの内部信号ＺＣＣ１Ｆを受けるＮＡＮＤ回路２３１６と、信号ＺＣＣ０ＦおよびＣＳＦＳおよびＮＯＲ回路２３１４の出力信号を受けるＮＡＮＤ回路２３１８を含む。ＮＡＮＤ回路２３１６から、バッファトランスファモードを示す信号ＺＣＭＤＢＴＦが発生され、ＮＡＮＤ回路２３１８から、ＳＲＡＭアレイへのアクセスを示す信号ＺＣＭＤＳＡＦが発生される。信号ＺＣＭＤＢＴＦおよびＺＣＭＤＳＡＦの示す動作は図３に示す信号の論理の一覧表から明らかである。すなわち、信号ＺＣＭＤＢＴＦが“Ｌ”のアクティブ状態となるのは信号ＣＳＦＳおよびＺＣＣ１Ｆが“Ｈ”かつ信号ＺＣＣ０Ｆが“Ｌ”のときである。この状態では、図３に示す信号の状態の一覧表から双方向転送回路とＳＲＡＭアレイとの間でのデータ転送が実行される。

信号ＺＣＭＤＳＡＦが“Ｌ”となるのは、信号ＺＣＣ０Ｆが“Ｈ”かつ信号ＺＣＣ１ＦおよびＤＱＣがともに“Ｌ”のときである。この状態は、ＳＲＡＭアレイへのアクセスが行なわれる動作モードである。信号ＺＣＭＤＢＴＦおよびＺＣＭＤＳＡＦは、信号ＣＳＦＳが“Ｈ”にあり、半導体記憶装置がアクセス指定された場合に発生される。

バッファ回路２３１１は、図６６に示す回路と同様の構成を各外部制御信号に対して備える。

図６８は、図６５に示す内部制御信号発生回路の具体的構成を示す図である。図６８において、内部制御信号発生回路２３０２のうちの１つの内部制御信号に対する構成のみを代表的に示す。各内部制御信号に対応して図６８に示す回路構成が設けられる。

図６８において、内部制御信号発生回路は、ラッチ指示信号ＳＬＣおよびＺＳＬＣに応答して導通し、内部制御信号ＺＣＣ０Ｆを通過させる双方向トランスミッションゲート２３２２と、トランスミッションゲート２３２２の伝達した信号をラッチするためのインバータ回路２３２４および２３２６を含む。双方向トランスミッションゲート２３２２は、ラッチ指示信号ＳＬＣが“Ｈ”のときに非導通状態、ラッチ指示信号ＳＬＣが“Ｌ”のときに導通状態となる。インバータ回路２３２６は、このトランスミッションゲート２３２２が通過させた信号を反転して制御信号ＣＣ０を発生する。インバータ回路２３２４は、このインバータ回路２３２６からの出力信号を反転してインバータ回路２３２６の入力部へ伝達する。この図６８に示す回路構成においては、ラッチ指示信号ＳＬＣが“Ｈ”となると、ラッチ状態となり、内部制御信号ＺＣＣ０Ｆの状態にかかわらず、ラッチ指示信号ＳＬＣの立上がり時における信号ＣＣ０の状態を維持する。

図６９（Ａ）は、図６５に示すラッチイネーブル回路２３３０の具体的構成を示す図である。図６９（Ａ）において、ラッチイネーブル回路２３３０は、内部制御信号ＣＭＤＳＡおよびＣＭＤＢＴを受けるＮＯＲ回路２３３１と、内部クロック信号ＳＫＴに従ってＮＯＲ回路２３３１の出力信号をサンプリングするｎチャネルＭＯＳトランジスタ２３３２と、ｎチャネルＭＯＳトランジスタ２３３２によりサンプリングされた信号ＺＳＷＬＥＦを反転するインバータ回路２３３３と、インバータ回路２３３３から出力されるイネーブル信号ＳＷＬＥと内部クロックリセット信号ＳＫＲＳＴを受けるＮＡＮＤ回路２３３４と、ＮＡＮＤ回路２３３４の出力信号に応答して信号ＺＳＷＬＥＦを電源電位レベルへ充電するｐチャネルＭＯＳトランジスタ２３３５を含む。インバータ回路２３３４は、信号ＳＷＬＥをラッチするために設けられる。この図６９（Ａ）に示す構成においても、内部クロックＳＫＴを発生する回路はｎチャネルＭＯＳトランジスタ２３３２を駆動することが要求されるだけである。ＭＯＳトランジスタ２３３２は、インバータ回路２３３３の入力ノードの電位を低下させる電流駆動力が要求されるだけである。ＭＯＳトランジスタ２３３５は、この信号ＺＳＷＬＥＦを電源電位にまで充電することが要求されるだけである。インバータ回路２３３４は、信号ＳＷＬＥの状態を維持する能力が要求されるだけである。したがって、この回路構成においても、極めて小さなサイズで実現することができる。次にこの図６９（Ａ）に示すラッチイネーブル信号発生回路の動作をその動作波形図である図６９（Ｂ）を参照して説明する。

信号ＣＭＤＳＡおよびＣＭＤＢＴはそれぞれＳＲＡＭアレイへのアクセスおよび双方向転送回路とＳＲＡＭアレイとのデータ転送を示す。したがって信号ＣＭＤＳＡおよびＣＭＤＢＴの一方が“Ｈ”の活性状態とされたときには、ＳＲＡＭアレイにおいてワード線が選択される。このときにはＮＯＲ回路２３３１の出力信号が“Ｌ”となる。

外部クロック信号ｅｘｔＫの立上がりに応答して、内部クロック信号ＳＫＴが所定時間“Ｈ”に立上がり、ＮＯＲ回路２３３１の出力信号がサンプリングされて信号ＺＳＷＬＥＦが発生される。ＮＯＲ回路２３３１の出力信号が“Ｌ”のときには、インバータ回路２３３３により、信号ＳＷＬＥが高速で“Ｈ”に立上げられる。内部クロック信号ＳＫＴが“Ｈ”に立上がって所定時間が経過すると、内部クロックリセット信号ＳＫＲＳＴが“Ｈ”に立上がる。これにより、ＮＡＮＤ回路２３３４の出力信号が“Ｌ”となり、ＭＯＳトランジスタ２３３５がオン状態となり、信号ＳＷＬＥが“Ｌ”に立下がる。ここで、図６９（Ｂ）においては、内部クロック信号ＳＫも内部クロックリセット信号ＳＫＲＳＴの意味を明確にするために合わせて示している。

双方向転送回路が外部から直接アクセスされる場合には、ＳＲＡＭアレイにおいてのワード線選択は行なわれない。この場合には、ＮＯＲ回路２３３１の出力信号は“Ｈ”となり、この場合には、信号ＳＷＬＥは“Ｌ”の状態を維持する。

図７０は、図６５に示すラッチ信号発生回路の具体的構成を示す図である。この図７０に示す構成が、先に図６４を参照して説明したＣＳサンプリング回路の構成に対応する。図７０において、ラッチ信号発生回路２３４０は、内部クロック信号ＳＫを受けるインバータ回路４５６０と、内部クロック信号ＳＫとインバータ回路４５６０から出力される相補内部クロック信号ＺＳＫに従って内部チップセレクト信号ＣＳＦを通過させる双方向トランスミッションゲート４５５０と、双方向トランスミッションゲート４５５０と、内部クロック信号ＳＫおよびＺＳＫに応答して活性化され、トランスミッションゲート４５５０からの信号をラッチするためのクロックドインバータ４５５４を含む。双方向トランスミッションゲート４５５０は、内部クロック信号ＳＫが“Ｌ”のときに導通状態となり、内部クロック信号ＳＫが“Ｈ”のときに非導通状態となる。クロックドインバータ４５５４は、内部クロック信号ＳＫが“Ｈ”のときに動作状態となり、内部クロック信号ＳＫが“Ｌ”のときに出力ハイインピーダンス状態となる。

ラッチ信号発生回路２３４０はさらに、スイッチ回路ＳＷＸを介して与えられる信号をゲートに受けるｎチャネルＭＯＳトランジスタ４５５８と、内部クロック信号ＳＫＴをゲートに受けるｎチャネルＭＯＳトランジスタ４５６４と、インバータ回路４５６０からの内部クロック信号ＺＳＫをゲートに受けるｎチャネルＭＯＳトランジスタ４５６２を含む。ＭＯＳトランジスタ４５５８、４５６４および４５６２は、ノードＮＩ３と接地電位ノードとの間に直列に接続される。スイッチ回路ＳＷＸは、トランスミッションゲート４５５０から伝達された信号または図６５に示すＣＳバッファ回路２３００から与えられるチップセレクト信号ＣＳＦの一方をＭＯＳトランジスタ４５１８のゲートへ与える。スイッチ回路ＳＷＸの接続態様は、金属配線により決定される。これは、適当な遅延時間を実現するためである。ＭＯＳトランジスタ４５６２がノードＮＩ３に接続されるのは、クロック信号ＺＳＫが“Ｈ”にあり、ＭＯＳトランジスタ４５６２がオン状態のときに、内部クロック信号ＳＫＴが“Ｈ”に立上がる。したがってこのＭＯＳトランジスタ４５６４のオン／オフによるノードＮＩ３の負荷の変動を防止するためである。

ラッチ信号発生回路２３４０はさらに、ノードＮＩ３上の信号を反転してラッチ信号ＳＬＣを発生するインバータ回路４５６６と、信号ＳＬＣを所定時間遅延させる遅延回路４５７０を含む。遅延回路４５７０は、インバータ回路とＮＡＮＤ回路の直列接続体を含む。インバータ回路の出力とＮＡＮＤ回路の入力がスイッチ回路ＳＷにより切換えられる。これにより適当な遅延時間およびパルス幅のパルス信号を実現する。

ラッチ信号発生回路２３４０はさらに、遅延回路４５７０の出力信号とスイッチ回路ＳＷＹを介して与える信号を受けるＮＡＮＤ回路４５７２と、ＮＡＮＤ回路４５７２からのリセット信号ＳＬＲＳＴに応答してノードＮＩ３を電源電位レベルへ充電するｐチャネルＭＯＳトランジスタ４５７４を含む。スイッチ回路ＳＷＹは、電源電位Ｖｄｄまたはインバータ回路４５８０の出力信号の一方を選択してＮＡＮＤ回路４５７２へ与える。インバータ回路４５８０は、イネーブル信号ＳＷＬＥを受ける。スイッチ回路ＳＷＹが設けられているのは、内部の動作タイミングマージンを考慮してである。インバータ回路４５８０の出力信号をスイッチ回路ＳＷＹが選択すれば、信号ＳＷＬＥが“Ｌ”に立下がった後にリセット信号ＳＬＲＳＴを発生してラッチ信号ＳＬＣを非活性状態とすることができる。次に図７０に示す回路の動作をその動作波形図である図７１を参照して説明する。

まず説明においては、遅延回路４５７０に含まれるスイッチ回路ＳＷ、ＳＷＱ１、ＳＷＱ２およびＳＷＱ３はすべて前段の回路の出力信号を選択する状態に設定されているとする。この状態においては、インバータ回路ＩＶＧ１は、ラッチ信号ＳＬＣが“Ｈ”に立上がってから所定時間経過後に“Ｈ”に立上がる信号を発生する。またインバータ回路ＩＶＧ２は、インバータ回路ＩＶＧ１が出力するパルス信号のパルス幅よりも短いパルス幅を有する“Ｌ”のパルス信号を発生する。またスイッチ回路ＳＷＸは双方向トランスミッションゲート４５５０からの信号を選択してＭＯＳトランジスタ４５５８のゲートへ与える。またスイッチ回路ＳＷＹは、インバータ回路４５８０の出力信号を選択してＮＡＮＤ回路４５７２へ与える。外部クロック信号ｅｘｔＫが“Ｈ”に立上がると、内部クロック信号ＳＫＴがまず“Ｈ”に立上がる。この状態においては、インバータ回路４５６０からの内部クロック信号ＺＳＫは“Ｈ”になり、ＭＯＳトランジスタ４５６２はオン状態にある。内部クロック信号ＳＫが“Ｈ”に立上がると、双方向トランスミッションゲート４５５０が非導通状態となり、ノードＮＹ１上の信号電位が固定される。今、チップセレクト信号ＣＳＦが“Ｈ”に設定されている状態を考えると、ＭＯＳトランジスタ４５５８はオン状態となる。

次いで、内部クロック信号ＳＫの立上がりに応答して、内部クロック信号ＺＳＫが“Ｌ”に立下がる。したがって、内部クロック信号ＳＫＴが“Ｈ”に立上がり、かつ内部クロック信号ＺＳＫが“Ｌ”に立下がるまでの期間ＭＯＳトランジスタ４５６２および４５６４がともにオン状態となり、この間ノードＮＹ３は接地電位レベルへと放電され、信号ＺＳＬＣが“Ｌ”へ立下がる。この信号ＺＳＫおよびＳＫＴの論理が異なる期間がＣＳＦサンプリング期間である。ノードＮＩ３の電位がこのトランジスタ４５６２、４５６４および４５５８により放電されると、大きな電流駆動力を有するインバータ回路４５６０から発生されるラッチ信号ＳＬＣが高速で“Ｈ”に立上がる。所定期間が経過すると、インバータ回路ＩＶＥ１の出力信号が“Ｈ”に立上がり、インバータ回路ＩＶＤ２の出力信号が“Ｈ”に立上がる。応じてＮＡＮＤ回路ＮＡＧ１の出力信号が“Ｌ”となり、インバータ回路ＩＶＧ３の出力信号が“Ｈ”となる。

インバータ回路４５８０は、信号ＳＷＬＥを受けており、信号ＳＷＬＥが“Ｌ”に立下がると、その出力信号は“Ｈ”に立上げる。ＮＡＮＤ回路４５７２は、インバータ回路４５８０の出力信号が“Ｈ”となりかつインバータ回路ＩＶＧ３の出力信号が“Ｈ”となると“Ｌ”の信号を出力する。この“Ｌ”の信号ＳＬＲＳＴに応答してＭＯＳトランジスタ４５７４がオン状態となり、ノードＮＩ３を充電し、信号ＺＳＬＣを“Ｈ”へ立上げる。これに応答して、インバータ回路４５６６から出力される信号ＳＬＣが“Ｌ”となる。各回路の信号がリセットされ、所定時間経過すると信号ＳＬＲＳＴが“Ｈ”に立上がる。これにより初期状態に復帰する。

上述のような構成を利用することにより、信号ＣＳＦのサンプリング期間を極めて短くすることができる。また回路内部においては、ノードの充放電のみによりラッチ信号ＳＬＣが発生されている。したがって、高速でラッチ信号ＳＬＣを発生することができるとともに、サンプリング期間が短いため、外部応答特性に優れたサンプリングパルス発生回路を実現することができる。

また信号ＳＷＬＥの反転信号をＮＡＮＤ回路４５７０に与えて信号ＳＬＣをリセットすることにより、確実に１つのメモリサイクルが完了した後に内部制御信号発生回路２３２０（図６５参照）を次の信号を取込む状態に設定することができ、安定に内部回路を動作させることができる。

以上のように、この発明に従えば、一般的に、内部クロック信号を外部クロック信号ｅｘｔＫの立上がりに応答して高速で所定期間発生させ、この一定のパルス幅を有する内部クロック信号を用いて各内部制御信号を発生するように構成している。したがって、ラッチ信号発生タイミングおよびパワーダウンモード検出信号発生タイミングを常時一定とすることができ、安定かつ確実に高速動作する同期型半導体記憶装置を実現することができる。

具体的に、この発明に従えば、外部クロック信号に応答して互いに位相のずれた第１および第２の内部クロック信号を発生する手段と、この第１および第２の内部クロック信号が同一論理レベルのときに装置活性化信号をサンプリングする手段と、このサンプリング手段がサンプリングした信号に応答して所定の時間幅を有するパルス信号を発生する手段と、このパルス信号に応答して与えられた制御信号をラッチして内部制御信号を発生する手段とが設けられる。したがって、装置活性化信号のサンプリング期間は、第１および第２の内部クロック信号の同一論理レベルの時間幅であり、極めて短くすることができ、応じて装置活性化信号のサンプリング期間を短くすることができ、高速化とともに外部応答特性を大幅に改善することができる。またラッチ用のパルス信号のパルス幅は外部クロック信号のパルス幅にかかわらず常に一定であり、安定に与えられた信号をラッチすることができる。

なお、こ発明に従う内部クロック発生回路およびサンプリングパルスの発生手法は、一般のクロック同期型半導体記憶装置のみならず、クロック信号に同期して動作する同期型半導体装置に適用可能である。

この発明の一実施例であるＣＤＲＡＭの全体的構成を示すブロック図である。この発明の一実施例であるＣＤＲＡＭの機能的構成を示す図である。この発明の一実施例であるＣＤＲＡＭの動作モードと制御信号の状態を一覧にして示す図である。この発明の一実施例であるＣＤＲＡＭの動作モードと制御信号の状態とを一覧にして示す図である。図１に示すＤＲＡＭコントロール回路の構成を概略的に示す図である。図１に示すＳＲＡＭコントロール回路の構成を概略的に示す図である。入力バッファの構成の一例を示す図である。図７に示す入力バッファの動作を示す信号波形図である。この発明に従って構成される入力バッファの基本的構成を示す図である。図９に示す入力バッファの動作を示す信号波形図である。この発明に従って構成されるＳＲＡＭワード線選択系の構成の一例を示す図である。図１１に示す回路の動作を示す信号波形図である。図１１に示す回路の変更例を示す図である。図１３に示す回路の動作を示す信号波形図である。この発明に従って構成されるＤＲＡＭワード線駆動系の構成の一例を示す図である。図１５に示す回路の動作を示す波形図である。図１に示すＣＤＲＡＭのＤＲＡＭアレイ部の構成を示す図である。図１に示すＳＲＡＭアレイ部の具体的構成を示す図である。図１に示す列デコードコラムデコーダおよびセンスアンプ部の構成を機能的に示す図である。図１に示すＣＤＲＡＭの動作を示すタイミングチャート図である。図１および図１９に示すリードデータ転送バッファ回路の具体的構成を示す図である。図２１に示すリードデータ転送バッファ回路の動作を示す信号波形図である。データ転送回路の制御信号発生系を概略的に示すブロック図である。リードデータ転送バッファ回路のリードデータ転送指示信号発生系の構成の一例を示す図である。リードデータ転送バッファ回路部の構成を簡略化して示す図である。図２４および図２５に示す回路の動作を示す信号波形図である。図２４および図２５に示す回路の他の動作シーケンスを示すタイミングチャート図である。図２４に示すレイテンシカウンタの構成の一例を示す図である。図２８に示すフリップフロップの具体的構成を示す図である。図２９に示すフリップフロップの動作を示す信号波形図である。図２８に示すレイテンシカウンタの動作を示す信号波形図である。この発明によるＣＤＲＡＭのデータ読出動作シーケンスの一例を示す図である。この発明に従う内部クロック発生回路の概略構成を示す図である。図３３に示す回路の動作を示す信号波形図である。この発明に従う内部クロック発生回路の具体的構成を示すブロック図である。図３５に示すクロックマスク信号入力バッファの具体的構成を示す図である。図３５に示すパワーダウンモード判定用内部クロック信号発生回路の具体的構成を示す図である。図３７に示すＮＯＲ回路の具体的構成を示す図である。図３７に示す回路の動作を示す信号波形図である。図３５に示すクロックマスクラッチ信号発生回路の具体的構成を示す図である。図３５に示すパワーダウン信号発生回路の具体的構成を示す図である。図３５に示すＳＲＡＭクロック信号発生回路の具体的構成を示す図である。図４２に示す内部クロック信号発生回路の動作を示す信号波形図である。図３５に示す回路の全体の動作を概略的に説明するための動作波形図である。この発明に従う内部クロック信号発生回路の他の構成例を示す図であり、（Ａ）はその構成を概略的に示し、（Ｂ）はその動作波形を示す。図４５に示す内部クロック信号発生回路の具体的構成を示す図である。図４６に示すレジスタ回路の具体的構成を示す図である。図４６に示す内部クロック信号発生回路の動作を示す信号波形図である。この発明に従う内部クロック信号発生回路のさらに他の構成を概略的に示すブロック図である。図４９に示す第２の内部クロック信号発生回路の具体的構成を示す図である。図５０に示すレジスタ回路の具体的構成を示す図である。図５０に示す第２の内部クロック信号発生回路の動作を示す信号波形図である。図４９に示す第１の内部クロック信号発生回路の具体的構成および概略動作を示す信号波形を示す図である。図４９に示す第３の内部クロック信号発生回路の具体的構成および動作波形を示す図である。この発明に従う内部クロック信号発生回路のさらに他の構成を示すブロック図である。図５５に示すＤＲＡＭ内部クロック信号発生回路の具体的構成を示す図である。図５５に示すＤＲＡＭクロックマスク信号発生回路の具体的構成を示す図である。図５７に示す回路の動作を示す信号波形図である。図５５に示す第１のタイミング信号発生回路の具体的構成を示す図である。図５５に示す第２のタイミング信号発生回路の具体的構成を示す図である。図５５に示すＤＲＡＭパワーダウン信号発生回路の具体的構成を示す図である。図５５に示すＳＲＡＭクロックマスク信号発生回路およびＳＲＡＭパワーダウン信号発生回路の具体的構成を示す図である。図５５に示すＳＲＡＭ内部クロック信号発生回路の具体的構成を示す図である。この発明に従うサンプリングパルス発生回路の概略構成およびその動作波形を示す図である。この発明に従うサンプリングパルス発生回路の具体的構成を示すブロック図である。図６５に示すＣＳバッファ回路の具体的構成を示す図である。図６５に示す入力バッファ回路の具体的構成を示す図である。図６５に示す内部制御信号発生回路の具体的構成を示す図である。図６５に示すラッチイネーブル回路の具体的構成およびその概略動作を示す信号波形を示す図である。図６５に示すラッチ信号発生回路の詳細構成を示す図である。図７０に示すラッチ信号発生回路の動作を示す信号波形図である。

符号の説明

１０２ＤＲＡＭアレイ、１０４ＳＲＡＭアレイ、１０６双方向データ転送回路、１０８ＤＲＡＭアドレスバッファ、１１０ロウデコーダ、１２０コラムデコーダ、１２８ＤＲＡＭコントロール回路、１２４Ｋバッファ／タイミング回路、１３２ＳＲＡＭコントロール回路、４３４Ｄｉｎバッファ、４３８メインアンプ回路、１３５データ入出力回路、２０１ＣＳバッファ、２０３Ｋバッファ、２０６ＲＡＳバッファ、２０８ＣＡＳバッファ、２１０ＤＴＤバッファ、２１４ロウバッファ、２１６コラムバッファ、１５６ＷＥバッファ、１５８ＣＣ０バッファ、１６０ＣＣ１バッファ、７００入力バッファ、５２０外部制御信号入力バッファ、５３０動作モード判別回路、５４０ラッチ回路、５５０動作モード指定信号発生回路、６１０アドレス信号入力バッファ、６２０アドレス信号ラッチ回路、６３０プリデコード回路、６４０ロウデコード回路、６５０外部制御信号入力バッファ、６５２外部制御信号入力バッファ、６５５ラッチ回路、６５４ラッチ回路、６６０動作モード判別回路、６７０ゲート回路、６７２ゲート回路、６７４内部制御信号発生用フリップフロップ、６７６ＤＲＡＭアドレス信号入力バッファ、６７８ラッチ回路、６８０ロウアドレス信号ラッチ回路、６８２プリデコード回路、６８４ロウデコード回路、９０２ＤＲＡＭリードコマンド検出回路、９０４レイテンシカウンタ、９０６ゲート回路、９０８データ転送指示信号発生用フリップフロップ、９１０バッファリードコマンド検出回路、９４０レイテンシ設定回路、２００２フリップフロップ、２００４ＡＮＤ回路、２００５ｎチャネルＭＯＳトランジスタ、２００７インバータ回路、２０１０ｐチャネルＭＯＳトランジスタ、２１０２入力バッファ、２１０４入力バッファ、２１０６パワーダウン判定用内部クロック信号発生回路、２１０８クロックマスクラッチ信号発生回路、２１１０ラッチ回路、２１１２ラッチ回路、２１１４ＳＲＡＭ用パワーダウン信号発生回路、２１１６ＤＲＡＭ用パワーダウン信号発生回路、２１１８ＳＲＡＭ用内部クロック信号発生回路、２１２０ＤＲＡＭ用内部クロック信号発生回路、２１３０第１の内部クロック信号発生回路、２１３２第２の内部クロック信号発生回路、２１３３第２の内部クロック信号発生回路、２１３４第３の内部クロック信号発生回路、２１５０ＤＲＡＭパワーダウンモード判別ブロック、２１５２ＤＲＡＭクロックマスク信号発生回路、２１５４第１のタイミング信号発生回路、２１５６第２のタイミング信号発生回路、２１５８ＤＲＡＭパワーダウン信号発生回路、２１６０ＤＲＡＭ内部クロック発生回路、２１７０ＳＲＡＭパワーダウンモード判別ブロック、２１７２ＳＲＡＭクロックマスク信号発生回路、２１７４ＳＲＡＭパワーダウン信号発生回路、２１８０ＳＲＡＭ内部クロック発生回路、３５５０双方向トランスミッションゲート、３５５８ｎチャネルＭＯＳトランジスタ、３５６２ｎチャネルＭＯＳトランジスタ、３５６４ｎチャネルＭＯＳトランジスタ、３５６６インバータ回路、３５７４ｐチャネルＭＯＳトランジスタ、２３００ＣＳバッファ回路、２３１０入力バッファ回路、２３２０内部制御信号発生回路、２３３０ラッチイネーブル回路、２３４０ラッチ信号発生回路、４５５０双方向トランスミッションゲート、４５６０インバータ回路、４５５８ｎチャネルＭＯＳトランジスタ、４５６２ｎチャネルＭＯＳトランジスタ、４５６４ｎチャネルＭＯＳトランジスタ、４５６６インバータ回路、４５７４ｐチャネルＭＯＳトランジスタ。

Claims

外部クロック信号に同期して制御信号およびアドレス信号を含む外部信号を取込む同期型半導体記憶装置であって、
前記外部クロック信号に応答して、互いに位相のずれた第１および第２の内部クロック信号を発生する手段と、
前記第１および第２の内部クロック信号が同一論理レベルのとき、装置活性化信号をサンプリングするサンプリング手段と、
前記サンプリング手段がサンプリングした信号に応答して、所定の時間幅を有するパルス信号を発生する手段と、
前記パルス信号に応答して、与えられた制御信号をラッチして内部制御信号を発生する手段とを備える、同期型半導体記憶装置。