KR19980019138A - 반도체 기억 장치(semiconductor memory device) - Google Patents

반도체 기억 장치(semiconductor memory device) Download PDF

Info

Publication number
KR19980019138A
KR19980019138A KR1019970042403A KR19970042403A KR19980019138A KR 19980019138 A KR19980019138 A KR 19980019138A KR 1019970042403 A KR1019970042403 A KR 1019970042403A KR 19970042403 A KR19970042403 A KR 19970042403A KR 19980019138 A KR19980019138 A KR 19980019138A
Authority
KR
South Korea
Prior art keywords
signal
refresh mode
self
semiconductor memory
predetermined
Prior art date
Application number
KR1019970042403A
Other languages
English (en)
Other versions
KR100268651B1 (ko
Inventor
다카아키 스즈키
마사오 나가노
히로요시 도미타
야스하루 샤토
고토쿠 사토
노부타카 다니구치
Original Assignee
세키자와 다다시
후지쓰 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 세키자와 다다시, 후지쓰 가부시키가이샤 filed Critical 세키자와 다다시
Publication of KR19980019138A publication Critical patent/KR19980019138A/ko
Application granted granted Critical
Publication of KR100268651B1 publication Critical patent/KR100268651B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

본 발명은 셀프 리프레시 모드의 엔트리를 확실히 행할 수 있는 반도체 기억 장치를 제공하는 것을 목적으로 한다.
본 발명은, 외부로부터의 동기 클록 신호에 동기하여 동작가능한 반도체 기억 장치에 있어서, 소정의 코멘드 입력이 있었을 때에, 소정의 일정 기간 내에서 소정 신호의 상태를 검출하고, 그 검출 결과에 따라서 반도체 기억 장치를 셀프 리프레시 모드로 하는 지시를 출력하는 회로를 구비한다.

Description

반도체 기억 장치
본 발명은 반도체 기억 장치에 관한 것으로, 보다 상세하게는 외부 클록에 동기하여 동작가능한 동기식 DRAM(Synchronous Dynamic Random Access Memory: SDRAM) 디바이스에 관한 것이다. 더욱 특정하면, 본 발명은 SDRAM 디바이스의 리프레시에 관한 것이다.
현재까지, SRAM이나 DRAM등 여러가지의 반도체 기억 장치가 제안되고 있다. 이들 반도체 기억 장치는 용도 등에 의해 구별하여 사용되지만, 최근에는, 애플리케이션이나 시스템의 구성에 의해, 대량의 DRAM을 사용하도록 되어 왔다. 이러한 상황하에서, 극히 고속인 외부 클록에 동기하여 동작할 수 있는 SDRAM이 특히 주목되고 있다.
SDRAM도 범용의 DRAM과 같이 리프레시 동작을 필요로 한다. 최근의 DRAM에서는, 자동 리프레시 모드나 셀프 리프레시 모드등의 복수의 리프레시 모드를 구비하고 있다. 자동 리프레시 모드에서는 외부 클록이나 외부 어드레스를 필요로 하지만, 셀프 리프레시 모드에서는 이들을 필요로 하지 않는다. 셀프 리프레시 모드는 시스템 대기시에 외부 신호를 전혀 필요로 하지 않고서 데이타를 유지할 수 있다.
범용의 DRAM에서의 리프레시 모드의 선택은, /CAS(컬럼 어드레스 스트로브 신호)나 /RAS(로우 어드레스 스트로브 신호)등의 소정의 신호를 소정의 타이밍으로 제어함으로써 행해지고 있다(코멘드 엔트리). 예컨대, CAS 비포 RAS에 의해 자동 리프레시 모드를 엔트리할 수 있으며, 이 사이클 후, /CAS 신호를 소정 시간(예컨대 100μs)만큼 소정 레벨로 유지함으로써, 셀프 리프레시 모드를 엔트리할 수 있다. 또, 기호 ／는 로우 액티브를 나타낸다.
SDRAM에서는 예컨대, SDRAM으로의 동기 클록 신호 CLK를 입력할지 입력하지 않을지의 선택을 하기 위한 클록 인에이블 신호 CKE, 칩 선택 신호 /CS, /RAS, /CAS, 기록 인에이블 신호 /WE를 제어하여 자동 리프레시 모드나 셀프 리프레시 모드를 엔트리할 수 있다. 예컨대, 클록 인에이블 신호 CKE가 2사이클 연속하여 하이(H)이고, 이 때 /CS=/RAS=/CAS=L(로우)이며, /WE=H인 상태에서 자동 리프레시 모드를 엔트리할 수 있으며, 클록 인에이블 신호 CKE가 H에서 L로 변화한 시점에서 /CS=/RAS=/CAS=L이고, /WE=H인 경우에는 셀프 리프레시 모드를 엔트리할 수 있다. SDRAM에서는, 클록에 동기한 코멘드를 입력함으로써, 셀프 리프레시 모드에 들어 가면 언제라도 외부로부터의 제어를 정지할 수 있다. 또, 코멘드의 해독은, SDRAM 내부에 설치된 코멘드 디코더로 행한다.
그러나, SDRAM에서의 셀프 리프레시의 엔트리에는 이하의 문제점이 있다.
통상, 컴퓨터나 주변 기기등의 시스템에서는, 복수의 SDRAM을 1개의 그룹으로 합쳐서 이용한다. 이 그룹을 칩세트라고 한다. 상술한 신호중 칩 선택 신호 /CS, 로우 어드레스 스트로브 신호 /RAS, 컬럼 어드레스 스트로브 신호 /CAS, 기록 인에이블 신호 /WE 칩세트는, 칩세트내의 각 SDRAM마다 생성된다. 이것에 대하여, SDRAM으로의 동기 클록 신호 CLK를 입력할지 입력하지 않을지의 선택을 하기 위한 클록 인에이블 신호 CKE는, 칩세트내의 SDRAM에 공통으로 이용된다. 따라서, 다른 신호에 비하여, 클록 인에이블 신호 CKE의 부하는 매우 무거운 것이다. 이 부하의 상이에 기인하여 타이밍의 격차가 발생한다. 즉, 클록 인에이블 신호 CKE는 다른 신호에 늦어서 변화한다. 이 타이밍의 격차가 코멘드 엔트리, 특히 셀프 리프레시의 엔트리에 영향을 준다. 클록 동기로 동기하는 SDRAM에서는, 이 타이밍의 격차에 의해 셀프 리프레시 엔트리의 코멘드(예컨대, 상술한 바와 같이, 클록 인에이블 신호 CKE가 H에서 L로 변화한 시점에서, /CS=/RAS=/CAS=L이고 /WE=H인 경우)을 인식할 수 없다. 바꾸어 말하면, SDRAM에서는 셀프 리프레시 모드의 코멘드 엔트리가 정의되고 있음에도 불구하고, 칩세트와 같이 복수의 SDRAM을 합쳐서 이용할 경우에는 셀프 리프레시 모드를 설정할 수 없다.
따라서, 본 발명은 상기 종래의 문제점을 해결하여, 셀프 리프레시 모드의 엔트리를 확실히 행할 수 있는 반도체 기억 장치를 제공하는 것을 목적으로 한다.
도 1은 본 발명의 실시 형태에 의한 반도체 기억 장치의 전체 구성을 나타내는 블록도
도 2a는 도 1에 도시하는 코멘드 디코더의 동작의 일예를 나타내는 도면
도 2b는 도 1에 도시하는 I/O 데이타 버퍼/레지스터의 동작의 일예를 나타내는 도면
도 3은 본 발명의 제1 실시 형태의 동작을 나타내는 타이밍도
도 4는 본 발명의 제2 실시 형태의 동작을 나타내는 타이밍도
도 5는 본 발명의 제3 실시 형태의 동작을 나타내는 타이밍도
도 6은 본 발명의 제4 실시 형태의 동작을 나타내는 타이밍도
도 7은 본 발명의 제5 실시 형태의 동작을 나타내는 타이밍도
도 8은 본 발명의 제6 실시 형태의 동작을 나타내는 타이밍도
도 9는 도 1에 도시하는 반도체 기억 장치의 코멘드 디코더의 일구성예를 나타내는 블록도
도 10은 도 1에 도시하는 반도체 기억 장치의 셀프 리프레시 컨트롤러의 일구성예를 나타내는 블록도
도 11은 도 10에 도시하는 클록 검출기의 일구성예를 나타내는 블록도
도 12는 도 10에 도시하는 셀프 리프레시 컨트롤러의 회로 구성의 일예를 나타내는 회로도
도 13의 (a)∼(n)은 도 12에 도시하는 구성의 동작을 나타내는 타이밍도
도 14는 도 1에 도시하는 반도체 기억 장치의 셀프 리프레시 컨트롤러의 다른 구성예를 나타내는 블록도
도 15는 도 14에 도시하는 셀프 리프레시 컨트롤러의 회로 구성의 일예를 나타내는 회로도
도 16의 (a)∼(h)는 도 15에 도시하는 구성의 동작을 나타내는 타이밍도
* 도면의 주요 부분에 대한 부호의 설명
10 : SDRAM 디바이스
11,12 : 뱅크(DRAM 코어)
13 : 클록 버퍼
14 : 코멘드 디코더
15 : 어드레스 버퍼/디코더
16 : I/O 데이타 버퍼/레지스터
17,18 : 제어 신호 래치
19 : 모드 레지스터
20,21 : 컬럼 어드레스 카운터
청구범위 제1항 기재의 발명은, 외부로부터의 동기 클록 신호(CLK)에 동기하여 동작가능한 반도체 기억 장치에 있어서, 소정의 코멘드 입력(예컨대, 자동 리프레시 모드를 엔트리하는 코멘드)이 있은 후, 소정의 신호의 상태를 검출하여, 그 검출 결과에 따라서 반도체 기억 장치를 셀프 리프레시 모드로 하는 지시를 출력하는 회로(도 9나 도 12에 나타내는 구성의 회로)를 구비하는 것을 특징으로 하는 반도체 기억 장치이다.
청구범위 제2항 기재의 발명은, 청구범위 제1항에 있어서, 상기 소정의 신호는, 상기 동기 클록 신호를 반도체 기억 장치에 입력할지의 여부를 지시하는 클록 신호(CKE)이고, 상기 회로는 소정의 코멘드 입력이 있은 후 상기 클록 신호가 소정의 변화를 한 경우(예컨대, 하이에서 로우 레벨로의 변화)에 셀프 리프레시 모드를 엔트리하는 것을 특징으로 한다. 청구범위 제2항 기재의 발명은, 후술하는 제1 실시 양태에 상당한다.
청구범위 제3항 기재의 발명은, 청구범위 제1항에 있어서, 상기 소정의 신호는, 상기 셀프 리프레시 모드를 캔슬하는 신호이고, 상기 회로는 소정의 코멘드가 있은 후의 일정 기간 내에서 상기 캔슬하는 신호를 검출하지 않을 경우에 셀프 리프레시 모드를 엔트리하는 것을 특징으로 한다. 청구범위 제3항 기재의 발명은, 예컨대 후술하는 제2 내지 제4 실시 양태에 상당한다.
청구범위 제4항 기재의 발명은, 청구범위 제1항에 있어서, 상기 소정의 신호는, 상기 동기 클록 신호(CLK)이고, 상기 회로는 소정의 코멘드의 입력이 있은 후 일정 기간 내에서 상기 동기 클록 신호가 소정의 레벨로 고정되어 있는 경우(예컨대, 로우 레벨)에 셀프 리프레시 모드를 엔트리하는 것을 특징으로 한다. 청구범위 제4항 기재의 발명은, 예컨대 제3 및 제4 실시 양태에 상당한다.
청구범위 제5항 기재의 발명은, 청구범위 제4항에 있어서, 상기 일정 기간은, 상기 소정의 코멘드 입력이 있은 시점에서부터 계수되는 것을 특징으로 한다. 청구범위 제5항 기재의 발명은, 예컨대 제1 및 제3 실시 양태에 상당한다.
청구범위 제6항 기재의 발명은, 청구범위 제3항에 있어서, 상기 일정 기간은, 상기 동기 클록 신호를 반도체 기억 장치에 입력할지의 여부를 지시하는 클록 신호가 소정의 변화를 한 시점에서부터 계수되는 것을 특징으로 한다. 청구범위 제 6항 기재의 발명은, 예컨대 제2 실시 양태에 상당한다.
청구범위 제7항 기재의 발명은, 청구범위 제4항에 있어서, 상기 일정 기간은, 상기 소정의 코멘드 입력이 있은 후, 상기 동기 클록 신호가 소정의 레벨로 고정된 시점에서부터 계수되는 것을 특징으로 한다. 청구범위 제7항 기재의 발명은, 예컨대 제4 실시 양태에 상당한다.
청구범위 제8항 기재의 발명은, 청구범위 제1항 내지 제7항 중 어느 한 항에 있어서, 상기 소정의 코멘드 입력은, 외부로부터의 클록 신호나 어드레스 신호를 필요로 하는 자동 리프레시 모드를 지시하는 것을 특징으로 한다.
청구범위 제9항 기재의 발명은, 청구범위 제1항 내지 제7항중 어느 한 항에 있어서, 상기 셀프 리프레시 모드가 설정된 경우에는, 반도체 기억 장치의 상기 동기 클록 신호 및 상기 동기 클록 신호를 입력할지의 여부를 지시하는 클록 신호를 받는 입력 회로 이외의 입력 회로는 디스에이블 상태로 되는 것을 특징으로 한다.
청구범위 제10항 기재의 발명은, 청구범위 제8항에 있어서, 상기 셀프 리프레시 모드가 설정된 경우에는, 반도체 기억 장치의 상기 동기 클록 신호 및 상기 동기 클록 신호를 입력할지의 여부를 지시하는 클록 신호를 받는 입력 회로 이외의 입력 회로는 디스에이블 상태로 되는 것을 특징으로 한다.
청구범위 제11항 기재의 발명은, 청구범위 제1항에 있어서, 셀프 리프레시 모드를 해제하기 위한 코멘드에 응답하여, 상기 회로는 셀프 리프레시 모드를 해제하는 것을 특징으로 한다.
본 발명은, SDRAM에서는 클록 동기인 것인 상태를 일정 기간 유지하면 당초의 모드와는 다른 모드에 들어 가는 동작을 전혀 상정하지 않고 있었으며, 또한 그 필요성도 전혀 없었던 상황에 있어서, 구태여 소정의 신호를 일정 시간 유지하여 소정의 상태를 유지함으로써, 당초의 모드(자동 리프레시 모드)로부터 다른 모드(셀프 리프레시 모드)로 이행시키는 것을 하나의 특징으로 한다. 구체적으로는, 클록 CKE 신호가 유효하게 되는 기간을 다른 신호보다 길게 설정하거나, 또는 CKE 신호를 사용하지 않고서 다른 신호를 제어하는, 예컨대 클록 신호 CLK를 멈추는 등을 행한다.
이하, 본 발명의 실시 형태에 관해서 설명한다.
도 1은, 본 발명의 실시 형태에 의한 SDRAM 디바이스의 전체 구성을 나타내는 블록도이다. SDRAM 디바이스(10)는 복수의 뱅크(11)(BANK-0), 12(BANK-1)를 갖는다. 도 1에서는 편의상 2개의 뱅크를 나타내고 있지만, 실제로는 그이상의 뱅크(예컨대 4개의 뱅크)를 구비하고 있다. 또, 설명의 형편상, SDRAM 디바이스(10)는 2개의 뱅크(11,12)를 가지고 있는 것으로 한다.
각 뱅크(11,12)는 DRAM 코어이고 동일 구성이다. 도 1은 뱅크(11)의 상세를 나타내고 있다. 뱅크(11)는 내부 회로용 제어 신호 생성기(11a), 셀프 리프레시 컨트롤러(1lb), 로우(행) 관련 컨트롤러(11c), DRAM 코어(1ld) 및 컬럼(열) 관련 컨트롤러(11e)를 갖는다. 이들 뱅크(11)의 각 부의 상세는 후술한다.
또, SDRAM 디바이스(l0)는 클록 버퍼(13), 코멘드 디코더(14), 어드레스 버퍼/디코더(15), I/0 데이타 버퍼/디코더(16), 제어 신호 래치 회로(17,18), 모드 레지스터(19) 및 컬럼 어드레스 카운터(20,21)를 갖는다.
클록 버퍼(13)는, 동기용에 외부에서 공급되는 클록 신호 CLK와, SDRAM 디바이스(10)에 클록 신호 CLK를 입력해야 되는지의 여부를 나타내는 클록 인에이블 신호 CKE를 수취한다. 클록 인에이블 신호 CKE가 온일 때, 클록 신호 CLK는 SDRAM 디바이스(10)의 각 블록에 공급된다. 또, 클록 인에이블 신호 CKE는 클록 버퍼(13)로부터 독출되고, 블록(14,15 및 16)에 공급된다.
코멘드 디코더(14)는 칩 선택 신호 /CS, 로우 어드레스 스트로브 신호 /RAS, 컬럼 어드레스 스트로브 신호 /CAS 및 기록 인에이블 신호 /WE를 디코드하여, 이들로부터 여러가지 제어 신호를 생성한다. 그리고, 제어 신호는 제어 신호 래치 회로(17,18) 및 모드 레지스터(19)에 부여된다.
도 2a는, 코멘드 디코더(14)의 동작을 나타내는 도면이다. 예컨대, 자동 리프레시 모드의 엔트리를 지시하는 코멘드는 다음과 같이 정의된다.
(1) 클록 인에이블 신호 CKE가 전회의 사이클 n-1과 이번의 사이클 n에서 연속하고 H(하이),
(2) /CS=/RAS=/CAS=L,
(3) /WE=H.
셀프 리프레시 모드의 엔트리를 지시하는 코멘드는 다음과 같이 정의된다.
(1) 클록 인에이블 신호 CKE가 사이클 n-1이고 H이며, 다음 사이클n에서 L로 변화한다,
(2) /CS=/RAS=/CAS=L,
(3) /WE=H.
후술한 바와 같이, 코멘드 디코더(14)는 셀프 리프레시 모드의 엔트리 및 해제를 위해 본 발명 고유의 동작을 한다.
어드레스 버퍼/디코더(15)는 어드레스 신호 A0∼A11를 일시기억한 후 디코드하고, 디코드된 신호를 모드 레지스터(19), 뱅크(ll,12), 컬럼 어드레스 카운터(20,21)에 출력한다.
I/0 데이타 버퍼/레지스터(16)는 데이타의 입출력을 제어하는 것으로, 도 2b에 도시된 바와 같이 동작한다. 예컨대 데이타 제어 신호 DQML=L에서 사이클n-1에 있어서의 클록 인에이블 신호 CKE가 H인 경우에는 데이타DQ0∼DQ3 중의 로우측 바이트의 기록/출력이 활성화된다.
제어 신호 래치(17,18)는 코멘드 디코더로부터 신호 /RAS, /CAS, /WE를 수취하고, 이것을 뱅크(11,12)에 출력한다.
모드 레지스터(19)는, 소정의 디코드된 코멘드 및 디코드된 어드레스 신호를 수취하여, 버스트 모드등의 소정의 동작 모드를 리셋한다. 버스트 모드에 있어서, 소정수의 데이타 비트가 기억되어 선택된 메모리셀에 기록된다. 버스트 모드를 실현하기 위해서, 모드 레지스터(19)는 컬럼 어드레스 카운터(20,21)의 카운트 동작을 제어한다. 컬럼 어드레스 카운터(20,21)는 디코드된 어드레스 신호를 카운트하여 컬럼 어드레스를 생성한다. 모드 레지스터(19)에 의해 버스트 모드가 지정되었을 때에는, 컬럼 어드레스 카운터(20,21)는 컬럼 어드레스가 간헐적으로 출력되도록 카운트 동작을 변경한다.
전술한 바와 같이, 뱅크(11)는 내부 회로용 제어 신호 생성기(1la), 셀프 리프레시 컨트롤러(11b), 로우 관련 컨트롤러(11c), DRAM 코어(11d) 및 컬럼 관련 컨트롤러(11e)를 갖는다.
DRAM 코어(11d)는, 매트릭스형으로 배열된 메모리셀의 어레이와, 센스 앰프와, 워드 디코더와 컬럼 디코더를 갖는다. 각 메모리셀은 1개의 트랜지스터와 1개의 커패시터로 이루어진다. 센스 앰프는 메모리셀에 접속되어 있는 비트선쌍에 각각 접속되어 있다. 워드 디코더는 메모리셀에 접속되어 있는 워드선을 구동한다. 컬럼 디코더는 메모리셀의 컬럼을 구동하는 동시에, 비트선을 대응하는 버스 라인에 접속한다.
제어 신호 생성 회로(1la)는, 신호 RAS, CAS, WE로부터, 로우 관련 컨트롤러(11c)에 부여해야 되는 여러가지의 제어 신호를 생성한다. 또, 제어 신호 생성 회로(11a)는, 셀프 리프레시 코멘드의 엔트리가 셀프 리프레시 컨트롤러(11b)로 검출되었을 때에, 로우 관련 컨트롤러(11c)내의 워드 디코더가 필요로 하는 제어 신호가 생성되도록, 셀프 리프레시 컨트롤러(11b)에서 제어된다. 이것에 관해서는 후에 상세히 기술한다.
셀프 리프레시 컨트롤러(11b)는, 후술하는 셀프 리프레시의 엔트리를 검출하여, SDRAM 디바이스(10)가 셀프 리프레시 모드로 동작하도록 제어 신호 생성 회로(11a)를 제어한다. 셀프 리프레시 컨트롤러(11b)의 상세에 관해서는 후술한다.
로우 관련 컨트롤러(11c)는, 프리 디코더, 워드 디코더 드라이버 및 센스 앰프 드라이버를 포함한다. 회로(1la)의 프리 디코더는 어드레스 버퍼/디코더(15)로부터의 로우 어드레스와 제어 신호 생성 회로(11a)에서의 대응하는 제어 신호를 수취하고, 프리디코드된 로우 어드레스 신호를 생성한다. 프리디코드된 로우 어드레스 신호는 DRAM 코어(11d)에 공급된다. 워드 디코더 드라이버는, 제어 신호 생성 회로(11a)에서 공급되는 대응하는 제어 신호에 따라서, DRAM 코어(lld)내의 워드 디코더를 구동한다. 로우 관련 컨트롤러(11c)의 센스 앰프 드라이버는, 제어 신호 생성 회로(11a)로부터의 대응하는 제어 신호에 따라서, DRAM 코어(1ld)내의 센스 앰프를 구동한다.
컬럼 관련 컨트롤러(11e)는 프리디코더와, I/0 데이타 셀렉터를 갖는다. 프리디코더는 컬럼 어드레스 카운터(20)에 의해서 생성된 컬럼 어드레스로부터, DRAM 코어(11d)내의 컬럼 디코더에 공급되는 프리디코드된 컬럼 어드레스 신호를 생성한다. 프리디코드된 컬럼 어드레스 신호는, DRAM 코어(11d)내의 컬럼 디코더에 부여된다. 컬럼 관련 컨트롤러(lle)내에 설치된 I/0 데이타 셀렉터는, 컬럼 어드레스에 따라서, I/0 데이타 버퍼/디코더(16)에 출력하여야 할 독출 데이타를 선택하여, 선택된 메모리셀내에 기록해야 되는 기록 데이타를 선택한다.
다음에, SDRAM 디바이스(10)의 셀프 리프레시 모드의 엔트리는, 다음과 같이 실현된다.
도 3은, 본 발명의 제1 실시 형태를 나타내는 타이밍도이고, 도 1에 나타내는 코멘드 디코더(14)의 제1 동작을 나타낸다. 도 2a에 도시된 바와 같이, 셀프 리프레시 모드의 코멘드에 의한 엔트리는, CKEn-1=H, CKEn=L, /CS=/RAS=/CAS=L, /WE=H이다. 사이클 n에서는 원래 클록 인에이블 신호 CKE는 L로 변화하지 않으면 안되지만, 클록 인에이블 신호 CKE는 큰 부하를 구동하지 않으면 안되기 때문에, 사이클 n에서는 L로 변화하지 않고 H 그대로이다. 즉, 사이클n에서는 자동 리프레시 모드가 엔트리되게 된다. 코멘드 디코더(14)는 자동 리프레시 모드가 엔트리되면, 내부의 카운터 또는 타이머등을 구동하여 소정의 일정 기간 Tc1(예컨대 100μs)를 계측한다.
이 일정 기간 Tc1내에 클록 인에이블 신호 CKE가 H에서 L로 변화한 것을 검출하면, 자동 리프레시 모드를 대신하여 셀프 리프레시 모드를 엔트리한다. 즉, 클록 인에이블 신호 CKE가 다른 신호와 동기하고 있지 않아도, 일정 기간 Tc1의 사이에 클록 인에이블 신호 CKE가 L가 된 것을 확인할 수 있으면, 셀프 리프레시 모드에 들어 간다. 또, 상기 일정 기간 Tc1내에, 후술하는 캔슬 신호가 코멘드 디코더(14)에 의해 디코드되면, 셀프 리프레시 모드는 엔트리되지 않는다.
이상과 같이, 종래 기술로서는 셀프 리프레시 모드를 엔트리할 수 있지 없었지만, 상기의 구성에 의하면 셀프 리프레시 모드를 엔트리할 수 있다. 또, 일정 기간 Tc1은 임의로 설정할 수 있지만, 셀프 리프레시 모드를 확실히 엔트리할 수 있는 기간으로서, 가능한한 짧은 것이 바람직하다.
도 4는, 본 발명의 제2 실시 형태를 나타내는 타이밍도이고, 도 1에 나타내는 코멘드 디코더(14)의 제2 동작을 나타낸다. 도 3에 나타내는 제1 실시 형태와 같이, 일단 자동 리프레시 모드가 엔트리되지만, 클록 인에이블 신호 CKE가 L로 된 시점에서 일정 기간 Tc1(예컨대 100μs)의 계측을 개시하는 점에서 제1 실시 형태와는 다르다. 클록 인에이블 신호 CKE가 H에서 L로 변화한 후 일정 기간 Tc1의 사이 L레벨을 유지한 것을 검출하면, 자동 리프레시 모드를 대신하여 셀프 리프레시 모드를 엔트리한다. 또 일정 기간 Tc1중 L을 유지하고 있는 것을 검출하는 이유의 하나는, 대기 상태의 지시 코멘드를 구분하기 위해서이다. 또한, 상기 일정 기간 Tc1내에, 후술하는 캔슬 신호가 코멘드 디코더(14)에 의해 디코드되면, 셀프 리프레시 모드는 엔트리되지 않는다. 본 발명의 제2 실시 형태에 의하면, 상기 제1 실시 형태와 동일한 효과가 수득된다.
도 5는, 본 발명의 제3 실시 형태를 나타내는 타이밍도이고, 도 1에 나타내는 코멘드 디코더(14)의 제3 동작을 나타낸다. 제3 실시 형태에서는, 클록 인에이블 신호 CKE가 사이클n-1의 끝에서 H로 변화하고 있지만, 이것은 클록 인에이블 신호 CKE를 이용하지 않고 자동 리프레시 모드에 들어 가는 코멘드를 의미하고 있다. 이 자동 리프레시 모드의 코멘드 엔트리가 있고나서 일정 기간 Tc1(예컨대 100μs)의 계측을 개시하여, 그 사이에 클록 신호 CLK가 H 또는 L로 고정(도면에서는 L 고정)되어 있는 경우에는, 그 사이에 캔슬 신호가 들어 가지 않는한 셀프 리프레시 모드가 엔트리된다. 본 발명의 제3 실시 형태에 의하면, 상기 제1 실시 형태와 동일한 효과가 수득된다. 단, 제3 실시 형태에서는, 셀프 리프레시 모드에 엔트리하기 위해서 클록 인에이블 신호 CKE를 사용하지 않는다.
도 6은, 본 발명의 제4 실시 형태를 나타내는 타이밍도이고, 도 1에 나타내는 코멘드 디코더(14)의 제4 동작을 나타낸다. 도 5에 나타내는 제3 실시 형태와 동일하게, 일단 자동 리프레시 모드가 엔트리되지만, 동기 클록 신호 CLK가 L로 된 시점에서 일정 기간 Tc1(예컨대 100μs)의 계측을 개시하는 점에서 제3 실시 형태와는 다르다. 일정 기간 Tc1내에 클록 신호 CLK가 H 또는 L로 고정(도면에서는 L 고정)되어 있는 것을 검출하면, 자동 리프레시 모드를 대신하여 셀프 리프레시 모드를 엔트리한다. 단, 상기 일정 기간 Tc1내에, 후술하는 캔슬 신호가 코멘드 디코더(14)에 의해 디코드되면, 셀프 리프레시 모드는 엔트리되지 않는다. 본 발명의 제4 실시 형태에 의하면, 상기 제1 실시 형태와 동일한 효과가 수득된다.
여기서, 제1 내지 제4 실시 형태에 있어서, 셀프 리프레시 모드로 들어 간 경우에는, 외부에서 신호는 실질적으로 완전히 SDRAM에 입력되지 않는 상황을 생각할 수 있다. 한편, 셀프 리프레시 모드로부터 빠지기 위해서는, 외부로부터 어떠한 신호를 부여할 필요가 있다. 이러한 외부의 신호를 받는 회로는 일반적으로 소비 전류가 많다. 따라서, 동기 클록 신호 CLK와 클록 인에이블 신호 CKE만을 접수가능한 상태로 설정해 두고, 그 외의 신호를 받는 회로를 디스에이블 상태로 설정해 두면, 소비 전류의 삭감이 된다.
또한, 상기 제1 내지 제4 실시 형태에서는, 셀프 리프레시 모드의 엔트리에 관한 것이지만, 이하에 설명하는 실시 형태는 셀프 리프레시 모드로부터 빠져 나오는 방법에 관한 것이다.
도 7은, 본 발명의 제5 실시 형태를 나타내는 타이밍도이고, 도 1에 나타내는 코멘드 디코더(14)의 제5 동작을 나타낸다. 도 7에 나타내는 동작에 있어서, 셀프 리프레시 모드의 엔트리는, 도 5 또는 도 6에 나타내는 방법, 즉, 클록 인에이블 신호 CKE를 사용하지 않는 방법, 바꾸어 말하면 일정 기간 내에서 클록 신호 CLK가 변화하지 않는 것을 검출하는 방법이다. 셀프 리프레시 모드로부터 빠져 나오기 위해서, 빠져 나오는 시점보다도 일정 기간 Tc2경과 전에 클록 인에이블 신호 CKE를 H로 설정하여, 동기 클록 신호를 접수 가능 상태로 한다. 이 상태에서 동기 클록 신호 CLK를 공급하면 동작을 개시하여 셀프 리프레시 모드로부터 빠져 나올 수 있다.
셀프 리프레시 모드의 엔트리를 클록 인에이블 신호 CKE를 이용하여 행한 경우(도 3 또는 도 4에 나타내는 경우로, 동기 클록 신호 CLK는 계속 공급되고 있다)에는, 클록 인에이블 신호 CKE를 H로 하면 즉시 셀프 리프레시 모드로부터 빠져 나올 수 있다. 또한, 클록 인에이블 신호 CKE가 H 그대로 고정되어 있는 상황에서 동기 클록 신호 CLK의 공급이 정지한 것으로 셀프 리프레시 모드에 엔트리된 경우에는, 동기 클록 신호 CLK의 공급을 개시함으로써 셀프 리프레시 모드로부터 빠져 나올 수 있다. 또, 셀프 리프레시 모드를 빠져 나올 때에, 통상 모드와의 이행 기간(마진)으로서 일정 기간을 취하는 것이 바람직하다.
또, 도 2a에 도시된 바와 같이, 셀프 재생로부터 빠져 나오는 코멘드를 이용하여도 좋다.
상기 본 발명의 제5 실시 형태는, 일단 셀프 리프레시 모드로 들어 간 후에 이것으로부터 빠져 나오는 방법이었다. 이것에 대하여, 이전에 설명한 캔슬 신호로 셀프 리프레시 모드에 실제로 이행하기 전에 캔슬할 수 있도록 하는 것은, 이용자의 요구를 폭넓게 만족시키는 하나의 요인이 된다. 이하, 이 경우의 구성을 본 발명의 제6 실시 형태로서 도 8을 참조하여 설명한다.
도 8에 있어서, 도 3을 참조하여 설명한 바와 같이, 자동 리프레시 모드의 엔트리로부터 소정의 일정 기간 Tc1이 경과한 동안에 클록 신호가 L로 변화한 경우에, 일정 기간 경과시에 셀프 리프레시 모드에 엔트리된다. 따라서, 일정 기간이 경과하기 전에, 캔슬하고 싶은 타이밍보다도 기간 A만큼 빨리 클록 신호 CLK를 H로 하고, 새로운 임의의 코멘드(정의되어 있는 이외의 코멘드)을 코멘드 디코더(14)에 입력함으로써, 셀프 리프레시 모드를 캔슬할 수 있다. 도 8에 나타내는 예로서는, 새로운 코멘드는 /CS=/RAS=/CAS=/WE=L이다. 코멘드 디코더(14)는 이 새로운 코멘드를 디코드하면, 셀프 리프레시 모드를 캔슬하여 각 부를 리셋한다.
상기 캔슬 조건은, 셀프 리프레시 모드의 엔트리시에 동기 클록 신호 CLK를 고정하고, 또한 클록 인에이블 신호 CKE를 H로 고정한 경우(도 5나 도 6의 경우)에는, 동기 클록 신호 CLK를 공급함으로써 셀프 리프레시 모드를 캔슬할 수 있다. 이 경우에는, 상기의 것과 같은 새로운 코멘드를 필요로 하지 않는다.
또한, 상기 캔슬 조건은, 셀프 리프레시 모드의 엔트리시에 동기 클록 신호 CLK를 고정하고, 또한 임의의 시간에 클록 인에이블 신호 CKE를 L로 한 경우에는, 캔슬하고 싶은 타이밍보다도 전에 2클록분 동기 클록 CLK를 공급하고, 또한 기간 A보다도 전에 클록 인에이블 신호 CKE를 상승시킨다. 이 경우에도, 상기의 것과 같은 새로운 코멘드를 필요로 하지 않는다.
다음에, 상기 발명의 실시 형태의 보다 상세한 구성 및 동작에 관해서 설명한다.
도 9는, 도 1에 나타내는 코멘드 디코더(14)의 상세한 일구성예를 나타내는 회로도이다. 코멘드 디코더(14)는 신호 rascx, rascz, cascx, cascz, wecx, wecz, cspz를 수취하여, 여러가지 디코드된 신호를 생성한다. 신호 rascx, cascx, wecx는 각각 전술의 /RAS,/CAS,/WE에 대응한다. 신호 rascz, cascz, wecz 및 cspz는 각각, /RAS,/CAS,/WE,/CS의 반전 신호이다. 또, 코멘드 디코더(14)는 클록 신호 CLK의 반전 신호인 신호 clkpz와 신호 ckecx, ckez(이들은 각각, 클록 인에이블 신호 CKE 및 그 반전 신호에 상당한다)를 수취한다.
코멘드 디코더(14)는 NAND 게이트(141∼1411), NOR 게이트(1412∼1413), 및 인버터(1414∼1423)를 갖는다. 상기 입력 신호는 상기 논리 소자로 디코드되어 디코드된 신호가 생성된다. 예컨대, 자동 리프레시 코멘드는 NAND 게이트(146) 및 N0R 게이트(1412)로 검출되어, 디코드된 신호 refpz가 N0R 게이트(1412)로부터 출력된다. 즉, NAND 게이트(146) 및 NOR 게이트(1412)는, 도 2a에 나타내는 자동 리프레시 코멘드에 관련하는 논리 연산을 행한다. 셀프 리프레시 코멘드는 NAND 게이트(146) 및 N0R 게이트(1413)에 의해서 검출되고, 디코드된 신호 srepz가 N0R 게이트(1413)로부터 출력된다. 즉, NAND 게이트(146) 및 N0R 게이트(1413)는 도 2a에 나타내는 셀프 리프레시 코멘드에 관련하는 논리 연산을 행한다. 본 발명에서는, 예컨대 디코드된 신호가 생성되지 않아도, 상기 동작에 의해 셀프 리프레시 모드를 엔트리할 수 있다. 상기 디코드된 신호 refpz, srepz는, 도 1에 나타내는 셀프 리프레시 컨트롤러(11b)에 부여된다.
인버터(1415)로부터 출력되는 디코드된 신호 wrtcz는, 로우 어드레스의 생성 및 자동 리프레시 모드에 관한 회로를 활성화한다. 인버터(1414)로부터 출력되는 디코드된 신호 cacpz는, 로우 어드레스의 생성 및 도 2a에 나타내는 액티브 모드에 관한 회로를 활성화한다. 인버터(1417)로부터 출력되는 디코드된 신호 dacpz는, 프리차지 동작에 관한 회로를 활성화한다. 상기 코멘드화 cPz, actpz 및 dacpz는, 도 1에 나타내는 셀프 리프레시 컨트롤러(11b)에 부여된다.
인버터(1419)로부터 출력되는 디코드된 신호 mrspz는, 전술한 버스트 모드와 같은 소정 모드의 설정을 지시하고 있다. 인버터(1420)로부터 출력되는 디코드된 신호 mrscz는, 소정 모드의 리셋을 지시하고 있다. 디코드된 신호 mrspz는, 셀프 리프레시 컨트롤러(11b) 및 모드 레지스터(19)에 부여된다. 디코드된 신호 mrscz는, 모드 레지스터(19)에 부여된다. 인버터(1423)로부터 출력되는 디코드된 신호 bstcz는, 제어 신호 래치 회로(17,18) 및 셀프 리프레시 컨트롤러(11b)에 부여된다. 인버터(1421)로부터 출력되는 신호는, 컬럼 어드레스 스트로브 신호 /CAS의 캔슬을 지시하는 것으로, 제어 신호 래치 회로(17,18) 및 셀프 리프레시 컨트롤러(11b)에 부여된다.
클록 신호 CLK에 대응하는 신호 clkpz는, NAND 게이트(1411)와 인버터(1422)로 내부 클록 신호 cmcpz로 변환된다.
도 10은, 도 1에 나타내는 셀프 리프레시 컨트롤러(11b)의 블록도이다. 도 10에 나타낸 구성은, 일정한 소정 기간 Tc1의 개시가 클록 신호 CLK에 의존할 경우의 동작에 대응하고 있다. 자동 리프레시 코멘드 래치 회로(36)는 상기 디코드된 신호 refpz에 대응하는 세트 신호를 수취하여 래치 신호를 출력한다. 1쇼트 펄스 발생기(38)는, 이 설정 신호를 펄스 신호로 변환한다. 이 펄스 신호는, 제1 세트 신호로서, 셀프 리프레시 코멘드 래치 회로(40)에 부여된다. 제1 설정 신호에 응답하여, 셀프 리프레시 코멘드 래치 회로(40)는 세트된다. 또한, 래치 회로(40)는 제2 세트 신호로도 세트가능하다. 이 제2 세트 신호는, 전술한 디코드된 신호 srepz에 상당한다. 제2 세트 신호는, 도 2a를 참조하여 설명한 바와 같이, 셀프 리프레시 모드의 엔트리의 요구를 접수하기 위해서 이용된다. 자동 리프레시 코멘드 래치 회로(36)로부터 1쇼트 펄스 발생기(38)를 통해 공급된 제1 세트 신호는 본 발명에 의해서 정의된 것이다.
셀프 리프레시 코멘드 래치 회로(40)가 세트되었을 때, 래치 신호가 출력되어 1쇼트 펄스 발생기(41)에서 펄스 신호로 변환된다. 이 펄스 신호는, 세트 신호로서, 셀프 리프레시 상태 래치 회로(43)에 부여된다. 셀프 리프레시 상태 래치 회로(43)가 세트되면, 클록 전송 회로(45)가 활성화되고, 링발진기등으로 구성되는 클록 발생기(44)에 의해 생성된 클록 신호가 카운터(48)에 부여된다. NAND 게이트(49)의 출력 신호로 리셋되는 카운터(48)는, 클록 전송 회로(45)를 통해 클록 발생기(44)로부터 수취한 클록 신호를 카운트하고, 상기 일정한 소정 기간 Tc1(예컨대,100μs)에 상당하는 카운트치가 되었을 때에, 출력 신호를 발생한다. 1쇼트 펄스 발생기(51)는, 카운터(48)의 출력 신호를 펄스 신호로 변환한다. 이 펄스 신호는, 제2 리셋 신호로서, 자동 리프레시 래치 회로(36)에 부여된다. 상기 펄스 신호는 또, 아비터(arbiter)(46)에 부여된다. 아비터(46)는, 소정의 펄스 기간을 갖는 조정 신호를 리셋 신호 저지 회로(42)에 보낸다. 셀프 리프레시 코멘드 래치 회로(40)가 리셋되면, 그 출력 신호가 리셋 신호 저지 회로(42)를 통과할 수 있게 된다. 또한, 조정 신호가 리셋 신호 저지 회로(42)에 부여되어 있지 않을 경우에는, 회로(40)의 출력 신호는 셀프 리프레시 상태 래치 회로(43)에 부여된다. 조정 신호가 리셋 신호 저지 회로(42)에 부여되면, 저지 회로(42)는 소정의 펄스 기간에 대응하는 기간에 있어서, 래치 회로(40)의 출력 신호를 저지한다. 조정 신호는 DRAM 코어(11d)가 액세스 중이고, 즉시 셀프 리프레시 모드로부터 개방할 수 없는 상황을 고려하여 이용되는 것이다.
블록(14,15 및 16)을 갖는 입력 초단 회로에 접속되는 입력 초단 디스에이블 회로(37)는, 자동 리프레시 코멘드 래치 회로(36)의 래치 신호에 응답하여, 입력 초단 회로를 디스에이블 상태(불활성화)로 한다. 따라서, 블록(14,15,16) 중에서 소비되는 전력을 감할 수 있다.
자동 리프레시 코멘드 래치 회로(36)는 또한, 제1 리셋 신호로 리셋할 수 있다. 이 제1 리셋 신호는 클록 검출기(32), N0R 게이트(33) 및 인버터(35)로 생성된다. N0R 게이트(33)는 전술한 새롭게 정의한 코멘드에 상당하는 디코드된 신호로서 셀프 리프레시 모드의 엔트리의 캔슬을 지시하는 신호를 수취한다. 클록 검출기(32)는, 도 6 및 도 7을 참조하여 전술한 제5 및 제6 동작에 상당한다. 즉, 클록 검출기(32)는, 클록 인에이블 신호 CKE가 하이 레벨(인에이블을 나타낸다)로 전환한 후의 클록 신호 CLK의 최초의 펄스를 검출한다. N0R 게이트(33)의 출력 신호는 인버터(35)에 의해서 반전된다. 그 반전 신호는, 제1 리셋 신호로서, 자동 리프레시 코멘드 래치 회로(36)에 부여된다. 제1 리셋 신호는, 셀프 리프레시 코멘드 래치 회로(40)에 부여되어 이것을 리셋한다.
도 11은, 도 10에 나타내는 클록 검출기(32)의 구성을 나타내는 블록도이다. 클록 검출기(32)는, NAND 게이트(321), 인버터(322) 및 펄스 신장 회로(323)로 이루어진다. NAND 게이트(321)는, 클록 인에이블 신호 CKE와 도 10에 나타내는 래치 회로(36)가 출력하는 자동 리프레시 코멘드 신호와의 NAND 연산을 행한다. 자동 리프레시 모드의 엔트리의 요구가 접수되면, 자동 리프레시 코멘드 래치 회로(36)는 하이 레벨의 래치 신호를 출력한다. 클록 인에이블 신호 CKE가 하이 레벨로 전환되어, 클록 신호 CLK의 최초의 펄스가 부여되면, 자동 리프레시 코멘드 래치 신호는 로우 레벨로 전환한다. 이것은 NAND 게이트(321)로 검출되고, 그 출력 신호는 인버터(322)로 반전된다. 펄스 신장 회로(323)는, 인버터(322)의 출력 신호의 펄스 기간을 소정의 펄스 기간까지 신장한다. 펄스 신장 회로(323)의 출력 신호 clkpz는, 제1 리셋 신호로서, 자동 리프레시 코멘드 래치 회로(36)에 부여된다.
도 10으로 되돌아가서, 내부 클록 발생기(47)는, 클록 신호 CLK 및 클록 인에이블 신호 CKE에서, 내부 클록(도 12에 나타내는 내부 클록 신호 clkmpz에 상당한다)을 생성한다. 클록 인에이블 신호 CKE가 로우 레벨 또는 클록 신호 CLK의 공급이 정지하면, 내부 클록 발생기(47)는 내부 클록의 생성을 정지한다. 이렇게 하여 생성된 내부 클록은, NAND 게이트(49)를 통해, 초기치 설정 회로(50)에 부여된다. NAND 게이트(49)의 출력 신호는 카운터(48)를 리셋하여, 초기치 설정 회로(50)의 초기치를 설정한다. 이 초기치는 전술한 일정 소정 기간 T에 상당한다.
도 12는, 도 10에 나타내는 셀프 리프레시 컨트롤러(11b)의 구성을 나타내는 회로도이다. 도 9를 참조하여 이미 설명한 디코드된 신호 mrspz, dacpz, actpz 및 bstcz, 및 신호 clkpz가 0R 게이트(33)에 부여되고 있다. 신호 clkpz는, 도 11에 나타내는 클록 디코더(32)로 생성된다. 도 9에 나타내는 N0R 게이트(1412)로부터 출력되는 디코드된 신호 refpz는, 세트 신호로서, 자동 리프레시 코멘드 래치 회로(36)에 부여된다. 도 9의 N0R 게이트(1413)로부터 출력되는 디코드된 신호 srepz는, 제2 세트 신호로서, 셀프 리프레시 코멘드 래치 회로(40)에 부여된다. 입력 초단 디스에이블 신호 회로(37)에 부여되는 신호 ckemxlp는, 클록 인에이블 신호 CKE가 하이일 때 디스에이블 상태이다. 회로(37)가 출력하는 신호 selfz 및 enzen은, 도 1에 나타내는 블록(14,15,16)의 입력 초단 회로에 부여된다.
도 13의 (a)∼(n)은 도 12의 동작을 나타내는 타이밍도이고, 자동 리프레시를 엔트리하는 코멘드 검출로부터 셀프 리프레시 모드에 들어갈때까지의 동작을 나타낸다. 또, 도 13 의 (a)∼(n)은 각각 도 10의 (a)∼(n)의 신호를 나타낸다.
자동 리프레시 코멘드가 도 1에 나타내는 코멘드 디코더(14)에 부여되면, 세트 신호로서 기능하는 디코드된 신호 refpz(도 13의 (a))가 자동 리프레시 코멘드 래치 회로(36)에 부여된다. 세트 신호 refPz에 응답하여, 자동 리프레시 코멘드 래치 회로(36)는 세트되고, 도 13의 (b)에 나타내는 코멘드 래치 신호를 출력한다. 코멘드 래치 신호는 도 12에 나타내는 인버터(53)로 반전되어, 도 13의 (c)에 나타내는 신호 sraz가 1쇼트 펄스 발생기(38)에 부여된다. 1쇼트 펄스 발생기(38)는, 도 13의 (d)에 도시된 바와 같이, 신호 sraz에서 펄스 신호 srarz를 생성하여, 펄스 신호 srarz가 제1 세트 신호로서 셀프 리프레시 코멘드 래치 회로(40)에 부여된다. 따라서, 셀프 리프레시 코멘드 래치 회로(40)는 세트되고, 도 13의 (e)에 도시된 바와 같이, 내부의 플립플롭의 출력 신호가 로우 레벨로 전환된다. 그리고, 도 13의 (f)에 도시된 바와 같이, 셀프 리프레시 코멘드 래치 회로(40)의 출력 신호는 하이 레벨로 전환된다.
셀프 리프레시 코멘드 래치 회로(40)의 래치 출력 신호는, 1쇼트 펄스 발생기(41)에 부여된다. 이 1쇼트 펄스 발생기(41)는, 도 13의 (g)에 나타내는 내부 클록 신호 clkmpx가 부여된다. 1쇼트 펄스 발생기(41)는, 도 13의 (h)에 나타내는 펄스 신호를 생성한다. 도 13의 (h)에 나타내는 펄스 신호는, 셀프 리프레시 상태 래치 신호(43)를 세트하여, 그 출력 신호는 도 13의 (i)에 도시된 바와 같이, 로우 레벨로 전환된다. 클록 전송 회로(45)는 도 13의 (i)에 나타내는 펄스 신호를 수취하고, 도 13의 (j)에 도시된 바와 같이, 그 내부의 인버터의 출력 신호가 로우 레벨로부터 하이 레벨로 전환된다. 따라서, 도 13의 (k)에 나타내는 클록 신호로서, 도 l0에 나타내는 클록 발생기(44)로 생성되는 클록 신호 oscz는 카운터(48)에 전송가능해진다.
카운터(48)는 신호 oscz를 카운트하여, 카운트치가 일정 소정 기간 T1c(예컨대 100μs)에 상당하는 소정수의 펄스와 같은 카운트치로 되었을 때에, 도 13의 (l)에 도시된 바와 같이, 카운터(48)의 출력 신호 srcbz는 로우 레벨로 전환된다. 1쇼트 펄스 발생기(51)는, 도 13의 (m)에 도시된 바와 같이 신호 srcbz에서 펄스 신호 srpz를 생성한다. 이와 같이 생성된 펄스 신호 srpz는, 제2 리셋 신호로서, 자동 리프레시 코멘드 래치 회로(36)에 부여되고, 자동 리프레시 모드의 엔트리가 취소한다. 전술한 바와 같이, 펄스 신호 srpz는 아비터(46)에 출력된다. 그리고, NAND 게이트(49)의 출력 신호에 의해서 카운터(48)는 리셋되고, 카운터(46)는 예컨대 16μs와 같은 신호 oscz의 소정 펄스수를 카운트한다. 그리고, 도 13의 (n)에 도시된 바와 같이, 펄스 신호가 16μs마다 간헐적으로 생성된다. 이 펄스 신호는 도 1에 나타내는 제어 신호 생성 회로(11a)에 부여되고, 셀프 리프레시 모드로 로우 관련 컨트롤러(11c)가 동작한다.
상기 방법에서 세트된 자동 리프레시 모드는, 아래와 같이 하여 개방할 수 있다. SDRAM 디바이스를 자동 리프레시 모드로부터 개방하기 위해서, 클록 검출기(32)에 부여되는 클록 인에이블 신호 CKE는 하이 레벨로 전환하여, 입력 초단 디스에이블 회로(37)에 공급되는 신호 ckemxlp는 하이 레벨로 전환한다. 따라서, 회로(37)로 제어되는 입력 초단 회로는 디스에이블 상태로부터 개방된다. 그 후, 도 11에 나타내는 클록 디코더(32)의 NAND 게이트(321)는 클록 신호 CLK를 수취하여, 이것의 최초 펄스에 응답하여 1쇼트 펄스 신호 clkpx를 출력한다. 이 펄스 신호 clkpx는 N0R 게이트(33)에 부여된다. 펄스 신호 clkpx는 자동 리프레시 코멘드 래치 회로(36)와 셀프 리프레시 코멘드 래치 회로(40)를 리셋한다. 래치 회로(40)의 출력 신호의 변화는 리셋 신호 저지 회로(42)를 통과하여, 리셋 신호로서, 셀프 리프레시 상태 래치 회로(43)에 부여된다. 따라서, 래치 회로(43)로 래치된 상태는 개방되고, 클록 발생기(44)로부터의 클록 신호의 공급이 정지한다. 또, 카운터(48)의 동작은 정지된다. 래치 회로(40)의 출력 신호의 상기 변화는, 아비터(46)에 부여된다. DRAM 코어가 액세스 중이고, 즉시 셀프 리프레시 모드로부터 개방할 수 없는 경우에는, 아비터(46)는 소정 기간, 조정 신호를 리셋 신호 저지 회로(42)에 출력한다. 그리고, 셀프 리프레시 모드가 개방된다.
도 14는, 도 10에 나타내는 구성과는 다른, 셀프 리프레시 컨트롤러(l1b)의 별도의 구성을 나타내는 블록도이다. 도 14에 있어서, 전술한 도면에 나타내는 구성 요소와 동일한 것에는 동일한 참조 번호를 붙이고 있다. 도 14에 나타내는 구성은, 자동 리프레시 모드의 엔트리가 인식되었을 때부터, 상기 일정 소정 기간 Tc1가 개시할 경우의 동작을 실현한다.
도 14에 나타내는 구성은, 도 10에 나타내는 구성과 다음과 같이 다르다. 자동 리프레시 모드가 엔터되었을 때에 소정 기간 Tc1의 계측을 개시하기 위해서, 자동 리프레시 모드 코멘드 래치 회로(36)의 출력 신호는, 1쇼트 펄스 발생기(56)뿐만아니라, 클록 전송 회로(58) 및 초기치 설정 회로(60)에 부여된다. 즉, 자동 리프레시 코멘드가 검출되면, 클록 발생기(44)가 출력하는 클록 신호는 클록 전송 회로(58)를 통해 카운터(59)에 부여된다. 전술한 신호 clkmpx인 내부 클록 정지 지시 신호는, 1쇼트 펄스 발생기(56)에 부여된다. 펄스 발생기(56)는, 클록 인에이블 신호 CKE가 로우 레벨로 전환했을 때에, 제1 세트 신호를 발생한다. 카운터(59)의 카운트치가 소정치가 되기 전에, 클록 인에이블 신호 CKE가 로우 레벨로 전환된다. 내부 클록 정지 지시 신호가 1쇼트 펄스 발생기(56)에 부여되면, 발생기(56)는 제1 세트 신호를 출력하여, 이것에 의해 셀프 리프레시 코멘드 래치 회로(40)는 세트된다.
도 15는, 도 14에 나타내는 셀프 리프레시 컨트롤러(11b)의 회로도이다. 도 15에 도시된 바와 같이, 자동 리프레시 코멘드 래치 회로(36)의 출력 신호는 클록 전송 회로(58)와 컨트롤러(59)(초기치 설정 회로(60)를 포함한다)에 부여된다. 초기 클록 정지 지시 신호 clkmpx는 1쇼트 펄스 발생기(56)에 부여된다.
도 16의 (a)∼(h)은, 도 15에 나타내는 회로의 동작을 도시하는 타이밍도이다. 이 타이밍도는, 자동 리프레시 모드의 엔트리 요구의 검출로부터, 셀프 리프레시 모드의 엔트리까지의 시퀀스를 나타낸다. 도 16의 (a)∼(h)는 도 15의 (a)∼(h)에 상당한다.
자동 리프레시 코멘드가 코멘드 디코더(14)로 디코드되면, 도 16의 (a)에 나타내는 디코드된 신호 refpz가 자동 리프레시 코멘드 래치 회로(36)에 부여된다. 회로(36)의 출력 신호는, 도 16의 (b)에 도시된 바와 같이, 로우 레벨로 전환된다. 이 도 16의 (b)에 나타내는 코멘드 래치 신호는, 1쇼트 펄스 발생기(56), 클록 전송 회로(58) 및 카운터(59)에 부여된다. 상기 코멘드 래치 신호가 클록 전송 회로(58)의 NAND 게이트에 부여되면, 클록 발생기(44)로 생성된 클록 신호 oscz는 클록 전송 회로(58)를 통과하여, 카운터(59)에 부여된다. 카운트치가 소정치(예컨대 100μs)가 되면, 신호 srcbz(도 16의 (a)∼(h)에서는 도시하지 않지만, 도 13의 (1)에 나타내고 있다)가 카운터(59)로부터 출력된다. 그리고, 펄스 신호 srpz가 도 13의 (m)으로 도시된 바와 같이, 1쇼트 펄스 발생기(51)에 의해서 신호 srcbz로부터 생성되고, 제2 리셋 신호로서 자동 리프레시 코멘드 래치 회로(36)에 부여된다. 따라서, 도 16의 (b)에 나타내는 코멘드 래치 신호는, 하이 레벨로 전환된다.
내부 클록 정지 지시 신호 clkmx가 로우 레벨로 변화하지 않을 때만, 카운터(59)의 카운트치는 100μs와 같은 값이 된다. 전술한 바와 같이, 클록 인에이블 신호 CKE가 로우 레벨로 변화했을 때 또는 클록 신호 CLK의 공급이 정지했을 때만, 내부 클록 정지 지시 신호 clkmx는 변화한다. 만약, 도 16의 (d)에 도시된 바와 같이, 카운터(59)의 카운트치가 100μs와 같은 카운터치에 도달하기 전에 내부 클록 신호 clkmpx가 로우 레벨로 변화하였다고 하면, 도 16의 (e)에 나타내는 펄스가 생성되고, 디코드된 셀프 리프레시 코멘드 신호(또는 제1 세트 신호)로서, 셀프 리프레시 코멘드 래치 회로(40)에 부여된다.
따라서, 셀프 리프레시 코멘드 래치 회로(40)는 세트되고, 그 출력 신호는 도 16의 (f)에 도시된 바와 같이, 로우 레벨로 전환된다. 그리고, 1쇼트 펄스 발생기(57)는, 상기 출력 신호로부터 도 16의 (g)에 나타내는 1쇼트 펄스 신호를 생성한다. 셀프 리프레시 상태 래치 회로(43)는 도 16의 (g)에 나타내는 세트 신호를 래치하여, 그 출력 신호는 도 16의 (h)에 도시된 바와 같이, 로우 레벨로 전환된다. 이 상태에서도, 자동 리프레시 코멘드가 래치된 상태가 개방될 때까지, 클록 신호 oscz는 클록 전송 회로(58)를 통해 카운터(59)에 계속적으로 출력된다.
자동 리프레시 코멘드 래치 회로(40)가 세트되었을 때에 행해지는 아비터(46)의 동작은, 도 10∼도 13의 (a)∼(n)을 참조하여 설명한 동작과 동일하다.
상기한 바와 같이 하여 설정된 셀프 리프레시 모드로부터 빠져 나오는 동작은 다음과 같다. 클록 인에이블 신호 CKE를 하이 레벨로 하면, 입력 초단 정지 회로(37)에 공급되어 있는 신호 ckemxlp가 하이 레벨로 전환된다. 그 후, 도 11에 나타내는 클록 검출기(32)의 NAND 게이트(321)가 클록 신호 CLK를 수취하여, 그 최초 펄스에 응답하여 1쇼트 펄스 신호 clkpx가 생성되며, NOR 게이트(33)에 부여된다. 펄스 신호 clkpx는 자동 리프레시 코멘드 래치 회로(36)와 셀프 리프레시 코멘드 래치 회로(40)를 리셋한다. 래치 회로(40)의 출력 신호의 변화는 리셋 신호 저지 회로(42)를 통과하여, 리셋 신호로서 셀프 리프레시 상태 래치 회로(43)에 부여된다. 따라서, 래치 회로(43)로 래치된 상태는 개방되고, 클록 발생기(44)로부터의 클록 신호의 공급이 정지한다. 또, 카운터(59)는 그 동작을 정지한다. 래치 회로(40)의 출력 신호의 상기 변화는 아비터(46)에 부여된다. DRAM 코어가 액세서 중에서, 즉시 셀프 리프레시 모드로부터 개방할 수 있는 경우에는, 아비터(46)는 소정의 시간, 조정 신호를 리셋 신호 저지 회로(42)에 출력한다. 그리고, 셀프 리프레시 모드가 개방된다.
이상, 본 발명의 실시 형태를 설명하였다. 이상 설명한 바와 같이, 클록 인에이블 신호 CKE의 부하가 다른 신호에 비하여 무겁고, 변화의 타이밍이 갖춰지지 않아도, 확실히 셀프 리프레시 모드를 코멘드 엔트리할 수 있다.
이상 설명한 바와 같이, 본 발명에 의하면 이하의 효과가 수득된다.
청구범위 제1항 내지 제8항 기재의 발명에 의하면, 일정 기간, 소정 신호의 상태를 검출하고, 이 검출 결과에 따라서 셀프 리프레시 모드를 코멘드 엔트리하는 구성으로 하였기 때문에, 코멘드 엔트리에 필요한 신호중, 어떤 신호, 구체적으로는 클록 인에이블 신호 CKE가 다른 신호보다도 지연되어 있는 경우라도, 확실히 셀프 리프레시 모드를 코멘드 엔트리할 수 있다.
또한, 청구범위 제9항 및 제10항 기재의 발명에 의하면, 소비 전류를 삭감할 수 있다.
또, 청구범위 제11항 기재의 발명에 의하면, 간단히 셀프 리프레시 모드로부터 빠져 나올 수 있다.

Claims (11)

  1. 외부로부터의 동기 클록 신호에 동기하여 동작가능한 반도체 기억 장치에 있어서, 소정의 코멘드 입력이 있은 후, 소정의 신호의 상태를 검출하고, 그 검출 결과에 따라서 반도체 기억 장치를 셀프 리프레시 모드로 하는 지시를 출력하는 회로를 구비하는 것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서, 상기 소정의 신호는 상기 동기 클록 신호를 반도체 기억 장치에 입력할지의 여부를 지시하는 클록 신호이고, 상기 회로는 소정의 코멘드 입력이 있은 후 상기 클록 신호가 소정의 변화를 한 경우에 셀프 리프레시 모드를 엔트리하는 것을 특징으로 하는 반도체 기억 장치.
  3. 제1항에 있어서, 상기 소정의 신호는 상기 셀프 리프레시 모드를 캔슬하는 신호이고, 상기 회로는 소정의 코멘드 입력이 있은 후의 일정 기간 내에서 상기 캔슬하는 신호를 검출하지 않을 경우에 셀프 리프레시 모드를 엔트리하는 것을 특징으로 하는 반도체 기억 장치.
  4. 제1항에 있어서, 상기 소정의 신호는 상기 동기 클록 신호이고, 상기 회로는 소정 코멘드의 입력이 있은 후 일정 기간 내에서 상기 동기 클록 신호가 소정의레벨로 고정되어 있는 경우에 셀프 리프레시 모드를 엔트리하는 것을 특징으로 하는 반도체 기억 장치.
  5. 제4항에 있어서, 상기 일정 기간은 상기 소정의 코멘드 입력이 있은 시점에서부터 계수되는 것을 특징으로 하는 반도체 기억 장치.
  6. 제3항에 있어서, 상기 일정 기간은 상기 동기 클록 신호를 반도체 기억 장치에 입력할지의 여부를 지시하는 클록 신호가 소정의 변화를 한 시점에서부터 계수되는 것을 특징으로 하는 반도체 기억 장치.
  7. 제4항에 있어서, 상기 일정 기간은 상기 소정의 코멘드 입력이 있은 후, 상기 동기 클록 신호가 소정의 레벨로 고정된 시점에서부터 계수되는 것을 특징으로 하는 반도체 기억 장치.
  8. 제1항 내지 제7항중 어느 한 항에 있어서, 상기 소정의 코멘드 입력은 외부로부터의 클록 신호나 어드레스 신호를 필요로 하는 자동 리프레시 모드를 지시하는 것을 특징으로 하는 반도체 기억 장치.
  9. 제1항 내지 제7항중 어느 한 항에 있어서, 상기 셀프 리프레시 모드가 설정된 경우에는, 반도체 기억 장치의 상기 동기 클록 신호 및 상기 동기 클록 신호를 입력할지의 여부를 지시하는 클록 신호를 받는 입력 회로 이외의 입력 회로는 디스에이블 상태로 되는 것을 특징으로 하는 반도체 기억 장치.
  10. 제8항에 있어서, 상기 셀프 리프레시 모드가 설정된 경우에는, 반도체 기억 장치의 상기 동기 클록 신호 및 상기 동기 클록 신호를 입력할지의 여부를 지시하는 클록 신호를 받는 입력 회로 이외의 입력 회로는 디스에이블 상태로 되는 것을 특징으로 하는 반도체 기억 장치.
  11. 제1항에 있어서, 셀프 리프레시 모드를 해제하기 위한 코멘드에 응답하여, 상기 회로는 셀프 리프레시 모드를 해제하는 것을 특징으로 하는 반도체 기억 장치.
KR1019970042403A 1996-08-29 1997-08-29 반도체기억장치 KR100268651B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP22900296 1996-08-29
JP96-229002 1996-08-29
JP21864897A JP4000206B2 (ja) 1996-08-29 1997-08-13 半導体記憶装置
JP97-218648 1997-08-13

Publications (2)

Publication Number Publication Date
KR19980019138A true KR19980019138A (ko) 1998-06-05
KR100268651B1 KR100268651B1 (ko) 2000-12-01

Family

ID=26522677

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970042403A KR100268651B1 (ko) 1996-08-29 1997-08-29 반도체기억장치

Country Status (4)

Country Link
US (1) US5901101A (ko)
JP (1) JP4000206B2 (ko)
KR (1) KR100268651B1 (ko)
TW (1) TW357460B (ko)

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5999481A (en) 1997-08-22 1999-12-07 Micron Technology, Inc. Method and apparatus for controlling the operation of an integrated circuit responsive to out-of-synchronism control signals
US6212599B1 (en) * 1997-11-26 2001-04-03 Intel Corporation Method and apparatus for a memory control system including a secondary controller for DRAM refresh during sleep mode
JP3125749B2 (ja) * 1998-06-11 2001-01-22 日本電気株式会社 同期型半導体メモリ
JP2000021162A (ja) * 1998-07-03 2000-01-21 Mitsubishi Electric Corp 揮発性メモリおよびエンベッデッド・ダイナミック・ランダム・アクセス・メモリ
JP3918317B2 (ja) * 1998-09-08 2007-05-23 富士通株式会社 半導体記憶装置
KR100381966B1 (ko) * 1998-12-28 2004-03-22 주식회사 하이닉스반도체 반도체메모리장치및그구동방법
JP4339995B2 (ja) * 1999-11-16 2009-10-07 パナソニック株式会社 半導体記憶装置
DE19955601C2 (de) * 1999-11-18 2001-11-29 Infineon Technologies Ag Verfahren zur Durchführung von Auto-Refresh-Sequenzen an einem DRAM
TW522399B (en) * 1999-12-08 2003-03-01 Hitachi Ltd Semiconductor device
JP4201490B2 (ja) 2000-04-28 2008-12-24 富士通マイクロエレクトロニクス株式会社 自動プリチャージ機能を有するメモリ回路及び自動内部コマンド機能を有する集積回路装置
US6327209B1 (en) * 2000-08-30 2001-12-04 Micron Technology, Inc. Multi stage refresh control of a memory device
JP2002216472A (ja) 2001-01-22 2002-08-02 Nec Corp 半導体記憶装置
JP3737437B2 (ja) * 2001-02-01 2006-01-18 Ｎｅｃエレクトロニクス株式会社 半導体メモリ及びその動作モードのエントリー方法
US6771553B2 (en) * 2001-10-18 2004-08-03 Micron Technology, Inc. Low power auto-refresh circuit and method for dynamic random access memories
US7139893B2 (en) * 2001-10-30 2006-11-21 Micron Technology, Inc. Transparent SDRAM in an embedded environment
CN100456387C (zh) * 2002-04-15 2009-01-28 富士通微电子株式会社 半导体存储器
JP4078119B2 (ja) * 2002-04-15 2008-04-23 富士通株式会社 半導体メモリ
US6731548B2 (en) * 2002-06-07 2004-05-04 Micron Technology, Inc. Reduced power registered memory module and method
JP2004103081A (ja) * 2002-09-06 2004-04-02 Renesas Technology Corp 半導体記憶装置
JP4077295B2 (ja) 2002-10-23 2008-04-16 株式会社東芝 同期型半導体記憶装置及びその動作方法
US20050105372A1 (en) * 2003-10-30 2005-05-19 Fujitsu Limited Semiconductor memory
JP4437710B2 (ja) * 2003-10-30 2010-03-24 富士通マイクロエレクトロニクス株式会社 半導体メモリ
TWI260019B (en) * 2004-05-21 2006-08-11 Fujitsu Ltd Semiconductor memory device and memory system
US7953921B2 (en) * 2004-12-28 2011-05-31 Qualcomm Incorporated Directed auto-refresh synchronization
US9384818B2 (en) * 2005-04-21 2016-07-05 Violin Memory Memory power management
US7461365B1 (en) * 2005-07-09 2008-12-02 Lightspeed Logic, Inc. Increased effective flip-flop density in a structured ASIC
KR100810060B1 (ko) 2006-04-14 2008-03-05 주식회사 하이닉스반도체 반도체 메모리 소자 및 그의 구동방법
US8332793B2 (en) * 2006-05-18 2012-12-11 Otrsotech, Llc Methods and systems for placement and routing
JP4470185B2 (ja) * 2006-11-28 2010-06-02 エルピーダメモリ株式会社 半導体記憶装置
US7619944B2 (en) * 2007-01-05 2009-11-17 Innovative Silicon Isi Sa Method and apparatus for variable memory cell refresh
CN102057436A (zh) * 2008-06-12 2011-05-11 松下电器产业株式会社 半导体存储装置、半导体装置及光盘再生装置
US9053812B2 (en) 2010-09-24 2015-06-09 Intel Corporation Fast exit from DRAM self-refresh
US9292426B2 (en) * 2010-09-24 2016-03-22 Intel Corporation Fast exit from DRAM self-refresh
JP2013030247A (ja) * 2011-07-28 2013-02-07 Elpida Memory Inc 情報処理システム
US8976163B2 (en) 2012-06-07 2015-03-10 Apple Inc. Using clock detect circuitry to reduce panel turn-on time
KR101980162B1 (ko) * 2012-06-28 2019-08-28 에스케이하이닉스 주식회사 메모리

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6157097A (ja) * 1984-08-27 1986-03-22 Nec Corp ダイナミツク半導体メモリ
US5499213A (en) * 1992-06-29 1996-03-12 Fujitsu Limited Semiconductor memory device having self-refresh function
JP3001342B2 (ja) * 1993-02-10 2000-01-24 日本電気株式会社 記憶装置
JP2836453B2 (ja) * 1993-08-26 1998-12-14 日本電気株式会社 半導体メモリの初段回路方式
JPH0765571A (ja) * 1993-08-27 1995-03-10 Nec Corp 半導体記憶装置
KR960006285B1 (ko) * 1993-12-18 1996-05-13 삼성전자주식회사 반도체 메모리 장치의 셀프 리프레시 방법 및 그 회로
JPH08129885A (ja) * 1994-10-28 1996-05-21 Nec Corp 半導体メモリ装置
JP3592386B2 (ja) * 1994-11-22 2004-11-24 株式会社ルネサステクノロジ 同期型半導体記憶装置

Also Published As

Publication number Publication date
JP4000206B2 (ja) 2007-10-31
KR100268651B1 (ko) 2000-12-01
JPH10125059A (ja) 1998-05-15
US5901101A (en) 1999-05-04
TW357460B (en) 1999-05-01

Similar Documents

Publication Publication Date Title
KR100268651B1 (ko) 반도체기억장치
KR100768729B1 (ko) 클록 동기형 다이나믹 메모리 및 클록 동기형 집적 회로
KR100443909B1 (ko) 반도체 메모리 장치의 부분 어레이 셀프 리플레쉬 동작을수행하기 위한 장치 및 방법
KR100618070B1 (ko) 리프레시를 자동으로 행하는 동적 메모리 회로
KR100600331B1 (ko) 연속적인 버스트 모드로 동작 가능한 슈도 ｓｒａｍ
US5708622A (en) Clock synchronous semiconductor memory device
US6741515B2 (en) DRAM with total self refresh and control circuit
US6629224B1 (en) Method for operating a semiconductor memory device having a plurality of operating modes for controlling an internal circuit
JP4723679B2 (ja) 半導体記憶装置、メモリシステム、及び半導体記憶装置のリフレッシュ制御方法
US6219292B1 (en) Semiconductor memory device having reduced power requirements during refresh operation by performing refresh operation in a burst method
JPH06103757A (ja) リフレッシュアドレステスト回路を備えた半導体メモリ装置
KR100412131B1 (ko) 반도체 메모리 장치의 셀 데이타 보호회로
KR100200763B1 (ko) 반도체 메모리 장치의 컬럼 선택 라인 인에이블 회로
US6456563B1 (en) Semiconductor memory device that operates in sychronization with a clock signal
US6026041A (en) Semiconductor memory device
US7263021B2 (en) Refresh circuit for use in semiconductor memory device and operation method thereof
GB2313937A (en) Refresh counter for SRAM and method of testing the same
US6108248A (en) Column address strobe signal generator for synchronous dynamic random access memory
KR20070041956A (ko) 반도체 메모리 장치
KR100800384B1 (ko) 반도체 메모리 장치 및 이에 따른 셀프 리프레쉬 방법
TWI773203B (zh) 半導體記憶體裝置
KR100449638B1 (ko) 스토리지 커패시터를 포함하는 셀을 갖는 에스램의리프레쉬장치 및 그 방법
KR100286346B1 (ko) 에스디램의 리프레쉬 회로
JP2001067897A (ja) 半導体記憶装置およびそれを用いた半導体テスト方法
KR100599411B1 (ko) 스토리지 커패시터를 포함하는 셀을 가지는 에스램 및 그라이트데이타 입력방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130621

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20140626

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20150618

Year of fee payment: 16

FPAY Annual fee payment

Payment date: 20160616

Year of fee payment: 17

LAPS Lapse due to unpaid annual fee