KR100600331B1

KR100600331B1 - 연속적인 버스트 모드로 동작 가능한 슈도 ｓｒａｍ

Info

Publication number: KR100600331B1
Application number: KR1020050045664A
Authority: KR
Inventors: 정덕주
Original assignee: 주식회사 하이닉스반도체
Priority date: 2005-05-30
Filing date: 2005-05-30
Publication date: 2006-07-18
Also published as: JP2006338853A; US20060268652A1; TWI306265B; CN100573704C; TW200641909A; US7466623B2; CN1873826A

Abstract

본 발명은 연속적인 버스트 모드로 동작 가능한 슈도 SRAM에 관한 것으로, 본 발명에 따른 슈도 SRAM은 한 번 수신된 액세스 커맨드 및 외부 어드레스 신호들에 기초하여, 점차적으로 증가하는 버스트 로우 및 칼럼 어드레스 신호들을 연속적으로 발생함으로써, 연속적인 버스트 모드로 데이터의 독출 또는 기입 동작을 실행할 수 있다.

버스트 모드 컨트롤러, 버스트 동작 제어 신호, 워드 라인 제어 신호, 칼럼 어드레스 검출기

Description

연속적인 버스트 모드로 동작 가능한 슈도 ＳＲＡＭ{Pseudo static random access memory capable of operating in continuous burst mode}

도 1은 본 발명의 일실시예에 따른 슈도 SRAM의 블록도이다.

도 2는 도 1에 도시된 버스트 모드 컨트롤러의 상세한 블록도이다.

도 3은 도 2에 도시된 버퍼부를 상세히 나타내는 도면이다.

도 4는 도 3에 도시된 지연 회로를 상세히 나타내는 도면이다.

도 5는 도 4에 도시된 지연 회로의 동작과 관련된 신호들의 타이밍도이다.

도 6은 도 2에 도시된 칼럼 어드레스 검출기를 상세히 나타내는 도면이다.

도 7은 도 6에 도시된 제1 검출 신호 발생기를 상세히 나타내는 도면이다.

도 8은 도 6에 도시된 제2 검출 신호 발생기를 상세히 나타내는 도면이다.

도 9는 도 7 및 도 8에 도시된 쉬프트 회로를 상세히 나타내는 도면이다.

도 10은 도 2에 도시된 제1 버스트 제어 회로를 상세히 나타내는 도면이다.

도 11은 도 10에 도시된 래치 신호 발생기를 상세히 나타내는 도면이다.

도 12는 도 11에 도시된 쉬프트 회로를 상세히 나타내는 도면이다.

도 13은 도 10에 도시된 스트로브 제어 신호 발생기를 상세히 나타내는 도면이다.

도 14는 도 13에 도시된 제1 웨이트 신호 발생기를 상세히 나타내는 도면이 다.

도 15는 도 13에 도시된 제2 웨이트 신호 발생기를 상세히 나타내는 도면이다.

도 16은 도 2에 도시된 제2 버스트 제어 회로를 상세히 나타내는 도면이다.

도 17은 도 2에 도시된 제1 워드 라인 제어 회로를 상세히 나타내는 도면이다.

도 18은 도 2에 도시된 제2 워드 라인 제어 회로를 상세히 나타내는 도면이다.

도 19는 본 발명의 일실시예에 따른 슈도 SRAM의 버스트 독출 또는 기입 동작과 관련된 신호들의 타이밍도이다.

〈도면의 주요 부분에 대한 부호의 설명〉

101 : 파워-업(power-up) 검출기 102 : 메인 컨트롤러

103 : 모드 레지스터 104 : 버스트 모드 컨트롤러

105 : 독출/기입 제어부 106 : 메모리 셀 어레이

107 : 로우 디코더 108 : 워드 라인 드라이버

109 : 칼럼 디코더 110 : 센스 앰프 회로

111 : 데이터 입출력 회로 200 : 버퍼부

300 : 칼럼 어드레스 검출기 400 : 버스트 동작 제어부

500 : 워드 라인 제어부 600 : 제1 버스트 제어회로

700 : 제2 버스트 제어회로 800 : 제1 워드라인 제어회로

900 : 제2 워드라인 제어회로

본 발명은 반도체 메모리 장치에 관한 것으로서, 특히, 슈도(pseudo) SRAM(static random access memory)에 관한 것이다.

대표적인 반도체 메모리 장치들로서 SRAM과 DRAM(dynamic random access memory)이 있다. SRAM은 래치 구조의 메모리 셀들을 구비하기 때문에 데이터의 보존을 위한 리프레쉬 동작이 필요 없고, DRAM 보다 동작 속도가 빠르고 소비 전력이 작은 이점이 있다. 하지만, 래치 구조의 메모리 셀들이 차지하는 면적들로 인하여, SRAM의 사이즈가 DRAM 보다 더 크고, SRAM의 가격이 더 비싼 단점이 있다. 한편, DRAM은 1개의 트랜지스터와 1개의 캐패시터로 각각 구성되는 메모리 셀들을 구비한다. 이러한 구조의 메모리 셀들에는 누설 전류가 발생되기 때문에, 시간이 경과되면 누설 전류에 의해 DRAM 메모리 셀들에 저장된 데이터들이 손실된다. 따라서, DRAM은 데이터를 보존하기 위해 주기적으로 리프레쉬 동작을 수행해야 하는 단점이 있다. 또한, DRAM은 SRAM 보다 그 동작 속도가 느리고, 그 소비 전류도 크다. 그러나, DRAM의 메모리 셀들은 SRAM 보다 더 작은 점유 면적을 갖기 때문에, SRAM에 비하여 집적도와 가격 면에서 더 큰 이점을 갖는다. 한편, 최근에는 반도체 메모리 장치의 고집적화 및 고속화 요구에 따라, DRAM 셀을 이용하여 SRAM을 구현함으로써, SRAM과 DRAM의 이점들만을 가지는 슈도 SRAM과 같은 고성능의 반도체 메모리 장치들이 개발되고 있다. 슈도 SRAM은 DRAM 셀 구조를 가지는 메모리 셀들과 SRAM의 주변 회로들을 포함하는 반도체 메모리 장치이다. 슈도 SRAM은, DRAM 셀들이 리프레쉬 동작을 수행할 때에도, 추가로 구비된 SRAM 캐쉬 메모리에 의해 데이터의 독출 및 기입 동작이 연속적으로 이루어질 수 있도록 하여, 외부적으로 DRAM 셀들의 리프레쉬 동작을 숨김으로써, SRAM과 유사하게 동작하도록 구성된다. 그러나 종래의 슈도 SRAM은 하나의 액세스 커맨드에 응답하여 버스트로 데이터들을 독출하거나 또는 기입하는 버스트 모드를 지원하지 않는다. 따라서 종래의 슈도 SRAM은 하나의 액세스 커맨드에 응답하여 하나의 워드 라인에 연결된 메모리 셀들에 대해서만 데이터의 독출 또는 기입 동작을 수행할 수 있었다. 결국, 독출 또는 기입 동작의 수행을 위해 인에이블 되어야 할 워드 라인이 변경될 때마다 종래의 슈도 SRAM은 대응하는 새로운 외부의 어드레스 신호들을 수신해야 하는 문제점이 있다.

따라서, 본 발명이 이루고자 하는 기술적 과제는 새로운 외부 어드레스 신호들이 수신될 때까지, 한 번 수신된 외부 어드레스 신호들에 기초하여, 점차적으로 증가하는 버스트 로우 및 칼럼 어드레스 신호들을 연속적으로 발생함으로써, 연속적인 버스트 모드로 데이터의 독출 또는 기입 동작을 실행할 수 있는 슈도 SRAM을 제공하는데 있다.

상기한 기술적 과제를 달성하기 위한 본 발명에 따른 슈도 SRAM은, 메모리 셀 어레이, 버스트 모드 컨트롤러, 독출 및 기입 제어부, 로우 디코더, 워드 라인 드라이버, 및 칼럼 디코더를 포함한다. 메모리 셀 어레이는 복수의 디램 셀들을 포함한다. 버스트 모드 컨트롤러는 외부 클럭 신호와 외부 제어 신호들에 응답하여 외부 어드레스 신호들을 수신하고, 외부 어드레스 신호들에 기초하여 버스트 로우 어드레스 신호들과 버스트 칼럼 어드레스 신호들을 연속적으로 발생하고, 외부 제어 신호들, 프리차지 제어 신호, 및 레이턴시 제어 신호들에 응답하여 버스트 동작 제어 신호와 워드 라인 제어 신호를 발생한다. 독출 및 기입 제어부는 워드 라인 제어 신호와 프리차지 제어 신호에 응답하여, 드라이버 제어 신호를 발생한다. 로우 디코더는 버스트 로우 어드레스 신호들을 디코딩한다. 워드 라인 드라이버는 드라이버 제어 신호에 응답하여, 메모리 셀 어레이의 워드 라인들 중 로우 디코더에 의해 디코딩된 결과에 대응하는 하나를 인에이블시키거나, 또는 메모리 셀 어레이의 전체 워드 라인들을 모두 디세이블시킨다. 칼럼 디코더는 버스트 동작 제어 신호에 응답하여 버스트 칼럼 어드레스 신호들을 수신하고, 버스트 칼럼 어드레스 신호들에 대응하는 메모리 셀 어레이의 비트 라인을 인에이블시킨다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.

도 1은 본 발명의 일실시예에 따른 슈도 SRAM의 블록도이다. 도 1에서는 슈도 SRAM의 버스트 동작과 관련된 부분들만이 개략적으로 도시된다. 도 1을 참고하 면, 슈도 SRAM(100)은 파워-업(power-up) 검출기(101), 메인 컨트롤러(102), 모드 레지스터(103), 버스트 모드 컨트롤러(104), 독출/기입 제어부(105), 메모리 셀 어레이(106), 로우 디코더(107), 워드 라인 드라이버(108), 칼럼 디코더(109), 센스 앰프 회로(110), 및 데이터 입출력 회로(111)를 포함한다. 상기 파워-업 검출기(101)는 외부 전원 전압이 설정된 전압으로 될 때 이를 감지하고 파워-업 검출 신호(PWRUP)를 발생한다. 바람직하게, 상기 파워-업 검출기(101)는 상기 외부 전원 전압이 설정된 전압으로 될 때(즉, 상기 슈도 SRAM(100)이 인에이블될 때,) 상기 파워-업 검출 신호(PWRUP)를 로직(logical) 하이로 출력하고, 상기 슈도 SRAM(100)이 디세이블될 때, 상기 파워-업 검출 신호(PWRUP)를 로직 로우로 출력한다.

상기 메인 컨트롤러(102)는 외부 제어 신호들인 칩 선택 신호(CSB), 어드레스 유효 신호(ADVB), 기입 인에이블 신호(WEB), 및 출력 인에이블 신호(OEB)에 응답하여 모드 레지스터 설정 신호(SET)를 출력한다. 또, 상기 메인 컨트롤러(102)는 외부 클럭 신호(EXCLK), 상기 칩 선택 신호(CSB), 상기 어드레스 유효 신호(ADVB), 및 제1 내부 제어 신호(NORM)에 응답하여 프리차지 제어 신호(PCG)를 발생한다. 바람직하게, 상기 칩 선택 신호(CSB)와 상기 어드레스 유효 신호(ADVB)가 로우 레벨로 디세이블될 때, 상기 메인 컨트롤러(102)가 설정된 시간 이 후, 상기 프리차지 제어 신호(PCG)를 하이 펄스 신호로 발생한다. 또, 상기 메인 컨트롤러(102)는 상기 제1 내부 제어 신호(NORM)가 로직 하이로 될 때, 상기 프리차지 제어 신호(PCG)를 하이 펄스 신호로 발생한다.

상기 모드 레지스터(103)는 상기 모드 레지스터 설정 신호(SET)에 응답하여 외부 어드레스 신호들(EXADD1∼EXADDK)(K는 정수)을 저장하고, 상기 외부 어드레스 신호들(EXADD1∼EXADDK)에 의해 설정된 값들에 따라 레이턴시(latency) 제어 신호들(BCM1∼BCMi)(i는 정수)을 출력한다. 여기에서, 상기 레이턴시는 독출 명령이 상기 슈도 SRAM(100)에 입력된 시점으로부터 상기 슈도 SRAM(100)의 독출 데이터가 외부 장치에 출력될 때까지의 클럭 사이클 수에 관한 정보를 나타낸다. 또, 상기 레이턴시는 기입 명령이 상기 슈도 SRAM(100)에 입력된 시점으로부터 기입 데이터가 상기 슈도 SRAM(100)의 메모리 셀에 기입될 때까지의 클럭 사이클 수에 관한 정보를 나타낸다. 예를 들어, 상기 모드 레지스터(103)에 레이턴시 값이 3인 것으로 설정될 때, 상기 모드 레지스터(103)는 상기 레이턴시 제어 신호(BCM3)를 로직 하이로 출력하고, 상기 레이턴시 제어 신호들(BCM1, BCM2, BCM4∼BCMi)을 모두 로직 로우로 출력한다.

상기 버스트 모드 컨트롤러(104)는 상기 외부 클럭 신호(EXCLK), 상기 칩 선택 신호(CSB), 및 상기 어드레스 유효 신호(ADVB)에 응답하여 상기 외부 어드레스 신호들(EXADD1∼EXADDK)을 수신한다. 바람직하게, 상기 버스트 모드 컨트롤러(104)는 상기 칩 선택 신호(CSB)와 상기 어드레스 유효 신호(ADVB)가 로직 로우로 될 때, 상기 외부 클럭 신호(EXCLK)에 동기하여 상기 외부 어드레스 신호들(EXADD1∼EXADDK)을 수신한다. 여기에서, 상기 어드레스 유효 신호(ADVB)는 설정된 시간 동안(즉, 상기 외부 어드레스 신호들(EXADD1∼EXADDK)이 입력되는 동안) 로직 로우 상태로 되고, 이 후, 로직 하이 상태로 변경된다. 따라서 상기 버스트 모드 컨트롤러(104)는 상기 어드레스 유효 신호(ADVB)가 로직 로우 상태로 될 때마다 새로운 외부 어드레스 신호들(EXADD1∼EXADDK)을 수신한다.

상기 버스트 모드 컨트롤러(104)는 상기 외부 어드레스 신호들(EXADD1∼EXADDK)에 기초하여 상기 외부 어드레스 신호들(EXADD1∼EXADDK)로부터 점차적으로 증가되는 버스트 로우 어드레스 신호들(CAX1∼CAXn)(n은 정수)과 버스트 칼럼 어드레스 신호들(CAY1∼CAYn)(n은 정수)을 연속적으로 발생한다. 바람직하게, 상기 버스트 모드 컨트롤러(104)는 상기 어드레스 유효 신호(ADVB)가 상기 로직 하이 상태에서 다시 로직 로우 상태로 되거나 또는 상기 칩 선택 신호(CSB)가 로직 하이 상태로 될 때까지 상기 버스트 로우 어드레스 신호들(CAX1∼CAXn)과 상기 버스트 칼럼 어드레스 신호들(CAY1∼CAYn)을 연속적으로 발생한다.

또한, 상기 버스트 모드 컨트롤러(104)는 상기 외부 클럭 신호(EXCLK), 상기 칩 선택 신호(CSB), 상기 어드레스 유효 신호(ADVB), 상기 기입 인에이블 신호(WEB), 상기 외부 어드레스 신호들(EXADD1∼EXADDK), 상기 프리차지 제어 신호(PCG), 및 상기 레이턴시 제어 신호들(BCM1∼BCMi)에 응답하여, 상기 제1 내부 제어 신호(NORM), 버스트 동작 제어 신호(WTRD_STB), 및 워드 라인 제어 신호(ROWACT)를 발생한다.

상기 독출/기입 제어부(105)는 상기 워드 라인 제어 신호(ROWACT)와 상기 프리차지 제어 신호(PCG)에 응답하여 드라이버 제어 신호(DRV_CON)를 발생한다. 바람직하게, 상기 독출/기입 제어부(105)는 상기 워드 라인 제어 신호(ROWACT)가 로직 하이로 인에이블될 때, 상기 드라이버 제어 신호(DRV_CON)를 인에이블시키고, 상기 프리차지 제어 신호(PCG)가 인에이블될 때, 상기 드라이버 제어 신호(DRV_CON)를 디세이블시킨다.

상기 메모리 셀 어레이(106)는 DRAM 셀 구조를 가지는 복수의 메모리 셀들(미도시)을 포함한다. 상기 로우 디코더(107)는 상기 버스트 로우 어드레스 신호들(CAX1∼CAXn)을 디코딩하고, 버스트 로우 디코딩 신호(미도시)를 발생한다. 상기 워드 라인 드라이버(108)는 상기 드라이버 제어 신호(DRV_CON)가 인에이블될 때마다, 상기 버스트 로우 디코딩 신호에 응답하여 상기 메모리 셀 어레이(106)의 워드 라인들(WL1∼WLE)(E는 정수)을 하나씩 연속적으로 인에이블시킨다. 또, 상기 드라이버 제어 신호(DRV_CON)가 디세이블될 때, 상기 워드 라인 드라이버(107)는 상기 메모리 셀 어레이(106)의 워드 라인들을 모두 디세이블시킨다.

상기 칼럼 디코더(109)는 상기 버스트 동작 제어 신호(WTRD_STB)가 로직 하이로 인에이블될 때마다, 상기 버스트 칼럼 어드레스 신호들(CAY1∼CAYn)을 수신한다. 상기 칼럼 디코더(109)는 수신된 상기 버스트 칼럼 어드레스 신호들(CAY1∼CAYn)을 디코딩하여, 버스트 칼럼 디코딩 신호(미도시)을 발생한다. 그 결과, 상기 메모리 셀 어레이(106)에서 상기 버스트 칼럼 디코딩 신호에 대응하는 비트 라인(BL1∼BLF 중 하나)(F는 정수)의 출력 데이터가 상기 센스 앰프 회로(110)에 입력된다. 상기 센스 앰프 회로(110)는 상기 칼럼 디코더(109)에 의해 선택된 비트 라인(BL1∼BLF 중 하나)으로부터 수신되는 상기 출력 데이터를 감지 및 증폭하여 출력하거나, 또는 기입 데이터(DI)를 상기 선택된 비트 라인(BL1∼BLF 중 하나)에 출력한다. 상기 데이터 입출력 회로(111)는 상기 센스 앰프 회로(110)로부터의 상기 출력 데이터를 독출 데이터(DO)로서 외부 장치에 출력한다. 또, 상기 데이터 입출 력 회로(111)는 상기 외부 장치로부터 수신되는 상기 기입 데이터(DI)를 상기 센스 앰프 회로(110)에 출력한다.

도 2는 도 1에 도시된 버스트 모드 컨트롤러의 상세한 블록도이다. 도 2를 참고하면, 상기 버스트 모드 컨트롤러(104)는 버퍼부(200), 칼럼 어드레스 검출기(300), 버스트 동작 제어부(400), 및 워드 라인 제어부(500)를 포함한다. 상기 버퍼부(200)는 상기 외부 클럭 신호(EXCLK), 상기 칩 선택 신호(CSB), 및 상기 어드레스 유효 신호(ADVB)에 응답하여, 내부 어드레스 유효 신호(ADV)를 발생한다. 또, 상기 버퍼부(200)는 상기 외부 클럭 신호(EXCLK)에 응답하여 내부 클럭 신호(INCLK)와 제어 신호(CTDB)를 발생하고, 상기 칩 선택 신호(CSB)에 응답하여 제어 신호(CSB_CON)를 발생한다. 상기 버퍼부(200)는 상기 외부 클럭 신호(EXCLK), 상기 제어 신호(CSB_CON), 및 상기 기입 인에이블 신호(WEB)에 응답하여, 내부 기입 제어 신호(WEBC)를 발생한다. 상기 기입 인에이블 신호(WEB)는 상기 슈도 SRAM(100)의 기입 동작시 로직 로우로 되고, 상기 슈도 SRAM(100)의 독출 동작시 로직 하이로 된다. 바람직하게, 상기 버퍼부(200)는 상기 제어 신호(CSB_CON)와 상기 기입 인에이블 신호(WEB)가 모두 로우로 될 때, 상기 내부 기입 제어 신호(WEBC)를 로우로 출력한다. 또, 상기 기입 인에이블 신호(WEB)가 하이로 될 때, 상기 버퍼부(200)가 상기 내부 기입 제어 신호(WEBC)를 하이로 출력한다.

또한, 상기 버퍼부(200)는 상기 외부 클럭 신호(EXCLK)와 외부 어드레스 신호들(EXADD1∼EXADDK)에 응답하여, 버스트 로우 어드레스 신호들(CAX1∼CAXn)과 버스트 칼럼 어드레스 신호들(CAY1∼CAYn)을 발생한다. 또, 상기 버퍼부(200)는 상기 외부 클럭 신호(EXCLK), 상기 칩 선택 신호(CSB), 및 상기 외부 어드레스 신호들(EXADD1∼EXADDK)에 응답하여 어드레스 천이 검출 신호(ATDSUM)를 발생한다. 바람직하게, 상기 버퍼부(200)는 상기 외부 어드레스 신호들(EXADD1∼EXADDK)를 수신하거나 또는 상기 칩 선택 신호(CSB)가 로직 로우로 천이될 때, 상기 어드레스 천이 검출 신호(ATDSUM)를 로우 펄스 신호 형태로 발생한다.

상기 칼럼 어드레스 검출기(300)는 상기 내부 클럭 신호(INCLK), 상기 내부 기입 제어 신호(WEBC), 상기 내부 어드레스 유효 신호(ADV), 상기 레이턴시 제어 신호들(BCM2∼BCMi), 및 상기 버스트 칼럼 어드레스 신호들(CAY1∼CAYn)에 응답하여, 제1 검출 신호(RST_WL) 및 제2 검출 신호(REEN_PAGE)를 발생한다. 좀 더 상세하게는, 버스트 칼럼 어드레스 신호들(CAY1∼CAYn)이 마지막 칼럼 어드레스를 나타낼 때(예를 들어, 상기 버스트 칼럼 어드레스 신호들(CAY1∼CAYn)이 모두 로직 '1'일 때), 상기 칼럼 어드레스 검출기(300)가 상기 제1 검출 신호(RST_WT)를 하이 펄스 신호로 발생하고, 설정된 시간 이 후, 상기 제2 검출 신호(REEN_PAGE)를 하이 펄스 신호로 발생한다.

상기 버스트 동작 제어부(400)는 제1 버스트 제어 회로(600)와 제2 버스트 제어 회로(700)를 포함한다. 상기 파워-업 검출 신호(PWRUP), 상기 레이턴시 제어 신호들(BCM1∼BCMi), 상기 제1 및 제2 검출 신호들(RST_WL, REEN_PAGE), 상기 내부 클럭 신호(INCLK), 상기 제어 신호(CSB_CON), 상기 내부 기입 제어 신호(WEBC), 및 상기 내부 어드레스 유효 신호(ADV)에 응답하여, 상기 제1 버스트 제어 회로(600)가 스트로브 제어 신호(WTRD_CON)를 발생한다. 좀 더 상세하게는, 상기 제2 검출 신호(REEN_PAGE)가 하이 상태일 때, 상기 제1 버스트 제어 회로(600)가 상기 스트로브 제어 신호(WTRD_CON)를 인에이블시킨다. 또, 상기 제1 버스트 제어 회로(600)는 상기 내부 어드레스 유효 신호(ADV)가 하이 상태일 때, 설정된 시간이 경과된 후, 상기 스트로브 제어 신호(WTRD_CON)를 인에이블시킨다. 상기 제1 검출 신호(RST_WL)가 하이 상태일 때, 상기 제1 버스트 제어 회로(600)가 상기 스트로브 제어 신호(WTRD_CON)를 디세이블시킨다.

상기 제2 버스트 제어 회로(700)는 상기 스트로브 제어 신호(WTRD_CON)에 응답하여 버스트 동작 제어 신호(WTRD_STB)를 발생한다. 좀 더 상세하게는, 상기 스트로브 제어 신호(WTRD_CON)가 인에이블 상태일 때, 상기 제2 버스트 제어 회로(700)가 상기 버스트 동작 제어 신호(WTRD_STB)를 하이 펄스 신호로 주기적으로 반복하여 발생한다.

상기 워드 라인 제어부(500)는 제1 워드 라인 제어 회로(800)와 제2 워드 라인 제어 회로(900)를 포함한다. 상기 제1 워드 라인 제어 회로(800)는 상기 파워-업 검출 신호(PWRUP), 상기 제1 검출 신호(RST_WL), 상기 어드레스 천이 검출 신호(ATDSUM), 및 제2 내부 제어 신호(RST_NQ)에 응답하여, 제1 내부 제어 신호(NORM)를 발생한다. 좀 더 상세하게는, 초기에, 상기 어드레스 천이 검출 신호(ATDSUM)에 응답하여, 상기 제1 워드 라인 제어 회로(800)가 상기 제1 내부 제어 신호(NORM)를 설정된 시간 동안 로직 하이로 출력한다. 또, 상기 제1 검출 신호(RST_WL)가 하이 상태일 때, 상기 제1 워드 라인 제어 회로(800)가 상기 제1 내부 제어 신호(NORM)를 설정된 시간 동안 로직 하이로 출력한다. 상기 제2 워드 라인 제어 회로(900)는 상기 파워-업 검출 신호(PWRUP), 상기 제1 내부 제어 신호(NORM), 상기 제어 신호(CSB_CON), 및 프리차지 제어 신호(PCG)에 응답하여 워드 라인 제어 신호(ROWACT)를 발생한다. 좀 더 상세하게는, 상기 제1 내부 제어 신호(NORM)와 상기 프리차지 제어 신호(PCG)가 모두 하이 상태일 때, 상기 제2 워드 라인 제어 회로(900)가 상기 워드 라인 제어 신호(ROWACT)를 하이 펄스 신호로 출력한다.

도 3은 도 2에 도시된 버퍼부(200)를 상세히 나타내는 도면이다. 도 3을 참고하면, 상기 버퍼부(200)는 내부 클럭 발생 회로(210), 제어 신호 발생 회로(220), 어드레스 버퍼(230), 및 어드레스 카운터(240)를 포함한다. 상기 내부 클럭 발생 회로(210)는 직렬로 연결되는 인버터들(I211∼I215)로 구현될 수 있다. 상기 인버터(I211)에 입력되는 상기 외부 클럭 신호(EXCLK)는 상기 인버터들(I211∼I213)에 의해 지연되고, 상기 인버터(I213)로부터 그 지연된 신호(D1)가 출력된다. 상기 인버터(I214)는 상기 지연된 신호(D1)를 반전시키고, 그 반전된 신호를 상기 내부 클럭 신호(INCLK)로서 출력한다. 또, 상기 인버터(I215)는 상기 내부 클럭 신호(INCLK)를 반전시켜, 반전된 내부 클럭 신호(INCLKB)를 출력한다.

상기 제어 신호 발생 회로(220)는 제1 내지 제4 발생 회로들(250∼280)을 포함한다. 상기 제1 발생 회로(250)는 지연 회로(D251)와 인버터들(I251, I252)을 포함한다. 상기 지연 회로(D251)는 상기 지연된 신호(D1)를 제1 설정 시간 동안 지연시키고, 지연된 신호(D2)를 출력한다. 상기 지연 회로(D251)의 출력에는 상기 인버터들(I251, I252)이 직렬로 연결되고, 상기 인버터들(I251, I252)은 상기 지연된 신호(D2)를 제2 설정 시간 동안 더 지연시키고, 그 지연된 신호를 상기 제어 신호 (CTDB)로서 출력한다. 상기 제2 발생 회로(260)는 직렬 연결되는 인버터들(I261∼I264)을 포함한다. 상기 인버터(I261)에 입력되는 상기 칩 선택 신호(CSB)는 상기 인버터들(I261∼I264)에 의해 제3 설정 시간 동안 지연되고, 상기 인버터(I264)가 상기 제어 신호(CSB_CON)를 출력한다.

상기 제3 발생 회로(270)는 인버터들(I271∼I275), 전송 게이트들(TG271, TG272), 및 래치 회로들(LA271, LA272)을 포함한다. 상기 인버터들(I271∼I275)은 직렬로 연결되고, 상기 인버터들(I272, I273) 사이에 상기 전송 게이트(TG271) 및 상기 래치 회로(LA271)가 직렬 연결되고, 상기 인버터들(I273, I274) 사이에 상기 전송 게이트(TG272) 및 상기 래치 회로(LA272)가 직렬 연결된다. 상기 어드레스 유효 신호(ADVB)가 상기 인버터(I271)에 입력되어, 상기 인버터들(I271, I272)에 의해 지연된다. 상기 전송 게이트(TG271)는 상기 내부 클럭 신호(INCLK)와 상기 반전된 내부 클럭 신호(INCLKB)에 응답하여 턴 온 또는 오프 된다. 바람직하게, 상기 내부 클럭 신호(INCLK)가 로직 로우 상태일 때, 상기 전송 게이트(TG271)가 턴 온된다. 상기 전송 게이트(TG271)는 턴 온될 때, 상기 인버터(I272)의 출력 신호를 수신하여, 제1 패스(pass) 신호(P1)로서 상기 래치 회로(LA271)에 출력한다. 상기 래치 회로(LA271)는 인버터들(I276, I277)을 포함하고, 상기 제1 패스 신호(P1)를 래치하고, 그 래치된 신호를 출력한다. 상기 인버터(I273)는 상기 래치 회로(LA271)의 출력 신호를 반전시켜 출력한다.

상기 전송 게이트(TG272)는 상기 반전된 내부 클럭 신호(INCLKB)와 상기 내부 클럭 신호(INCLK)에 응답하여 턴 온 또는 오프 된다. 좀 더 상세하게는, 상기 내부 클럭 신호(INCLK)가 로직 하이 상태일 때, 상기 전송 게이트(TG272)가 턴 온된다. 결과적으로, 상기 내부 클럭 신호(INCLK)와 상기 반전된 내부 클럭 신호(INCLKB)에 응답하여, 상기 전송 게이트들(TG271, TG272)이 교번적으로 턴 온된다.

상기 전송 게이트(TG272)는 턴 온될 때, 상기 인버터(I273)의 출력 신호를 수신하여, 제2 패스 신호(P2)로서 상기 래치 회로(LA272)에 출력한다. 상기 래치 회로(LA272)는 인버터들(I278, I279)을 포함하고, 상기 전송 게이트(TG272)로부터 수신되는 상기 제2 패스 신호(P2)를 래치하고, 그 래치된 신호를 출력한다. 상기 인버터들(I274, I275)은 상기 래치 회로(LA272)의 출력 신호를 지연시키고, 그 지연된 신호를 내부 어드레스 유효 신호(ADV)로서 출력한다. 바람직하게, 상기 어드레스 유효 신호(ADVB)가 로직 하이로 인에이블될 때, 상기 내부 어드레스 유효 신호(ADV)가 로직 하이로 인에이블된다. 또, 상기 내부 어드레스 유효 신호(ADV)가 하이 레벨인 동안의 시간이 상기 어드레스 유효 신호(ADVB)가 로우 레벨인 동안의 시간보다 더 길다.

상기 제4 발생 회로(280)는 NOR 게이트(NR281), 인버터들(I281∼I283), 전송 게이트들(TG281, TG282), 및 래치 회로들(LA281, LA282)을 포함한다. 상기 NOR 게이트(NR281)는 상기 제어 신호(CSB_CON)와 기입 인에이블 신호(WEB)에 응답하여, 로직 신호(LG1)를 출력한다. 바람직하게, 상기 제어 신호(CSB_CON)와 기입 인에이블 신호(WEB)가 모두 로직 로우일 때, 상기 NOR 게이트(NR281)가 상기 로직 신호(LG1)를 로직 하이로 출력한다. 상기 인버터들(I281∼I283)은 상기 NOR 게이트(NR281)의 출력단에 직렬로 연결된다. 또, 상기 인버터들(I281, I282) 사이에는 상 기 전송 게이트(TG281) 및 상기 래치 회로(LA281)가 직렬 연결되고, 상기 인버터들(I282, I283) 사이에는 상기 전송 게이트(TG282) 및 상기 래치 회로(LA282)가 직렬 연결된다. 상기 인버터(I281)는 상기 로직 신호(LG1)를 반전시켜 출력한다.

상기 전송 게이트들(TG281, TG282)은 상기 내부 클럭 신호(INCLK) 및 상기 반전된 내부 클럭 신호(INCLKB)에 응답하여, 턴 온 또는 오프된다. 좀 더 상세하게는 상기 내부 클럭 신호(INCLK)가 로직 로우 상태일 때, 상기 전송 게이트(TG281)가 턴 온되고, 상기 내부 클럭 신호(INCLK)가 로직 하이 상태일 때, 상기 전송 게이트(TG282)가 턴 온된다. 결과적으로, 상기 내부 클럭 신호(INCLK)와 상기 반전된 내부 클럭 신호(INCLKB)에 응답하여, 상기 전송 게이트들(TG281, TG282)이 교번적으로 턴 온된다.

상기 전송 게이트(TG281)는 턴 온될 때, 상기 인버터(I281)의 출력 신호를 수신하여, 제3 패스 신호(P3)로서 출력한다. 상기 래치 회로(LA281)는 상기 제3 패스 신호(P3)를 래치하고, 그 래치된 신호를 출력한다. 상기 인버터(I282)는 상기 래치 회로(LA281)의 출력 신호를 반전시켜 출력한다. 상기 전송 게이트(TG282)는 턴 온될 때, 상기 인버터(I282)의 출력 신호를 수신하여, 제4 패스 신호(P4)로서 출력한다. 상기 래치회로(LA282)는 상기 제4 패스 신호(P4)를 래치하고, 그 래치된 신호를 출력한다. 상기 인버터(I283)는 상기 래치 회로(LA282)의 출력 신호를 반전시키고, 그 반전된 신호를 상기 내부 기입 제어 신호(WEBC)로서 출력한다.

상기 어드레스 버퍼(230)는 어드레스 유효 신호(ADVB)가 로우 상태일 때, 상기 내부 클럭 신호(INCLK) 및 상기 반전된 내부 클럭 신호(INCLKB)에 동기하여 상 기 외부 어드레스 신호들(EXADD1∼EXADDK)을 수신한다. 상기 어드레스 버퍼(230)는 상기 외부 어드레스 신호들(EXADD1∼EXADDK)에 기초하여, 내부 로우 어드레스 신호들(AX1∼AXn)과 내부 칼럼 어드레스 신호들(AY1∼AYn)을 출력한다. 또, 상기 어드레스 버퍼(230)는 칩 선택 신호(CSB)와 상기 어드레스 유효 신호(ADVB)에 응답하여 어드레스 천이 검출 신호(ATDSUM)를 출력한다. 좀 더 상세하게는, 상기 칩 선택 신호(CSB) 또는 상기 어드레스 유효 신호(ADVB)가 로우 레벨로 천이될 때, 상기 어드레스 천이 검출 신호(ATDSUM)를 로우 펄스 신호로 발생한다.

상기 어드레스 카운터(240)는 상기 내부 클럭 신호(INCLK), 상기 내부 로우 어드레스 신호들(AX1∼AXn), 및 상기 내부 칼럼 어드레스 신호들(AY1∼AYn)에 응답하여, 버스트 로우 어드레스 신호들(CAX1∼CAXn)과 버스트 칼럼 어드레스 신호들(CAY1∼CAYn)을 발생한다. 좀 더 상세하게는, 상기 어드레스 카운터(240)가 상기 내부 로우 어드레스 신호들(AX1∼AXn)로부터 점차적으로 증가되는 상기 버스트 로우 어드레스 신호들(CAX1∼CAXn)을 발생하고, 상기 내부 칼럼 어드레스 신호들(AY1∼AYn)로부터 점차적으로 증가되는 상기 버스트 칼럼 어드레스 신호들(CAY1∼CAYn)을 발생한다.

도 4는 도 3에 도시된 지연 회로(D251)를 상세히 나타내는 도면이다. 도 4를 참고하면, 상기 지연 회로(D251)는 인버터들(I253∼I257)과 NAND 게이트(ND251)를 포함한다. 상기 인버터들(I253∼I257)은 직렬로 연결되고, 상기 인버터(I253)에는 상기 지연된 신호(D1)가 입력된다. 상기 지연된 신호(D1)는 상기 인버터들(I253∼I257)에 의해 설정된 시간(T, 도 5참고) 동안 지연되고, 상기 인버터(I257)로부터 그 지연된 신호(D1B)가 출력된다. 상기 NAND 게이트(ND251)는 상기 지연된 신호들(D1, D1B)에 응답하여 지연된 신호(D2)를 출력한다. 좀 더 상세하게는, 상기 지연 신호들(D1, D1B)이 모두 로직 하이 상태일 때, 상기 NAND 게이트(ND251)가 상기 지연된 신호(D2)를 로직 로우로 출력한다. 따라서 도 5에 도시된 것과 같이, 상기 지연된 신호(D2)가 상기 시간(T) 동안 로직 로우 상태로 된다.

도 6은 도 2에 도시된 칼럼 어드레스 검출기(300)를 상세히 나타내는 도면이다. 도 6 내지 도 8에서는 레이턴시 제어 신호들(BCM2∼BCM6)이 적용된 칼럼 어드레스 검출기(300)가 일례로서 도시된다. 도 6을 참고하면, 상기 칼럼 어드레스 검출기(300)는 제어 클럭 발생 회로(310), 최종(last) 칼럼 검출 회로(320), 제1 검출 신호 발생기(330), 및 제2 검출 신호 발생기(340)를 포함한다. 상기 제어 클럭 발생 회로(310)는 인버터들(I311∼I316)과 NAND 게이트들(ND311, ND312)을 포함한다. 상기 인버터(I311)는 상기 내부 클럭 신호(INCLK)를 반전시키고, 그 반전된 신호를 반전된 제어 클럭 신호(ICLKB)로서 출력한다. 상기 인버터(I312)는 상기 반전된 제어 클럭 신호(ICLKB)를 반전시켜, 제어 클럭 신호(ICLK)를 출력한다. 바람직하게, 상기 제어 클럭 신호(ICLK)의 위상은 상기 외부 클럭 신호(EXCLK)의 위상과 동일하다.

상기 인버터(I313)는 상기 내부 기입 제어 신호(WEBC)를 반전시키고, 그 반전된 신호를 내부 신호(IWE)로서 출력한다. 상기 인버터(I314)는 상기 내부 신호(IWE)를 반전시켜 반전된 내부 신호(IWEB)를 출력한다. 바람직하게, 상기 내부 기입 제어 신호(WEBC)는 상기 슈도 SRAM(100)의 기입 동작시 로직 로우로되고, 상기 슈도 SRAM(100)의 독출 동작시 로직 하이로 된다.

상기 NAND 게이트(ND311)는 상기 제어 클럭 신호(ICLK)와 상기 반전된 내부 신호(IWEB)에 응답하여 반전된 독출 클럭 신호(ICLKB_r)를 출력한다. 상기 인버터(I315)는 상기 반전된 독출 클럭 신호(ICLKB_r)를 반전시켜, 독출 클럭 신호(ICLK_r)를 출력한다. 좀 더 상세하게는, 상기 반전된 내부 신호(IWEB)가 로직 로우 일 때(즉, 상기 내부 기입 제어 신호(WEBC)가 로직 로우일 때), 상기 NAND 게이트(ND311)가 상기 제어 클럭 신호(ICLK)의 로직 레벨에 무관하게 상기 반전된 독출 클럭 신호(ICLKB_r)를 연속적으로 로직 하이로 출력한다. 또, 상기 반전된 내부 신호(IWEB)가 로직 하이 일 때(즉, 상기 내부 기입 제어 신호(WEBC)가 로직 하이일 때), 상기 NAND 게이트(ND311)가 상기 제어 클럭 신호(ICLK)에 동기하여, 상기 반전된 독출 클럭 신호(ICLKB_r)를 출력한다.

상기 NAND 게이트(ND312)는 상기 제어 클럭 신호(ICLK)와 상기 내부 신호(IWE)에 응답하여, 반전된 기입 클럭 신호(ICLKB_w)를 출력한다. 상기 인버터(I316)는 상기 반전된 기입 클럭 신호(ICLKB_w)를 반전시켜, 기입 클럭 신호(ICLK_w)를 출력한다. 좀 더 상세하게는, 상기 내부 신호(IWE)가 로직 하이 일 때(즉, 상기 내부 기입 제어 신호(WEBC)가 로직 로우일 때), 상기 NAND 게이트(ND312)가 상기 제어 클럭 신호(ICLK)에 동기하여 상기 반전된 기입 클럭 신호(ICLKB_w)를 출력한다. 또, 상기 내부 신호(IWE)가 로직 로우 일 때(즉, 상기 내부 기입 제어 신호(WEBC)가 로직 하이일 때), 상기 NAND 게이트(ND312)가 상기 제어 클럭 신호(ICLK)의 로직 레벨에 무관하게, 상기 반전된 기입 클럭 신호(ICLKB_w)를 연속적으 로 로직 하이로 출력한다.

결과적으로, 상기 내부 기입 제어 신호(WEBC)가 로직 로우일 때(즉, 상기 슈도 SRAM(100)의 기입 동작시), 상기 제어 클럭 발생 회로(310)가 상기 기입 클럭 신호(ICLK_w)와 상기 반전된 기입 클럭 신호(ICLKB_w)를 출력한다. 또, 상기 내부 기입 제어 신호(WEBC)가 로직 하이일 때(즉, 상기 슈도 SRAM(100)의 독출 동작시), 상기 제어 클럭 발생 회로(310)가 상기 독출 클럭 신호(ICLK_r)와 상기 반전된 독출 클럭 신호(ICLKB_r)를 출력한다.

상기 최종 칼럼 검출 회로(320)는 제1 검출 회로(321), 제2 검출 회로(322), 드라이버(323), 출력 회로(324), 및 래치 리셋 회로(325)를 포함한다. 상기 제1 검출 회로(321)는 인버터들(I21, I22)과 지연 회로(D321)를 포함한다. 상기 인버터들(I21, I22)은 상기 내부 어드레스 유효 신호(ADV)를 지연시켜, 유효 천이 검출 신호(ADV_LOWDET)를 출력한다. 상기 지연 회로(D321)는 상기 내부 어드레스 유효 신호(ADV)를 지연시키고, 그 지연된 신호(DL1)를 출력한다. 바람직하게, 상기 지연 회로(D321)의 구성 및 구체적인 동작은 도 4 및 도 5를 참고하여 상술한 상기 지연 회로(D251)와 실질적으로 동일하므로, 이에 대한 상세한 설명을 생략하기로 한다.

상기 제2 검출 회로(322)는 NAND 게이트들(NG1∼NGS)(S는 정수), NOR 게이트(NR321), 인버터들(I23∼I25), 및 지연 회로(D322)를 포함한다. 상기 NAND 게이트(NG1)는 상기 버스트 칼럼 어드레스 신호들(CAY1∼CAY3)에 응답하여 로직 신호(L1)를 출력한다. 바람직하게, 상기 버스트 칼럼 어드레스 신호들(CAY1∼CAY3)이 모두 로직 하이 상태일 때, 상기 NAND 게이트(NG1)가 상기 로직 신호(L1)를 로직 로우 상태로 출력한다. 상기 NAND 게이트(NG2)는 상기 버스트 칼럼 어드레스 신호들(CAY4∼CAY6)에 응답하여 로직 신호(L2)를 출력한다. 또, 상기 NAND 게이트(NGS)는 상기 버스트 칼럼 어드레스 신호들(CAY(n-1), CAYn)에 응답하여 로직 신호(LS)(S는 정수)를 출력한다. 또한, 도시되지 않은 NAND 게이트들(NG3∼NG(S-1))이 상기 버스트 칼럼 어드레스 신호들(CAY7∼CAY(n-2))에 응답하여, 로직 신호들(L3∼L(S-1))을 출력한다. 상기 NOR 게이트(NR321)는 상기 로직 신호들(L1∼LS)이 모두 로직 로우로 될 때, 로직 신호(LGS)를 로직 하이로 출력한다. 상기 인버터들(I23, I24)은 상기 로직 신호(LGS)를 지연시킨다. 상기 지연 회로(D322)는 상기 인버터(I24)의 출력 신호를 지연시키고, 그 지연된 신호(DL2)를 출력한다. 상기 지연 회로(D322)의 구성 및 구체적인 동작은 도 4 및 도 5를 참고하여 상술한 상기 지연 회로(D251)와 실질적으로 동일하므로, 이에 대한 상세한 설명을 생략하기로 한다. 상기 인버터(I25)는 상기 지연된 신호(DL2)를 반전시키고, 그 반전된 신호(DL2B)를 출력한다. 결과적으로, 상기 버스트 칼럼 어드레스 신호들(CAY1∼CAYn)이 모두 하이 상태일 때, 상기 반전된 신호(DL2B)가 설정된 시간 동안 로직 하이로 된다.

상기 드라이버(323)는 PMOS 트랜지스터(P21)와 NMOS 트랜지스터(N21)를 포함한다. 상기 드라이버(323)는 상기 지연된 신호(DL1)와 상기 반전된 신호(DL2B)에 응답하여, 출력 노드(NO1)에 제1 내부 검출 신호(DET)를 출력한다. 좀 더 상세하게는, 상기 지연된 신호(DL1)가 로우 상태일 때, 상기 PMOS 트랜지스터(P21)가 상기 지연된 신호(DL1)에 응답하여 턴 온된다. 또, 상기 반전된 신호(DL2B)가 로직 하이 상태일 때, 상기 NMOS 트랜지스터(N21)가 상기 반전된 신호(DL2B)에 응답하여 턴 온된다. 상기 PMOS 트랜지스터(P21)가 턴 온되고, 상기 NMOS 트랜지스터(N21)가 턴 오프될 때, 상기 드라이버(323)는 상기 제1 내부 검출 신호(DET)를 로직 하이로 상기 출력 노드(NO1)에 출력한다. 반대로, 상기 PMOS 트랜지스터(P21)가 턴 오프되고, 상기 NMOS 트랜지스터(N21)가 턴 온될 때, 상기 드라이버(323)는 상기 제1 내부 검출 신호(DET)를 로직 로우로 상기 출력 노드(NO1)에 출력한다.

상기 출력 회로(324)는 래치 회로들(LA321, LA322), 인버터들(I26, I27), 전송 게이트(TG21), 및 NOR 게이트(NR322)를 포함한다. 상기 래치 회로(LA321)는 상기 제1 내부 검출 신호(DET)를 래치하고, 그 래치된 신호(LAT1)를 출력한다. 상기 인버터들(I26, I27)은 상기 래치된 신호(LAT1)를 지연시키고, 그 지연된 신호를 제2 내부 검출 신호(DET_CON)로서 출력한다. 상기 전송 게이트(TG21)는 상기 제어 클럭 신호(ICLK)와 상기 반전된 제어 클럭 신호(ICLKB)에 응답하여, 턴 온 또는 오프된다. 바람직하게, 상기 제어 클럭 신호(ICLK)가 로직 로우 상태일 때, 상기 전송 게이트(TG21)가 턴 온되어, 상기 제2 내부 검출 신호(DET_CON)를 수신하여 상기 래치 회로(LA322)에 출력한다. 상기 래치 회로(LA322)는 상기 제2 내부 검출 신호(DET_CON)를 래치하고, 그 래치된 신호(LAT2)를 출력한다. 상기 NOR 게이트(NR322)는 상기 래치된 신호(LAT2)와 상기 유효 천이 검출 신호(ADV_LOWDET)에 응답하여, 제3 내부 검출 신호(FNL_DET)를 출력한다. 바람직하게, 상기 래치된 신호(LAT2)와 상기 유효 천이 검출 신호(ADV_LOWDET)가 모두 로직 로우 상태일 때, 상기 NOR 게이트(NR322)가 상기 제3 내부 검출 신호(FNL_DET)를 로직 하이로 출력한다. 결과적으로, 상기 버스트 칼럼 어드레스 신호들(CAY1∼CAYn)이 모두 하이 상태이고, 상기 유효 천이 검출 신호(ADV_LOWDET)가 로우 상태일 때(즉, 상기 내부 어드레스 유효 신호(ADV)가 로우 상태일 때), 상기 최종 칼럼 검출 회로(320)가 상기 제3 내부 검출 신호(FNL_DET)를 로직 하이로 출력한다.

상기 래치 리셋 회로(325)는 PMOS 트랜지스터(P22), NMOS 트랜지스터(N22), 및 인버터(I28)를 포함한다. 상기 PMOS 트랜지스터(P22)는 상기 파워-업 검출 신호(PWRUP)에 응답하여 턴 온 또는 오프되고, 턴 온될 때, 내부 전압(VCC)을 상기 래치 회로(LA321)에 출력한다. 그 결과, 상기 래치 회로(LA321)가 리셋되어, 상기 래치된 신호(LAT1)를 로직 로우로 출력한다. 상기 인버터(I28)는 상기 파워-업 검출 신호(PWRUP)를 반전시켜, 반전된 파워-업 검출 신호(PWRUPB)를 출력한다. 상기 NMOS 트랜지스터(N22)는 상기 반전된 파워-업 검출 신호(PWRUPB)에 응답하여, 턴 온 또는 오프되고, 턴 온될 때, 그라운드 전압(VSS)을 상기 래치 회로(LA322)에 출력한다. 그 결과, 상기 래치 회로(LA322)가 리셋되어, 상기 래치된 신호(LAT2)를 로직 하이로 출력한다.

상기 제1 검출 신호 발생기(330)는 상기 제3 내부 검출 신호(FNL_DET), 레이턴시 제어 신호들(BCM2∼BCM6), 상기 제어 클럭 신호(ICLK, ICLKB), 상기 독출 클럭 신호(ICLK_r, ICLKB_r), 상기 기입 클럭 신호(ICLK_w, ICLKB_w), 상기 반전된 파워-업 검출 신호(PWRUPB), 및 상기 유효 천이 검출 신호(ADV_LOWDET)에 응답하여, 제1 검출 신호(RST_WL)와 출력 신호(DTOUT)를 발생한다. 상기 제2 검출 신호 발생기(340)는 상기 출력 신호(DTOUT), 상기 레이턴시 제어 신호들(BCM2∼BCM6), 상기 제어 클럭 신호(ICLK, ICLKB), 상기 독출 클럭 신호(ICLK_r, ICLKB_r), 상기 기입 클럭 신호(ICLK_w, ICLKB_w), 상기 반전된 파워-업 검출 신호(PWRUPB), 및 상기 유효 천이 검출 신호(ADV_LOWDET)에 응답하여, 제2 검출 신호(REEN_PAGE)를 발생한다.

도 7은 도 6에 도시된 제1 검출 신호 발생기(330)를 상세히 나타내는 도면이다. 도 7을 참고하면, 제1 검출 신호 발생기(330)는 쉬프트(shift) 회로들(331∼338), 패스(pass) 회로들(T1∼T5), 인버터들(I336, I337), 및 검출 신호 출력부(339)를 포함한다. 상기 쉬프트 회로들(331∼335)은 직렬로 연결된다. 예를 들어, 상기 쉬프트 회로(331)의 출력 단자(out)에 상기 쉬프트 회로(332)의 입력 단자(in)가 연결되고, 상기 쉬프트 회로(332)의 출력 단자(out)에 상기 쉬프트 회로(333)의 입력 단자(in)가 연결된다. 상기 유효 천이 검출 신호(ADV_LOWDET), 상기 제어 클럭 신호(ICLK), 상기 반전된 제어 클럭 신호(ICLKB)가 상기 쉬프트 회로들(331∼338)에 동시에 입력된다. 또, 상기 쉬프트 회로들(331∼338)은 상기 반전된 파워-업 신호(PWRUPB)에 응답하여 리셋된다.

상기 쉬프트 회로(331)의 입력 단자(in)에는 상기 제3 내부 검출 신호(FNL_DET)가 입력된다. 상기 쉬프트 회로(331)는 상기 제3 내부 검출 신호(FNL_DET), 상기 유효 천이 검출 신호(ADV_LOWDET), 상기 제어 클럭 신호(ICLK), 및 상기 반전된 제어 클럭 신호(ICLKB)에 응답하여, 쉬프트 신호(SO1)를 출력한다. 상기 쉬프트 회로(332)의 입력 단자(in)에는 상기 쉬프트 신호(SO1)가 입력된다. 상기 쉬프트 회로(332)는 상기 쉬프트 신호(SO1), 상기 유효 천이 검출 신호(ADV_LOWDET), 상기 제어 클럭 신호(ICLK), 및 상기 반전된 제어 클럭 신호(ICLKB) 에 응답하여, 쉬프트 신호(SO2)를 출력한다. 상기 쉬프트 회로들(333∼335)은 상기 쉬프트 회로(332)과 유사하게 동작하여, 쉬프트 신호들(SO3∼SO5)을 각각 출력한다.

상기 패스 회로들(T1∼T5)은 상기 쉬프트 회로들(331∼335) 각각에 하나씩 대응하게 연결되고, 상기 레이턴시 제어 신호들(BCM2∼BCM6)에 각각 응답하여, 인에이블되거나 또는 디세이블된다. 상기 패스 회로들(T1∼T5) 각각은 인버터(I331∼I335 중 하나)와 전송 게이트(TG31∼TG35 중 하나)를 포함한다. 예를 들어, 상기 패스 회로(T1)는 상기 인버터(I331)와 상기 전송 게이트(TG31)를 포함한다. 상기 인버터들(I331∼I335)은 상기 레이턴시 제어 신호들(BCM2∼BCM6)을 각각 반전시킨다. 상기 전송 게이트들(TG31∼TG35)은 상기 레이턴시 제어 신호들(BCM2∼BCM6)과 상기 인버터들(I331∼I335)의 출력 신호들에 각각 응답하여, 턴 온 또는 오프된다. 상기 패스 회로들(T1∼T5)은 각각 인에이이블될 때, 상기 쉬프트 신호들(SO1∼SO5)을 각각 노드(DN1)에 출력한다. 좀 더 상세하게는, 상기 레이턴시 제어 신호들(BCM2∼BCM6) 중 하나가 인에이블될 때, 나머지들은 모두 디세이블된다. 따라서, 상기 패스 회로들(T1∼T5) 중 하나가 인에이블되어, 대응하는 쉬프트 회로(331∼335 중 하나)로부터 수신되는 상기 쉬프트 신호(SO1∼SO5 중 하나)를 상기 노드(DN1)에 출력한다.

상기 인버터들(I336, I337)은 상기 노드(DN1)를 통하여 상기 패스 회로들(T1∼T5) 중 하나로부터 수신되는 상기 쉬프트 신호(SO1∼SO5 중 하나)를 지연시킨다. 상기 쉬프트 회로(336)는 상기 인버터(I337)로부터 수신되는 상기 쉬프트 신호(SO1 ∼SO5 중 하나), 상기 유효 천이 검출 신호(ADV_LOWDET), 상기 제어 클럭 신호(ICLK), 및 상기 반전된 제어 클럭 신호(ICLKB)에 응답하여, 출력 신호(DTOUT)를 출력한다. 상기 쉬프트 회로(337)는 상기 인버터(I337)로부터 수신되는 상기 쉬프트 신호(SO1∼SO5 중 하나), 상기 유효 천이 검출 신호(ADV_LOWDET), 상기 제어 클럭 신호(ICLK), 및 상기 반전된 제어 클럭 신호(ICLKB)에 응답하여, 쉬프트 신호(SO6)를 출력한다. 상기 쉬프트 회로(338)는 상기 쉬프트 신호(SO6), 상기 유효 천이 검출 신호(ADV_LOWDET), 상기 제어 클럭 신호(ICLK), 및 상기 반전된 제어 클럭 신호(ICLKB)에 응답하여, 쉬프트 신호(SO7)를 출력한다.

상기 검출 신호 출력부(339)는 전송 게이트들(TG36, TG37), 래치 회로(LA31), 인버터들(I338, I339), 지연 회로(D31), 및 래치 리셋 회로(N31)를 포함한다. 상기 전송 게이트(TG36)는 상기 기입 클럭 신호(ICLK_w)와 상기 반전된 기입 클럭 신호(ICLKB_w)에 응답하여 턴 온 또는 오프된다. 좀 더 상세하게는, 상기 기입 클럭 신호(ICLK_w)가 로직 하이 상태일 때, 상기 전송 게이트(TG36)가 턴 온되어, 상기 쉬프트 신호(SO7)를 수신하여 상기 래치 회로(LA31)에 출력한다. 상기 전송 게이트(TG37)는 상기 독출 클럭 신호(ICLK_r)와 상기 반전된 독출 클럭 신호(ICLKB_r)에 응답하여 턴 온 또는 오프된다. 좀 더 상세하게는, 상기 독출 클럭 신호(ICLK_r)가 로직 하이 상태일 때, 상기 전송 게이트(TG37)가 턴 온되어, 상기 인버터(I337)로부터 수신되는 상기 쉬프트 신호(SO1∼SO5 중 하나)를 상기 래치 회로(LA31)에 출력한다. 바람직하게, 상기 독출 클럭 신호(ICLK_r)와 상기 기입 클럭 신호(ICLK_w) 중 어느 하나가 로직 하이 상태일 때 다른 하나는 연속적으로 로직 로우 상태이다. 따라서, 상기 전송 게이트들(TG36, TG37) 중 하나가 턴 온된다.

상기 래치 회로(LA31)는 인버터들(I340)을 포함하고, 상기 전송 게이트(TG36)로부터 수신되는 상기 쉬프트 신호(SO7)를 래치하거나, 또는 상기 전송 게이트(TG37)로부터 수신되는 상기 쉬프트 신호(SO1∼SO5 중 하나)를 래치하고, 그 래치된 신호(LAT31)를 출력한다. 상기 인버터(I338)는 상기 래치된 신호(LAT31)를 반전시켜 출력하고, 상기 지연 회로(D31)는 상기 인버터(I338)의 출력 신호를 지연시키고, 그 지연된 신호(DL31)를 출력한다. 상기 지연 회로(D31)의 구성 및 구체적인 동작은 도 4 및 도 5를 참고하여 상술한 상기 지연 회로(D251)와 실질적으로 동일하므로, 이에 대한 상세한 설명을 생략하기로 한다. 상기 인버터(I339)는 상기 지연된 신호(DL31)를 반전시키고, 그 반전된 신호를 제1 검출 신호(RST_WL)로서 출력한다. 상기 래치 리셋 회로(N31)는 상기 반전된 파워-업 검출 신호(PWRUPB)에 응답하여 상기 래치 회로(LA31)를 리셋시킨다. 바람직하게, 상기 래치 리셋 회로(N31)는 NMOS 트랜지스터로 구현될 수 있고, 상기 반전된 파워-업 검출 신호(PWRUPB)가 로직 하이 상태일 때, 상기 래치 회로(LA31)에 그라운드 전압(VSS)을 출력한다. 그 결과, 상기 래치 회로(LA31)가 리셋되어, 상기 래치된 신호(LAT31)를 로직 하이로 출력한다.

결과적으로, 상기 슈도 SRAM(100)의 독출 동작시, 상기 제1 검출 신호 발생기(330)는 상기 제3 내부 검출 신호(FNL_DET)를 상기 쉬프트 회로들(331∼335) 중 일부 또는 전체에 의해 지연시킨 후, 상기 독출 클럭 신호(ICLK_r)에 동기하여, 상기 제1 검출 신호(RST_WL)로서 출력한다. 또, 상기 슈도 SRAM(100)의 기입 동작시, 상기 제1 검출 신호 발생기(330)는 상기 슈도 SRAM(100)의 독출 동작시 상기 제3 내부 검출 신호(FNL_DET)가 지연된 것보다 상기 쉬프트 회로들(337, 338)에 의해 지연되는 시간 만큼 더 지연시킨 후, 상기 기입 클럭 신호(ICLK_w)에 동기하여, 상기 제1 검출 신호(RST_WL)로서 출력한다. 이처럼, 상기 슈도 SRAM(100)의 독출 동작시 상기 제1 검출 신호 발생기(330)가 상기 제1 검출 신호(RST_WL)를 출력하는 시점과, 상기 슈도 SRAM(100)의 기입 동작시 상기 제1 검출 신호 발생기(330)가 상기 제1 검출 신호(RST_WL)를 출력하는 시점은 서로 다르게 설정된다.

도 8은 도 6에 도시된 제2 검출 신호 발생기(340)를 상세히 나타내는 도면이다. 도 8을 참고하면, 상기 제2 검출 신호 발생기(340)는 쉬프트 회로들(341∼347), 패스 회로들(T11∼T14), 및 검출 신호 출력부(348)를 포함한다. 상기 쉬프트 회로들(341∼345)은 직렬로 연결된다. 예를 들어, 상기 쉬프트 회로(341)의 출력 단자(out)에 상기 쉬프트 회로(342)의 입력 단자(in)가 연결되고, 상기 쉬프트 회로(342)의 출력 단자(out)에 상기 쉬프트 회로(343)의 입력 단자(in)가 연결된다. 상기 유효 천이 검출 신호(ADV_LOWDET), 상기 제어 클럭 신호(ICLK), 상기 반전된 제어 클럭 신호(ICLKB)가 상기 쉬프트 회로들(341∼347)에 동시에 입력된다. 또, 상기 쉬프트 회로들(341∼347)은 상기 반전된 파워-업 신호(PWRUPB)에 응답하여 리셋된다.

상기 쉬프트 회로(341)의 입력 단자(in)에는 상기 제1 검출 신호 발생기(330)의 상기 쉬프트 회로(336)로부터 출력되는 상기 출력 신호(DTOUT)가 입력된다. 상기 쉬프트 회로(341)는 상기 출력 신호(DTOUT), 상기 유효 천이 검출 신호 (ADV_LOWDET), 상기 제어 클럭 신호(ICLK), 및 상기 반전된 제어 클럭 신호(ICLKB)에 응답하여, 쉬프트 신호(SO11)를 출력한다. 상기 쉬프트 신호(SO11)는 상기 쉬프트 회로(342)의 입력 단자(in)에는 입력된다. 상기 쉬프트 회로(342)는 상기 쉬프트 신호(SO11), 상기 유효 천이 검출 신호(ADV_LOWDET), 상기 제어 클럭 신호(ICLK), 및 상기 반전된 제어 클럭 신호(ICLKB)에 응답하여, 쉬프트 신호(SO12)를 출력한다. 상기 쉬프트 회로들(343∼345)은 상기 쉬프트 회로(342)과 유사하게 동작하여, 쉬프트 신호들(SO13∼SO15)을 각각 출력한다.

상기 패스 회로들(T11∼T14)은 상기 쉬프트 회로들(342∼345) 각각에 하나씩 대응하게 연결되고, 상기 레이턴시 제어 신호들(BCM3∼BCM6)에 각각 응답하여, 인에이블되거나 또는 디세이블된다. 상기 패스 회로들(T11∼T14) 각각은 인버터(I341∼I344 중 하나)와 전송 게이트(TG41∼TG44 중 하나)를 포함한다. 예를 들어, 상기 패스 회로(T11)는 상기 인버터(I341)와 상기 전송 게이트(TG41)를 포함한다. 상기 인버터들(I341∼I344)은 상기 레이턴시 제어 신호들(BCM3∼BCM6)을 각각 반전시킨다. 상기 전송 게이트들(TG41∼TG44)은 상기 레이턴시 제어 신호들(BCM3∼BCM6)과 상기 인버터들(I341∼I344)의 출력 신호들에 각각 응답하여, 턴 온 또는 오프된다. 상기 패스 회로들(T11∼T14)은 인에이이블될 때, 상기 쉬프트 신호들(SO12∼SO15)을 각각 노드(DN2)에 출력한다. 좀 더 상세하게는, 상기 레이턴시 제어 신호들(BCM3∼BCM6) 중 하나가 인에이블될 때, 나머지들은 모두 디세이블된다. 따라서, 상기 패스 회로들(T11∼T14) 중 하나가 인에이블되어, 대응하는 쉬프트 회로(342∼345 중 하나)로부터 수신되는 상기 쉬프트 신호(SO12∼SO15 중 하나)를 상기 노드 (DN2)에 출력한다.

상기 쉬프트 회로(346)의 입력 단자(in)는 상기 노드(DN2)에 연결된다. 상기 쉬프트 회로(346)는 상기 노드(DN2)로부터 수신되는 상기 쉬프트 신호(SO12∼SO15 중 하나), 상기 유효 천이 검출 신호(ADV_LOWDET), 상기 제어 클럭 신호(ICLK), 및 상기 반전된 제어 클럭 신호(ICLKB)에 응답하여, 쉬프트 신호(SO16)를 출력한다. 상기 쉬프트 회로(347)는 상기 쉬프트 신호(SO16), 상기 유효 천이 검출 신호(ADV_LOWDET), 상기 제어 클럭 신호(ICLK), 및 상기 반전된 제어 클럭 신호(ICLKB)에 응답하여, 쉬프트 신호(SO17)를 출력한다.

상기 검출 신호 출력부(348)는 전송 게이트들(TG45, TG46), 래치 회로(LA41), 인버터들(I345, I346), 지연 회로(D41), 및 래치 리셋 회로(N41)를 포함한다. 상기 전송 게이트(TG45)는 상기 기입 클럭 신호(ICLK_w)와 상기 반전된 기입 클럭 신호(ICLKB_w)에 응답하여 턴 온 또는 오프된다. 좀 더 상세하게는, 상기 기입 클럭 신호(ICLK_w)가 로직 하이 상태일 때, 상기 전송 게이트(TG45)가 턴 온되어, 상기 쉬프트 신호(SO17)를 수신하여 상기 래치 회로(LA41)에 출력한다. 상기 전송 게이트(TG46)는 상기 독출 클럭 신호(ICLK_r)와 상기 반전된 독출 클럭 신호(ICLKB_r)에 응답하여 턴 온 또는 오프된다. 좀 더 상세하게는, 상기 독출 클럭 신호(ICLK_r)가 로직 하이 상태일 때, 상기 전송 게이트(TG46)가 턴 온되어, 상기 노드(DN2)로부터 수신되는 상기 쉬프트 신호(SO12∼SO15 중 하나)를 상기 래치 회로(LA41)에 출력한다. 바람직하게, 상기 독출 클럭 신호(ICLK_r)와, 상기 기입 클럭 신호(ICLK_w) 중 어느 하나가 로직 하이 상태일 때 다른 하나는 연속적으로 로직 로우 상태이다. 따라서, 상기 전송 게이트들(TG36, TG37) 중 하나가 턴 온된다.

상기 래치 회로(LA41)는 인버터들(I347, I348))을 포함한다. 상기 래치 회로(LA41)는 상기 전송 게이트(TG45)로부터 수신되는 상기 쉬프트 신호(SO17)를 래치하거나, 또는 상기 전송 게이트(TG46)로부터 수신되는 상기 쉬프트 신호(SO12∼SO15 중 하나)를 래치하고, 그 래치된 신호(LAT41)를 출력한다. 상기 인버터(I345)는 상기 래치된 신호(LAT41)를 반전시켜 출력하고, 상기 지연 회로(D41)는 상기 인버터(I345)의 출력 신호를 지연시키고, 그 지연된 신호(DL41)를 출력한다. 상기 지연 회로(D41)의 구성 및 구체적인 동작은 도 4 및 도 5를 참고하여 상술한 상기 지연 회로(D251)와 실질적으로 동일하므로, 이에 대한 상세한 설명을 생략하기로 한다. 상기 인버터(I346)는 상기 지연된 신호(DL41)를 반전시키고, 그 반전된 신호를 제2 검출 신호(REEN_PAGE)로서 출력한다. 상술한 것과 같이, 상기 제1 검출 신호 발생기(330)와 유사하게, 상기 슈도 SRAM(100)의 독출 동작시와, 상기 슈도 SRAM(100)의 기입 동작시에 상기 제2 검출 신호 발생기(340)가 상기 제2 검출 신호(REEN_PAGE)를 출력하는 시점이 서로 다르게 설정된다.

상기 래치 리셋 회로(N41)는 상기 반전된 파워-업 검출 신호(PWRUPB)에 응답하여 상기 래치 회로(LA41)를 리셋시킨다. 바람직하게, 상기 래치 리셋 회로(N41)는 NMOS 트랜지스터로 구현될 수 있고, 상기 반전된 파워-업 검출 신호(PWRUPB)가 로직 하이 상태일 때, 상기 래치 회로(LA41)에 그라운드 전압(VSS)을 출력한다. 그 결과, 상기 래치 회로(LA41)가 리셋되어, 상기 래치된 신호(LAT41)를 로직 하이로 출력한다.

도 9는 도 7 및 도 8에 도시된 쉬프트 회로를 상세히 나타내는 도면이다. 상기 쉬프트 회로들(332∼338, 341∼347)의 구성 및 구체적인 동작은 상기 쉬프트 회로(331)와 실질적으로 동일하므로, 상기 쉬프트 회로(331)를 중심으로 설명하기로 한다. 도 9를 참고하면, 상기 쉬프트 회로(331)는 전송 게이트들(TG331, TG332), 래치 회로들(LA331, LA332), NOR 게이트(NR331), 인버터(I45), 및 래치 리셋 회로들(N42, N43)을 포함한다. 상기 전송 게이트(TG331)는 상기 제어 클럭 신호(ICLK)와 상기 반전된 제어 클럭 신호(ICLKB)에 응답하여 턴 온 또는 오프된다. 바람직하게, 상기 제어 클럭 신호(ICLK)가 로직 하이 상태일 때, 상기 전송 게이트(TG331)가 턴 온되어, 입력 신호(IN)를 수신하여 상기 래치 회로(LA331)에 출력한다. 여기에서, 상기 입력 신호(IN)는 상기 최종 칼럼 검출 회로(320)로부터 출력되는 제3 내부 검출 신호(FNL_DET)이다. 상기 래치 회로(LA331)는 인버터들(I41, I42)을 포함하고, 상기 입력 신호(IN)를 래치하고, 그 래치된 신호(LAT42)를 출력한다. 상기 NOR 게이트(NR331)는 상기 래치된 신호(LAT42)와 상기 유효 천이 검출 신호(ADV_LOWDET)에 응답하여, 로직 신호(LG11)를 출력한다. 바람직하게, 상기 래치된 신호(LAT42)와 상기 유효 천이 검출 신호(ADV_LOWDET)가 모두 로직 로우 상태일 때, 상기 로직 신호(LG11)를 로직 하이로 출력한다.

상기 전송 게이트(TG332)는 상기 제어 클럭 신호(ICLK)와 상기 반전된 제어 클럭 신호(ICLKB)에 응답하여 턴 온 또는 오프된다. 바람직하게, 상기 제어 클럭 신호(ICLK)가 로직 로우 상태일 때, 상기 전송 게이트(TG332)가 턴 온되어, 상기 로직 신호(LG11)를 수신하여 상기 래치 회로(LA332)에 출력한다. 결과적으로, 상기 전송 게이트(TG331)가 턴 온될 때, 상기 전송 게이트(TG332)가 턴 오프되고, 상기 전송 게이트(TG331)가 턴 오프될 때, 상기 전송 게이트(TG332)가 턴 온된다. 상기 래치 회로(LA332)는 인버터들(I43, I44)을 포함하고, 상기 로직 신호(LG11)를 래치하고, 그 래치된 신호(LAT43)를 출력한다. 상기 인버터(I45)는 상기 래치된 신호(LAT43)를 반전시키고, 그 반전된 신호를 출력 신호(OUT)(즉, 쉬프트 신호(SO1))로서 출력한다. 상기 래치 리셋 회로들(N42, N43) 각각은 NMOS 트랜지스터로 구현될 수 있다. 바람직하게, 상기 래치 리셋 회로들(N42, N43)은 상기 반전된 파워-업 검출 신호(PWRUPB)가 로직 하이 상태일 때, 상기 래치 회로들(LA331, LA332)에 그라운드 전압(VSS)을 각각 출력한다. 그 결과, 상기 래치 회로들(LA331, LA332)이 각각 리셋되어, 상기 래치된 신호들(LAT42, LAT43)을 로직 하이로 각각 출력한다.

도 10은 도 2에 도시된 제1 버스트 제어 회로(600)를 상세히 나타내는 도면이다. 도 10을 참고하면, 상기 제1 버스트 제어 회로(600)는 래치 신호 발생기(601), 제어 회로(602), 및 스트로브 제어신호 발생기(603)를 포함한다. 상기 래치 신호 발생기(601)는 상기 내부 클럭 신호(INCLK), 상기 파워-업 검출 신호(PWRUP), 및 상기 내부 어드레스 유효 신호(ADV)에 응답하여, 래치 신호들(latch2∼latch8, latch1b∼latch7b)을 발생한다.

상기 제어 회로(602)는 드라이버 회로(604), 래치 회로(605), 인버터들(I62, I63), 및 래치 리셋 회로들(606∼608)을 포함한다. 상기 드라이버 회로(604)는 인버터(I61), PMOS 트랜지스터(P61), 및 NMOS 트랜지스터(N61)를 포함한다. 상기 드라이버 회로(604)는 상기 제1 검출 신호(RST_WL)와 상기 제2 검출 신호(REEN_PAGE) 에 응답하여, 로직 하이 또는 로우의 제어 신호(CTL)를 출력 노드(NO2)에 출력한다. 좀 더 상세하게는, 상기 인버터(I61)가 상기 칼럼 어드레스 검출기(300)로부터 수신되는 상기 제2 검출 신호(REEN_PAGE)를 반전시킨다. 상기 PMOS 트랜지스터(P61)는 상기 인버터(I61)의 출력 신호에 응답하여 턴 온 또는 오프되고, 상기 NMOS 트랜지스터(N61)는 상기 칼럼 어드레스 검출기(300)로부터 수신되는 상기 제1 검출 신호(RST_WL)에 응답하여 턴 온 또는 오프된다. 상기 제2 검출 신호(REEN_PAGE)가 로직 하이 상태일 때, 상기 PMOS 트랜지스터(P61)가 턴 온되어, 상기 제어 신호(CTL)를 로직 하이로, 상기 출력 노드(NO2)에 출력한다. 또, 상기 제1 검출 신호(RST_WL)가 로직 하이 상태일 때, 상기 NMOS 트랜지스터(N61)가 턴 온되어, 상기 제어 신호(CTL)를 로직 로우로, 상기 출력 노드(NO2)에 출력한다. 바람직하게, 상기 제1 검출 신호(RST_WL)와 상기 제2 검출 신호(REEN_PAGE) 중 어느 하나가 로직 하이 상태일 때, 다른 하나는 로직 로우 상태이므로, 상기 PMOS 트랜지스터(P61)와 상기 NMOS 트랜지스터(N61) 중 어느 하나가 턴 온된다. 그 결과, 상기 드라이버 회로(604)가 로직 하이 또는 로우의 상기 제어 신호(CTL)를 출력한다.

상기 래치 회로(605)는 인버터들(I64, I65)을 포함한다. 상기 래치 회로(605)는 상기 제어 신호(CTL)를 래치하고, 그 래치된 신호(LAT60)를 출력한다. 상기 인버터들(I62, I63)은 상기 래치된 신호(LAT60)를 지연시키고, 그 지연된 신호를 최종 칼럼 검출 신호(DYI_last)로서 출력한다.

상기 래치 리셋 회로(606)는 지연 회로(D61)와 PMOS 트랜지스터(P62)를 포함한다. 상기 지연 회로(D61)는 상기 내부 어드레스 유효 신호(ADV)를 지연시키고, 그 지연된 신호(DL61)를 출력한다. 상기 지연 회로(D61)의 구성 및 구체적인 동작은 도 4 및 도 5를 참고하여 상술한 상기 지연 회로(D251)와 실질적으로 동일하므로, 이에 대한 상세한 설명을 생략하기로 한다. 상기 PMOS 트랜지스터(P62)는 상기 지연된 신호(DL61)에 응답하여 턴 온 또는 오프되고, 턴 온될 때, 상기 래치 회로(605)에 내부 전압(VCC)을 출력한다. 그 결과, 상기 래치 회로(605)가 리셋되어, 상기 래치된 신호(LAT60)를 로직 로우로 출력한다. 또, 상기 래치 리셋 회로(607)는 인버터(I66)와 NMOS 트랜지스터(N62)를 포함한다. 상기 인버터(I66)는 상기 파워-업 검출 신호(PWRUP)를 반전시킨다. 상기 NMOS 트랜지스터(N62)는 상기 인버터(I66)의 출력 신호에 응답하여 턴 온 또는 오프되고, 턴 온될 때, 상기 래치 회로(605)에 상기 그라운드 전압(VSS)을 출력한다. 그 결과, 상기 래치 회로(605)가 리셋되어, 상기 래치된 신호(LAT60)를 로직 하이로 출력한다. 또한, 상기 래치 리셋 회로(608)는 지연 회로(D62), 인버터(I67), 및 NMOS 트랜지스터(N63)를 포함한다. 상기 지연 회로(D62)는 상기 버퍼부(200)로부터 수신되는 상기 제어 신호(CSB_CON)를 지연시키고, 그 지연된 신호(DL62)를 출력한다. 상기 지연 회로(D62)의 구성 및 구체적인 동작은 도 4 및 도 5를 참고하여 상술한 상기 지연 회로(D251)와 실질적으로 동일하므로, 이에 대한 상세한 설명을 생략하기로 한다. 상기 인버터(I67)는 상기 지연된 신호(DL62)를 반전시킨다. 상기 NMOS 트랜지스터(N63)는 상기 인버터(I67)의 출력 신호에 응답하여 턴 온 또는 오프되고, 턴 온될 때, 상기 래치 회로(605)에 상기 그라운드 전압(VSS)을 출력한다. 그 결과, 상기 래치 회로(605)가 리셋되어, 상기 래치된 신호(LAT60)를 로직 하이로 출력한다. 상기 스트로브 제어신 호 발생기(603)는 상기 래치 신호들(latch2∼latch8, latch1b∼latch7b)과 상기 최종 칼럼 검출 신호(DYI_last)에 응답하여, 스트로브 제어 신호(WTRD_CON)를 발생한다.

도 11은 도 10에 도시된 래치 신호 발생기(601)를 상세히 나타내는 도면이다. 도 11을 참고하면, 상기 래치 신호 발생기(601)는 인버터들(I611∼I614)과 쉬프트 회로들(611∼618)을 포함한다. 상기 인버터(I611)는 상기 내부 어드레스 유효 신호(ADV)를 반전시켜, 그 반전된 내부 어드레스 유효 신호(ADVb)를 출력한다. 상기 인버터(I612)는 상기 내부 클럭 신호(INCLK)를 반전시키고, 그 반전된 신호를 출력한다. 여기에서, 상기 인버터(I612)에 의해 반전된 신호는 상기 제어 클럭 발생 회로(310)에 의해 발생되는 상기 반전된 제어 클럭 신호(ICLKB)와 실질적으로 동일하다. 따라서, 이하, 상기 인버터(I612)에 의해 반전된 신호는 상기 반전된 제어 클럭 신호(ICLKB)로서 참조된다. 상기 인버터(I613)는 상기 반전된 제어 클럭 신호(ICLKB)를 반전시켜, 제어 클럭 신호(ICLK)를 출력한다. 바람직하게, 상기 제어 클럭 신호(ICLK)의 위상은 상기 외부 클럭 신호(EXCLK)의 위상과 동일하다. 상기 인버터(I614)는 상기 파워-업 검출 신호(PWRUP)를 반전시키고, 반전된 파워-업 검출 신호(PWRUPB)를 출력한다.

상기 쉬프트 회로들(611∼618)은 직렬로 연결된다. 예를 들어, 상기 쉬프트 회로(611)의 출력 단자(out)에 상기 쉬프트 회로(612)의 입력 단자(in)가 연결되고, 상기 쉬프트 회로(612)의 출력 단자(out)에 상기 쉬프트 회로(613)의 입력 단자(in)가 연결된다. 상기 제어 클럭 신호(ICLK)와 상기 반전된 제어 클럭 신호 (ICLKB)가 상기 쉬프트 회로들(611∼618)에 동시에 입력된다. 상기 쉬프트 회로들(611∼618)은 상기 반전된 파워-업 검출 신호(PWRUPB)에 응답하여 리셋된다.

상기 쉬프트 회로(611)의 입력 단자(in)에는 상기 반전된 내부 어드레스 유효 신호(ADVb)가 입력된다. 상기 쉬프트 회로(611)는 상기 반전된 내부 어드레스 유효 신호(ADVb), 상기 제어 클럭 신호(ICLK), 및 상기 반전된 제어 클럭 신호(ICLKB)에 응답하여, 쉬프트 신호(SO21)와 래치 신호(latch1b)를 출력한다.

상기 쉬프트 회로(612)의 입력 단자(in)에는 상기 쉬프트 신호(SO21)가 입력된다. 상기 쉬프트 회로(612)는 상기 쉬프트 신호(SO21), 상기 제어 클럭 신호(ICLK), 및 상기 반전된 제어 클럭 신호(ICLKB)에 응답하여, 쉬프트 신호(SO22)와 래치 신호들(latch2, latch2b)을 출력한다. 상기 쉬프트 회로들(613∼618)은 상기 쉬프트 회로(612)과 유사하게 동작하여, 쉬프트 신호들(SO23∼SO25)과 래치 신호들(latch3∼latch8, latch3b∼latch7b)을 각각 출력한다.

도 12는 도 11에 도시된 쉬프트 회로를 상세히 나타내는 도면이다. 상기 쉬프트 회로들(611∼618)의 구성 및 구체적인 동작은 실질적으로 동일하므로, 상기 쉬프트 회로(611)를 중심으로 설명하기로 한다. 도 12를 참고하면, 상기 쉬프트 회로(611)는 전송 게이트들(TG611, TG612), 래치 회로들(LA611, LA612), 인버터들(I51, I52), 및 래치 리셋 회로들(N51, N52)을 포함한다. 상기 쉬프트 회로(611)의 구성 및 구체적인 동작은 몇 가지 차이점들을 제외하고, 도 9를 참고하여 상술한 쉬프트 회로(331)와 유사하므로, 상기 차이점들을 중심으로 설명하기로 한다. 상기 쉬프트 회로들(611, 331)의 차이점은, 상기 쉬프트 회로(611)에서, 상기 래치 회로 (LA611)와 상기 전송 게이트(TG612) 사이에 상기 쉬프트 회로(331)의 NOR 게이트(NR331) 대신 상기 인버터(I51)가 연결된 것이다. 상기 쉬프트 회로들(611, 331)의 또 다른 차이점은, 상기 전송 게이트들(TG611, TG331)에 입력되는 신호들이 다른 것이다. 한편, 상기 래치 회로(LA611)는 상기 래치된 신호(LAT51)를 래치 신호(latchb)(즉, latch1b)로서 출력한다. 또한, 상기 인버터(I51)는 상기 래치된 신호(LAT51)를 반전시키고, 그 반전된 신호를 래치 신호(latch)(즉, latch1)로서 출력한다.

도 13은 도 10에 도시된 스트로브 제어 신호 발생기를 상세히 나타내는 도면이다. 도 13에서는 레이턴시 제어 신호들(BCM2∼BCM6)이 적용된 스트로브 제어신호 발생기(603)가 일례로서 도시된다. 도 13을 참고하면, 상기 스트로브 제어신호 발생기(603)는 제1 웨이트(wait) 신호 발생기들(621∼626), 제2 웨이트 신호 발생기(627), 패스 회로들(631∼635), 전송 게이트들(641∼645), 및 출력 로직 회로(650)를 포함한다. 상기 제1 웨이트 신호 발생기들(621∼626) 각각은 입력 단자들(a∼g)과 출력 단자(out)를 포함한다. 상기 제1 웨이트 신호 발생기(627)는 입력 단자들(a∼h)과 출력 단자(out)를 포함한다. 상기 제1 웨이트 신호 발생기(621)는 상기 입력 단자(a)를 통하여 상기 래치 신호(latch1b)를 수신하고, 상기 입력 단자(g)를 통하여 상기 래치 신호(latch2)를 수신한다. 또, 상기 제1 웨이트 신호 발생기(621)의 입력 단자들(b∼f)에는 그라운드 전압(VSS)이 입력된다. 상기 제1 웨이트 신호 발생기(621)는 상기 래치 신호들(latch1b, latch2)에 응답하여, 웨이트 신호(WTR2)를 발생한다. 상기 제1 웨이트 신호 발생기(622)는 입력 단자(a)를 통하여 상기 래치 신호(latch1b)를, 입력 단자(b)를 통하여 래치 신호(latch2b)를, 입력 단자(g)를 통하여 래치 신호(latch3)를 각각 수신한다. 또, 상기 제1 웨이트 신호 발생기(622)의 입력 단자들(c∼f)에는 상기 그라운드 전압(VSS)이 입력된다. 상기 제1 웨이트 신호 발생기(622)는 상기 래치 신호들(latch1b, latch2b, latch3)에 응답하여, 웨이트 신호(WTR3)를 발생한다.

또, 상기 제1 웨이트 신호 발생기(623)는 입력 단자(a)를 통하여 상기 래치 신호(latch1b)를, 입력 단자(b)를 통하여 상기 래치 신호(latch2b)를, 입력 단자(d)를 통하여 래치 신호(latch3b)를, 입력 단자(g)를 통하여 래치 신호(latch4)를 각각 수신한다. 상기 제1 웨이트 신호 발생기(623)의 입력 단자들(c, e, f)에는 상기 그라운드 전압(VSS)이 입력된다. 상기 제1 웨이트 신호 발생기(623)는 상기 래치 신호들(latch1b, latch2b, latch3b, latch4)에 응답하여, 웨이트 신호(WTR4)를 발생한다. 상기 제1 웨이트 신호 발생기(624)는 입력 단자(a)를 통하여 상기 래치 신호(latch1b)를, 입력 단자(b)를 통하여 상기 래치 신호(latch2b)를, 입력 단자(d)를 통하여 상기 래치 신호(latch3b)를, 입력 단자(f)를 통하여 상기 래치 신호(latch4b)를, 입력 단자(g)를 통하여 래치 신호(latch5)를 각각 수신한다. 상기 제1 웨이트 신호 발생기(624)의 입력 단자들(c, e)에는 상기 그라운드 전압(VSS)이 입력된다. 상기 제1 웨이트 신호 발생기(624)는 상기 래치 신호들(latch1b, latch2b, latch3b, latch4b, latch5)에 응답하여, 웨이트 신호(WTR5)를 발생한다.

상기 제1 웨이트 신호 발생기(625)는 입력 단자(a)를 통하여 상기 래치 신호(latch1b)를, 입력 단자(b)를 통하여 상기 래치 신호(latch2b)를, 입력 단자(c)를 통하여 상기 래치 신호(latch3b)를, 입력 단자(d)를 통하여 상기 래치 신호(latch4b)를, 입력 단자(e)를 통하여 래치 신호(latch5b)를, 입력 단자(g)를 통하여 래치 신호(latch6)를 각각 수신한다. 상기 제1 웨이트 신호 발생기(625)의 입력 단자(f)에는 상기 그라운드 전압(VSS)이 입력된다. 상기 제1 웨이트 신호 발생기(625)는 상기 래치 신호들(latch1b, latch2b, latch3b, latch4b, latch5b, latch6)에 응답하여, 웨이트 신호(WTR6)를 발생한다.

상기 제1 웨이트 신호 발생기(626)는 입력 단자(a)를 통하여 상기 래치 신호(latch1b)를, 입력 단자(b)를 통하여 상기 래치 신호(latch2b)를, 입력 단자(c)를 통하여 상기 래치 신호(latch3b)를, 입력 단자(d)를 통하여 상기 래치 신호(latch4b)를, 입력 단자(e)를 통하여 상기 래치 신호(latch5b)를, 입력 단자(f)를 통하여 래치 신호(latch6b)를, 입력 단자(g)를 통하여 래치 신호(latch7)를 각각 수신한다. 상기 제1 웨이트 신호 발생기(626)는 상기 래치 신호들(latch1b, latch2b, latch3b, latch4b, latch5b, latch6b, latch7)에 응답하여, 웨이트 신호(WTR7)를 발생한다.

상기 제2 웨이트 신호 발생기(627)는 입력 단자(a)를 통하여 상기 래치 신호(latch1b)를, 입력 단자(b)를 통하여 상기 래치 신호(latch2b)를, 입력 단자(c)를 통하여 상기 래치 신호(latch3b)를, 입력 단자(d)를 통하여 상기 래치 신호(latch4b)를, 입력 단자(e)를 통하여 상기 래치 신호(latch5b)를, 입력 단자(f)를 통하여 상기 래치 신호(latch6b)를, 입력 단자(g)를 통하여 래치 신호(latch7b)를, 입력 단자(h)를 통하여 래치 신호(latch8)를 각각 수신한다. 상기 제2 웨이트 신호 발생기(627)는 상기 래치 신호들(latch1b, latch2b, latch3b, latch4b, latch5b, latch6b, latch7b, latch8)에 응답하여, 웨이트 신호(WTR8)를 발생한다.

상기 패스 회로들(631∼635)은 상기 제1 웨이트 신호 발생기들(621∼625) 각각의 출력 단자(out)에 하나씩 대응하게 연결된다. 상기 패스 회로들(631∼635) 각각은 전송 게이트(TG631∼TG635 중 하나)와 인버터(I631∼I635 중 하나)를 포함한다. 예를 들어, 상기 패스 회로(631)는 상기 전송 게이트(TG631)와 상기 인버터(I631)를 포함한다. 상기 인버터들(I631∼I635)은 상기 레이턴시 제어 신호들(BCM2∼BCM6)을 각각 반전시키고, 반전된 레이턴시 제어 신호들(BCM2B∼BCM6B)을 각각 출력한다. 상기 전송 게이트들(TG631∼TG635)은 상기 레이턴시 제어 신호들(BCM2∼BCM6)과 상기 반전된 레이턴시 제어 신호들(BCM2B∼BCM6B)에 각각 응답하여, 턴 온 또는 오프된다. 예를 들어, 상기 전송 게이트(TG631)는 상기 레이턴시 제어 신호(BCM2)와 상기 반전된 레이턴시 제어 신호(BCM2B)에 응답하여 턴 온 또는 오프된다. 상기 패스 회로들(631∼635)은 인에이이블될 때(즉, 전송 게이트들(TG631∼TG635)이 턴 온될 때), 상기 웨이트 신호들(WTR2∼WTR6)을 각각 노드(DN3)에 출력한다. 좀 더 상세하게는, 상기 레이턴시 제어 신호들(BCM2∼BCM6) 중 하나가 인에이블될 때, 나머지들은 모두 디세이블된다. 따라서, 상기 패스 회로들(631∼635) 중 하나가 인에이블되어, 대응하는 제1 웨이트 신호 발생기(621∼625 중 하나)로부터 수신되는 상기 웨이트 신호(WTR2∼WTR6 중 하나)를 상기 노드(DN3)에 출력한다.

상기 전송 게이트들(641∼645)은 상기 제1 웨이트 신호 발생기들(623∼626)각각과 상기 제2 웨이트 신호 발생기(627)에 각각 하나씩 대응하게 연결된다. 상기 전송 게이트들(641∼645)은 상기 레이턴시 제어 신호들(BCM2∼BCM6)과 상기 반전된 레이턴시 제어 신호들(BCM2B∼BCM6B)에 각각 응답하여, 턴 온 또는 오프된다. 상기 전송 게이트들(641∼645)은 턴 온될 때, 상기 웨이트 신호들(WTR4∼WTR8)을 각각 상기 출력 로직 회로(650)에 출력한다. 좀 더 상세하게는, 상기 레이턴시 제어 신호들(BCM2∼BCM6) 중 하나가 인에이블될 때, 나머지들은 모두 디세이블된다. 따라서, 상기 전송 게이트들(641∼645) 중 하나가 턴 온되어, 수신되는 웨이트 신호(WTR4∼WTR8 중 하나)를 상기 출력 로직 회로(650)에 출력한다.

상기 출력 로직 회로(650)는 인버터들(651, 656, 657)과 NOR 게이트들(652∼655)을 포함한다. 상기 인버터(651)는 상기 내부 기입 제어 신호(WEBC)를 반전시킨다. 상기 NOR 게이트(652)는 상기 인버터(651)의 출력 신호와 상기 노드(DN3)로부터 수신되는 상기 웨이트 신호(WTR2∼WTR6 중 하나)에 응답하여, 독출 스트로브 제어 신호(CON_r)를 출력한다. 바람직하게, 상기 인버터(651)의 출력 신호와 상기 웨이트 신호(WTR2∼WTR6 중 하나)가 모두 로직 로우 상태일 때, 상기 NOR 게이트(652)가 상기 독출 스트로브 제어 신호(CON_r)를 로직 하이로 출력한다. 상기 NOR 게이트(653)는 상기 내부 기입 제어 신호(WEBC)와, 상기 전송 게이트들(641∼645) 중 하나로부터 수신되는 상기 웨이트 신호(WTR4∼WTR8 중 하나)에 응답하여, 기입 스트로브 제어 신호(CON_w)를 출력한다. 상기 NOR 게이트(654)는 상기 독출 스트로브 제어 신호(CON_r)와 기입 스트로브 제어 신호(CON_w)에 응답하여, 로직 신호(CON1)를 출력한다. 상기 NOR 게이트(655)는 상기 로직 신호(CON1)와 상기 제어 회로(602)로부터 수신되는 최종 칼럼 검출 신호(DYI_last)에 응답하여, 로직 신호 (CON2)를 출력한다. 상기 인버터들(656, 657)은 상기 로직 신호(CON2)를 지연시키고, 상기 인버터(657)가 그 지연된 신호를 스트로브 제어 신호(WTRD_CON)로서 출력한다.

도 14는 도 13에 도시된 제1 웨이트 신호 발생기를 상세히 나타내는 도면이다. 제1 웨이트 신호 발생기들(621∼626)의 구성 및 구체적인 동작은 그들의 입력 신호들과 출력 신호들을 제외하고 실질적으로 동일하므로, 상기 제1 웨이트 신호 발생기(621)를 중심으로 설명하기로 한다. 도 14를 참고하면, 상기 제1 웨이트 신호 발생기(621)는 NOR 게이트들(661∼665), NAND 게이트(666), 및 인버터들(667∼669)을 포함한다. 상기 NOR 게이트(661)는 입력 단자들(a∼c)을 통하여 각각 수신되는 래치 신호(latch1b)와 그라운드 전압(VSS)에 응답하여, 로직 신호(W1)를 출력한다. 바람직하게, 상기 NOR 게이트(661)는 상기 래치 신호(latch1b)가 로직 로우 상태일 때, 상기 로직 신호(W1)를 로직 하이로 출력한다. 상기 NOR 게이트(662)는 입력 단자들(d∼f)을 통하여 수신되는 상기 그라운드 전압(VSS)에 응답하여 로직 신호(W2)를 하이로 출력한다. 상기 NAND 게이트(666)는 상기 로직 신호들(W1, W2)에 응답하여, 로직 신호(W3)를 출력한다. 상기 로직 신호들(W1, W2)이 모두 로직 하이 상태일 때, 상기 NAND 게이트(666)가 상기 로직 신호(W3)를 로직 로우로 출력한다. 상기 인버터들(667, 668)은 입력 단자(g)를 통하여 수신되는 래치 신호(latch2)를 지연시킨다. 상기 인버터(669)는 상기 입력 단자(g)를 통하여 수신되는 래치 신호(latch2)를 반전시킨다. 상기 NOR 게이트(663)는 상기 인버터(668)의 출력 신호와 상기 로직 신호(W3)에 응답하여 로직 신호(W4)를 출력한다. 또, 상기 NOR 게이트(664)는 상기 인버터(669)의 출력 신호와 상기 로직 신호(W3)에 응답하여 로직 신호(W5)를 출력한다. 상기 NOR 게이트(665)는 상기 로직 신호들(W4, W5)에 응답하여 웨이트 신호(WTR2)를 출력 단자(out)에 출력한다.

도 15는 도 13에 도시된 제2 웨이트 신호 발생기(627)를 상세히 나타내는 도면이다. 도 15를 참고하면, 상기 제2 웨이트 신호 발생기(627)는 NOR 게이트들(671∼676), NAND 게이트(677), 및 인버터들(678∼680)을 포함한다. 상기 제2 웨이트 신호 발생기(627)의 구성 및 구체적인 동작은 상기 NOR 게이트(673)를 더 포함하는 것을 제외하고, 도 14를 참고하여 상술한 상기 제1 웨이트 신호 발생기(621)와 유사하므로, 이에 대한 상세한 설명을 생략하기로 한다. 상기 NOR 게이트(671)는 입력 단자들(a∼c)을 포함하고, 상기 NOR 게이트(672)는 입력 단자들(d, e)을 포함하고, 상기 NOR 게이트(673)는 입력 다자들(f, g)을 포함한다. 또, 상기 인버터들(678, 680)은 입력 단자(h)에 연결된다. 상기 NAND 게이트(677)는 상기 NOR 게이트들(671∼673)로부터 로직 신호들(W11∼W13)을 수신한다.

도 16은 도 2에 도시된 제2 버스트 제어 회로(700)를 상세히 나타내는 도면이다. 도 16을 참고하면, 상기 제2 버스트 제어 회로(700)는 인버터들(701∼705), NOR 게이트(706), 지연 회로(707), 및 NAND 게이트(708)를 포함한다. 상기 인버터들(701, 702)은 상기 버퍼부(200)로부터 수신되는 상기 제어 신호(CTDB)를 지연시킨다. 상기 NOR 게이트(706)는 상기 인버터(702)의 출력 신호와, 상기 버퍼부(200)로부터 수신되는 상기 제어 신호(CSB_CON)에 응답하여, 로직 신호(W21)를 출력한다. 상기 지연 회로(707)는 직렬로 연결되는 인버터들(711∼716)을 포함한다. 상기 인버터들(711∼716)은 상기 로직 신호(W21)를 지연시키고, 그 지연된 신호(W22)를 출력한다. 상기 NAND 게이트(708)는 상기 제1 버스트 제어 회로(600)로부터 수신되는 상기 스트로브 제어 신호(WTRD_CON)와, 상기 로직 신호(W21)에 응답하여, 로직 신호(W23)를 출력한다. 상기 인버터들(703∼705)은 상기 로직 신호(W23)를 지연시키고, 그 지연된 신호를 버스트 동작 제어 신호(WTRD_STB)로서 출력한다.

도 17은 도 2에 도시된 제1 워드 라인 제어 회로(800)를 상세히 나타내는 도면이다. 도 17을 참고하면, 상기 제1 워드 라인 제어 회로(800)는 드라이버 회로들(810, 820), 래치 회로들(830, 840), 출력 로직 회로(850), 및 래치 리셋 회로들(860, 870)을 포함한다. 상기 드라이버 회로(810)는 인버터(811), PMOS 트랜지스터(812), 및 NMOS 트랜지스터들(813, 814)을 포함한다. 상기 드라이버 회로(810)는 상기 제2 워드 라인 제어 회로(900)로부터 수신되는 제2 내부 제어 신호(RST_NQ)와, 상기 버퍼부(200)로부터 수신되는 상기 어드레스 천이 검출 신호(ATDSUM)에 응답하여, 로직 로우 또는 하이의 제어 신호(CTL1)를 출력 노드(NO11)에 출력한다. 좀 더 상세하게는, 상기 인버터(811)가 상기 제2 내부 제어 신호(RST_NQ)를 반전시키고, 반전된 제2 내부 제어 신호(RST_NQB)를 출력한다. 상기 PMOS 트랜지스터(812)는 상기 반전된 제2 내부 제어 신호(RST_NQB)에 응답하여 턴 온 또는 오프되고, 턴 온될 때 상기 출력 노드(NO11)에 내부 전압(VCC)을 공급한다. 그 결과, 로직 하이의 상기 제어 신호(CTL1)가 상기 출력 노드(NO11)에 발생된다. 상기 NMOS 트랜지스터들(813, 814)은 상기 출력 노드(NO11)와 그라운드 전압(VSS) 사이에 직렬로 연결된다. 상기 NMOS 트랜지스터(813)는 상기 반전된 제2 내부 제어 신호 (RST_NQB)에 응답하여 턴 온 또는 오프되고, 상기 NMOS 트랜지스터(814)는 상기 어드레스 천이 검출 신호(ATDSUM)에 응답하여, 턴 온 또는 오프된다. 바람직하게, 상기 PMOS 트랜지스터(812)가 턴 온될 때, 상기 NMOS 트랜지스터(813)가 턴 오프된다. 상기 NMOS 트랜지스터들(813, 814)은 턴 온될 때, 상기 출력 노드(NO11)에 상기 그라운드 전압(VSS)을 공급한다. 그 결과, 로직 로우의 상기 제어 신호(CTL1)가 상기 출력 노드(NO11)에 발생된다.

상기 드라이버 회로(820)는 PMOS 트랜지스터(821)와 NMOS 트랜지스터들(822, 823)을 포함한다. 상기 드라이버 회로(820)는 상기 반전된 제2 내부 제어 신호(RST_NQB)와, 상기 칼럼 어드레스 검출기(300)로부터 수신되는 상기 제1 검출 신호(RST_WL)에 응답하여, 로직 로우 또는 하이의 제어 신호(CTL2)를 출력 노드(NO12)에 출력한다. 좀 더 상세하게는, 상기 PMOS 트랜지스터(821)와 상기 NMOS 트랜지스터(822)가 상기 반전된 제2 내부 제어 신호(RST_NQB)에 응답하여 턴 온 또는 오프된다. 상기 드라이버 회로(820)의 구성 및 구체적인 동작은 상기 드라이버 회로(810)와 유사하다.

상기 래치 회로(830)는 인버터들(831, 832)을 포함한다. 상기 래치 회로(830)는 상기 제어 신호(CTL1)를 래치하고, 래치된 신호(LAT81)를 출력한다. 상기 래치 회로(840)는 인버터들(841, 842)을 포함한다. 상기 래치 회로(840)는 상기 제어 신호(CTL2)를 래치하고, 래치된 신호(LAT82)를 출력한다. 상기 출력 로직 회로(850)는 인버터들(851∼856)과 NAND 게이트(857)를 포함한다. 상기 인버터(851)는 상기 래치된 신호(LAT81)를 반전시키고, 상기 인버터(852)는 상기 래치된 신호 (LAT82)를 반전시킨다. 상기 NAND 게이트(857)는 상기 인버터들(851, 852)의 출력 신호들에 응답하여, 로직 신호(NL)를 출력한다. 상기 인버터들(853∼856)은 상기 로직 신호(NL)를 지연시키고, 그 지연된 신호를 제1 내부 제어 신호(NORM)로서 출력한다. 상기 래치 리셋 회로들(860, 870)은 파워-업 검출 신호(PWRUP)에 응답하여, 상기 래치 회로들(830, 840)에 각각 내부 전압(VCC)을 공급한다. 그 결과, 상기 래치 회로들(830, 840)이 리셋되어, 상기 래치된 신호들(LAT81, LAT82)을 로직 로우로 각각 출력한다. 상기 래치 리셋 회로들(860, 870) 각각은 PMOS 트랜지스터로 구현될 수 있다.

도 18은 도 2에 도시된 제2 워드 라인 제어 회로(900)를 상세히 나타내는 도면이다. 도 18을 참고하면, 상기 제2 워드 라인 제어 회로(900)는 래치 리셋 회로들(910, 970), 래치 회로들(920, 950), 드라이버 회로(940), 제1 출력 로직 회로(930), 및 제2 출력 로직 회로(960)를 포함한다. 상기 래치 리셋 회로(910)는 인버터(911)와 PMOS 트랜지스터(912)를 포함한다. 상기 인버터(911)는 프리차지 제어 신호(PCG)를 반전시키고, 반전된 프리차지 제어 신호(PCGB)를 출력한다. 상기 PMOS 트랜지스터(912)는 상기 반전된 프리차지 제어 신호(PCGB)에 응답하여 턴 온 또는 오프되고, 턴 온될 때, 상기 내부 전압(VCC)을 상기 래치 회로(920)에 출력한다. 상기 래치 회로(920)는 인버터들(921, 922)을 포함하고, 상기 래치 리셋 회로(910)에 의해 리셋되어, 로직 로우의 래치된 신호(LAT91)를 출력한다. 상기 제1 출력 로직 회로(930)는 인버터들(31∼39), NAND 게이트들(40∼42), 및 지연 회로(43)를 포함한다. 상기 인버터들(31, 32)은 상기 버퍼부(200)로부터 수신되는 상기 제어 신 호(CSB_CON)를 지연시키고, 그 지연된 신호(DCSB)를 출력한다. 상기 인버터(33)는 상기 지연된 신호(DCSB)를 반전시키고, 상기 인버터(34)는 상기 래치된 신호(LAT91)를 반전시킨다. 상기 NAND 게이트(40)는 상기 제1 내부 제어 신호(NORM)와 상기 인버터들(33, 34)의 출력 신호들에 응답하여, 로직 신호(NL1)를 출력한다. 상기 인버터(35)는 상기 로직 신호(NL1)를 반전시킨다. 상기 지연 회로(43)는 상기 인버터(35)의 출력 신호를 지연시키고, 그 지연된 신호(DL91)를 출력한다. 바람직하게, 상기 지연 회로(43)의 구성 및 구체적인 동작은 도 4 및 도 5를 참고하여 상술한 상기 지연 회로(D251)와 실질적으로 동일하므로, 이에 대한 상세한 설명을 생략하기로 한다. 상기 인버터(36)는 상기 지연된 신호(DL91)를 반전시키고, 그 반전된 신호를 제2 내부 제어 신호(RST_NQ)로서 출력한다. 상기 NAND 게이트(41)는 상기 제2 내부 제어 신호(RST_NQ), 상기 파워-업 검출 신호(PWRUP), 및 로직 신호(NL3)에 응답하여, 로직 신호(NL2)를 출력한다. 상기 NAND 게이트(42)는 상기 로직 신호(NL2)와 상기 지연된 신호(DCSB)에 응답하여 상기 로직 신호(NL3)를 출력한다. 상기 인버터들(37∼39)은 상기 로직 신호(NL2)를 지연시키고, 그 지연된 신호(DNL2)를 출력한다.

상기 드라이버 회로(940)는 PMOS 트랜지스터들(941, 942)과 NMOS 트랜지스터(943)를 포함한다. 상기 드라이버 회로(940)는 상기 반전된 프리차지 제어 신호(PCGB)와 상기 지연된 신호(DNL2)에 응답하여, 로직 로우 또는 하이의 제어 신호(CTT)를 출력 노드(NO21)에 출력한다. 좀 더 상세하게는, PMOS 트랜지스터(941)가 상기 반전된 프리차지 제어 신호(PCGB)에 응답하여 턴 온 또는 오프된다. 상기 PMOS 트랜지스터(942)는 상기 PMOS 트랜지스터(941)와 상기 출력 노드(NO21) 사이에 연결되고, 상기 지연된 신호(DNL2)에 응답하여 턴 온 또는 오프된다. 상기 PMOS 트랜지스터들(941, 942)은 턴 온될 때, 상기 내부 전압(VCC)을 상기 출력 노드(NO21)에 공급한다. 그 결과, 로직 하이의 제어 신호(CTT)가 상기 출력 노드(NO21)에 발생된다. 상기 NMOS 트랜지스터(943)는 상기 출력 노드(NO21)와 그라운드 전압(VSS) 사이에 연결된다. 상기 NMOS 트랜지스터(943)는 상기 지연된 신호(DNL2)에 응답하여 턴 온 또는 오프되고, 턴 온될 때, 그라운드 전압(VSS)을 상기 출력 노드(NO21)에 공급한다. 그 결과, 로직 로우의 제어 신호(CTT)가 상기 출력 노드(NO21)에 발생된다.

상기 래치 회로(950)는 인버터들(951, 952)을 포함한다. 상기 래치 회로(950)는 상기 제어 신호(CTT)를 래치하고, 래치된 신호(LAT92)를 출력한다. 상기 제2 출력 로직 회로(960)는 지연 회로(961), 인버터들(962∼966), 및 NOR 게이트(967)를 포함한다. 상기 지연 회로(961)는 상기 래치된 신호(LAT92)를 지연시키고, 그 지연된 신호(DL92)를 출력한다. 바람직하게, 상기 지연 회로(961)의 구성 및 구체적인 동작은 도 4 및 도 5를 참고하여 상술한 상기 지연 회로(D251)와 실질적으로 동일하므로, 이에 대한 상세한 설명을 생략하기로 한다. 상기 인버터들(962, 963)은 상기 지연된 신호(DL92)를 지연시키고, 상기 인버터(964)는 상기 파워-업 검출 신호(PWRUP)를 반전시킨다. 상기 NOR 게이트(967)는 상기 인버터들(963, 964)의 출력 신호들에 응답하여 로직 신호(NL3)를 출력한다. 상기 인버터들(965, 966)은 상기 로직 신호(NL3)를 지연시키고, 그 지연된 신호를 워드 라인 제어 신호 (ROWACT)로서 출력한다.

다음으로, 도 19를 참고하여, 상기 슈도 SRAM(100)의 버스트 독출 또는 기입 동작을 좀 더 상세히 설명한다. 도 19는 본 발명의 일실시예에 따른 슈도 SRAM(100)의 버스트 독출 또는 기입 동작과 관련된 신호들의 타이밍도이다. 먼저, 상기 슈도 SRAM(100)의 기입 동작을 상세히 설명하면 다음과 같다.

초기에, 칩 선택 신호(CSB)와 기입 인에이블 신호(WEB)가 로우로 디세이블된다. 그 결과, 상기 슈도 SRAM(100)이 상기 칩 선택 신호(CSB)에 응답하여 인에이블되고, 상기 파워-업 검출기(101)는 상기 파워-업 검출 신호(PWRUP)를 로직 하이로 출력한다. 이 후, 버스트 모드 컨트롤러(104)의 버퍼부(200)가 외부 클럭 신호(EXCLK)에 응답하여, 내부 클럭 신호(INCLK, INCLKB)와 제어 신호(CTDB)를 발생하고, 상기 칩 선택 신호(CSB)에 응답하여, 제어 신호(CSB_CON)를 로우로 출력한다. 또, 상기 버퍼부(200)가 상기 기입 인에이블 신호(WEB), 상기 내부 클럭 신호(INCLK, INCLKB), 및 상기 제어 신호(CSB_CON)에 응답하여, 내부 기입 제어 신호(WEBC)를 로우로 출력한다. 또, 상기 버퍼부(200)는 어드레스 유효 신호(ADVB)가 로우 레벨로 될 때, 외부 어드레스 신호들(EXADD1∼EXADDK)을 수신하고, 상기 외부 어드레스 신호들(EXADD1∼EXADDK)에 기초하여, 버스트 로우 어드레스 신호들(CAX1∼CAXn)과 버스트 칼럼 어드레스 신호들(CAY1∼CAYn)을 발생한다. 상기 버퍼부(200)는 상기 어드레스 유효 신호(ADVB)가 로직 하이 상태에서 다시 로직 로우로 천이되거나 또는 상기 칩 선택 신호(CSB)가 로직 하이 상태로 될 때까지 상기 버스트 로우 어드레스 신호들(CAX1∼CAXn)과 상기 버스트 칼럼 어드레스 신호들(CAY1∼ CAYn)을 연속적으로 발생한다. 상기 어드레스 유효 신호(ADVB)가 다시 로직 로우로 천이될 때, 상기 상기 버퍼부(200)는 새로운 외부 어드레스 신호들을 수신하고, 이에 대응하는 버스트 로우 어드레스 신호들과 상기 버스트 칼럼 어드레스 신호들을 발생한다.

한편, 버스트 동작 제어부(400)에서, 제1 버스트 제어 회로(600)의 제어 회로(602)가 초기에 상기 제어 신호(CSB_CON)에 응답하여, 설정된 시간 동안 최종 칼럼 검출 신호(DYI_last)를 로우로 출력한다. 상기 최종 칼럼 검출 신호(DYI_last)가 로우 상태일 때, 상기 제1 버스트 제어 회로(600)의 스트로브 제어 신호 발생기(603)가 스트로브 제어 신호(WTRD_CON)를 로직 하이로 인에이블시킨다. 이때, 상기 스트로브 제어 신호 발생기(603)는 레이턴시 제어 신호들(BCM2∼BCM6)과 래치 신호들(latch2∼latch8, latch1b∼latch7b)에 응답하여, 상기 최종 칼럼 검출 신호(DYI_last)가 로우로 되는 시점으로부터 설정된 지연 시간 이 후, 상기 스트로브 제어 신호(WTRD_CON)를 인에이블시킨다. 상기 스트로브 제어 신호(WTRD_CON)가 하이 상태인 동안, 상기 버스트 동작 제어부(400)의 제2 버스트 제어 회로(700)는 상기 제어 신호(CTDB)에 응답하여, 버스트 동작 제어 신호(WTRD_STB)를 하이 펄스 신호로 주기적으로 반복하여 발생한다. 초기에, 상기 메인 컨트롤러(102)는 상기 칩 선택 신호(CSB)와 상기 어드레스 유효 신호(ADVB)가 로우로 디세이블될 때, 설정된 시간 경과 후, 상기 프리차지 제어 신호(PCG)를 하이 펄스로 발생한다. 상기 워드 라인 제어부(500)의 제2 워드 라인 제어 회로(900)는 상기 프리차지 제어 신호(PCG)와 상기 파워-업 검출 신호(PWRUP)에 응답하여, 상기 워드 라인 제어 신호 (ROWACT)를 로직 하이의 펄스 신호로 출력한다. 그 결과, 상기 워드 라인 제어 신호(ROWACT)에 응답하여, 상기 독출/기입 제어부(105)가 상기 드라이버 제어 신호(DRV_CON)를 인에이블시킨다. 또, 상기 로우 디코더(107)가 상기 버스트 로우 어드레스 신호들(CAX1∼CAXn)을 디코딩한다. 워드 라인 드라이버(108)는 상기 드라이버 제어 신호(DRV_CON)에 응답하여, 로우 디코더(107)에 의해 디코딩된 결과에 대응하는 워드 라인(예를 들어, WL1)을 인에이블시킨다.

상기 칼럼 디코더(109)는 상기 버스트 동작 제어 신호(WTRD_STB)가 하이 펄스 신호로 발생될 때마다, 상기 버스트 칼럼 어드레스 신호들(CAY1∼CAYn)을 수신한다. 상기 칼럼 디코더(109)는 수신된 상기 버스트 칼럼 어드레스 신호들(CAY1∼CAYn)에 응답하여, 대응하는 비트 라인을 인에이블시킨다.

이 후, 상기 버스트 칼럼 어드레스 신호들(CAY1∼CAYn)이 마지막 칼럼 어드레스를 나타낼 때(예를 들어, 상기 버스트 칼럼 어드레스 신호들(CAY1∼CAYn)이 모두 로직 '1'일 때), 상기 칼럼 어드레스 검출기(300)가 상기 제1 검출 신호(RST_WT)를 하이 펄스 신호로 발생하고, 설정된 시간 이 후, 상기 제2 검출 신호(REEN_PAGE)를 하이 펄스 신호로 발생한다.

상기 제1 검출 신호(RST_WT)에 응답하여 상기 제어 회로(602)가 상기 최종 칼럼 검출 신호(DYI_last)를 로직 하이로 출력한다. 상기 최종 칼럼 검출 신호(DYI_last)에 응답하여, 상기 스트로브 제어 신호 발생기(603)가 상기 스트로브 제어 신호(WTRD_CON)를 디세이블시킨다. 그 결과, 상기 제2 버스트 제어 회로(700)가 상기 스트로브 제어 신호(WTRD_CON)에 응답하여, 상기 버스트 동작 제어 신호 (WTRD_STB)를 연속적으로 로우로 출력한다. 또, 상기 제1 검출 신호(RST_WT)에 응답하여, 상기 제1 워드 라인 제어 회로(800)가 상기 제1 내부 제어 신호(NORM)을 설정된 시간 동안 하이로 출력한다. 그 결과, 상기 제1 내부 제어 신호(NORM)에 응답하여, 상기 메인 컨트롤러(102)가 상기 프리차지 제어 신호(PCG)를 하이 펄스 신호로 출력한다. 상기 프리차지 제어 신호(PCG)에 응답하여 상기 독출/기입 제어부(105)가 상기 드라이버 제어 신호(DRV_CON)를 디세이블시킨다. 상기 드라이버 제어 신호(DRV_CON)에 응답하여, 상기 워드 라인 드라이버(108)는 모든 워드 라인들을 디세이블시킨다. 이 후, 상기 제2 워드 라인 제어 회로(900)가 상기 제1 내부 제어 신호(NORM)와 상기 프리차지 제어 신호(PCG)에 응답하여, 상기 워드 라인 제어 신호(ROWACT)를 하이 펄스 신호로 출력한다. 상기 워드 라인 제어 신호(ROWACT)에 응답하여 상기 독출/기입 제어부(105)가 상기 드라이버 제어 신호(DRV_CON)를 다시 인에이블시킨다. 상기 드라이버 제어 신호(DRV_CON)에 응답하여, 상기 워드 라인 드라이버(108)가 상기 로우 디코더(107)에 의해 디코딩된 결과에 대응하는 차기 워드 라인(예를 들어, WL2)을 인에이블시킨다. 이 후, 상기 제2 검출 신호(REEN_PAGE)에 응답하여, 상기 제어 회로(602)가 상기 최종 칼럼 검출 신호(DYI_last)를 로직 로우로 출력한다. 상기 최종 칼럼 검출 신호(DYI_last)에 응답하여, 상기 스트로브 제어 신호 발생기(603)가 상기 스트로브 제어 신호(WTRD_CON)를 다시 인에이블시킨다. 그 결과, 상기 제2 버스트 제어 회로(700)가 상기 스트로브 제어 신호(WTRD_CON)에 응답하여, 상기 버스트 동작 제어 신호(WTRD_STB)를 하이 펄스 신호로 주기적으로 반복하여 발생한다. 이 후, 상기 슈도 SRAM(100)은 상 술한 동작들을 반복적으로 실행한다.

다음으로, 상기 슈도 SRAM(100)의 독출 동작은 상기 기입 인에이블 신호(WEB)가 로직 하이로 되고, 각 신호들이 출력되는 시점이 변경되는 것을 제외하고, 상기 슈도 SRAM(100)의 기입 동작과 유사하다. 따라서, 설명의 중복을 피하기 위해, 상기 슈도 SRAM(100)의 독출 동작에 대한 상세한 설명은 생략하기로 한다.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

이상에서 설명한 바와 같이, 본 발명에 의하면, 슈도 SRAM에 액세스 커맨드 및 외부 어드레스 신호가 한 번 입력되는 것만으로, 슈도 SRAM이 연속적인 버스트 모드 동작을 실행할 수 있는 효과가 있다.

Claims

복수의 디램 셀들을 포함하는 메모리 셀 어레이;

외부 클럭 신호와 외부 제어 신호들에 응답하여 외부 어드레스 신호들을 수신하고, 상기 외부 어드레스 신호들에 기초하여 버스트 로우 어드레스 신호들과 버스트 칼럼 어드레스 신호들을 연속적으로 발생하고, 상기 외부 제어 신호들, 프리차지 제어 신호, 및 레이턴시 제어 신호들에 응답하여 버스트 동작 제어 신호와 워드 라인 제어 신호를 발생하는 버스트 모드 컨트롤러;

상기 워드 라인 제어 신호와 상기 프리차지 제어 신호에 응답하여, 드라이버 제어 신호를 발생하는 독출 및 기입 제어부;

상기 버스트 로우 어드레스 신호들을 디코딩하는 로우 디코더;

상기 드라이버 제어 신호에 응답하여, 상기 메모리 셀 어레이의 워드 라인들 중 상기 로우 디코더에 의해 디코딩된 결과에 대응하는 하나를 인에이블시키거나, 또는 상기 메모리 셀 어레이의 전체 워드 라인들을 모두 디세이블시키는 워드 라인 드라이버; 및

상기 버스트 동작 제어 신호에 응답하여 상기 버스트 칼럼 어드레스 신호들을 수신하고, 상기 버스트 칼럼 어드레스 신호들에 대응하는 상기 메모리 셀 어레이의 비트 라인을 인에이블시키는 칼럼 디코더를 포함하는 슈도 SRAM.
제1항에 있어서,

상기 외부 제어 신호들은 어드레스 유효 신호, 칩 선택 신호, 기입 인에이블 신호, 및 출력 인에이블 신호를 포함하고,

상기 어드레스 유효 신호는 상기 외부 어드레스 신호들이 상기 버스트 모드 컨트롤러에 입력될 때, 디세이블되고,

상기 버스트 모드 컨트롤러는 상기 칩 선택 신호와 상기 어드레스 유효 신호가 디세이블될 때, 상기 외부 어드레스 신호들을 수신하고, 상기 외부 어드레스 신호들로부터 점차적으로 증가하는 상기 버스트 로우 어드레스 신호들과 상기 버스트 칼럼 어드레스 신호들을 발생하고, 상기 어드레스 유효 신호가 다시 디세이블되거나, 또는 상기 칩 선택 신호가 인에이블될 때까지 상기 버스트 로우 어드레스 신호들과 상기 버스트 칼럼 어드레스 신호들을 연속적으로 발생하는 슈도 SRAM.
제2항에 있어서,

상기 버스트 모드 컨트롤러는 상기 외부 제어 신호들, 프리차지 제어 신호, 및 레이턴시 제어 신호들에 응답하여, 제1 내부 제어 신호를 더 발생하고,

상기 외부 제어 신호들과 상기 제1 내부 제어 신호에 응답하여, 상기 프리차지 제어 신호를 발생하고, 상기 외부 제어 신호들과 상기 외부 어드레스 신호들에 응답하여, 모드 레지스터 설정 신호를 출력하는 메인 컨트롤러를 더 포함하는 슈도 SRAM.
제3항에 있어서,

상기 모드 레지스터 설정 신호와 상기 외부 어드레스 신호들에 의해 설정되는 모드에 대응하는 상기 레이턴시 제어 신호들을 발생하는 모드 레지스터를 더 포함하는 슈도 SRAM.
제3항에 있어서,

상기 메인 컨트롤러는 상기 칩 선택 신호와 상기 어드레스 유효 신호가 디세이블될 때, 설정된 시간 이 후, 상기 프리차지 제어 신호를 하이 펄스 신호로 발생하고, 상기 제1 내부 제어 신호가 로직 하이로 될 때, 상기 프리차지 제어 신호를 하이 펄스 신호로 발생하는 슈도 SRAM.
제5항에 있어서,

상기 독출 및 기입 제어부는 상기 워드 라인 제어 신호가 인에이블될 때, 상기 드라이버 제어 신호를 인에이블시키고, 상기 프리차지 제어 신호가 인에이블될 때, 상기 드라이버 제어 신호를 디세이블시키고,

상기 워드 라인 드라이버는 상기 드라이버 제어 신호가 인에이블될 때마다, 상기 메모리 셀 어레이의 워드 라인들 중 상기 로우 디코더에 의해 디코딩된 결과에 대응하는 하나를 인에이블시키고, 상기 드라이버 제어 신호가 디세이블될 때, 상기 메모리 셀 어레이의 전체 워드 라인들을 모두 디세이블시키는 슈도 SRAM.
제2항에 있어서, 상기 버스트 모드 컨트롤러는,

상기 외부 클럭 신호, 상기 외부 제어 신호들, 및 상기 외부 어드레스 신호들에 응답하여, 제1 및 제2 제어 신호들, 어드레스 천이 검출 신호, 내부 클럭 신호, 내부 기입 제어 신호, 내부 어드레스 유효 신호, 상기 버스트 로우 어드레스 신호들, 및 상기 버스트 칼럼 어드레스 신호들을 발생하는 버퍼부;

상기 내부 클럭 신호, 상기 내부 기입 제어 신호, 상기 내부 어드레스 유효 신호, 상기 레이턴시 제어 신호들, 및 상기 버스트 칼럼 어드레스 신호들을 수신하고, 상기 버스트 칼럼 어드레스 신호들이 마지막 칼럼 어드레스를 나타내는지의 여부를 판단하고, 그 판단 결과에 따라 제1 검출 신호와 제2 검출 신호를 발생하는 칼럼 어드레스 검출기;

상기 제1 및 제2 제어 신호들, 상기 내부 클럭 신호, 상기 내부 기입 제어 신호, 상기 내부 어드레스 유효 신호, 상기 제1 검출 신호, 상기 제2 검출 신호, 및 상기 레이턴시 제어 신호들에 응답하여, 상기 버스트 동작 제어 신호를 발생하는 버스트 동작 제어부; 및

상기 어드레스 천이 검출 신호, 상기 제1 검출 신호, 상기 제2 제어 신호, 및 상기 프리차지 제어 신호에 응답하여 제1 내부 제어 신호와 상기 워드 라인 제어 신호를 발생하는 워드 라인 제어부를 포함하는 슈도 SRAM.
제7항에 있어서, 상기 버퍼부는,

상기 외부 클럭 신호를 제1 설정 시간 동안 지연시켜, 그 지연된 신호를 발생하고, 상기 지연된 신호를 제2 설정 시간 동안 지연시켜, 상기 내부 클럭 신호를 출력하는 내부 클럭 발생 회로;

상기 외부 클럭 신호, 상기 지연된 신호, 상기 칩 선택 신호, 상기 어드레스 유효 신호, 및 상기 기입 인에이블 신호에 응답하여, 상기 제1 및 제2 제어 신호들, 상기 내부 어드레스 유효 신호, 및 상기 내부 기입 제어 신호를 출력하는 제어 신호 발생 회로;

상기 칩 선택 신호, 상기 어드레스 유효 신호, 상기 내부 클럭 신호, 및 상기 외부 어드레스 신호들에 응답하여, 내부 로우 어드레스 신호들, 내부 칼럼 어드레스 신호들, 및 상기 어드레스 천이 검출 신호를 출력하는 어드레스 버퍼; 및

상기 내부 클럭 신호, 상기 내부 로우 어드레스 신호들, 및 상기 내부 칼럼 어드레스 신호들에 응답하여, 상기 버스트 로우 어드레스 신호들과 상기 버스트 칼럼 어드레스 신호들을 출력하는 어드레스 카운터를 포함하는 슈도 SRAM.
제7항에 있어서, 상기 칼럼 어드레스 검출기는,

상기 내부 클럭 신호와 상기 내부 기입 제어 신호에 응답하여, 독출 클럭 신호 및 기입 클럭 신호 중 어느 하나와, 제어 클럭 신호를 발생하는 제어 클럭 발생 회로;

상기 내부 어드레스 유효 신호와 상기 버스트 칼럼 어드레스 신호들에 응답하여, 유효 천이 검출 신호와 내부 검출 신호를 출력하는 최종 칼럼 검출 회로;

상기 독출 클럭 신호와 상기 기입 클럭 신호 중 어느 하나, 상기 제어 클럭 신호, 상기 레이턴시 제어 신호들, 상기 내부 검출 신호, 및 상기 유효 천이 검출 신호에 응답하여, 상기 제1 검출 신호와 출력 신호를 출력하는 제1 검출 신호 발생기; 및

상기 독출 클럭 신호와 상기 기입 클럭 신호 중 어느 하나, 상기 제어 클럭 신호, 상기 레이턴시 제어 신호들, 상기 유효 천이 검출 신호, 및 상기 출력 신호에 응답하여, 상기 제2 검출 신호를 출력하는 제2 검출 신호 발생기를 포함하는 슈도 SRAM.
제9항에 있어서,

상기 최종 칼럼 검출 회로는 상기 내부 어드레스 유효 신호가 로직 로우이고, 상기 버스트 칼럼 어드레스 신호들이 모두 로직 하이일 때, 상기 내부 검출 신호를 로직 하이로 출력하는 슈도 SRAM.
제10항에 있어서,

상기 제1 검출 신호 발생기는 상기 내부 검출 신호가 로직 하이일 때, 상기 레이턴시 제어 신호들에 응답하여 제1 설정 시간 경과 후, 상기 독출 클럭 신호와 상기 기입 클럭 신호 중 어느 하나에 동기하여, 상기 제1 검출 신호를 하이 펄스 신호로 출력하고, 상기 출력 신호를 로직 하이로 출력하는 슈도 SRAM.
제9항에 있어서,

상기 버퍼부는 상기 기입 인에이블 신호가 디세이블될 때, 상기 내부 기입 제어 신호를 디세이블시키고, 기입 인에이블 신호가 인에이블될 때, 상기 내부 기입 제어 신호를 인에이블시키고,

상기 제어 클럭 발생 회로는 상기 내부 기입 제어 신호가 디세이블될 때, 상기 기입 클럭 신호를 발생하고, 상기 내부 기입 제어 신호가 인에이블될 때, 상기 독출 클럭 신호를 발생하는 슈도 SRAM.
제9항에 있어서, 상기 제1 검출 신호 발생기는,

상기 내부 검출 신호, 상기 유효 천이 검출 신호, 및 상기 제어 클럭 신호에 응답하여, 제1 쉬프트 신호를 발생하는 제1 쉬프트 회로;

상기 제1 내지 제J-1(J는 정수) 쉬프트 신호들을 각각 수신하고, 상기 유효 천이 검출 신호, 및 상기 제어 클럭 신호에 응답하여, 제2 내지 제J 쉬프트 신호들을 각각 출력하는 제2 내지 제J 쉬프트 회로들;

상기 제1 내지 제J 쉬프트 신호들을 각각 수신하고, 상기 레이턴시 제어 신호들에 응답하여 인에이블 또는 디세이블되고, 인에이블될 때 수신된 상기 제1 내지 제J 쉬프트 신호들을 각각 출력 노드에 출력하는 제1 내지 제J 패스 회로들;

상기 출력 노드로부터 수신되는 상기 제1 내지 제J 쉬프트 신호들 중 하나와, 상기 유효 천이 검출 신호, 및 상기 제어 클럭 신호에 응답하여, 상기 출력 신호를 출력하는 제J+1 쉬프트 회로;

상기 출력 노드로부터 수신되는 상기 제1 내지 제J 쉬프트 신호들 중 하나, 상기 유효 천이 검출 신호, 및 상기 제어 클럭 신호에 응답하여, 제J+1 쉬프트 신 호를 출력하는 제J+2 쉬프트 회로;

상기 제J+1 쉬프트 신호, 상기 유효 천이 검출 신호, 및 상기 제어 클럭 신호에 응답하여, 제J+2 쉬프트 신호를 출력하는 제J+3 쉬프트 회로;

상기 독출 클럭 신호와 상기 기입 클럭 신호 중 어느 하나에 응답하여, 상기 제J+2 쉬프트 신호, 또는 상기 출력 노드로부터 수신되는 상기 제1 내지 제J 쉬프트 신호들 중 하나를 상기 제1 검출 신호로서 출력하는 검출 신호 출력부를 포함하고,

상기 제1 내지 제J 패스 회로들 중 어느 하나가 인에이블될 때, 나머지들은 모두 디세이블되는 슈도 SRAM.
제13항에 있어서,

상기 검출 신호 출력부는 상기 독출 클럭 신호에 응답하여, 상기 제J+2 쉬프트 신호를 상기 제1 검출 신호로서 출력하고, 상기 기입 클럭 신호에 응답하여, 상기 출력 노드로부터 수신되는 상기 제1 내지 제J 쉬프트 신호들 중 하나를 상기 제1 검출 신호로서 출력하는 슈도 SRAM.
제11항에 있어서,

상기 제2 검출 신호 발생기는, 상기 출력 신호가 로직 하이 상태일 때, 상기 레이턴시 제어 신호들에 응답하여 제2 설정 시간 경과 후, 상기 독출 클럭 신호와 상기 기입 클럭 신호 중 어느 하나에 동기하여, 상기 제2 검출 신호를 하이 펄스 신호로 출력하는 슈도 SRAM.
제9항에 있어서, 상기 제2 검출 신호 발생기는,

상기 출력 신호, 상기 유효 천이 검출 신호, 및 상기 제어 클럭 신호에 응답하여, 제1 쉬프트 신호를 발생하는 제1 쉬프트 회로;

상기 제1 내지 제L-1(L은 정수) 쉬프트 신호들을 각각 수신하고, 상기 유효 천이 검출 신호 및 상기 제어 클럭 신호에 응답하여, 제2 내지 제L 쉬프트 신호들을 각각 출력하는 제2 내지 제L 쉬프트 회로들;

상기 제2 내지 제L 쉬프트 신호들을 각각 수신하고, 상기 레이턴시 제어 신호들에 응답하여 인에이블 또는 디세이블되고, 인에이블될 때 수신된 상기 제2 내지 제L 쉬프트 신호들을 각각 출력 노드에 출력하는 제1 내지 제L-1 패스 회로들;

상기 출력 노드로부터 수신되는 상기 제2 내지 제L 쉬프트 신호들 중 하나, 상기 유효 천이 검출 신호, 및 상기 제어 클럭 신호에 응답하여, 제L+1 쉬프트 신호를 출력하는 제L+1 쉬프트 회로;

상기 제L+1 쉬프트 신호, 상기 유효 천이 검출 신호, 및 상기 제어 클럭 신호에 응답하여, 제L+2 쉬프트 신호를 출력하는 제L+2 쉬프트 회로;

상기 독출 클럭 신호와 상기 기입 클럭 신호 중 어느 하나에 응답하여, 상기 출력 노드로부터 수신되는 상기 제2 내지 제L 쉬프트 신호들 중 하나, 또는 상기 제L+2 쉬프트 신호를 상기 제2 검출 신호로서 출력하는 검출 신호 출력부를 포함하고,

상기 제1 내지 제L-1 패스 회로들 중 어느 하나가 인에이블될 때, 나머지들은 모두 디세이블되는 슈도 SRAM.
제16항에 있어서,

상기 검출 신호 출력부는 상기 독출 클럭 신호에 응답하여, 상기 출력 노드로부터 수신되는 상기 제2 내지 제L 쉬프트 신호들 중 하나를 상기 제2 검출 신호로서 출력하고, 상기 기입 클럭 신호에 응답하여, 상기 제L+2 쉬프트 신호를 상기 제2 검출 신호로서 출력하는 슈도 SRAM.
제7항에 있어서, 상기 버스트 동작 제어부는,

상기 제2 제어 신호, 상기 내부 클럭 신호, 상기 내부 기입 제어 신호, 상기 내부 어드레스 유효 신호, 상기 제1 검출 신호, 상기 제2 검출 신호, 및 상기 레이턴시 제어 신호들에 응답하여, 스트로브 제어 신호를 발생하는 제1 버스트 제어 회로; 및

상기 제1 및 제2 제어 신호들과, 상기 스트로브 제어 신호에 응답하여, 상기 버스트 동작 제어 신호를 발생하는 제2 버스트 제어 회로를 포함하는 슈도 SRAM.
제18항에 있어서,

상기 제1 버스트 제어 회로는, 상기 제2 검출 신호가 하이 상태일 때 상기 스트로브 제어 신호를 인에이블시키거나, 또는 상기 내부 어드레스 유효 신호가 하 이 상태일 때, 설정된 시간이 경과된 후, 상기 스트로브 제어 신호를 인에이블시키고, 상기 제1 검출 신호가 하이 상태일 때, 상기 스트로브 제어 신호를 디세이블시고,

상기 제2 버스트 제어 회로는, 상기 스트로브 제어 신호가 인에이블될 때, 상기 제1 및 제2 제어 신호들에 응답하여, 주기적으로 반복되는 하이 펄스 신호를 상기 버스트 동작 제어 신호로서 발생하고,

상기 제2 버스트 제어 회로가 상기 버스트 동작 제어 신호를 하이 펄스 신호로 발생할 때마다, 상기 칼럼 디코더가 상기 버스트 동작 제어 신호에 응답하여, 상기 버스트 칼럼 어드레스 신호들을 수신하는 슈도 SRAM.
제18항에 있어서, 상기 제1 버스트 제어 회로는,

상기 내부 클럭 신호와 상기 내부 어드레스 유효 신호에 응답하여, 래치 신호들을 발생하는 래치 신호 발생기;

상기 내부 어드레스 유효 신호, 상기 제1 및 제2 검출 신호들, 및 상기 제2 제어 신호에 응답하여, 최종 칼럼 검출 신호를 출력하는 제어 회로; 및

상기 내부 기입 제어 신호, 상기 래치 신호들, 상기 레이턴시 제어 신호들, 및 상기 최종 칼럼 검출 신호에 응답하여, 상기 스트로브 제어 신호를 출력하는 스트로브 제어 신호 발생기를 포함하는 슈도 SRAM.
제20항에 있어서, 상기 래치 신호 발생기는,

상기 내부 어드레스 유효 신호의 반전된 신호와 상기 내부 클럭 신호의 반전된 신호에 응답하여, 제1 쉬프팅 신호와 제1 래치 신호를 출력하는 제1 쉬프트 회로;

상기 제1 내지 제M(M은 정수) 쉬프트 신호들을 각각 수신하고, 상기 내부 클럭 신호의 반전된 신호에 응답하여, 제2 내지 제M 쉬프트 신호들과 제2 내지 제M 래치 신호들을 각각 출력하는 제2 내지 제M 쉬프트 회로들; 및

상기 제M 쉬프트 신호와 상기 내부 클럭 신호의 반전된 신호에 응답하여, 제M+1 쉬프트 신호를 출력하는 제M+1 쉬프트 회로를 포함하는 슈도 SRAM.
제21항에 있어서, 상기 스트로브 제어 신호 발생기는,

상기 제1 내지 제M-2 래치 신호들에 응답하여, 제1 내지 제M-3 웨이트 신호들을 각각 발생하는 제1 내지 제M-3 웨이트 신호 발생기들;

상기 제1 내지 제M-3 웨이트 신호들을 각각 수신하고, 상기 레이턴시 제어 신호들에 응답하여 인에이블 또는 디세이블되고, 인에이블될 때 수신된 상기 제1 내지 제M-3 웨이트 신호들을 각각 출력 노드에 출력하는 제1 내지 제M-3 패스 회로들;

상기 제1 내지 제M-1 래치 신호들에 응답하여, 제M-2 웨이트 신호를 발생하는 제M-2 웨이트 신호 발생기;

상기 제1 내지 제M 래치 신호들에 응답하여, 제M-1 웨이트 신호를 발생하는 제M-1 웨이트 신호 발생기;

상기 제3 내지 제M-1 웨이트 신호들을 각각 수신하고, 상기 레이턴시 제어 신호들에 응답하여 인에이블 또는 디세이블되고, 인에이블될 때 수신된 상기 제3 내지 제M-1 웨이트 신호들을 각각 출력하는 제1 내지 제M-3 전송 게이트들; 및

상기 출력 노드로부터 수신되는 상기 제1 내지 제M-3 웨이트 신호들 중 하나, 상기 제3 내지 제M-1 웨이트 신호들 중 하나, 상기 내부 기입 제어 신호, 및 상기 최종 칼럼 검출 신호에 응답하여, 상기 스트로브 제어 신호를 출력하는 출력 로직 회로를 포함하는 슈도 SRAM.
제7항에 있어서, 상기 워드 라인 제어부는,

상기 어드레스 천이 검출 신호, 상기 제1 검출 신호, 및 제2 내부 제어 신호에 응답하여, 상기 제1 내부 제어 신호를 발생하는 제1 워드 라인 제어 회로; 및

상기 제2 제어 신호와 상기 프리차지 제어 신호에 응답하여 상기 워드 라인 제어 신호를 발생하는 제2 워드 라인 제어 회로를 포함하는 슈도 SRAM.
제23항에 있어서,

상기 제1 워드 라인 제어 회로는, 상기 제1 검출 신호가 하이 상태일 때, 상기 제1 내부 제어 신호를 설정된 시간 동안 로직 하이로 출력하고,

상기 제2 워드 라인 제어 회로는, 상기 제1 내부 제어 신호와 상기 프리차지 제어 신호가 모두 하이 상태일 때, 상기 워드 라인 제어 신호를 하이 펄스 신호로 출력하는 슈도 SRAM.