TWI809849B - 偽靜態隨機存取記憶體及其讀取方法 - Google Patents

Abstract

一種偽靜態隨機存取記憶體。計數及命令解碼器在自內 部致能信號從禁能狀態變為致能狀態時開始對時脈信號進行計數，當計數到達第一時脈量時輸出第一準位的行位址選通信號。在行位址選通信號從第二準位變為第一準位至內部致能信號從致能狀態變為禁能狀態為止的期間，叢發長度計數器對時脈信號進行計數，據以提供叢發長度。延遲控制電路輸出第一準位的第一確認信號至列與行控制電路，使行選擇信號的長度等於叢發長度。

Description

偽靜態隨機存取記憶體及其讀取方法

本發明是有關於一種記憶體的讀取方法，且特別是有關於一種偽靜態隨機存取記憶體的讀取方法。

近年來在半導體記憶體的發展中，因應高速存取與微型化之需求，對於同時具有靜態隨機存取記憶體及動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)之優點的偽靜態隨機存取記憶體(Pseudo Static Random Access Memory，pSRAM)的需求持續增加，特別是運用在行動裝置中。

在傳統的pSRAM中，為了減少外部接腳的數量，通過芯片致能信號(CE#)接腳、芯片時脈信號(CLK)接腳與資料輸入輸出接腳ADQ來控制資料的讀出。芯片致能接腳被配置以提供芯片致能信號CE#，以致能或禁能pSRAM。當pSRAM被致能時，可通過資料輸入輸出接腳ADQ來接收命令及位址，且pSRAM中的輸入接受器被致能以根據所接收的命令及位址開始對記憶胞進行存取，並且在讀取延遲後通過資料輸入輸出接腳ADQ來輸出資 料。此外，讀取操作是響應於芯片致能信號CE#的上升緣而結束，亦即pSRAM停止輸出資料與停止產生行選擇信號CSL的行選擇脈衝，且字元線信號WL在行選擇信號CSL的最後一個脈衝下降之後被關閉(例如變為低電位)。當pSRAM被禁能時(即處於待命狀態)，輸入接受器亦被禁能以節省能耗。然而，基於上述的控制方法將產生固定長度(即N個行選擇脈衝)的行選擇信號CSL，且上述固定長度大於資料輸入輸出接腳ADQ輸出資料所需的時間長度，使得在資料輸入輸出接腳ADQ輸出資料的期間維持行選擇脈衝的輸出。換句話說，行選擇信號CSL具有多餘的脈衝，從而造成不必要的能耗。並且，由於下一個操作(例如刷新操作或存取操作)需在字元線信號WL被關閉後才能被執行，因此上述的控制方法亦存在操作時間長的問題。

在pSRAM使用雙倍資料率同步動態隨機存取記憶體(Double Data Rate Synchronous Dynamic Random Access Memory，DDR SDRAM)之單元結構的情況下，當進行讀取操作時，可根據一個行選擇信號CSL的週期(cycle)來讀取兩筆資料。然而，上述問題在此情況會變得更嚴重。

本發明提供一種偽靜態隨機存取記憶體及其讀取方法，可根據讀取資料的數量來動態調整行選擇信號CSL的長度。

本發明的偽靜態隨機存取記憶體包括記憶體陣列、輸入 輸出電路、計數及命令解碼器、叢發長度計數器、列與行控制電路、延遲控制電路及輸入輸出控制電路。輸入輸出電路接收來自資料輸入輸出接腳的讀取命令序列，並根據讀取命令序列產生讀取命令、讀取列位址及讀取行位址。計數及命令解碼器接收內部致能信號、時脈信號及讀取命令，對讀取命令進行解碼，並且在自內部致能信號從禁能狀態變為致能狀態時開始對時脈信號進行計數，當計數到達第一時脈量時輸出第一準位的行位址選通信號。叢發長度計數器接收時脈信號、內部致能信號及行位址選通信號。在行位址選通信號從第二準位變為第一準位至內部致能信號從致能狀態變為禁能狀態為止的期間，叢發長度計數器對時脈信號進行計數，據以提供叢發長度。列與行控制電路接收時脈信號、行選擇致能信號及讀取行位址。當行選擇致能信號從第二準位變為第一準位後，列與行控制電路反應於時脈信號而根據讀取行位址輸出行選擇信號至記憶體陣列。延遲控制電路接收行選擇致能信號及叢發長度。在自行選擇致能信號從第二準位變為第一準位起延遲叢發長度後，延遲控制電路輸出第一準位的第一確認信號至列與行控制電路，使行選擇信號的長度等於叢發長度。

本發明的偽靜態隨機存取記憶體的讀取方法包括下列步驟：接收來自資料輸入輸出接腳的讀取命令序列，並根據讀取命令序列產生讀取命令、讀取列位址、讀取行位址；對讀取命令進行解碼，並且在自內部致能信號從禁能狀態變為致能狀態時開始對時脈信號進行計數，當計數到達第一時脈量時輸出第一準位的 行位址選通信號；在行位址選通信號從第二準位變為第一準位至內部致能信號從致能狀態變為禁能狀態為止的期間對時脈信號進行計數，據以提供叢發長度；以及在自行選擇致能信號從第二準位變為第一準位起延遲叢發長度後輸出第一準位的第一確認信號至列與行控制電路，使行選擇信號的長度等於叢發長度。

基於上述，每當進行讀取操作時，本發明的偽靜態隨機存取記憶體可計算出適合於讀取資料數量的叢發長度，並且讓行選擇信號的長度等於叢發長度。藉此，可避免產生不必要的行選擇信號，減少電流消耗，並且加快讀取操作的處理速度。

100:pSRAM

110:輸入輸出電路

111:輸入接受器

112:先進先出電路

120:計數及命令解碼器

130:第一計數器

140:第二計數器

150:列與行控制電路

151:列控制電路

152:列位址鎖存及解碼電路

153:行控制電路

154:行位址鎖存及解碼電路

160:延遲控制電路

170:記憶體陣列

180:輸入輸出控制電路

200:確認信號控制電路

210:第一延遲電路

220:第一計數電路

300:芯片禁能信號控制電路

310:選擇電路

320:第二延遲電路

330:第二計數電路

340:正反器

350:邏輯電路

352:延遲單元

ADQ:資料輸入輸出接腳

ACTP:就緒脈衝

BLC:叢發長度

CA:行位址

CADD:讀取行位址

CAS:行位址選通信號

CASP:行選擇脈衝序列

CEACT:內部致能信號

CEN:芯片禁能信號

CE#:芯片致能信號

CKI:時脈信號

CLK:芯片時脈信號

CMD:命令

CSL:行選擇信號

CSLEN:行選擇致能信號

D0~D7:輸出資料

IADD:讀取命令

INV0~INV4:反相器

LAST:第一確認信號

LAST2:第二確認信號

NAND0~NAND2:反及閘

NOR0:反或閘

OE:輸出致能信號

PRE:控制脈衝

RA:列位址

RADD:讀取列位址

RASRW:列位址選通信號

RCMD:讀取命令序列

SREF:自刷新信號

T1~T11:時間點

WL:字元線信號

WRITE:寫入信號

S300~S330:步驟

圖1是依照本發明一實施例的一種偽靜態隨機存取記憶體的電路示意圖。

圖2A是依照本發明一實施例的一種確認信號控制電路的電路示意圖。

圖2B是依照本發明一實施例的一種芯片禁能信號控制電路的電路示意圖。

圖3是依照本發明一實施例的一種偽靜態隨機存取記憶體的讀取操作的波形示意圖。

圖4是依照本發明一實施例的一種偽靜態隨機存取記憶體的讀取方法的流程圖。

以下請參照圖1，本發明一實施例的pSRAM 100包括輸入輸出電路110、計數及命令解碼器120、第一計數器130、第二計數器(或稱為叢發長度計數器)140、列與行控制電路150、延遲控制電路160、記憶體陣列170及輸入輸出控制電路180。在本實施例中，輸入輸出電路110包括輸入接受器111以及先進先出(FIFO)電路112。當進行讀取操作時，輸入接受器111可接收到來自資料輸入輸出接腳ADQ的讀取命令序列RCMD。輸入輸出電路110可根據讀取命令序列RCMD產生讀取命令IADD、讀取列位址RADD、讀取行位址CADD，並且將讀取命令IADD提供至計數及命令解碼器120，將讀取列位址RADD及讀取行位址CADD提供至列與行控制電路150。先進先出電路112則受控於來自輸入輸出控制電路180的輸出致能信號OE而進行資料的輸出。

計數及命令解碼器120耦接輸入輸出電路110，且可接收內部致能信號CEACT及時脈信號CKI。在本實施列中，可通過輸入輸出電路110將從外部接收到的芯片致能信號CE#及芯片時脈信號CLK分別作為內部致能信號CEACT及時脈信號CKI以供pSRAM 100的內部元件使用。如圖3所示，相對於芯片致能信號CE#，內部致能信號CEACT是極性反轉的波形，芯片時脈信號CLK與時脈信號CKI的波形則相同。

計數及命令解碼器120可對讀取命令IADD進行解碼， 以獲知是否要進行讀取操作。在要進行讀取操作的情況下，芯片致能信號CE#會變為致能狀態(例如為低邏輯準位)，內部致能信號CEACT同樣也會變為致能狀態(例如為高邏輯準位)。計數及命令解碼器120可在自內部致能信號CEACT從禁能狀態變為致能狀態時開始對時脈信號CKI進行計數。

當計數到達第一時脈量時，計數及命令解碼器120可輸出第一準位的行位址選通信號CAS至第一計數器130及第二計數器140。在本實施例中，第一時脈量例如為開始計數後時脈信號CKI的第4個時脈的上升緣。

第一計數器130耦接計數及命令解碼器120，且接收時脈信號CKI及行位址選通信號CAS。當來自計數及命令解碼器120的行位址選通信號CAS從第二準位變為第一準位時，第一計數器130開始對時脈信號CKI進行計數。在本實施例中，第一準位為高邏輯準位，第二準位為低邏輯準位，但本發明並不以此為限。

當計數到達第一延遲時間時，第一計數器130可輸出第一準位的行選擇致能信號CSLEN至列與行控制電路150、延遲控制電路160及輸入輸出控制電路180。在本實施例中，第一延遲時間例如為2.5個時脈信號CKI的週期，但本發明並不以此為限，本領域技術人員可以根據本發明的教示視其實際需求以此類推。

第二計數器140耦接計數及命令解碼器120，且接收時脈信號CKI、內部致能信號CEACT及行位址選通信號CAS。當行位址選通信號CAS從第二準位變為第一準位時，第二計數器140也 會開始對時脈信號CKI進行計數，直到內部致能信號CEACT從致能狀態變為禁能狀態為止。也就是說，第二計數器140可在來自計數及命令解碼器120的行位址選通信號CAS從第二準位變為第一準位起至內部致能信號CEACT從致能狀態變為禁能狀態為止的期間對時脈信號CKI進行計數，據以提供叢發長度(burst length)BLC。本實施例中，內部致能信號CEACT可用來決定叢發長度BLC。舉例來說，每當進行讀取操作時，來自記體體外部的芯片致能信號CE#可根據讀取資料的數量動態改變轉為禁能狀態(例如為高邏輯準位)的時間點，內部致能信號CEACT也會隨之改變。如此一來，第二計數器140可在行位址選通信號CAS從第二準位變為第一準位起至內部致能信號CEACT從致能狀態變為禁能狀態為止的期間對時脈信號CKI進行計數，在內部致能信號CEACT變為禁能狀態後的下一個時脈信號CKI的上升緣時停止計數，並將計數結果作為叢發長度BLC提供至延遲控制電路160。

列與行控制電路150耦接輸入輸出電路110、計數及命令解碼器120及第一計數器130，且接收時脈信號CKI、行選擇致能信號CSLEN及讀取行位址CADD。當行選擇致能信號CSLEN從第二準位變為第一準位後，列與行控制電路150可反應於該時脈信號CKI而根據讀取行位址CADD輸出行選擇信號CSL至記憶體陣列170。

延遲控制電路160耦接列與行控制電路150、第一計數器 130及第二計數器140，且接收行選擇致能信號CSLEN、叢發長度BLC及內部致能信號CEACT。在自行選擇致能信號CSLEN從第二準位變為第一準位起延遲叢發長度BLC後，延遲控制電路160可輸出第一準位的第一確認信號LAST至列與行控制電路150，使行選擇信號CSL的長度(即週期的數量)等於叢發長度BLC。

詳細來說，於本發明的一實施例中，延遲控制電路160包括確認信號控制電路200與芯片禁能信號控制電路300。如圖2A所示，確認信號控制電路200被配置為接收行選擇致能信號CSLEN、時脈信號CKI、叢發長度BLC、芯片禁能信號CEN與重置信號RST，以產生第一確認信號LAST。確認信號控制電路200包括第一延遲電路210與第一計數電路220，第一延遲電路210被配置為將行選擇致能信號CSLEN延遲等於叢發長度BLC的時間，以產生第一確認信號LAST。第一計數電路220被配置以計數時脈信號CKI，以將行選擇致能信號CSLEN的延遲時間設定為等於叢發長度BLC。例如，當叢發長度BLC等於4個時脈週期的時脈信號CKI時，在行選擇致能信號CSLEN變為第一準位後，第一延遲電路210會將第一確認信號LAST在時脈信號CKI的第4個時脈週期變為第一準位。此外，當芯片禁能信號CEN或重置信號RST變為第二準位時，第一確認信號LAST將被重置為第二準位。

另外，如圖2B所示，芯片禁能信號控制電路300包括選擇電路310、第二延遲電路320、第二計數電路330、正反器340以及邏輯電路350。選擇電路310被配置以根據寫入信號WRITE 選擇輸出致能信號OE或行選擇致能信號CSLEN作為輸出，且將所選擇的結果提供至第二延遲電路320。在讀取操作中，選擇電路選擇輸出致能信號OE作為輸出，並將輸出致能信號OE提供至第二延遲電路320。第二延遲電路320被配置為將輸出致能信號OE延遲等於叢發長度BLC的時間，以產生第二確認信號LAST2。第二計數電路330被配置以計數時脈信號CKI，以將輸出致能信號OE的延遲時間設定為等於叢發長度BLC。例如，當叢發長度BLC等於4個時脈週期的時脈信號CKI時，在輸出致能信號OE變為第一準位後，第二確認信號LAST2在時脈信號CKI的第4個時脈週期變為第一準位。正反器340被配置為接收第二確認信號LAST2、內部致能信號CEACT與重置信號RST，以產生芯片禁能信號CEN。如圖2B所示，正反器340包括反相器INV0~INV3以及反及閘NAND0~NAND2。詳細來說，正反器340根據內部致能信號CEACT的上升緣被設置(Set)，根據第二確認信號LAST2的上升緣或變為第二準位的重置信號RST被重置。此外，正反器340的輸出端可耦接至邏輯電路350，且經由邏輯電路350產生芯片禁能信號CEN。如圖2B所示，邏輯電路350包括延遲單元352、反或閘NOR0以及反相器INV4。

本實施例中，列與行控制電路包括列控制電路151、列位址鎖存及解碼電路152、行控制電路153及行位址鎖存及解碼電路154。列控制電路151被配置以接收用以表示是否進行自刷新操作的自刷新信號SREF。在本實施列中，當自刷新信號SREF處於第 一準位時，表示pSRAM 100正進行自刷新操作。

另一方面，當計數及命令解碼器120所進行的對時脈信號CKI的計數到達第二時脈量時，計數及命令解碼器120可輸出就緒脈衝ACTP至列控制電路151。在本實施例中，第二時脈量例如為開始計數後時脈信號CKI的第3個時脈的上升緣。當列控制電路151在自刷新信號SREF處於第二準位的情況(即表示未有自刷新操作)下接收到就緒脈衝ACTP時，列控制電路151可輸出第一準位的列位址選通信號RASRW至列位址鎖存及解碼電路152。

列位址鎖存及解碼電路152耦接列控制電路151，且接收讀取列位址RADD及列位址選通信號RASRW。當列位址選通信號RASRW從第二準位變為第一準位時，列位址鎖存及解碼電路152可根據讀取列位址RADD選定要進行讀取的記憶胞列位址，並輸出對應的字元線信號WL至記憶體陣列170。

行控制電路153接收時脈信號CKI、行選擇致能信號CSLEN及第一確認信號LAST。當行選擇致能信號CSLEN從第二準位變為第一準位後，行控制電路153可反應於時脈信號CKI而輸出行選擇脈衝序列CASP至行位址鎖存及解碼電路154。

行位址鎖存及解碼電路154接收讀取行位址CADD並耦接至行控制電路153，且被配置為根據讀取行位址CADD選定要進行讀取的記憶胞行位址，並反應於行選擇脈衝序列CASP輸出對應的行選擇信號CSL至記憶體陣列170。如此一來，pSRAM 100 可經由字元線信號WL及行選擇信號CSL讀取儲存於記憶體陣列170內的資料，並且將所讀取的輸出資料D0~D7依序傳送至輸入輸出電路110中的先進先出電路112。

然後，在自行選擇致能信號CSLEN從第二準位變為第一準位起延遲叢發長度BLC後(也就是行選擇信號CSL的長度已達到叢發長度BLC時)，延遲控制電路160可將第一確認信號LAST從第二準位變為第一準位。據此，行控制電路153可停止輸出行選擇脈衝序列CASP，使行位址鎖存及解碼電路154停止輸出行選擇信號CSL。

並且，當第一確認信號LAST從第二準位變為第一準位時，行控制電路153可輸出控制脈衝PRE至計數及命令解碼器120及列控制電路151，以使計數及命令解碼器120及列控制電路151分別輸出第二準位的行位址選通信號CAS及第二準位的列位址選通信號RASRW。

類似地，當第一確認信號LAST從第二準位變為第一準位時，第一計數器130也會輸出第二準位的行選擇致能信號CSLEN。

本實施例中，輸入輸出控制電路180耦接第一計數器130、輸入輸出電路110及延遲控制電路160，且接收行選擇致能信號CSLEN。在自行選擇致能信號CSLEN從第二準位變為第一準位起延遲第二延遲時間後，輸入輸出控制電路180可輸出第一準位的輸出致能信號OE至輸入輸出電路110及延遲控制電路160。如此 一來，當輸出致能信號OE從第二準位變為第一準位時，先進先出電路112可開始將從記憶體陣列170讀取的輸出資料D0~D7傳送至資料輸入輸出接腳ADQ以進行輸出。第二延遲時間例如為3個時脈信號CKI的週期，但本發明並不以此為限，本領域技術人員可以根據本發明的教示視實際需求以此類推。

另一方面，在自輸出致能信號OE從第二準位變為第一準位起延遲叢發長度BLC後，延遲控制電路160可輸出第二準位的芯片禁能信號CEN至輸入輸出控制電路180。

當芯片禁能信號CEN從第一準位變為第二準位時，輸入輸出控制電路180可輸出第二準位的輸出致能信號OE至輸入輸出電路110，以結束資料輸出，並且待命下一個動作。

關於本實施例，第一計數器130與第二計數器140可以是習知具有計數功能的計數電路(但不限於此)。記憶體陣列170例如是適用於pSRAM的DRAM陣列。輸入輸出電路110、計數及命令解碼器120、列與行控制電路150、延遲控制電路160及輸入輸出控制電路180也都可以是由在積體電路領域中本領域通常知識者所熟知的記憶體電路架構來執行。

為了更清楚描述本發明的技術，以下舉例對本案的信號時序進行詳細說明。圖3是依照本發明一實施例的一種pSRAM的讀取操作的波形示意圖。請同時參照圖1及圖3，對pSRAM 100的讀取操作進行說明。在以下說明中，第一準位例如為高邏輯準位，第二準位例如為低邏輯準位，但本發明並不以此為限。

如圖3所示，首先，當要進行讀取操作時，於時間點T1，內部致能信號CEACT(芯片致能信號CE#的反轉)會從禁能狀態變為致能狀態(例如從低邏輯準位變為高邏輯準位)。據此，延遲控制電路160可輸出第一準位的芯片禁能信號CEN至輸入輸出控制電路110，以接收來自資料輸入輸出接腳ADQ的讀取命令序列RCMD。如圖3所示，讀取命令序列RCMD包括命令CMD、列位址RA及行位址CA。輸入輸出電路110可根據讀取命令序列RCMD產生讀取命令IADD、讀取列位址RADD及讀取行位址CADD。

例如，於本實施例中，命令CMD在內部致能信號CEACT(芯片致能信號CE#)變為致能狀態後的時脈信號CKI的第1個時脈週期的上升緣被輸入，接著列位址RA依序在時脈信號CKI的第1個時脈週期的下降緣、第2個時脈週期的上升緣及第2個時脈週期的下降緣被輸入，接著所有的被輸入的列位址RA被閘鎖為讀取列位址RADD。

計數及命令解碼器120可在自內部致能信號CEACT從禁能狀態變為致能狀態時開始對時脈信號CKI進行計數。如圖3所示，當計數到達第3個時脈週期的上升緣時(即時間點T2)，計數及命令解碼器120可輸出就緒脈衝ACTP至列控制電路151。當在自刷新信號SREF處於第二準位的情況下接收到就緒脈衝ACTP時，列控制電路151可輸出第一準位的列位址選通信號RASRW。

如圖3所示，當列位址選通信號RASRW從第二準位變為第一準位時，於時間點T3，列位址鎖存及解碼電路152可輸出 對應的字元線信號WL。

如圖3所示，當計數及命令解碼器120對時脈信號CKI的計數到達第4個時脈週期的上升緣時(即時間點T4)，計數及命令解碼器120可輸出第一準位的行位址選通信號CAS。例如，於本實施例中，在第3個時脈週期的下降緣，所有的行位址被完成輸入，之後第一準位的行位址選通信號CAS被輸出。

當行位址選通信號CAS從第二準位變為第一準位時，第二計數器140開始對時脈信號CKI進行計數。

另一方面，當行位址選通信號CAS從第二準位變為第一準位時，第一計數器130也開始對時脈信號CKI進行計數。如圖3所示，當計數到達2.5個時脈信號CKI的週期(2.5CLK)時(即時間點T5)，第一計數器130可輸出第一準位的行選擇致能信號CSLEN。

如圖3所示，當行選擇致能信號CSLEN從第二準位變為第一準位後，行控制電路153可反應於時脈信號CKI而輸出行選擇脈衝序列CASP，行位址鎖存及解碼電路154可根據讀取行位址CADD選定要進行讀取的記憶胞行位址，並反應於行選擇脈衝序列CASP輸出對應的行選擇信號CSL，以開始搭配字元線信號WL對記憶體陣列170進行讀取。

如圖3所示，於時間點T6，內部致能信號CEACT(芯片致能信號CE#的反轉)從致能狀態變為禁能狀態(例如從高邏輯準位變為低邏輯準位)。據此，第二計數器140可在接下來時脈信 號CKI的上升緣時停止計數並將計數結果作為叢發長度BLC提供至延遲控制電路160。

接著，如圖3所示，在自行選擇致能信號CSLEN於時間點T5從第二準位變為第一準位起延遲3個時脈信號CKI的週期(3CLK)後(即時間點T7)，輸入輸出控制電路180可輸出第一準位的輸出致能信號OE，藉此使先進先出電路112可開始將從記憶體陣列170讀取的輸出資料D0~D7傳送至資料輸入輸出接腳ADQ以進行輸出。

另一方面，在自行選擇致能信號CSLEN於時間點T5從第二準位變為第一準位起延遲叢發長度BLC(相當於4CLK)後(即時間點T8)，延遲控制電路160可輸出第一準位的第一確認信號LAST。

如圖3所示，當第一確認信號LAST從第二準位變為第一準位時，行控制電路153可停止輸出行選擇脈衝序列CASP，行位址鎖存及解碼電路停止154可停止輸出行選擇信號CSL。同時，行控制電路153可輸出控制脈衝PRE至計數及命令解碼器120及列控制電路151，以使計數及命令解碼器120及列控制電路151分別輸出第二準位的行位址選通信號CAS及第二準位的列位址選通信號RASRW。類似地，如圖3所示，當第一確認信號LAST從第二準位變為第一準位時，第一計數器130也會輸出第二準位的行選擇致能信號CSLEN。

如圖3所示，於時間點T9，由於列位址選通信號RASRW 從第一準位變為第二準位，列位址鎖存及解碼電路152也停止輸出字元線信號WL。

另一方面，延遲控制電路160從輸入輸出電路180接收輸出致能信號OE。在自輸出致能信號OE於時間點T7從第二準位變為第一準位起，延遲控制電路160可在延遲叢發長度BLC(相當於4CLK)後，產生第一準位的第二確認信號LAST2，從而於時間點T10輸出第二準位的芯片禁能信號CEN。

由於芯片禁能信號CEN從第一準位變為第二準位，於時間點T11，輸入輸出控制電路180可輸出第二準位的輸出致能信號OE至輸入輸出電路110，以結束輸出資料D0~D7的輸出操作。

基於上述操作方式，本發明的pSRAM可計算出適合於讀取資料數量的叢發長度，並且讓行選擇信號序列的長度等於叢發長度。由於可將行選擇信號CSL的長度縮短，完成讀取操作的時間也隨之提前，與目前的習知技術相比，電流消耗較小，操作速度也較快。此外，值得說明的是，在習知的pSRAM的讀取操作中，為了停止產生行選擇信號CSL的脈衝，必須將芯片致能信號CE#轉態成禁能狀態，也就是芯片致能信號CE#的上升緣是用來表示讀取操作的結束。相對地，在本實施例中，芯片致能信號CE#的上升緣是用來指示計數叢發長度的結束時間點，而與讀取操作的結束不直接相關。

如圖4所示，本發明的一實施例的pSRAM的讀取方法包括下列步驟。接收來自資料輸入輸出接腳的讀取命令序列，並根 據讀取命令序列產生讀取命令、讀取列位址、讀取行位址(步驟S300)。接著，對讀取命令進行解碼，並且在自內部致能信號從禁能狀態變為致能狀態時開始對時脈信號進行計數，當計數到達第一時脈量時輸出第一準位的行位址選通信號(步驟S310)。在行位址選通信號從第二準位變為第一準位至內部致能信號從致能狀態變為禁能狀態為止的期間對時脈信號進行計數，據以提供叢發長度(步驟S320)。最後，在自行選擇致能信號從第二準位變為第一準位起延遲叢發長度後輸出第一準位的第一確認信號，使行選擇信號的長度等於叢發長度(步驟S330)。上述步驟S300、S310、S320及S330的細節可參照圖1至圖3的實施例，在此則不再贅述。

綜上所述，每當進行讀取操作時，本發明的pSRAM可計算出適合於讀取資料數量的叢發長度，並且讓行選擇信號序列的長度等於叢發長度。如此一來，完成讀取操作所花費的時間變少，從而達到減少不必要的電流消耗以及提早處理下一個動作(例如刷新操作或存取操作)的效果。

100:偽靜態隨機存取記憶體

110:輸入輸出電路

111:輸入接受器

112:先進先出電路

120:計數及命令解碼器

130:第一計數器

140:第二計數器

150:列與行控制電路

151:列控制電路

152:列位址鎖存及解碼電路

153:行控制電路

154:行位址鎖存及解碼電路

160:延遲控制電路

170:記憶體陣列

180:輸入輸出控制電路

ADQ:資料輸入輸出接腳

ACTP:就緒脈衝

BLC:叢發長度

CADD:讀取行位址

CAS:行位址選通信號

CASP:行選擇脈衝序列

CEACT:內部致能信號

CEN:芯片禁能信號

CE#:芯片致能信號

CKI:時脈信號

CLK:芯片時脈信號

CSL:行選擇信號

CSLEN:行選擇致能信號

D0~D7:輸出資料

IADD:讀取命令

LAST:第一確認信號

OE:輸出致能信號

PRE:控制脈衝

RADD:讀取列位址

RASRW:列位址選通信號

RCMD:讀取命令序列

SREF:自刷新信號

WL:字元線信號

Claims (20)

1. 一種偽靜態隨機存取記憶體，包括：一記憶體陣列；一輸入輸出電路，接收來自一資料輸入輸出接腳的一讀取命令序列，並根據該讀取命令序列產生一讀取命令、一讀取列位址及一讀取行位址；一計數及命令解碼器，耦接該輸入輸出電路，接收一內部致能信號、一時脈信號及該讀取命令，對該讀取命令進行解碼，並且在自該內部致能信號從禁能狀態變為致能狀態時開始對該時脈信號進行計數，當計數到達一第一時脈量時輸出一第一準位的一行位址選通信號；一叢發長度計數器，耦接該計數及命令解碼器，接收該時脈信號、該內部致能信號及該行位址選通信號，在該行位址選通信號從一第二準位變為該第一準位起至該內部致能信號從致能狀態變為禁能狀態為止的期間對該時脈信號進行計數，據以提供一叢發長度；一列與行控制電路，耦接該輸入輸出電路及該計數及命令解碼器，接收該時脈信號、一行選擇致能信號及該讀取行位址，當該行選擇致能信號從該第二準位變為該第一準位後反應於該時脈信號而根據該讀取行位址輸出一行選擇信號至該記憶體陣列；以及一延遲控制電路，耦接該列與行控制電路及該叢發長度計數 器，接收該行選擇致能信號及該叢發長度，在自該行選擇致能信號從該第二準位變為該第一準位起延遲該叢發長度後輸出該第一準位的一第一確認信號至該列與行控制電路，使該行選擇信號的長度等於該叢發長度。
2. 如請求項1所述的偽靜態隨機存取記憶體，更包括：一第一計數器，耦接該計數及命令解碼器及該列與行控制電路，接收該時脈信號及該行位址選通信號，當該行位址選通信號從該第二準位變為該第一準位時開始對該時脈信號進行計數，當計數到達一第一延遲時間時輸出該第一準位的該行選擇致能信號。
3. 如請求項2所述的偽靜態隨機存取記憶體，其中該列與行控制電路包括：一列控制電路，接收一自刷新信號，當在該自刷新信號處於該第二準位的情況下接收到一就緒脈衝時，輸出該第一準位的一列位址選通信號；以及一列位址鎖存及解碼電路，耦接該列控制電路，接收該讀取列位址及該列位址選通信號，當該列位址選通信號從該第二準位變為該第一準位時，根據該讀取列位址輸出一字元線信號至該記憶體陣列。
4. 如請求項3所述的偽靜態隨機存取記憶體，其中當該計數及命令解碼器所進行的計數到達一第二時脈量時，該計數及命令解碼器輸出該就緒脈衝至該列控制電路。
5. 如請求項3所述的偽靜態隨機存取記憶體，其中該列與行控制電路更包括：一行控制電路，接收該時脈信號、該行選擇致能信號及該第一確認信號，當該行選擇致能信號從該第二準位變為該第一準位後反應於該時脈信號而輸出一行選擇脈衝序列；以及一行位址鎖存及解碼電路，耦接該行控制電路，根據該讀取行位址而反應於該行選擇脈衝序列輸出該行選擇信號至該記憶體陣列。
6. 如請求項5所述的偽靜態隨機存取記憶體，其中當該第一確認信號從該第二準位變為該第一準位時，該第一計數器輸出該第二準位的該行選擇致能信號。
7. 如請求項5所述的偽靜態隨機存取記憶體，其中當該第一確認信號從該第二準位變為該第一準位時，該行控制電路停止輸出該行選擇脈衝序列，致使該行位址鎖存及解碼電路停止輸出該行選擇信號，並且該行控制電路輸出一控制脈衝至該計數及命令解碼器及該列控制電路，以使該計數及命令解碼器及該列控制電路分別輸出該第二準位的該行位址選通信號及該第二準位的該列位址選通信號。
8. 如請求項1所述的偽靜態隨機存取記憶體，更包括：一輸入輸出控制電路，耦接該輸入輸出電路及該延遲控制電路，接收該行選擇致能信號，在自該行選擇致能信號從該第二準位變為該第一準位起延遲一第二延遲時間後輸出該第一準位的一 輸出致能信號至該輸入輸出電路及該延遲控制電路，當該輸出致能信號從該第二準位變為該第一準位時，該輸入輸出電路將從該記憶體陣列讀取的資料進行輸出。
9. 如請求項8所述的偽靜態隨機存取記憶體，其中在自該輸出致能信號從該第二準位變為該第一準位起延遲該叢發長度後，該延遲控制電路輸出該第二準位的一芯片禁能信號至該輸入輸出控制電路，當該芯片禁能信號從該第一準位變為該第二準位時，該輸入輸出控制電路輸出該第二準位的該輸出致能信號至該輸入輸出電路，以結束資料輸出。
10. 如請求項1所述的偽靜態隨機存取記憶體，其中該延遲控制電路包括：一確認信號控制電路，被配置為接收該行選擇致能信號、該時脈信號、該叢發長度、一芯片禁能信號以及一重置信號，以產生該第一確認信號；以及一芯片禁能信號控制電路，被配置為接收該行選擇致能信號、一輸出致能信號、該時脈信號、該叢發長度以及該重置信號，以產生該芯片禁能信號。
11. 如請求項10所述的偽靜態隨機存取記憶體，其中該確認信號控制電路包括：一第一延遲電路，被配置為將該行選擇致能信號延遲等於該叢發長度的時間，以產生該第一確認信號；以及 一第一計數電路，被配置以計數該時脈信號，以將該行選擇致能信號的延遲時間設定為等於該叢發長度，該芯片禁能信號控制電路包括：一選擇電路，被配置以根據一寫入信號選擇該輸出致能信號或該行選擇致能信號作為輸出；一第二延遲電路，被配置為在一讀取操作中，將由該選擇電路所提供的該輸出致能信號延遲等於該叢發長度的時間，以產生一第二確認信號；一第二計數電路，被配置以計數該時脈信號，以將該輸出致能信號的延遲時間設定為等於該叢發長度；一邏輯電路；以及一正反器，被配置為接收該第二確認信號、該內部致能信號與該重置信號，以經由該邏輯電路產生該芯片禁能信號。
12. 一種讀取方法，適用於一偽靜態隨機存取記憶體，包括：接收來自一資料輸入輸出接腳的一讀取命令序列，並根據該讀取命令序列產生一讀取命令、一讀取列位址、一讀取行位址；對該讀取命令進行解碼，並且在自一內部致能信號從禁能狀態變為致能狀態時開始對一時脈信號進行計數，當計數到達一第一時脈量時輸出一第一準位的一行位址選通信號；在該行位址選通信號從一第二準位變為該第一準位至該內部致能信號從致能狀態變為禁能狀態為止的期間對該時脈信號進行 計數，據以提供一叢發長度；以及在自一行選擇致能信號從該第二準位變為該第一準位起延遲該叢發長度後輸出該第一準位的一第一確認信號，使一行選擇信號的長度等於該叢發長度。
13. 如請求項12所述的讀取方法，更包括：當該行位址選通信號從該第二準位變為該第一準位時開始對該時脈信號進行計數，當計數到達一第一延遲時間時輸出該第一準位的該行選擇致能信號。
14. 如請求項13所述的讀取方法，更包括：當該行選擇致能信號從該第二準位變為該第一準位後反應於該時脈信號而根據該讀取行位址輸出該行選擇信號至一記憶體陣列。
15. 如請求項14所述的讀取方法，其中當該行選擇致能信號從該第二準位變為該第一準位後反應於該時脈信號而根據該讀取行位址輸出該行選擇信號至該記憶體陣列的步驟包括：接收該時脈信號、該行選擇致能信號及該第一確認信號，當該行選擇致能信號從該第二準位變為該第一準位後，反應於該時脈信號而輸出一行選擇脈衝序列；以及根據該讀取行位址而反應於該行選擇脈衝序列輸出該行選擇信號至該記憶體陣列。
16. 如請求項15所述的讀取方法，更包括：當該第一確認信號從該第二準位變為該第一準位時，輸出該 第二準位的該行選擇致能信號。
17. 如請求項15所述的讀取方法，更包括：當該第一確認信號從該第二準位變為該第一準位時，停止輸出該行選擇脈衝序列，致使停止輸出該行選擇信號，並且輸出一控制脈衝，以分別輸出該第二準位的該行位址選通信號及該第二準位的一列位址選通信號。
18. 如請求項12所述的讀取方法，更包括：在自一輸出致能信號從該第二準位變為該第一準位起延遲該叢發長度後，輸出該第二準位的一芯片禁能信號；以及當該芯片禁能信號從該第一準位變為該第二準位時，輸出該第二準位的該輸出致能信號，以結束資料輸出。
19. 如請求項12所述的讀取方法，其中輸出該第一準位的該第一確認信號的步驟包括：根據該行選擇致能信號、該時脈信號、該叢發長度、一芯片禁能信號以及一重置信號，以產生該第一確認信號，其中該讀取方法更包括：根據該行選擇致能信號、一輸出致能信號、該時脈信號、該叢發長度以及該重置信號，以產生該芯片禁能信號。
20. 如請求項19所述的讀取方法，其中根據該行選擇致能信號、該時脈信號、該叢發長度、該芯片禁能信號以及該重置信號，以產生該第一確認信號的步驟包括：將該行選擇致能信號延遲等於該叢發長度的時間，以產生該 第一確認信號；以及計數該時脈信號，以將該行選擇致能信號的延遲時間設定為等於該叢發長度，其中根據該行選擇致能信號、該輸出致能信號、該時脈信號、該叢發長度以及該重置信號，以產生該芯片禁能信號的步驟包括：根據一寫入信號選擇該輸出致能信號或該行選擇致能信號作為輸出；在一讀取操作中，將所提供的該輸出致能信號延遲等於該叢發長度的時間，以產生一第二確認信號；計數該時脈信號，以將該輸出致能信號的延遲時間設定為等於該叢發長度；以及根據該第二確認信號、該內部致能信號與該重置信號，以產生該芯片禁能信號。

Images