JP4241087B2 - 半導体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は半導体記憶装置に関し、特に、高速動作を必要とするDRAMコアを使用する半導体記憶装置に関する。
【0002】
従来、DRAM(Dynamic Random Access Memory)コアを備えた半導体記憶装置を高速アクセスするには、バースト動作が行われている。このバースト動作は、ロウアドレスを固定とし、コラムアドレスを外部クロックに同期して変化させることで、1ワード毎のデータをアクセス(書き込み/読み出し)するものである。そのため、バースト長は、コラムアドレスの長さに限定されることになっている。
【0003】
近年、半導体記憶装置の様々な用途に伴って、ユーザによっては、バースト動作に関しても、コラムアドレスの長さ以上のバースト長(Burst Length:BL長)を持たせたバースト動作が要求される場合もある。そこで、1ワード毎のデータアクセスを超えて、複数ワードのデータアクセスを行うことのできるバースト動作機能を有する半導体記憶装置の提供が要望されている。
【0004】
【従来の技術】
一般的に、半導体記憶装置(メモリ)は、高速アクセスが必要な場合にはバースト動作を行うことが多い。この場合のバースト動作とは、外部からREAD/WRITEコマンド(読み出し/書き込み命令)が投入される際に与えられるアドレスを初期値とし、それ以降の必要なアドレスを内部発生させ、外部信号(外部クロックCLK)に同期して外部とのデータの入出力を高速に行うものである。SDRAM(Synchronous DRAM)等にその機能がある。(例えば、特許文献1〜6参照。)
近年、半導体記憶装置のバースト動作に関して、コラムアドレスの長さ以上のバースト長が必要とされることがある。すなわち、半導体記憶装置のバースト動作として、1ワード毎のデータアクセスを超えて、複数ワードのデータアクセスが必要とされることがある。
【0005】
【特許文献1】
特開平4−157693号公報
【特許文献2】
特開平10−144073号公報
【特許文献3】
特開平11−283385号公報
【特許文献4】
特開平11−353874号公報
【特許文献5】
特開2000−11645号公報
【特許文献6】
特開2000−82287号公報
【0006】
【発明が解決しようとする課題】
ところで、コラムアドレスの長さ以上のバースト長(BL長)を実現するには、バースト動作中にロウアドレスを変化させてワード線を切り替え、動作を継続させる必要がある。また、1サイクル内でコラム信号(CL信号)をタイミングをずらして複数回出力する場合、必要に応じて複数のCL信号(センスアンプ活性化後に、メモリコアにおけるセルデータを取り出す信号)のCL信号−CL信号間、または、CL信号が全て出力された後に、ワード線を切り替えなければならない。
【0007】
また、非同期SRAM(Static Random Access Memory )インターフェース(擬似SRAM:Pseudo SRAM)を採用する場合は、内部でリフレッシュ動作を行いつつバースト動作を行わなければならないため、内部リフレッシュ要求の発生と、ワード線切り替え要求の発生が重なる場合の対処も必要になる。さらに、バースト動作は、動作終了時にメモリコアを動作させる必要があるため、リカバリタイム(動作終了から次動作開始までの間隔)が長くなってしまうことにもなる。
【0008】
本発明は、事実上バースト長の制限無しのバースト動作を有すると共に、リカバリタイムを最短にすることが可能な半導体記憶装置の提供を目的とする。
【0009】
【課題を解決するための手段】
本発明によれば、リフレッシュ動作の要求信号を内部発生し、バースト動作を行うとともに、該バースト動作中にメモリコアにアクセスするコラムアドレスおよびロウアドレスを変化させ、前記コラムアドレスに基づいて生成されるコラム信号に応答して複数のデータを読み出す半導体記憶装置であって、1サイクル内において2回目コラム信号を数える2回目コラム信号カウンタを備え、前記バースト動作中にリフレッシュ動作の要求があれば、前記2回目コラム信号が出力されるのを待って、ワード線をリセットしてリフレッシュ動作を行うことを特徴とする半導体記憶装置が提供される。
【0010】
本発明の半導体記憶装置によれば、バースト動作中にメモリコアにアクセスするコラムアドレスおよびロウアドレスを変化することで、事実上バースト長の制限無しのバースト動作が可能になる。
【0011】
ところで、バースト動作時のメモリコアへのデータ入出力タイミングを考慮すると、コア動作にはある程度の空き時間(tCL)が存在する。本発明に係る半導体記憶装置は、この空き時間tCLを利用して、ワード線の切り替えとリフレッシュ動作を行う。また、本発明に係る半導体記憶装置は、コラム信号(CL信号)を複数回出力する場合、コラムアドレスに応じて各CL信号間にワード線切り替えを割り込ませる。また、本発明に係る半導体記憶装置は、内部リフレッシュ要求の発生とワード線切り替え要求の発生が重なる場合はワード線切り替えを優先させる。さらに、本発明に係る半導体記憶装置は、動作終了時の不要な動作を削減してリカバリタイムを短くする。
【0012】
このように、本発明に係る半導体記憶装置によれば、バースト動作中のワード線切り替えとリフレッシュ動作が可能になり、事実上バースト長の制限無しのバースト動作を実現することができ、さらに、リカバリタイムを最短にすることができる。
【0013】
【発明の実施の形態】
以下、本発明に係る半導体記憶装置の実施例を、添付図面を参照して詳述する。
【0014】
図1は本発明に係る半導体記憶装置の一実施例の全体構成を概略的に示すブロック図である。
【0015】
図1において、参照符号1はバースト系コラム信号発生回路(バースト系CL発生回路)、2はコラム信号出力回路(CL出力回路)、3はワード線切り替え要求信号発生回路(WL切り替え要求信号発生回路)、4はワード線再立ち上げ信号発生回路(WL再立ち上げ信号発生回路)、5はリフレッシュ制御回路、6は2回目コラム信号カウンタ(CL2カウンタ)、7は書き残し書き込み要求信号発生回路(書き残しWR要求信号発生回路)、そして、8は書き残し書き込み制御回路(書き残しWR制御回路)を示している。また、参照符号9はプリチャージ制御回路、10は最終書き込み制御回路(最終WR制御回路)、11はコマンド発生回路、12はクロック論理回路(CLK論理回路)、13はバースト長カウンタ(BLカウンタ)、14は通常コラム信号発生部(通常CL発生部)、15はコア制御回路、そして、16は入出力用アドレスカウンタを示している。さらに、参照符号17はバーストコラムタイミング信号発生回路(バーストCLタイミング信号発生回路)、18は入出力データ制御回路、19はデータラッチ、20はアドレスラッチ(ADDラッチ)、21はコラム用アドレスカウンタ(CL用アドレスカウンタ)、22はオシレータ(OSC)、23はアドレスデコーダ、そして、24はメモリコアを示している。なお、図1は、各回路ブロック間における全ての接続関係を示すものではない。
【0016】
ここで、図1に示す半導体記憶装置は、1サイクルで2回のコラム信号(2回のCL信号:1回目コラム信号CL1および2回目コラム信号CL2)を出力し、1回のCL信号あたり4ワード分、2回のCL信号(CL1およびCL2)で合計8ワード分のデータを読み出し/書き込み(READ/WRITE)する場合のものであり、例として、READ(レイテンシ=2)が説明される。なお、レイテンシ=2とは、読み出し命令(READコマンド)を投入して最初のクロック(CLK)の立ち上がりから数えて2番目のCLKの立ち上がりから最初のデータを外部に出力することを言う。
【0017】
具体的に、1回のCL信号で読み出す4ワードは、例えば、アドレスA00,A01で選択される4個のセグメントからそれぞれ1ワードずつ取り出される。このとき、1回目コラム信号CL1および2回目コラム信号CL2は、例えば、アドレスA02が異なる。ここで、アドレスA00=A01=A02=低レベル『L』のデータを「1」(1ワード目のデータ)とし、アドレスA00=A01=A02=高レベル『H』まで(「1」〜「8」(1ワード目のデータ〜8ワード目のデータ)まで)番号を付けると、アドレス初期値がA00=A01=『H』でA02=『L』(「4」)の場合は、CL1で「1」〜「4」のデータが読み出され、CL2で「5」〜「8」のデータが読み出される。この時、最初の「1」〜「3」のデータは、外部に出力されない。「8」のデータを出力するCLKから次のCL信号を出力する。この動作は、BL長が終了するまで、または、/CE1(チップイネーブル端子)を『L』から『H』にすることによるEXITコマンドがあるまで継続する。
【0018】
なお、「1」〜「8」の8ワード分のデータは、メモリコア24からデータラッチ19に読み出されてラッチされ、CL出力回路2の出力(CL信号)に応じて入出力データ制御回路18を介してデータ端子(DQ)から出力される。
【0019】
図2は図1の半導体記憶装置におけるバースト系コラム信号発生回路1およびコラム信号出力回路2の一例を示すブロック回路図であり、図3は図2の回路における基本読み出し動作を説明するための波形図である。
【0020】
図2に示されるように、バースト系CL発生回路1は、フリップフロップ101〜104、遅延線105,106および複数の論理ゲートを備え、また、CL出力回路2は、インバータ201,202、NANDゲート203およびNORゲート204を備え、そして、CL出力回路2の出力(/cl)は遅延線200を介してバースト系CL発生回路1に入力されている。
【0021】
図2および図3に示されるように、コマンド投入時はバースト系CL信号発生回路1の入力(信号)/bact,wlchp,endmaskはいずれも『L』で、入力/endwrp,/pbclは『H』、そして、出力(信号)/bclは『H』で、出力clmaskは『L』である。
【0022】
チップイネーブル信号/CE1が『L』になるとREADコマンドが発行され、READ動作が開始される。信号pclは外部コマンド(バースト動作開始時)から通常経路で発生するパルスで、ワード線WLの立ち上げからのタイミングを取ってコマンド投入から最速で出力される。この信号pclがCL出力回路2を介して最初のCL信号/cl(1回目コラム信号CL1)になる。信号pclはバースト系CL発生回路1内のフリップフロップ101をセットし、ノードn01およびn02を『H』および『L』にする。CL出力回路2から出力された1回目コラム信号CL1(/cl)は、遅延線200で遅延されて信号pcl2としてバースト系CL発生回路1に戻され、NANDゲート107を介してノードn04に転送される(この時、ノードn03は『H』となっている)。
【0023】
ノードn04の信号はフリップフロップ102をセットすると共に、遅延線105で遅延されてフリップフロップ101をリセットし、ノードn01およびn02を『L』および『H』にする。フリップフロップ102は、遅延線106による遅延の後に自己リセットをかけるので出力がパルス(/bcl)となる。そして、信号/bclは、CL出力回路2を介して2回目のCL信号/cl(2回目コラム信号CL2)になる。ここで、2回目コラム信号CL2から再び信号pcl2が発生するが、バースト系CL発生回路1内のノードn01が『L』となっているため、ノードn04は『H』のままとなって信号/bclは出力されない。また、メモリコア24から読み出された8ワードは、データラッチ19にラッチされており、CLKの立ち上がりで1ワードずつ入出力データ制御回路18を介してデータ端子(DQ)から外部に出力される。なお、内部アドレスは初期値を保持し、その後はカウンタで内部発生する。A00、A01は縮退されており、CL信号が出力されると内部アドレスをA02からインクリメントする。
【0024】
バースト動作を継続する場合は、ワード線WLの立ち上げ動作がない限りは、最初のCL1出力時以降はpclが出力されないので、バースト用CLタイミング信号発生回路17でデータ「8」を出力するCLKから/pbclが出力され、フリップフロップ101および102がセットされる。フリップフロップ102は最初の2回目コラム信号CL2と同様の/bclを出力し、CL出力回路2から信号/clが出力されるが、この場合は、この信号/clが次の1回目コラム信号CL1になる。この後は、前述したのと同様に、次の2回目ラムCL2が出力される。
【0025】
以上の動作は、チップイネーブル信号/CE1が『H』になる(EXIT)まで継続する。
【0026】
次に、ワード線切り替え動作について説明する。
【0027】
図4は図1の半導体記憶装置におけるワード線切り替え要求信号発生回路、ワード線再立ち上げ信号発生回路およびリフレッシュ制御回路の一例を示すブロック回路図であり、図5は図4の回路におけるワード線切り替え動作を説明するための波形図(CL2後)であり、そして、図6は図4の回路におけるワード線切り替え動作を説明するための波形図(CL1後)である。
【0028】
図4に示されるように、WL切り替え要求信号発生回路3は、フリップフロップ301および複数の論理ゲートを備え、WL再立ち上げ信号発生回路4は、フリップフロップ401,402、遅延線403,404および複数の論理ゲートを備え、そして、リフレッシュ制御回路5は、フリップフロップ501〜503、遅延線504および複数の論理ゲートを備えている。
【0029】
まず、図2に示すバースト系CL信号発生回路1において、入力(信号)/bact,wlchp,endmaskはいずれも低レベル『L』で、出力(信号)/pbclは高レベル『H』であるとする。なお、アドレスA02〜A06は、コラムの内部発生アドレス(外部アドレスとは逆相)を示している。また、図4に示すWL切り替え要求信号発生回路3において、入力endwr,ce1b,/actsetは『H』、write,stopは『L』、そして、出力wlchp,wlchは『L』であるとする。さらに、図4に示すWL再立ち上げ信号発生回路4において、入力activeはメモリコア24の活性化中に『L』になる信号であり、入力stopは『L』、出力/bactは『H』であり、また、図4に示すリフレッシュ制御回路5において、出力refpreは『L』であるとする。なお、リフレッシュ制御回路5は、いまは動作しないものとする。
【0030】
図5に示されるように、2回目コラム信号CL2の後にワード線を切り替える場合、内部コラムアドレスA02〜A06が信号CL2の出力時(図4に示すWL切り替え要求信号発生回路3に信号/clが入力した時)に最上位(全て『L』)になると、図4のWL切り替え要求信号発生回路3から切り替え要求信号のwlchp(パルス)とwlch(状態信号)が出力される。ここで、信号wlchは、ワード線(WL−0,WL−1)をリセットして、コア制御回路15をリセットする。また、信号wlchpは、図4のWL再立ち上げ信号発生回路4におけるフリップフロップ401および402をセットする。ただし、フリップフロップ402のセットは、遅延線403によりフリップフロップ401がセットされるタイミングよりも遅くなる。フリップフロップ401がセットされると、図4のWL再立ち上げ信号発生回路4におけるノードn05が『L』となり、フリップフロップ402のセット情報出力を待たせる状態になる。
【0031】
メモリコア24の活性化中は、入力activeは『L』となっているが、コア制御回路15のリセットが終了するタイミングで、入力activeは『H』になるようにタイミング設定されており、入力activeが『H』になるとフリップフロップ401がリセットされ、ノードn05が『H』となり、遅延線404で決まる幅のパルス(/bact)が出力される。信号/bactは、メモリコア24の動作の通常経路を活性化し、遅延線400でタイミングを調整された信号/actsetとなり、ワード線を立ち上げる。なお、ロウアドレスは、信号/bactでカウントアップされる。この時、信号/bactは、図2に示すバースト系CL信号発生回路1に入力される。
【0032】
バースト系CL信号発生回路1におけるノードn02は『H』なので、フリップフロップ103がセットされ、信号clmaskが『H』になる。信号/actsetは、通常経路の信号なので、pclが出力される。pclが出力されると不要な/clが発生してしまうので、clmaskが『H』の場合は、図2のCL出力回路2内でpclが止められる。このように、2回目コラム信号CL2を出力した後にワード線をWL−0からWL−1へ切り替え、3回目のコラム信号(次の1回目コラム信号CL1)が発生するまでメモリコア24は待機状態となる。その間、外部にはデータラッチ19に保持されている8ワードのデータが順に入出力データ制御回路18を介して、CLKに同期して出力される。なお、信号wlchは信号/actsetでリセットされ、また、信号clmaskは次のコラム信号(CL信号)の出力まで保持される。
【0033】
2回目コラム信号CL2でコラムアドレスを最上位にカウントアップすると、3回目コラム信号(次の1回目コラム信号)CL1を出力した後にワード線を切り替える必要がある。その場合は、次のようになる。
【0034】
アドレス以外の信号の初期状態は、2回目コラム信号CL2の後にワード線を切り替える場合と同じである。図6に示されるように、1回目コラム信号CL1の出力時に信号wlchpおよび信号wlchが出力され、図5と同様に、ワード線(WL−0,WL−1)およびメモリコア24をリセットする。信号wlchpは、図2のバースト系CL信号発生回路1に入力される。
【0035】
バースト系CL信号発生回路1におけるノードn02は『L』なので、フリップフロップ104がセットされ、ノードn03を『L』にする。ノードn03が『L』なので、1回目コラム信号CL1からの信号pcl2が止められ、2回目コラム信号CL2を出力しない。図5と同様に、信号/bactが出力されて次のワード線(WL−1)が立ち上がる。信号clmaskは『L』となっているため、/bact→/actset→pclという通常経路から信号/clが出力される。これが事実上、2回目コラム信号CL2になる。この2回目コラム信号CL2から信号pcl2が出力されるが、図2のバースト系CL信号発生回路1におけるノードn02は『L』なので、信号pcl2は止められ、2回目コラム信号CL2の後に不要なCL信号は出力されない。このように、1回目コラム信号CL1が出力された後にワード線をWL−0からWL−1へ切り替え、その後に通常経路から2回目コラム信号CL2を出力する。その間、上述した図5と同様に、外部にはデータラッチ19に保持されている8ワードのデータが順に入出力データ制御回路18を介して、CLKに同期して出力される。なお、信号wlchは信号/actsetでリセットされ、また、信号clmaskは次のコラム信号の出力まで保持される。
【0036】
次に、リフレッシュ動作について説明する。
【0037】
図7は図4の回路におけるリフレッシュ動作を説明するための波形図である。
【0038】
図4に示すリフレッシュ制御回路5の入力(信号)activeは、WL再立ち上げ信号発生回路4に入力される信号activeと同じものであり、また、入力(信号)refは、内部リングオシレータ(22)で定期的に発生するリフレッシュ要求信号であり、さらに、入力(信号)cl2cntは、2回目コラム信号CL2から生成されるリフレッシュ動作用のパルス(詳細は、後述する)である。なお、出力(信号)refactおよびrefpreが『L』にあるとする。また、その他の回路における入出力の初期状態は、ワード線の切り替え説明時と同様である。
【0039】
まず、リフレッシュ要求信号refが発生すると、図4のリフレッシュ制御回路5内のフリップフロップ502がセットされ、ノードn06が『H』になる。この時、ワード線が上がっている(メモリコア24が活性化されている)ので、信号activeは『L』にあり、フリップフロップ501のノードn07は『L』で、ノードn06に『H』信号が出力するのを待たせている。この状態で、2回目コラム信号CL2が出力されると、信号cl2cntが発生する。信号cl2cntは、フリップフロップ503をセットし、信号refpreが『H』になる。信号refpreは、ワード線切り替え時の信号wlchと同様に、ワード線WLおよびメモリコア24をリセットする。さらに、ワード線切り替え時の信号wlchpと同様に、図4のWL再立ち上げ信号発生回路4におけるフリップフロップ401および402をセットする。
【0040】
メモリコア24がリセットされ、信号activeが『H』になると、フリップフロップ501が『H』になり信号refactが遅延線504で幅が決まるパルスとなって出力される。このとき、信号refpreもリセットされる。信号refactは、リフレッシュ動作の活性化信号となり、リフレッシュするワード線を立ち上げ、リフレッシュ動作が行われる。なお、信号activeは、リフレッシュ動作前に『H』になるが、その間、信号refpreは『H』を維持しているので、リフレッシュ動作中も図4のWL再立ち上げ信号発生回路4内のフリップフロップ401はセット状態が保持される。
【0041】
リフレッシュ動作が終了(オートプリチャージ)し、信号activeが『H』になると、ワード線切り替え時と同様に、信号/bactを出力し、ワード線を再立ち上げ(ロウアドレスはリフレッシュ前と同様)する。このとき、通常経路から信号pclが出力されるが、図5と同様に、信号clmaskが『H』になるので、信号/clは出力されない。なお、ワード線切り替え時は、信号wlchは『H』なので、信号refactおよびrefpreも出力されない。
【0042】
このように、リフレッシュ要求があれば、CL信号を出力した後の空き時間(tCL)にリフレッシュ動作と、その後にワード線の再立ち上げを行うことができる。
【0043】
次に、図4のリフレッシュ制御回路5に入力されている信号cl2cntについて説明する。
【0044】
図8は図1の半導体記憶装置における2回目コラム信号カウンタの一例を示すブロック回路図であり、図9は図8の回路における2回目コラム信号のカウント動作を説明するための波形図である。
【0045】
図8に示されるように、CL2カウンタ6は、カウンタ601、遅延線602,603および複数の論理ゲートを備えている。
【0046】
ところで、バースト読み出し動作における最初のメモリコアの動作は、CLK(クロック)とは非同期に開始されるため、その時のCL信号(オラム信号)と、次のCLKからのCL信号との間隔が詰まる場合がある。その詰まった間隔内ではリフレッシュ動作を行うことはできないため、CLKからのCL信号出力以降にリフレッシュ動作を行う必要がある。
【0047】
すなわち、図8および図9に示されるように、CL2カウンタ6は、2回目コラム信号CL2を常にカウントし、2回目コラム信号CL2が出力されると信号cl2cntを出力し、それからまた2回目コラム信号CL2で信号cl2cntを出力する。ワード線切り替え要求が発生した場合は、信号wlchでカウンタ601をリセットし、信号cl2cntは出力せずにワード線切り替えを優先する。また、バースト動作開始時に出力されるコマンドパルス(CMD)でもカウンタ601をリセットするようになっている。
【0048】
次に、バースト読み出し(バーストREAD)動作終了時について説明する。
【0049】
図10は図1の半導体記憶装置における書き残し書き込み要求信号発生回路、書き残し書き込み制御回路およびプリチャージ制御回路の一例を示すブロック回路図である。ここで、入力(信号)stop,endwr,wlchおよびrefpreは『L』にあるとする。
【0050】
信号ce1bは、バースト長の終了またはEXITコマンドの発生(チップイネーブル信号/CE1が『L』から『H』に変化)すると『L』になる信号である。2回目コラム信号CL2が発生すると(ただし、1回目コラム信号CL1で終了する場合は、1回目コラム信号CL1から)、メモリコア24におけるセルのリストア完了を待って、信号/rstが出力され、図10に示すプリチャージ制御回路9におけるフリップフロップ901をセットする。この状態で、バースト長が終了またはEXITコマンドが発生すると、信号ce1bおよびノードn13が『L』になり、プリチャージ信号/preが出力され、ワード線WLおよびメモリコア24をリセットしてバースト動作を終了する。ワード線切り替え要求またはリフレッシュ動作要求があった場合は、信号wlchおよびrefpreがそれぞれ『H』になり、同様に、信号/preを発生させてリセット動作を行う。なお、プリチャージ制御回路9におけるフリップフロップ901は、次のCL信号(/pbcl)でリセットされる。
【0051】
次に、バースト書き込み(バーストWRITE)の動作終了時について説明する。基本的な動作は、読み出し時と同じである。
【0052】
なお、書き込み動作は、読み出し動作とは逆にCLK同期で8ワードのデータを取りこみ、保持した時点で(A00=A01=A02=『H』になった時点で)CLKの立ち上がりからCL信号を発生させ、1回目コラム信号CL1で「1」〜「4」のデータ(1ワード目のデータ〜4ワード目のデータ)を、また、2回目コラム信号CL2で「5」〜「8」のデータ(5ワード目のデータ〜8ワード目のデータ)をメモリコア24のセルに書き込む。
【0053】
これは、バースト長(BL長)が終了するまで、または、チップイネーブル信号(チップイネーブル端子)/CE1を『L』から『H』にすることによるEXITコマンドがあるまで継続する。ここで、書き込み動作が読み出し動作と大きく異なるのは、「8」のデータ取りこみCLK以外のCLKで動作を終了する場合の対処である。読み出しの場合は、BL長終了、または、EXITコマンド発生の時点でメモリコアを含めた動作回路をただちにリセットすればよい。しかしながら、書き込みの場合は、もし、「7」のデータを受け取った時点でBL長終了またはEXITコマンドが発生すると、「1」〜「7」までを書き込むCL信号をCLKとは無関係(非同期)に発生させる必要がある。
【0054】
図11は図10の回路における書き残し書き込み動作を説明するための波形図(その1)であり、データ「5」の書き込み動作で終了する場合を示すものである。ここで、図10の書き残しWR要求信号発生回路7の入力(信号)stopは『L』となっており、writeは書き込み時に『H』になる状態信号である。
【0055】
図10の書き残しWR要求信号発生回路7および書き残しWR制御回路8に入力される信号WR−CMDは、書き込み動作開始時に出力されるコマンドパルスである。書き込み時は、信号WR−CMDにより、WR要求信号発生回路7のフリップフロップ701およびWR制御回路8のフリップフロップ801がセットされる。なお、図10の書き残しWR制御回路8の出力(信号)endwrは『H』、また、書き残しWR要求信号発生回路7の出力/endwrpおよびendactは『H』にあるとする。また、WR要求信号発生回路7のフリップフロップ701は、CL信号の出力直前に信号/pbclによってリセットされるが、信号/rstによって再びセットされる。さらに、WR要求信号発生回路7のフリップフロップ702は、ワード線WLの立ち上げ時に出力される信号pclによってセットされ、ノードn11は『H』となっている。
【0056】
以上の状態で、チップイネーブル信号/CE1が『H』になると(EXITコマンドを投入すると)、wlch=refpre=『L』であれば、endwr=『H』になるが、図10のプリチャージ制御回路9内のノードn13は『H』なので、信号/preは出力されない。一方、WR要求信号発生回路7のフリップフロップ701はセットされていて、ノードn10は『H』にあるので、ce1b=『L』(且つ、stop=wlch=refpre=『L』)ならば、図0の書き残しWR要求信号発生回路7から、遅延線704で幅の決まるパルスが信号/endwrpとして出力される。信号/endwrpは、フリップフロップ703をセットし、同時に信号endactを『L』にする(信号endactに関しては、後述する)。
【0057】
信号/endwrpは、プリチャージ制御回路9内のフリップフロップ901をリセットし、さらに、書き残しWR制御回路8内の遅延線802による遅延時間の後に、書き残しWR制御回路8のフリップフロップ801をリセットし、信号endwrを『L』にする。さらに、信号/endwrpは、図2のバースト系CL信号発生回路1に入力され、1回目コラム信号CL1を発生させ、データ「1」〜「4」の書き込み動作を行い、さらに続いて、2回目コラム信号CL2が通常バースト動作同様に発生して、データ「5」の書き込み動作を行う。その後、2回目コラム信号CL2から信号/rstが発生し、endwr=『L』,ce1b=『H』にあるので信号/preが発生し、リセット動作を行ってバースト書き込み動作が終了する。
【0058】
最後の書き残し書き込み動作は、CLKとは非同期に行われる。以上では、書き残しWRITE動作について説明したが、このままではリカバリタイムが長いという問題がある。以下に、その理由を示す。
【0059】
(1) もし、データ「1」〜「4」の書き込みで終了する場合には、2回目コラム信号CL2は必要無いのに出力されてしまう。
【0060】
(2) データ「8」の書き込みで終了する場合は、CLKからCL信号を出力しデータ「8」まで書き込みを行ったにも関わらず、EXITコマンドから再びCL信号を書き残し書き込みとして出力してしまう。
【0061】
(3) 書き残し書き込みのCL信号からワード線切り替え要求が発生する場合があり、その際には、必要が無いのにワード線切り替え動作を行ってしまう。
【0062】
そこで、本実施例の半導体記憶装置においては、上記の問題を解決するために、以下のように構成している。
【0063】
図12は図1の半導体記憶装置における最終書き込み制御回路の一例を示す回路図であり、図13および図14は図10および図12の回路における書き残し書き込み動作(問題対策後の動作)を説明するための波形図である。ここで、図13はデータ「4」の書き込みでEXITした場合の波形であり、また、図14はデータ「8」の書き込みでEXITした場合の波形である。
【0064】
最終WR制御回路10の入力(信号)clkpは、バースト動作中のCLKの立ち上がりから発生するパルスであり、EXIT後は『L』になる。信号WA02は、CLKでカウントアップされる内部アドレスのA02(CL信号用の内部A02とはカウントアップのタイミングが異なる)である。この回路内では、信号clkpが常に信号WA02を取り込んでラッチしている。
【0065】
図14に示されるように、データ「4」の書き込みでEXITした場合は、ノードn14が『L』(A02=『L』をラッチ)なので、書き残し書き込み時に信号endactが出力されると、信号endmaskは『H』になる。信号endmaskは、図2のバースト系CL信号発生回路1に入力され、1回目コラム信号CL1から発生する信号pcl2を止めると共に、2回目コラム信号CL2の出力を止める。このとき、endmask=『H』の場合は、1回目コラム信号CL1から信号/rstを発生させるので(回路図は省略)、1回目コラム信号CL1からワード線WL、メモリコア24をリセットし、動作を終了させる。なお、信号endmaskは、次コマンドが発生するまで保持される。
【0066】
次に、図14に示されるように、データ「8」の書き込みでEXITした場合はノードn14が『H』で、データ「8」のCLKから信号/pbclが出力されるためフリップフロップ1001がセットされて信号stopが『H』になる。
【0067】
信号stopは、図10の書き残しWR要求信号発生回路7に入力され、信号/endwrpの発生を止める。また、信号stopは、図10のプリチャージ制御回路9に入力され、信号endwrを無効にするので、ce1b=『L』であれば信号/preが発生し、ワード線WLおよびメモリコア24をリセットし、動作を終了させる。なお、信号stopは、次のバースト動作まで保持される。このように、データ「8」の書き込みでEXITした場合は、書き残し書き込みを行わない。
【0068】
また、信号endwrは、図4のWL切り替え要求発生回路3に入力され、書き残し書き込み中はワード切り替え要求(wlchp)を出力しないようになっている。
【0069】
さらに、図4のWL再立ち上げ信号発生回路4に信号stopが入力され、データ「8」の書き込みでEXITした場合は、ワード線WLの再立ち上げは行わない。なお、データ「8」の書き込みでEXITした場合であってワード切り替え要求が発生した場合は、図4のWL切り替え要求発生回路3内のフリップフロップ301をリセットしないと、その後スタンバイ状態でリフレッシュ動作ができなくなる(wlch=『H』)ので、stop=『H』且つce1b=『L』の場合は、フリップフロップ301をリセットして信号wlchを『L』にする。
【0070】
このように、本発明に係る半導体記憶装置の実施例によれば、バースト動作中におけるワード線の切り替えとリフレッシュ動作を行って事実上バースト長の制限無しのバースト動作を可能にすると共に、リカバリタイムを最短にすることが可能になる。
【0071】
(付記1) リフレッシュ動作の要求信号を内部発生し、バースト動作を行う半導体記憶装置であって、該バースト動作中にメモリコアにアクセスするコラムアドレスおよびロウアドレスを変化させるようにしたことを特徴とする半導体記憶装置。
【0072】
(付記2) 付記1に記載の半導体記憶装置において、前記コラムアドレスはビット線に接続されたセンスアンプを選択し、且つ、前記ロウアドレスはワード線を選択することを特徴とする半導体記憶装置。
【0073】
(付記3) 付記2に記載の半導体記憶装置において、前記バースト動作は、外部アドレスを初期アドレスとし、外部クロックに同期して前記コラムアドレスおよび前記ロウアドレスを変化させ、前記メモリコアをアクセスして複数のデータを一度に入出力し、前記外部クロックに同期して外部とデータの入出力を行うことを特徴とする半導体記憶装置。
【0074】
(付記4) 付記1に記載の半導体記憶装置において、前記バースト動作時には、アドレスを内部発生し、該アドレスの下位ビットを前記コラムアドレスに設定すると共に、該アドレスの上位ビットを前記ロウアドレスに設定し、該コラムアドレスが最上位になると、次の外部クロックで該ロウアドレスをインクリメントすることを特徴とする半導体記憶装置。
【0075】
(付記5) 付記1に記載の半導体記憶装置において、該半導体記憶装置は、動作最初にワード線を立ち上げ、前記バースト動作中に外部クロックに同期してコラム信号を出力して前記データの入出力を行うことを特徴とする半導体記憶装置。
【0076】
(付記6) 付記1〜5のいずれか1項に記載の半導体記憶装置において、前記メモリコアは、リフレッシュ動作が必要なDRAMメモリコアであることを特徴とする半導体記憶装置。
【0077】
(付記7) 付記6に記載の半導体記憶装置において、前記ワード線は、前記コラムアドレスが最上位になるまで、或いは、リフレッシュ動作を行うまで、リセットされないことを特徴とする半導体記憶装置。
【0078】
(付記8) 付記7に記載の半導体記憶装置において、前記コラムアドレスが最上位になると、その時のコラム信号からワード線切り替え要求信号を発生し、前記メモリコアにおけるセルのリストア時間を確保した後に前記ワード線をリセットし、予め設定された時間間隔の後に、次のロウアドレスのワード線に切り替えることを特徴とする半導体記憶装置。
【0079】
(付記9) 付記8に記載の半導体記憶装置において、前記コラムアドレスが最上位になった後のワード線切り替え処理を、前記ワード線に対応するデータを読み出す前記外部クロックの所定数の時間内に行うことを特徴とする半導体記憶装置。
【0080】
(付記10) 付記1に記載の半導体記憶装置において、該半導体記憶装置は、バースト読み出し動作における最初のコラム信号を、外部クロックとは非同期に最速で出力することを特徴とする半導体記憶装置。
【0081】
(付記11) 付記1に記載の半導体記憶装置において、該半導体記憶装置は、バースト読み出し動作における最初のコラムアドレスが、コラムの最上位、最上位−1または最上位−2以外であれば、ワード線の切り替え中もデータを連続して出力し、且つ、外部クロックの同期を維持することを特徴とする半導体記憶装置。
【0082】
(付記12) 付記11に記載の半導体記憶装置において、該半導体記憶装置は、バースト書き込み動作の場合、前記ワード線の切り替え中も常に外部データを前記外部クロックに同期させて連続して取りこむことを特徴とする半導体記憶装置。
【0083】
(付記13) 付記1に記載の半導体記憶装置において、該半導体記憶装置は、前記メモリコアからデータを取り出す際に、コラム信号を1回目コラム信号および2回目コラム信号の2回出力して2回に分けて取り出すことを特徴とする半導体記憶装置。
【0084】
(付記14) 付記13に記載の半導体記憶装置において、該半導体記憶装置は、バースト書き込み動作の場合、前記ワード線の切り替え中も常に外部データを前記外部クロックに同期させて連続して取りこむことを特徴とする半導体記憶装置。
【0085】
(付記15) 付記13に記載の半導体記憶装置において、前記1回目コラム信号は前記外部クロックに同期して出力され、且つ、前記2回目コラム信号は該1回目コラム信号から内部遅延回路により与えられる所定の時間間隔の後に出力されることを特徴とする半導体記憶装置。
【0086】
(付記16) 付記15に記載の半導体記憶装置において、前記1回目コラム信号の出力時と前記2回目コラム信号の出力時とでロウアドレスが異なる場合は、該1回目コラム信号の出力と該2回目コラム信号の出力との間で前記ワード線の切り替えを行うことを特徴とする半導体記憶装置。
【0087】
(付記17) 付記16に記載の半導体記憶装置において、さらに、
前記内部遅延回路により生成される前記2回目コラム信号の出力を止める回路を備え、前記ワード線を切り替えた後に、次のワード線立ち上げから通常経路と同じ経路でコラム信号を生成して前記2回目コラム信号として使用することを特徴とする半導体記憶装置。
【0088】
(付記18) 付記17に記載の半導体記憶装置において、さらに、
前記内部遅延回路により3回目コラム信号を使用とするとき、該3回目コラム信号の出力を止める回路を備えることを特徴とする半導体記憶装置。
【0089】
(付記19) 付記15に記載の半導体記憶装置において、前記1回目コラム信号の出力時と前記2回目コラム信号の出力時とでロウアドレスが等しく、次のコラム信号の出力時にロウアドレスが変化する場合は、該ロウアドレスが変化する前の2回目コラム信号から前記ワード線の切り替えを行うことを特徴とする半導体記憶装置。
【0090】
(付記20) 付記19に記載の半導体記憶装置において、さらに、
前記ワード線を次ロウアドレスでの再立ち上げからコラム信号を出力しようとするとき、該コラム信号を停止する回路を備えることを特徴とする半導体記憶装置。
【0091】
(付記21) 付記6に記載の半導体記憶装置において、該半導体記憶装置は、前記バースト動作中にリフレッシュ動作の要求があれば、コラム信号が出力されるのを待って、前記メモリコアにおけるセルのリストア時間を確保した後にワード線をリセットしてリフレッシュ動作を行うことを特徴とする半導体記憶装置。
【0092】
(付記22) 付記21に記載の半導体記憶装置において、前記バースト動作中のリフレッシュ動作の要求により行う前記リフレッシュ動作を、前記ワード線に対応するデータを読み出す前記外部クロックの所定数の時間内に行うことを特徴とする半導体記憶装置。
【0093】
(付記23) 付記21に記載の半導体記憶装置において、前記外部とのデータ入出力を、連続した外部クロックに同期して行うことを特徴とする半導体記憶装置。
【0094】
(付記24) 付記21に記載の半導体記憶装置において、前記リフレッシュ動作が終了すると、該リフレッシュ動作前に立ち上げていたワード線を予め設定された時間間隔の後に再立ち上げすることを特徴とする半導体記憶装置。
【0095】
(付記25) 付記6に記載の半導体記憶装置において、該半導体記憶装置は、前記バースト動作中に、リフレッシュ動作とワード線切り替え動作の両方の要求が発生した場合は、ワード線切り替え動作を優先することを特徴とする半導体記憶装置。
【0096】
(付記26) 付記13に記載の半導体記憶装置において、さらに、
前記2回目コラム信号を数える2回目コラム信号カウンタを備えることを特徴とする半導体記憶装置。
【0097】
(付記27) 付記26に記載の半導体記憶装置において、
前記バースト動作中にリフレッシュ要求があれば、該リフレッシュ要求を保持し、前記2回目コラム信号カウンタが前記2回目コラム信号を2回数えた時点でリフレッシュ動作を行うことを特徴とする半導体記憶装置。
【0098】
(付記28) 付記26に記載の半導体記憶装置において、
前記2回目コラム信号カウンタは、ワード線切り替え要求があればリセットされることを特徴とする半導体記憶装置。
【0099】
(付記29) 付記26に記載の半導体記憶装置において、
前記2回目コラム信号カウンタは、バースト動作開始直後にリセットされることを特徴とする半導体記憶装置。
【0100】
(付記30) 付記1に記載の半導体記憶装置において、該半導体記憶装置は、
前記バースト動作時に、動作終了信号があれば、ワード線リセット信号を内部で発生して、ワード線をリセットして動作を終了することを特徴とする半導体記憶装置。
【0101】
(付記31) 付記30に記載の半導体記憶装置において、書き込み動作時に、前記動作終了信号が発生した時に前記メモリコアにまだ書き込んでいない残りのデータがあれば、外部クロックではなく該動作終了信号からコラム信号を生成し、該残りのデータを書き込むことを特徴とする半導体記憶装置。
【0102】
(付記32) 付記30に記載の半導体記憶装置において、前記動作終了信号は、内部で発生、或いは、外部から与えられる信号であることを特徴とする半導体記憶装置。
【0103】
(付記33) 付記1に記載の半導体記憶装置において、1回の書き込み動作で複数のコラム信号を出力する場合でも、書き残し書き込み時に必要のないコラム信号は出力しないことを特徴とする半導体記憶装置。
【0104】
(付記34) 付記1に記載の半導体記憶装置において、書き残し書き込み時のコラム信号からワード線切り替え要求が発生しても、該書き残し書き込みの後に該ワード線切り替え動作を行わずに、該書き残し書き込みが終了すれば該ワード線をリセットしてバースト動作を終了することを特徴とする半導体記憶装置。
【0105】
(付記35) 付記1に記載の半導体記憶装置において、バースト書き込み動作の終了時に最終の外部クロックからコラム信号が発生する場合は、動作終了信号からコラム信号を生成せずにワード線をリセットして動作を終了することを特徴とする半導体記憶装置。
【0106】
(付記36) 付記35に記載の半導体記憶装置において、前記最終の外部クロックからのコラム信号によりワード線切り替え要求が発生しても、該ワード線の立ち上げ動作を行わないことを特徴とする半導体記憶装置。
【0107】
【発明の効果】
以上、詳述したように、本発明によれば、事実上バースト長の制限無しのバースト動作が可能であると共に、リカバリタイムを最短にすることが可能な半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図1】本発明に係る半導体記憶装置の一実施例の全体構成を概略的に示すブロック図である。
【図2】図1の半導体記憶装置におけるバースト系コラム信号発生回路およびコラム信号出力回路の一例を示すブロック回路図である。
【図3】図2の回路における基本読み出し動作を説明するための波形図である。
【図4】図1の半導体記憶装置におけるワード線切り替え要求信号発生回路、ワード線再立ち上げ信号発生回路およびリフレッシュ制御回路の一例を示すブロック回路図である。
【図5】図4の回路におけるワード線切り替え動作を説明するための波形図(CL2後)である。
【図6】図4の回路におけるワード線切り替え動作を説明するための波形図(CL1後)である。
【図7】図4の回路におけるリフレッシュ動作を説明するための波形図である。
【図8】図1の半導体記憶装置における2回目コラム信号カウンタの一例を示すブロック回路図である。
【図9】図8の回路における2回目コラム信号のカウント動作を説明するための波形図である。
【図10】図1の半導体記憶装置における書き残し書き込み要求信号発生回路、書き残し書き込み制御回路およびプリチャージ制御回路の一例を示すブロック回路図である。
【図11】図10の回路における書き残し書き込み動作を説明するための波形図(その1)である。
【図12】図1の半導体記憶装置における最終書き込み制御回路の一例を示す回路図である。
【図13】図10および図12の回路における書き残し書き込み動作を説明するための波形図(その2)である。
【図14】図10および図12の回路における書き残し書き込み動作を説明するための波形図(その3)である。
【符号の説明】
1…バースト系コラム信号発生回路
2…コラム信号出力回路
3…ワード線切り替え要求信号発生回路
4…ワード線再立ち上げ信号発生回路
5…リフレッシュ制御回路
6…2回目コラム信号カウンタ
7…書き残し書き込み要求信号発生回路
8…書き残し書き込み制御回路
9…プリチャージ制御回路
10…最終書き込み制御回路
11…コマンド発生回路
12…クロック論理回路
13…バースト長カウンタ
14…通常コラム信号発生部
15…コア制御回路
16…入出力用アドレスカウンタ
17…バーストコラムタイミング信号発生回路
18…入出力データ制御回路
19…データラッチ
20…アドレスラッチ
21…コラム用アドレスカウンタ
22…オシレータ
23…アドレスデコーダ
24…メモリコア
Claims (5)
- リフレッシュ動作の要求信号を内部発生し、バースト動作を行うとともに、該バースト動作中にメモリコアにアクセスするコラムアドレスおよびロウアドレスを変化させ、前記コラムアドレスに基づいて生成されるコラム信号に応答して複数のデータを読み出す半導体記憶装置であって、
1サイクル内において2回目コラム信号を数える2回目コラム信号カウンタを備え、
前記バースト動作中にリフレッシュ動作の要求があれば、前記2回目コラム信号が出力されるのを待って、ワード線をリセットしてリフレッシュ動作を行うことを特徴とする半導体記憶装置。 - 請求項1に記載の半導体記憶装置において、
該半導体記憶装置は、前記バースト動作中に、リフレッシュ動作とワード線切り替え動作の両方の要求が発生した場合は、ワード線切り替え動作を優先することを特徴とする半導体記憶装置。 - 請求項1に記載の半導体記憶装置において、
前記2回目コラム信号カウンタは、ワード線切り替え要求があればリセットされることを特徴とする半導体記憶装置。 - 請求項1に記載の半導体記憶装置において、
前記バースト動作は、
外部アドレスを初期アドレスとし、外部クロックに同期して前記コラムアドレスおよび前記ロウアドレスを変化させ、前記メモリコアをアクセスして複数のデータを一度に入出力し、前記外部クロックに同期して外部とデータの入出力を行うことを特徴とする半導体記憶装置。 - 請求項1に記載の半導体記憶装置において、
前記バースト動作時には、アドレスを内部発生し、該アドレスの下位ビットを前記コラムアドレスに設定すると共に、該アドレスの上位ビットを前記ロウアドレスに設定し、該コラムアドレスが最上位になると、次の外部クロックで該ロウアドレスをインクリメントすることを特徴とする半導体記憶装置。
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