CN113114226B - 一种基于fpga的混合架构时间数字转换方法 - Google Patents

一种基于fpga的混合架构时间数字转换方法 Download PDF

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Abstract

本发明公开的一种基于FPGA的混合架构时间数字转换方法，属于高精度时间测量领域。本发明利用FPGA作为实现器件，通过细时间间隔提取电路，有效地将基于相控时钟架构和基于TDL架构的时间数字转换器结合起来。在保留TDL架构高分辨率的特点的同时利用相控时钟架构可以将延迟线的长度压缩多倍的能力，降低基于TDL架构TDC的积分非线性度；还同时保留相控时钟架构大动态范围的特点。以达到兼顾高分辨、大动态范围同时线性度优异的时间数字转换的目的。本发明可用于激光雷达测距领域。

Description

一种基于FPGA的混合架构时间数字转换方法
技术领域
本发明属于高精度时间测量领域，尤其涉及一种基于现场可编程门阵列(FPGA)的混合架构时间数字转换方法。
背景技术
时间数字转换器(Time-to-Digital Converter,TDC)是一种高精度的时间间隔测量技术，可广泛应用于航空航天、地质测绘、导航通讯、电力传输、量子物理研究等诸多领域。特别是近些年随着基于飞行时间法(Time of Flight,TOF)的三维激光雷达系统以及测距模块进入人们的日常生活，时间数字转换器也得到了空前的发展。
目前的各种TDC设计架构中，抽头延迟线(Tapped Delay Line,TDL)架构是迄今为止研究最多，应用最广泛的TDC架构。这主要是因为基于TDL架构的TDC可以达到一个更高的分辨率，而且易于实施。在FPGA平台中，最常用于构建延迟线的延迟单元是进位链原语，这是因为在FPGA中进位链具有最小内部传播延迟的专用路径。但是由于工艺、电压和温度的影响，基于TDL架构的TDC线性度并不理想。特别是在构建较长的延迟线时，会进一步导致TDC的积分非线性度恶化。另一种使用较为广泛的TDC架构是相控时钟架构，这种架构不仅可以降低硬件利用率，而且具有出色的线性度，同时拥有可以媲美粗计数器的动态范围，但是与TDL架构的TDC相比，其最大的缺点就是分辨率并不高。因此，如何设计出一种兼顾高分辨率、大动态范围同时线性度非常优异的TDC成为当前研究的主要方向。
发明内容
本发明公开的一种基于FPGA的混合架构时间数字转换方法，目的在于提供一种利用FPGA作为实现器件，有效地将基于相控时钟架构和基于TDL架构的时间数字转换器结合起来。在保留TDL架构高分辨率的特点的同时利用相控时钟架构可以将延迟线的长度压缩多倍的能力，降低基于TDL架构TDC的积分非线性度；还可以保留相控时钟架构大动态范围的特点。以达到兼顾高分辨、大动态范围同时线性度优异的时间数字转换的目的。本发明可用于激光雷达测距领域。
本发明公开的一种基于FPGA的混合架构时间数字转换方法，包含以下步骤：
步骤一、将FPGA的板载时钟利用锁相环(PLL)或混合模式时钟管理器(MMCM)进行倍频，生成的同频等相差相移后的时钟信号。
步骤二、分别利用生成时钟信号的上升沿与下降沿作为触发信号，驱动相同位宽的计数器。
利用PLL或MMCM生成的同频等相差相移后的时钟信号的上升沿和下降沿分别作为单独的时钟信号，从Clock1到ClockN的每个时钟都会分别驱动一个相同的计数器，若各个计数器最终的计数值分别为m1、m2、m3……mN，则相控时钟计时结果处理模块输出的相控时钟架构计时结果T3如式1所示，其中N为计数器的个数，f为各驱动时钟的频率。其等效于单个计数器在频率为Nf的驱动时钟下进行计数。在这种计时架构中，计时分辨率τ如公式2所示，计时误差为τ。
Figure BDA0003084935350000021
Figure BDA0003084935350000022
将小于τ的部分分别定义为△T1与△T2，△T1为Start信号的上升沿到与之最相近的时钟上升沿之间的时间间隔信号，△T2为Stop信号的上升沿到与之最相近的时钟上升沿之间的时间间隔信号,△T1与△T2相互独立。
步骤三、将Start信号与Stop信号输入到输入信号处理模块，输出闸门信号Time_En给细时间间隔提取模块。
步骤四、将细时间间隔提取模块的输出依次进过延时链计时模块与温度计码转二进制码模块。
将输入信号处理模块的输出信号Time_En输入到细时间间隔提取模块中。其中细时间间隔提取模块的输入信号包含Time_En信号、利用PLL或MMCM生成的同频等相差相移后的时钟信号的上升沿和下降沿分别作为单独的时钟信号CLK1、CLK2、CLK3…CLKN。细时间间隔提取模块可以根据实际中时钟信号的数量对电路进行复制扩展。细时间间隔提取模块的输出信号△T1与△T2是脉宽分别等于T1时间间隔与T2时间间隔的脉冲信号。
随后将细时间间隔提取模块的输出依次进过延时链计时模块与温度计码转二进制码模块即可得到延时链架构的计时结果。其中延时链计时模块的输入信号△T1/△T2为细时间间隔提取电路的输出信号△T1或△T2，输出信号Q为延时链获得的温度码数据。延时链由FPGA中的进位链依次相连构成，一共由M个进位链构成，每个进位链都有近似相同的延时τ′。为了在锁存器REG对进位链的输出进行锁存时，满足建立保持时间，在电路结构中加入了缓冲器Buffer，其延时为μ。其中延时链的长度需满足式3所示的关系，即延时链总的延时时间需要大于相控时钟架构的分辨率τ与缓冲器延时μ的和。
M×τ'＞τ+μ (3)
当△T1或△T2输入延时链后，延时链中的某几位进位链拉高，则对应位的进位链产生进位信号C拉高，进位链的输出信号S拉低。当第一个进位链与最后一个进位链同时为低电平时，即△T1或△T2的高电平部分在进位链中传输时，将第一个进位链和最后一个进位链输入信号进行逻辑或非将得到一个高电平信号a，再将信号a通过缓冲器(Buffer)延时得到信号b。利用信号b的上升沿触发锁存器对延时链的输出进行锁存，即可得到温度计码。
最后温度计码转二进制码模块，计算出温度计码中低电平的个数n即可得到延时链的计时结果T1或T2，其计时结果为：
T1＝n×τ'(或T2＝n×τ') (4)
步骤五、将延时链架构的计时结果与相控时钟架构的计时结果一起输入到数据处理模块中处理便可得到最终计时结果。
将相控时钟架构的计时结果T3与延时链架构的计时结果T1和T2一同交由数据处理模块，利用式(5)所示关系即可得到计时结果△T。
ΔT＝T3+T1-T2 (5)
有益效果：
本发明公开的一种基于FPGA的混合架构时间数字转换方法，通过将相控时钟架构与延时链架构结合起来，实现了一种可以兼顾高分辨率、大动态范围同时线性度优异的时间数字转换方法。
附图说明
图1为本发明的整体结构图；
图2为本发明相控时钟TDC时序图；
图3为本发明细时间间隔提取电路结构图；
图4为本发明延时链计时模块电路结构图；
图5为本发明某一时刻下延时链计时模块的时序图；
具体实施方式
下面将结合附图和实施例对本发明加以详细说明。同时也叙述了本发明技术方案解决的技术问题及有益效果，需要指出的是，所描述的实施例仅旨在便于对本发明的理解，而对其不起任何限定作用。
如图1所示为本发明一种基于FPGA的混合架构时间数字转换方法的整体结构图，其中，Start信号和Stop信号分别为所需计时时间间隔的起始信号与结束信号，在Start信号上升沿到来后开始计时，在Stop信号上升沿到来后停止计时。
如图1所示，首先将FPGA的板载时钟利用PLL或MMCM进行倍频，生成的同频等相差相移后的时钟信号。在本实施例中FPGA的板载时钟为50MHz，利用PLL或者MMCM生成频率都为250MHz，相位分别为0°、36°、72°、108°和144°的五个时钟信号。分别利用生成时钟信号的上升沿与下降沿作为触发信号，驱动相同位宽的计数器。这些计数器在Start信号上升沿到来后开始计数，在Stop信号上升沿到来后结束计数，在Start信号上升沿到来后，Stop信号上升沿到来前这段时间内，随着对应驱动时钟的上升沿到来进行累加操作。最后将各个计数器的计数结果输出到相控时钟计时结果处理模块中即可得到相控时钟架构下的计时结果。
此外，在Start信号与Stop信号到来后还需将Start信号与Stop信号输入到输入信号处理模块，随后将输入信号处理模块的输出输入到细时间间隔提取模块中。同时还需将上述PLL或者MMCM生成的同频等相差相移后的时钟信号的上升沿与下降沿也输入到细时间间隔提取模块中，在本实施例中生成同频等相差相移后的时钟信号为频率为250Mhz相位分别为0°、36°、72°、108°和144°的五个时钟信号的上升沿与下降沿。随后将细时间间隔提取模块的输出依次进过延时链计时模块与温度计码转二进制码模块即可得到延时链架构的计时结果。
最终将延时链架构的计时结果与相控时钟架构的计时结果一起输入到数据处理模块中处理便可得到最终计时结果。
如图2所示为本发明中相控时钟TDC时序图，其中，Start信号和Stop信号分别为所需计时时间间隔的起始信号与结束信号，Time_En为图1中输入信号处理模块的输出信号，即Start信号和Stop信号形成所需计时时间间隔的闸门信号，Clock1、Clock2到ClockN为利用FPGA中的PLL或MMCM生成的同频等相差相移后的时钟信号。在本实施例中他们的频率都为250Mhz，相位分别为0°、36°、72°、108°、144°以及180°(相位为0°的时钟信号的下降沿)、216°(相位为36°的时钟信号的下降沿)、252°(相位为72°的时钟信号的下降沿)、288°(相位为0°的时钟信号的下降沿)和324°(相位为144°的时钟信号的下降沿)。△T1为Start信号的上升沿到与之最相近的时钟上升沿之间的时间间隔信号，△T2为Stop信号的上升沿到与之最相近的时钟上升沿之间的时间间隔信号,△T1与△T2相互独立。
从Clock1到ClockN的每个时钟都会分别驱动一个相同的计数器，若各个计数器最终的计数值分别为m1、m2、m3……mN，则相控时钟计时结果处理模块输出的相控时钟架构计时结果T3如式(3)所示，其中N为计数器的个数，f为各驱动时钟的频率。在本实施例中N为10，f为250Mhz，其等效于单计数器在被倍频N倍(本实施例中为10倍)后的时钟驱动下进行计时，即等效于在图3所示的Clock_Eq时钟驱动下进行计时，其中Clock_Eq的频率为Nf，本实施例为2.5GHz。在这种计时架构中，计时分辨率τ如公式(4)所示，计时误差为τ，在本实施例中为400ps。
Figure BDA0003084935350000051
Figure BDA0003084935350000052
如图3所示为本发明中细时间间隔提取电路结构图，其中输入信号Time_En为图1中输入信号处理模块的输出，其时序如图2中的Time_En信号所示；输入信号CLK1、CLK2、CLK3和CLKN分别为图1中由PLL或MMCM生成的同频等相差相移后的时钟信号，图中只表示了4个输入时钟信号，实际中可以根据需要对图3所示电路进行复制扩展。输出信号△T1与△T2的时序则如图2中的△T1与△T2所示，其输出的高电平的脉宽则是小于τ的部分即T1与T2。
如图4所示为本发明中延时链计时模块电路结构图，其中输入信号△T1/△T2为图3所示细时间间隔提取电路的输出△T1或△T2，输出信号Q为延时链获得的温度码数据。延时链由FPGA中的进位链依次相连构成，即图中所示的进位链(Adder)链，一共由M个Adder构成，每个Adder都有近似相同的延时τ′。在本实施例中使用的FPGA型号为xc7k325tffg900-2，其每个进位链的延时为53ps，即在本实施例中τ′为53ps。为了在锁存器REG对进位链的输出进行锁存时，满足建立保持时间，在电路结构中加入了缓冲器Buffer，其延时为μ。其中延时链的长度需满足式(8)所示的关系，即延时链总的延时时间需要大于相控时钟架构的分辨率τ与缓冲器延时μ的和。
M×τ'＞τ+μ (8)
如图5所示为本发明中某一时刻下延时链计时模块的时序图，其中的编号为图4中延时链的进位C、输出S以及寄存器输出Q的编号。当△T1或△T2输入延时链后，延时链中的某几位Adder拉高，则对应位的Adder产生进位,C拉高，Adder的输出S拉低。当Adder[0]与Adder[M-1]同时为低电平时，a点为高电平，否在为低电平。利用a点信号通过Buffer延时后信号b的上升沿触发锁存器对延时链的输出进行锁存，即可得到譬如“1110000…11”的温度计码。利用图1中温度计码转二进制码模块，计算出温度计码中低电平的个数n即可得到延时链的计时结果T1或T2，其计时结果为：
T1＝n×τ'(或T2＝n×τ') (9)
最终将相控时钟架构的计时结果T3与延时链架构的计时结果T1和T2一同交由数据处理模块。由图2可知，所需计时时间间隔△T与T1、T2、T3之间的关系利用式(10)可得
ΔT＝T3+T1-T2 (10)
在分辨率方面，系统的总分辨率为τ′(在本实施例中为53ps)，相比于单独相控时钟架构TDC的分辨率τ(在本实施例中为400ps)，提升不到10倍。其中系统的总分辨率τ′，根据所选FPGA器件的型号不同而不同。
在线性度方面，由于相控时钟架构等效于单计数器在被倍频N倍(本实施例中为10倍)后的时钟驱动下进行计时，相比于单计数器架构，其分辨率提高N倍(本实施例中为10倍)，所以延时链的长度压缩了N倍，其积分非线性度进一步改善。
以上所述的具体描述，对发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (2)

1.一种基于FPGA的混合架构时间数字转换方法，其特征在于，包括如下步骤：
步骤一、将FPGA的板载时钟利用锁相环PLL或混合模式时钟管理器MMCM进行倍频，生成同频等相差相移后的时钟信号；
步骤二、分别利用生成时钟信号的上升沿与下降沿作为触发信号，驱动相同位宽的计数器；
步骤二的实现方法为：
利用锁相环PLL或混合模式时钟管理器MMCM生成的同频等相差相移后的时钟信号的上升沿和下降沿分别作为单独的时钟信号，从Clock1到ClockN的每个时钟都会分别驱动一个相同的计数器，若各个计数器最终的计数值分别为m1、m2、m3……mN，则相控时钟计时结果处理模块输出的相控时钟架构计时结果T3如式1所示，其中N为计数器的个数，f为各驱动时钟的频率；其等效于单个计数器在频率为Nf的驱动时钟下进行计数；在这种计时架构中，计时分辨率τ如公式2所示，计时误差为τ；
Figure FDA0003867607300000011
Figure FDA0003867607300000012
将小于τ的部分分别定义为△T1与△T2，△T1为Start信号的上升沿到与之最相近的时钟上升沿之间的时间间隔信号，△T2为Stop信号的上升沿到与之最相近的时钟上升沿之间的时间间隔信号,△T1与△T2相互独立；
步骤三、将Start信号与Stop信号输入到输入信号处理模块，输出闸门信号Time_En给细时间间隔提取模块；
步骤四、将细时间间隔提取模块的输出依次经过延时链计时模块与温度计码转二进制码模块；
步骤四的实现方法为：
将输入信号处理模块的输出信号Time_En输入到细时间间隔提取模块中；其中细时间间隔提取模块的输入信号包含Time_En信号、利用PLL或MMCM生成的同频等相差相移后的时钟信号的上升沿和下降沿分别作为单独的时钟信号CLK1、CLK2、CLK3…CLKN；细时间间隔提取模块可以根据实际中时钟信号的数量对电路进行复制扩展；细时间间隔提取模块的输出信号△T1与△T2是脉宽分别等于T1时间间隔与T2时间间隔的脉冲信号；
随后将细时间间隔提取模块的输出依次经过延时链计时模块与温度计码转二进制码模块即可得到延时链架构的计时结果；其中延时链计时模块的输入信号△T1和△T2为细时间间隔提取电路的输出信号△T1或△T2，输出信号Q为延时链获得的温度码数据；延时链由FPGA中的进位链依次相连构成，一共由M个进位链构成，每个进位链都有近似相同的延时τ′；为了在锁存器REG对进位链的输出进行锁存时，满足建立保持时间，在电路结构中加入了缓冲器Buffer，其延时为μ；其中延时链的长度需满足式3所示的关系，即延时链总的延时时间需要大于相控时钟架构的分辨率τ与缓冲器延时μ的和；
M×τ'＞τ+μ (3)
当△T1或△T2输入延时链后，延时链中的某几位进位链拉高，则对应位的进位链产生进位信号C拉高，进位链的输出信号S拉低；当第一个进位链与最后一个进位链同时为低电平时，即△T1或△T2的高电平部分在进位链中传输时，将第一个进位链和最后一个进位链输入信号进行逻辑或非将得到一个高电平信号a，再将信号a通过缓冲器(Buffer)延时得到信号b；利用信号b的上升沿触发锁存器对延时链的输出进行锁存，即可得到温度计码；
最后温度计码转二进制码模块，计算出温度计码中低电平的个数n即可得到延时链的计时结果T1或T2，其计时结果为：
T1＝n×τ'或T2＝n×τ' (4)
步骤五、将延时链架构的计时结果与相控时钟架构的计时结果一起输入到数据处理模块中处理便可得到最终计时结果。
2.如权利要求1所述，一种基于FPGA的混合架构时间数字转换方法，其特征在于，
步骤五的实现方法为：
将相控时钟架构的计时结果T3与延时链架构的计时结果T1和T2一同交由数据处理模块，利用式(5)所示关系即可得到计时结果△T；
ΔT＝T3+T1-T2 (5)。
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