CN108389225A - 一种基于fpga的tdc实现方法 - Google Patents

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刘菲
翟宇
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Abstract

本发明提出一种基于FPGA的时间数字转换(TDC)方法，通过使用FPGA的数字时钟管理工具(DCM)对时钟进行相移，产生2个或4个相位相差180°或90°的时钟，产生的时钟分布在FPGA上的不同时钟区域，并配置相同的延时链程序。通过反相器组，使输入待测信号到达每组延时链的时间相差不超过1ns。本发明产生的实际效果是对时钟进行了倍频，使得延时链的长度可以减少到原来的一半或1/4，从而保证延时链上的延时特性一致，解决由于延时链过长造成的微分非线性(DNL)问题。

Description

一种基于FPGA的TDC实现方法
技术领域
本发明涉及一种基于FPGA的时间数字转换(TDC)方法，属于激光成像技术领域。
背景技术
获得激光发射到返回的时间差的方法称为飞行时间法(Time of Flight)，影响飞行时间测距精度的诸多物理量中，最为关键的参量是光的飞行时间。目前，进行飞行时间测量的方法主要有两大类，一类是在专用集成芯片(ASIC)实现时间-数字转换(TDC)功能，另一类是使用可编程逻辑门阵列(FPGA)上现有资源实现TDC功能。
虽然TDC芯片功能完善、使用方便，但单片通道数不足，在大面阵使用时需要大量芯片，并不具使用优势。目前，在大面阵成像系统，使用FPGA部署是较为快速，性价比较高的实现方案。同时FPGA可作为系统控制和数据采集处理器，无需额外增加处理器，节省开发时间和硬件成本。
现有的以FPGA实现TDC的方法有三种：基于多相位时钟采样的方法、基于专用逻辑资源的方法和基于FPGA内部延迟链的方法。前两种方法受时钟频率的影响，目前最高实现250ps的测量精度。第三种方法理论上能够实现非常低的测量精度，即一个延迟单元的延时时间，Xilinx Kinect-7系列一个延迟单元延时70ps。但当延时链过长时，跨越FPGA内部逻辑分区，造成部分延迟单元之间的连接线延迟时间不同，而产生微分非线性(DNL)。如果能有效解决DNL问题，那么延迟链方法是测量精度最高的一种方法。
延时链长度受到时钟频率大小的影响。FPGA运行时钟频率有上限限制，如Kintex-7系列最高运行450MHz，但为保证时序收敛一般采用100-400MHz。假如采用FPGA时钟200MHz，那么理论上最少需要72个延时单元，才能细分时钟周期，但FPGA每个BANK列的延时单元为49-50个，跨越了分区，可能造成部分区域延时改变，产生DNL影响。
发明内容
本发明设计了一种基于FPGA的TDC实现方法，以解决由于延时链过长产生的DNL情况。
本发明是通过以下技术方案实现的，描述如下。
延时链将时钟周期T细分为n份，延时链每个抽头输出至D触发器，时钟上升沿时采集抽头数据。当START信号到来时，CLK时钟0上升沿采集时，信号未进入延时链，时钟1上升沿采集时，信号在延时链中已传播一段距离，抽头输出m1个比特1，与粗计时时间戳一起保存为TDC数据。之后，STOP信号到来时，CLK时钟2未采集到数据，CLK时钟3时，抽头输出m2个比特1。
通过将每个脉冲周期内TDC数据进行处理，可得到每个像素点的深度信息，公式为：
L＝k*T+(m1-m2)*tdelay+C
C为电路延时的固定误差，可通过标定实验确定C值。另外，减运算可将信号路径上的部分误差消除掉，提高了测量精度。
通过使用FPGA的数字时钟管理工具(DCM)对时钟进行相移，产生多个时钟，产生的时钟分布在FPGA上的不同时钟区域，并配置相同的延时链程序。通过反相器组，使输入待测信号到达每组延时链的时间相差不超过1ns。假如仅使用0°和180°相移时钟，在CLK时钟0和1间，CLK180时钟5还会采样一次，实际效果是对时钟频率进行了倍频，实际使用的延时链长度可缩小一半，即36个。DCM可实现90°、180°、270°相移条件。如采用4条时钟链路，那么相当于对时钟进行了4倍频，延时链长度可以缩小到18个。每个时钟域单独配置布局区域，同时根据不同时钟域信号延时情况，在信号接入端增加数量不等的反向器，以使得待测信号到达各时钟域时间基本相同。由此解决由于延时链过长导致的DNL问题。
本发明的有益效果是：
解决了在激光三维成像系统使用基于FPGA延时链方法的飞行时间计时时，由于延时链过长造成的微分非线性问题。非常适合于快速、低成本的开发基于飞行时间法的三维激光成像系统。
附图说明
图1 TDC算法时序图
图2 TDC算法原理框图
具体实施方式
依据本发明的技术方案，本领域的一般技术人员可以想象出本发明的基于FPGA的三维激光成像系统的诸多实施方式。因此，以下具体实施方式和附图仅是本发明的技术方案的示例性说明，而不应当视为本发明的全部或者视为对本发明技术方案的限制或限定。
本发明的具体实施例如下：
使用FPGA的时钟管理工具(DCM)产生两个相差180°的400MHz时钟，CLK和CLK180，分布在两个时钟区域上。在这两个时钟区域上，部署相同的延时链程序。信号输入端增加反相器组，调整输入信号到达两个模块的延时时间，使其相差不超过1ns。采用本发明的方法，每个时钟域的延时链的数量可以减少一倍，即每个延时链需要20个延时单元。FPGA每个BANK列的延时单元为49-50个，有充足的布局布线空间，以实现上述设计。
延时链采用FPGA的CARRY4进位单元，每个进位单元的CIN连接到下一个单元的COUT，组成延时链。每个延时单元的COUT作为抽头输出到触发器，使用本地时钟域的时钟进行数据采样。为避免出现亚稳态现象，抽头后端连接两级触发器，再连接FIFO等数据存储或通信总线模块，来获得TDC数据。

Claims (2)

1.一种基于FPGA的TDC实现方法，其特征在于：通过使用FPGA的数字时钟管理工具(DCM)对时钟进行相移，产生2个或4个相位相差180°或90°的时钟；产生的时钟分布在FPGA上的不同时钟区域，并配置相同的延时链程序；通过反相器组，使输入待测信号到达每组延时链的时间相差不超过1ns；产生的实际效果是对时钟进行了倍频，使得延时链的长度可以减少到原来的一半或1/4，从而保证延时链上的延时特性一致，解决DNL问题。
2.根据权利要求1所述的一种基于FPGA的TDC实现方法，其中：
所述延时链采用FPGA的CARRY4进位单元，每个CARRY4的COUT连接到下一个CARRY4的CIN，这样级联起来，形成延时链；每个COUT做为抽头输出到触发器，通过本地时钟进行数据采样。
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