CN105227257B - 一种改进型时钟同步镜像延迟电路 - Google Patents
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Abstract
本发明公开一种改进型时钟同步镜像延迟电路，该电路位于时钟树根节点，接受可变占空比时钟信号输入，并将输出时钟信号送入时钟驱动器链路，到达时钟树叶节点，所述电路包括输入缓冲器IB，交错测量‑补偿单元、反馈缓冲器FB；所述输入缓冲器IB对由时钟树根节点输出的时钟源信号进行整形，将整形后的信号输入交错测量‑补偿单元进行测量、补偿，再经独立于本发明的时钟驱动器链路（Clock Drivers，CD）输出一路时钟信号到达时钟树叶节点，同时输出一路控制信号到反馈缓冲器FB进行缓冲，反馈缓冲器FB的输出的反馈时钟FBCLK输入到交错测量‑补偿单元；所述交错测量‑补偿单元包括连接的交错测量延迟线IMDL和交错补偿延迟线ICDL，反馈缓冲器FB是输入缓冲器IB的镜像。
Description
技术领域
本发明涉及集成电路领域，尤其涉及一种应用于高性能大规模数字电路或片上系统的改进型时钟同步镜像延迟电路。
背景技术
当前超大规模集成电路（VLSI）中，同步系统占据了统治地位。在此系统中，数十万乃至更多的时序器件（寄存器和锁存器）利用统一的信号即时钟（Clock）作为时间参考系统。时钟信号为周期性的无差别信号，其关键参数为周期T，频率f，上升时间Tr，下降时间Tf，以及占空比θ。非理想时钟在每个时钟周期的到达时刻都有一个微小偏差，称之为抖动（jitter，J）。时钟通常来自于锁相环等时钟源，一般而言，抖动受时钟源本身以及工作环境温度、电压的变化影响，不能完全消除。
将时钟信号精确地分布到数目庞大的寄存器、锁存器的相应端口上属于巨大的技术挑战。由于驱动能力以及结构本身受限，时钟源的输出时钟需要通过时钟分布网络进行分发。由于芯片上寄存器距离时钟源的物理位置差异以及驱动结构的不同，在同一时刻，不同寄存器的时钟沿到达时间有一定的差异，称为时钟偏斜（skew，S）。时钟偏斜属于是空间性的时序偏差，可以通过调整时钟分布链路上的时钟驱动器（buffer）的延迟进行控制。
时钟分布网络通常采用分而治之的策略，将全芯片分割成若干个局部时钟网络（Local Clock Distribution Network，Local CDN）和一个全局时钟网络（Global ClockDistribution Network, Global CDN）。局部时钟网络的特点为负载很高，时钟信号具有一定程度的局部性，其偏斜要求控制在一定范围内，较全局时钟分布要求较低。局部时钟网络通常采用金属网格（Mesh）或者平衡时钟树的形式。
全局时钟网络负责将时钟源即时钟树根节点（Root Node）无差别分布到局部时钟网络叶节点（Leaf Node）的入口，由于各部分的时钟信号关联性不强，因此时钟偏斜Skew为一个强指标，同时时钟从时钟源出发并到达叶节点的绝对延迟时间Delay也是衡量时钟信号的一个关键指标。
全局时钟网络通常为依次发散的对称结构，通过时钟驱动器的多层放置、尺寸优化和路径平衡以及时钟传播路径本身的RC延迟平衡，来构建H或者X类型的时钟树（H-tree，X-tree）。时钟驱动器相对于普通反向器或者缓冲器的特点在于尺寸为过度驱动设计，同时不改变时钟的占空比。平衡对称结构可以达到很高的技术指标，但同时也带来的问题如下：
1.工具综合出的时钟树中的驱动器的尺寸和数量过度保守。
2.大量冗余时钟驱动器用来平衡不同时钟传播路径的延迟。
3.级数过多，结构复杂。
4.时钟驱动器的尺寸往往受限于标准单元库和布局布线的要求，8X以上的超大尺寸并不多。
5.大规模时钟驱动器网络的功耗最高可以占整个芯片动态功耗的40%以上。
6.大规模时钟驱动器上的时钟信号同步跳变造成供电网络波纹。
为解决此问题，在时钟树的根节点与叶节点之间引入了同步电路，最大的改进在于把时钟驱动器从平衡路径延迟中解放出来，只做负载驱动。目前主流应用有若干种时钟同步电路，模拟锁相环（PLL），数字延迟锁相环（DLL）以及同步镜像延迟线（SMD）。这些电路用途不同，各有利弊。同步镜像延迟线（SMD）结构相对简单，同时只需两个时钟周期既可完成时钟信号的同步，在存储器等领域应用广泛。同时，SMD为纯数字结构，对于工艺和温度的变化相对敏感度不高，有助于时钟同步电路的稳定性和鲁棒性。同步镜像延迟线应用在大规模数字电路中需要克服两个缺点，首先，要能够适应外部时钟驱动器在一个不固定的范围内变动；其次，受限于测量-补偿方法中测量单元的结构，精度以及可调工作范围相对较差。
发明内容
为了克服现有同步镜像延迟线存在的不足，本发明提供了一种高精度、低功耗、结构简单、适用于大规模数字集成电路的同步镜像延迟电路，兼容于现有主流集成电路数字后端流程和时钟树综合方法学，并可以在降低芯片总体功耗和面积的基础上，提供高质量的时钟信号。
为解决上述技术问题，本发明的技术方案如下：
一种改进型时钟同步镜像延迟电路，该电路位于时钟树根节点，接受可变占空比时钟信号输入，并将输出时钟信号送入时钟驱动器链路，到达时钟树叶节点，所述电路包括输入缓冲器IB，交错测量-补偿单元、反馈缓冲器FB；
所述输入缓冲器IB对由时钟树根节点输出的时钟源信号进行整形，将整形后的信号输入交错测量-补偿单元进行测量、补偿，再经时钟驱动器链路CD输出一路时钟信号到达时钟树叶节点，同时输出一路控制信号到反馈缓冲器FB进行缓冲，反馈缓冲器FB的输出的反馈时钟FBCLK输入到交错测量-补偿单元；
所述交错测量-补偿单元包括连接的交错测量延迟线IMDL和交错补偿延迟线ICDL，反馈缓冲器FB是输入缓冲器IB的镜像。
为了适应数字集成电路的需求，本发明的延迟电路移除了传统镜像延迟电路中对外部时钟驱动器的镜像以及负载链路，引入的回路将时钟树叶节点上的时钟信号反馈回到该电路并与时钟源进行相位比较、测量，得到的相位差信息用对输出时钟信号进行补偿。此电路进入稳定状态只需两个时钟周期。
该电路有两个输入时钟信号，分别为时钟源信号和反馈时钟信号，一个输出时钟信号，以及一个控制信号。时钟源信号和反馈时钟信号将在此电路的测量-补偿结构中进行相位差比较并对时钟源信号进行补偿。
输入缓冲器IB负责将时钟源的信号整形，提高其信号质量以及负载能力，并保证输入缓冲器IB的输出参考时钟具有足够短的上升与下降时间；反馈缓冲器FB是输入缓冲器IB的镜像。交错测量延迟线IMDL用以测量时钟源与反馈时钟的相位差，而交错补偿延迟线ICDL则用测量的结果对输出时钟进行相应的补偿。
该时钟同步镜像延迟电路可以接受宽频率范围的时钟信号输入，最高频率视最终实现工艺及电路本身参数的选取而不同；同时，此电路接收任意占空比的时钟信号输入，仅而不是传统镜像延迟线的脉冲型信号输入。
与现有技术相比，本发明的有益效果为：本发明利用交错测量-补偿单元，在传统同步镜像延迟线的基础上，将相位调节精度大幅提高，同时兼容于大规模数字集成电路的后端流程和时钟树综合设计方法学。本发明的输入时钟的频率范围和占空比要求相对于传统同步镜像延迟线有明显改进。
附图说明
图1是本发明的整体框图。
图2是本发明交错测量延迟线的测量结构。
图3是本发明交错补偿延迟线的补偿结构。
具体实施方式
附图仅用于示例性说明，不能理解为对本专利的限制；为了更好说明本实施例，附图某些部件会有省略、放大或缩小，并不代表实际产品的尺寸；
对于本领域技术人员来说，附图中某些公知结构及其说明可能省略是可以理解的。下面结合附图和实施例对本发明的技术方案做进一步的说明。
如图1，一种改进型时钟同步镜像延迟电路，该电路位于时钟树根节点，接受可变占空比时钟信号输入，并将输出时钟信号送入时钟驱动器链路，到达时钟树叶节点，所述电路包括输入缓冲器IB，交错测量-补偿单元、反馈缓冲器FB；
所述输入缓冲器IB对由时钟树根节点输出的时钟源信号进行整形，将整形后的信号输入交错测量-补偿单元进行测量、补偿，再经时钟驱动器链路输出一路时钟信号到达时钟树叶节点，同时输出一路控制信号到反馈缓冲器FB进行缓冲，反馈缓冲器FB的输出的反馈时钟FBCLK输入到交错测量-补偿单元；
所述交错测量-补偿单元包括连接的交错测量延迟线IMDL和交错补偿延迟线ICDL，反馈缓冲器FB是输入缓冲器IB的镜像。
本电路的工作过程如下：
首先，本电路进行初始化，对内置所有寄存器和储值电路进行清零，确保其具有明确的初始状态。输入缓冲器IB不受控制信号影响，在同步信号有效之前，宽频率范围和占空比的时钟输入信号从时钟源直接进入输入缓冲器IB，并产生四相参考时钟，分为两组CLK1，NCLK1与CLK2，NCLK2。两组参考时钟CLK1与CLK2之间存在可调节的微小相位差θ，而NCLK1和NCLK2为CLK1和CLK2时钟的反相信号。
其次，在同步信号有效之后的第一个时钟周期，控制电路将选择CLK1作为主参考时钟，从时钟源到主参考时钟CLK1的延迟为d1。在此周期内，测量-补偿单元将被旁路，主参考时钟CLK1将作为整个时钟同步电路的输出信号。CLK1将沿时钟驱动器链路传播，其延迟记为d2。到达时钟树叶节点后，有一个反馈回路沿反向传播到时钟同步镜像延迟电路，由于反馈回路只有芯片连线的RC负载，其延迟d0远小于d1和d2。反馈时钟FBCLK将穿过反馈缓冲器FB，延迟d1。因此时钟源经过多次传播后成为反馈时钟FBCLK后的延迟为d1+d2+d0+d1，主参考时钟CLK1的延迟为d1。
在同步信号有效的第二个时钟周期，输入缓冲器IB继续产生新一周期的参考时钟，CLK1，CLK2以及NCLK1，NCLK2。此时从反馈时钟FBCLK到参考时钟CLK1的相位差为Tv=T-(d1+d2+d0)。T为时钟周期的长度。在此周期内，反馈时钟FBCLK和参考时钟CLK1作为交错测量延迟线IMDL的输入，两者之间的相位差也将得到测量与采样。
本发明中的相位测量方法如下：
相位差Tv=T-(d1+d2+d0+d1)将在交错测量延迟线IMDL中得到采样与测量。如图2，交错测量延迟线IMDL由交错测量延迟单元MDU构成，不同于其他同步镜像延迟线的测量单元为与门或者受控三态缓冲器，本发明中交错测量延迟单元MDU为单相反相器INVERTER。反馈时钟FBCLK输入后沿正方向在串联的交错测量延迟单元MDU链上传播，经过每个交错测量延迟单元MDU后其相位反转180℃，且延迟THL与TLH相同，皆为Td。每一阶的传播时钟与参考时钟通过寄存器进行相位比较和采样，其中奇数单元MDU的参考时钟为NCLK1，而偶数时钟MDU的参考时钟为CLK1。
交错测量延迟单元MDU的总数N为变量，通常为偶数，且取决于时钟周期的长度T与d0、d1与d2的范围。反馈时钟经过K个交错测量延迟单元MDU之后的延迟为K*Td，采样结果为QK和NQK；经过K+1个交错测量延迟单元MDU之后的延迟为(K+1)*Td，采样结果为QK+1和NQK+1。如果反馈时钟FBCLK与参考时钟CLK1之间的相位差Tv满足如下关系，
K*Td <Tv < (K+1)*Td
那么此相位差Tv将会被交错测量延迟线IMDL捕捉，采样到的相位差T’v=K*Td，同时有QK=1，NQK=0且QK+1=0，NQK+1=1。真实相位差与采样相位差之间的误差 –Td < DELTA=K*Td–Tv < 0。本发明的延迟Td相对其他同步镜像延迟线缩小了约50%，因此精度得到很大提高。
数字化的采样结果以双变量编码的方式储存，I[N:0]与P[N:0]。其中，
Ik= Qk+ NQk+1
Pk= Pk+1 * Ik
NQN+1 = PN+1 = 0
本发明中的补偿测量方法如下：
本发明的补偿方法完全不同于其他同步镜像延迟线。在本发明中，相位补偿由交错补偿延迟线ICDL完成。采样到的相位差T’v=K*Td将以相同的延迟在ICDL中进行传播，亦即有K个交错补偿延迟单元CDU以Td的延迟进行工作。参考时钟CLK2和NCLK2从第K个交错补偿延迟单元CDU上注入，并沿反方向在交错补偿延迟线ICDL中传播。同样的，交错补偿延迟线ICDL也分为偶单元和奇单元，分别与CLK2和NCLK2进行连接。
交错补偿延迟单元CDU结构如图3所示，受到I和P信号的控制。I与P的组合决定了CDU的工作方式。当I=P=0的时候，CDU完全关断，且其输出端被钳制在高阻态，对次级CDU没有任何电平上的干扰。编号从K+1到N的CDU遵循此控制规则。当I=P=1的时候，参考时钟CLK2注入到CDU中，并成为反向传播的源头。控制信号I与P保证只有一个CDU进行注入，即编号K，注入的时序代价为SIGMA。当I=0而P=1的时候，参考时钟CLK2将沿CDU进行传播，其延迟为Td，与测量延迟单元MDU完全相同。CDU中的反相器IF用来提供正反馈，加速传播信号的下降过程，同时保证时钟通过交错补偿延迟线时占空比不会发生畸变。I=1，P=0的情况不会出现，也没有实际意义。
CLK1与CLK2之间有一定的偏差THETA，在时钟输入缓冲器IB中进行控制。THETA为了补偿SIGMA而设计，一般使得THETA+SIGMA=0以对时钟注入的开销进行补偿。反馈时钟穿过交错测量-补偿装置的总时间为Tv+T’v，并传播到时钟缓冲器上去，因此到达Leaf Node的总延迟时间为d1+d0+d2+d1+Tv+T’v+d2=2T+DELTA，由于DELTA非常小，可以认为是在两个时钟周期内完成了时钟信号的同步。
显然，本发明的上述实施例仅仅是为清楚地说明本发明所作的举例，而并非是对本发明的实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明权利要求的保护范围之内。
Claims (1)
1.一种改进型时钟同步镜像延迟电路，其特征在于，该电路位于时钟树根节点，接受可变占空比时钟信号输入，并将输出时钟信号送入时钟驱动器链路，到达时钟树叶节点，所述电路包括输入缓冲器IB，交错测量-补偿单元、反馈缓冲器FB和时钟驱动器链路CD；
所述输入缓冲器IB对由时钟树根节点输出的时钟源信号进行整形，将整形后的信号输入交错测量-补偿单元进行测量、补偿，再经时钟驱动器链路CD输出一路时钟信号到达时钟树叶节点，同时输出一路控制信号到反馈缓冲器FB进行缓冲，反馈缓冲器FB的输出的反馈时钟FBCLK输入到交错测量-补偿单元；
所述交错测量-补偿单元包括顺次连接的交错测量延迟线IMDL、控制电路CC、以及交错补偿延迟线ICDL；反馈缓冲器FB是输入缓冲器IB的镜像；
所述交错测量延迟线IMDL对输入相位差进行测量，将结果通过控制电路CC变换为两组数字控制信号，并通过此两组控制信号控制交错补偿延迟线ICDL；
所述交错测量延迟线IMDL包括N个串联连接的交错测量延迟单元MDU，交错测量延迟单元MDU为单相反相器INVERTER；
所述交错补偿延迟线ICDL包括N个串联连接的交错补偿延迟单元CDU；
第k与第k-1个交错测量延迟单元MDU通过控制电路CC与第k-1个交错补偿延迟单元CDU连接；
所述交错补偿延迟单元CDU包括受控反相器I0，传输门TG，以及正反馈控制单元I1，传输门TG与临近CDU的受控反相器I0的输出进行相位叠加后输入到本级交错补偿延迟单元CDU，通过对时钟注入控制信号Ik和时钟传播控制信号Pk的状态进行控制使CDU在不同工作模式下运行。
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| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| CB03 | Change of inventor or designer information |
Inventor after: Li Yu Inventor after: Lu Chong Inventor after: Tan Hongzhou Inventor after: Yin Xiuwen Inventor after: Chen Rongjun Inventor before: Lu Chong Inventor before: Tan Hongzhou Inventor before: Yin Xiuwen Inventor before: Li Yu Inventor before: Chen Rongjun |
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| CB03 | Change of inventor or designer information | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20200930 Address after: Unit n505f, teaching and research building, International Joint Research Institute, Carnegie Mellon University, Sun Yat sen University, Guangdong Province Patentee after: Foshan ether IOT Technology Co.,Ltd. Address before: 510275 Xingang West Road, Guangdong, Guangzhou, No. 135, No. Patentee before: SUN YAT-SEN University Patentee before: SYSU-CMU SHUNDE INTERNATIONAL JOINT Research Institute |
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| TR01 | Transfer of patent right |