CN109547005A - 转换电路 - Google Patents

Abstract

本发明公开一种转换电路，用以将并行的输入数据转换成串行的输出数据，该转换电路包括第一级串化电路、第二级串化电路、第三级串化电路以及电压调节电路。第一级串化电路接收并处理输入数据，用以产生偶数位数据以及奇数位数据。第二级串化电路接收并处理偶数位数据及奇数位数据，用以产生延迟数据。第三级串化电路接收并处理延迟数据，用以产生输出数据。电压调节电路调节输入电压，用以产生第一操作电压给第三级串化电路。

Description

转换电路

技术领域

本发明涉及一种转换电路，特别涉及一种并入串出(parallel input serialoutput)的转换电路。

背景技术

在串化器/解串化器(Serializer/Deserializer)系统中，并入串出的转换器将并行的低速数据逐渐串化成高速数据，并以串行方式输出给后端组件。

在串化过程中，时序余裕(Timing margin)与抖动(jitter)是最重要的问题，而传统串化器/解串化器系统中，所有的时钟信号是由一个锁相回路提供，但所以的数据信号是来自于逻辑物理层，导致逻辑物理层与锁相回路间的接口时序经常难以保证。另外，当噪声进入并入串出的转换器时，很容易随着数据串化而被放大，而传统串化器/解串化器系统是跟整个物理层共享一个操作电压，该操作电压中含有大量噪声，影响数据信号的传输。

发明内容

本发明提供一种转换电路，用以将并行的输入数据转换成串行的输出数据，该转换电路包括第一级串化电路、第二级串化电路、第三级串化电路以及电压调节电路。第一级串化电路接收并处理输入数据，用以产生偶数位数据以及奇数位数据。第二级串化电路接收并处理偶数位数据及奇数位数据，用以产生延迟数据。第三级串化电路接收并处理延迟数据，用以产生输出数据。电压调节电路调节输入电压，用以产生第一操作电压给第三级串化电路。

该转换电路在进行正常的串化工作的同时，还可以保证逻辑物理层与锁相回路间的接口时序余裕(Timing margin)，并且，通过上述电压调节电路调节输入电压，用以产生第一操作电压给第三级串化电路的操作，可以独立最敏感的高速串化部分的电源，减少噪声影响，从而减小数据信号的抖动(jitter)测值。

附图说明

图1为本发明的转换电路100的一可能示意图。

图2为本发明的电源调节电路140的一可能示意图。

图3为本发明的串化电路110的一可能实施例。

图4为本发明的处理模块390的一可能示意图。

图5为本发明的处理电路410的一可能实施例。

图6为本发明的串化电路120的一可能实施例。

图7为本发明的串化电路130的一可能实施例。

图8为图7的选择器711的一可能示意图。

图9为图7的处理电路720的一可能示意图。

具体实施方式

为让本发明的目的、特征和优点能更明显易懂，下文特举出实施例，并配合附图，做详细的说明。本发明说明书提供不同的实施例来说明本发明不同实施方式的技术特征。其中，实施例中的各组件的配置为说明之用，并非用以限制本发明。另外，实施例中图式标号的部分重复，为了简化说明，并非意指不同实施例之间的关联性。

图1为本发明的转换电路100的一可能示意图。转换电路100为并入串出(parallelinput serial output；PISO)转换电路，用以将并行的输入数据TCAD转换成串行的输出数据SO。在本实施例中，输入数据TCAD包括一组20位(bit)的并行数据TCAD<0>～TCAD<19>，但并非用限制本发明。在其它实施例中，输入数据TCAD具有更多位(bit)或更少位的数据。在本实施例中，转换电路100包括串化电路110、串化电路120、串化电路130以及电压调节电路140。串化电路110、串化电路120、串化电路130彼此串接，用以将输入数据TCAD逐渐地串化成1位的输出数据SO。

串化电路110同步接收并处理输入数据TCAD的数据TCAD<0>～TCAD<19>，用以产生偶数位数据EV以及奇数位数据OD。偶数位数据EV与奇数位数据OD均具有多位数据。在一可能实施例中，偶数位数据EV为输入数据TCAD的偶数位，例如TCAD<0>、TCAD<2>、TCAD<4>…，奇数位数据OD为输入数据TCAD的奇数位，例如TCAD<1>、TCAD<3>、TCAD<5>…。在其它实施例中，串化电路110更产生操作时钟信号CLK及TPLL_CLK。在一可能实施例中，操作时钟信号CLK的频率低于操作时钟信号TPLL_CLK的频率。举例而言，操作时钟信号CLK的频率为1GHz，而操作时钟信号TPLL_CLK的频率约为4GHz。

串化电路120接收操作时钟信号CLK，并根据操作时钟信号CLK处理偶数位数据EV及奇数位数据OD，用以产生延迟数据DL。在本实施例中，延迟数据DL具有多位数据。串化电路130接收操作时钟信号TPLL_CLK，并根据操作时钟信号TPLL_CLK处理延迟数据DL，用以产生输出数据SO。输出数据SO为一串1位的串行数据。

电压调节电路140接收并调节输入电压VIN，用以产生操作电压VPP给串化电路130。在一可能实施例中，电压调节电路140为低压差稳压器(Low-dropout regulator)。电压调节电路140所产生的操作电压VPP仅供给串化电路130。在其它实施例中，电压调节电路140整合于串化电路130中。

在一些实施例中，转换电路100还包括电源管理单元(Power Management Unit；PMU)150及160。电源管理单元150产生电压VIN并输出给电压调节电路140。另一电源管理单元160产生操作电压VO并输出给串化电路110及串化电路120。由于串化电路130不与串化电路110及串化电路120共享同一操作电压，串化电路130的操作电压VPP由该串化电路130单独所有且该操作电压VPP由电压调节电路140单独提供，故串化电路130不会受到操作电压VO的噪声的影响，优化了串化电路130的电源抑制比(power supply ripple rejection；PSRR)，进而减少了对信号抖动(deterministic jitter)的影响。在其它实施例中，电源管理单元150与160可能独立于转换电路100之外。

图2为本发明图1的电源调节电路140之一可能示意图。在本实施例中，电源调节电路140包括运算放大器(OP)200。运算放大器200分别接收输入电压VIN与接地电压GND。运算放大器200的第一输入端接收参考电压VREF。在一可能实施例中，参考电压VREF小于输入电压VIN。参考电压VREF可能位于0.4V～1V之间。另外，运算放大器200的输出端耦接该运算放大器200的第二输入端，以形成负反馈，从而使运算放大器200的输出端输出的操作电压VPP能够保持稳定。

图3为本发明的串化电路110的一可能实施例。在本实施例中，串化电路110包括逻辑物理层(LPHY)310、锁相回路320、锁相回路330、反相器340、反相器350、D触发器360、分频器370、D触发器380以及处理模块390。

锁相回路320根据参考时钟信号EP_MPLLREFCLK以及反馈时钟信号LPn_CLKFB，产生输出时钟信号MPLL_CLK。锁相回路330根据参考时钟信号EP_MPLLREFCLK以及该锁相回路330输出的反馈时钟信号，产生操作时钟信号TPLL_CLK。在本实施例中，锁相回路330所接收的反馈时钟信号为锁相回路330所产生的操作时钟信号TPLL_CLK。

逻辑物理层310接收并处理输出时钟信号MPLL_CLK，用以产生反馈时钟信号LPn_CLKFB。在一可能实施例中，逻辑物理层310延迟输出时钟信号MPLL_CLK，用以产生反馈时钟信号LPn_CLKFB。在一可能实施例中，逻辑物理层310接收输入数据TCAD，并根据输出时钟信号LPn_CTSCLK的上升沿对输入数据TCAD进行采样，用以产生数据TCAD<0>～TCAD<19>。

反相器340反相操作时钟信号TPLL_CLK，用以产生一反相时钟信号CB1。反相器350反相输出时钟信号LPn_CTSCLK，用以产生反相时钟信号CB2。D触发器360的输入端D1接收使能信号PISO_EN。D触发器360的时钟信号输入端CK1接收反相时钟信号CB2。D触发器360的输出端Q1输出使能信号DIV_EN。

分频器370根据反相时钟信号CB1处理使能信号DIV_EN，用以产生操作时钟信号CLK。在本实施例中，藉由分频器370产生操作时钟信号CLK，使得操作时钟信号CLK与操作时钟信号TPLL_CLK之间上升沿对齐(align)或下降沿对齐。本发明并不限定分频器370的电路架构。只要能够调整反相时钟信号CB1的频率的电路均可作为分频器370。在本实施例中，分频器370具有时钟信号输入端CK、使能端EN以及输出端OUT。时钟信号输入端CK接收反相时钟信号CB1。使能端EN接收使能信号DIV_EN。输出端OUT输出操作时钟信号CLK。

D触发器380的输入端D2接收输出时钟信号LPn_CTSCLK。D触发器380的时钟信号输入端CK2接收操作时钟信号CLK。D触发器380的输出端Q2产生选择信号SEL。

处理模块390根据反相时钟信号CB2以及选择信号SEL，处理数据TCAD<0>～TCAD<19>，用以产生偶数位数据EV以及奇数位数据OD。在一可能实施例中，处理模块390根据反相时钟信号CB2的下降沿，对数据TCAD<0>～TCAD<19>进行采样。在本实施例中，由于处理模块390对数据TCAD<0>～TCAD<19>进行采样所根据的时钟信号CB2即逻辑物理层310对数据TCAD进行采样所根据的时钟信号LPn_CTSCLK的反相，故可确保处理模块390与逻辑物理层310之间的接口时序(interface timing)。再者，由于提供选择信号SEL的D触发器380设置在处理模块390的周围，也可减少D触发器380与处理模块390之间传输线的长度，以减少延迟(RC delay)。

图4为本发明图3所示的处理模块390的一可能示意图。如图所示，处理模块390包括处理电路410～419以及多路选择器420～429。处理电路410～419中的每一个接收逻辑物理层310所提供的两位数据，再根据反相时钟信号CB2，同步输出该两位数据。在本实施例中，逻辑物理层310将数据TCAD<0>～TCAD<19>分成一第一群组以及一第二群组，但并非用以限制本发明。在其它实施例中，逻辑物理层310将数据TCAD<0>～TCAD<19>分成更多群组。

在一可能实施例中，逻辑物理层310将数据TCAD<0>～TCAD<19>分成两群组。本发明并不限定逻辑物理层310如何分配数据TCAD<0>～TCAD<19>。在一可能实施例中，逻辑物理层310将输入数据TCAD的前10位，如数据TCAD<0>～TCAD<9>作为第一群组，并将输入数据TCAD的后10位，如数据TCAD<10>～TCAD<19>作为一第二群组。

在此例中，逻辑物理层310在第一及第二群组中，各挑选一位数据输出至相对应的处理电路。本发明并不限定逻辑物理层310如何挑选数据。举例而言，逻辑物理层310在第一群组中选择数据TCAD<0>给处理电路410，并对应在第二群组中选择数据TCAD<10>给处理电路410。在此例中，逻辑物理层310在第一群组中选择数据TCAD<2>给处理电路411，并在第二群组中对应选择数据TCAD<12>给处理电路411。在其它实施例中，逻辑物理层310依序提供输入数据TCAD的偶数位给处理电路410～414，并依序提供输入数据TCAD的奇数位给处理电路415～419。

处理电路410～419的每一个根据反相时钟信号CB2同步地输出两位数据。举例而言，处理电路410同步输出数据TCAD<0>及TCAD<10>。在本实施例中，处理电路410所输出的数据称为DAT<0>及DAT<10>。

多路选择器420～429的每一个接收处理电路410～429所输出的两位数据，并根据选择信号SEL，输出相对应的数据。在本实施例中，处理电路410～429所输出的数据称为DAT<0>～DAT<19>。以选择器420为例，当选择信号SEL为第一电平，如低电平时，选择器420输出数据DAT<0>。当选择信号SEL为第二电平，如高电平时，选择器420输出数据DAT<10>。

在本实施例中，选择器420～424所输出的数据构成偶数位数据EV，其包括数据E<0>、E<2>、E<4>、E<6>及E<8>。另外，选择器425～429所输出的数据构成奇数位数据OD，其包括数据O<1>、O<3>、O<5>、O<7>及O<9>。在一可能实施例中，选择器420～424均为一2对1多路选择器(2-to-1 multiplexer)。

图5为本发明的处理电路的一可能实施例。由于图4的处理电路410～419的电路架构均相同，故图5仅显示处理电路410的电路架构。在本实施例中，处理电路410包括D触发器510、D触发器520、锁存器(latch)530以及反相器540。D触发器510的时钟信号输入端CK3接收反相时钟信号CB2。D触发器510的输入端D3接收数据TCAD<0>。D触发器510的输出端Q3输出数据DAT<0>。

反相器540对反相时钟信号CB2进行反相，产生反相信号CB3。在本实施例中，反相信号CB3相同于图3所示的输出时钟信号LPn_CTSCLK。在其它实施例中，如果逻辑物理层310直接提供输出时钟信号LPn_CTSCLK给处理模块390时，则可省略反相器540。

D触发器520的输入端D4接收数据TCAD<10>。D触发器520的时钟信号输入端CK4接收反相时钟信号CB3。锁存器530耦接D触发器520的输出端Q4，用以输出数据DAT<10>。

图6为本发明图1所示的串化电路120的一可能实施例。如图所示，串化电路120包括同步模块610及同步模块640、数据串化模块620、选择模块630、延迟模块650以及相位产生电路660。同步模块610根据时钟信号PH3同步数据E<0>～E<8>以及O<1>～O<9>。在一可能实施例中，同步模块610包括多个D触发器D。

数据串化模块620用于串化数据E<0>～E<8>以及O<1>～O<9>。在一可能实施例中，数据串化模块620包括多路选择器621～624。多路选择器621根据时钟信号PH2输出数据E<0>～E<6>中的一个给选择模块630。多路选择器622根据时钟信号PH1输出数据E<0>～E<8>中的一个给选择模块630。选择器623根据时钟信号PH2输出数据O<1>～O<7>中的一个选择模块630。选择器624根据时钟信号PH1输出数据O<1>～O<9>中的一个给选择模块630。

在一可能实施例中，时钟信号PH1的占空比(duty cycle)不同于时钟信号PH2的占空比。举例而言，时钟信号PH1的高电平的持续时间与时钟信号PH1的周期之间的比值为25％。在此例中，时钟信号PH2的高电平的持续时间与时钟信号PH2的周期之间的比值可能为为20％。在其它实施例中，多路选择器621及多路选择器623 4对1多路选择器(4-to-1multiplexer)，并且多路选择器622及多路选择器624为5对1多路选择器(5-to-1multiplexer)。

选择模块630包括多路选择器631～634。在一可能实施例中，多路选择器631～634均为2对1多路选择器。在本实施例中，多路选择器631接收多路选择器621所输出的数据M41_A以及多路选择器622所输出的数据M51_A，并根据选择信号PCIE_G3选择输出数据M41_A或数据M51_A。多路选择器632的第一输入端D0接收多路选择器631所输出的数据。多路选择器632的第二输入端D1接收一参考信号，例如低电平0。在本实施例中，多路选择器632的选择端S1接收低电平0，故多路选择器632恒输出第一输入端D0所接收到的数据。

多路选择器633接收多路选择器623所输出的数据M41_B以及多路选择器624所输出的数据M51_B，并根据选择信号PCIE_G3选择输出数据M41_B或数据M51_B。多路选择器634的第一输入端D0接收多路选择器633所输出的数据。多路选择器634的第二输入端D1接收多路选择器631所输出的数据。在本实施例中，多路选择器634的选择端S1接收选择信号PCIE_G1。在一可能实施例中，当选择信号PCIE_G1为一第一电平时，多路选择器634输出多路选择器631所输出的数据。当选择信号PCIE_G1为第二电平时，多路选择器634输出多路选择器633所输出的数据。在一些实施例中，选择信号PCIE_G1与PCIE_G3由一外部装置所产生，该外部装置可能位于串化电路120之外或是整合于串化电路120之中。

同步模块640同步多路选择器632及多路选择器634所输出的数据。在本实施例中，同步模块640具有同步电路641及642。同步电路641耦接多路选择器632的输出端，并根据时钟信号CKI及CKIB用以对多路选择器632所输出的数据进行三级锁存。在一可能实施例中，同步电路641包括D触发器(图未示)以及锁存器。在一可能实施例中，时钟信号CKI与时钟信号CKIB反相，以控制同步电路641里的CMOS组件。

同步电路642耦接多路选择器634的输出端，并根据时钟信号CKI及时钟信号CKIB对多路选择器634所输出的数据进行二级锁存。在本实施例中，同步电路642所输出的数据D1_PS领先同步电路641所输出的数据D0_PS半个周期。在一可能实施例中，同步电路642为一D触发器。

延迟模块650具有延迟电路651～654。延迟电路651耦接同步电路641，并根据时钟信号CKI及CKIB延迟同步电路641所输出的数据D0_PS，用以产生数据D0_MN。延迟电路652，根据时钟信号CKI及CKIB延迟数据D0_MN，用以产生数据D0_DE。延迟电路653耦接同步电路642，并根据时钟信号CKI及CKIB延迟同步电路642所输出的数据D1_PS，用以产生数据D1_MN。延迟电路654根据时钟信号CKI及CKIB延迟数据D1_MN，用以产生数据D1_DE。在一可能实施例中，延迟电路651～654分别为一锁存器。在此例中，时钟信号CKI及CKIB驱动锁存器内的CMOS组件。在一些实施例中，时钟信号CKI及CKIB由图1的串化电路130所提供。在本实施例中，数据D0_DE、D1_DE、D0_MN、D1_MN、D0_PS、D1_PS构成图1的延迟数据DL。

相位产生电路(phase generator)660根据操作时钟信号CLK产生彼此间具有相位差的时钟信号PH1～PH3。在一可能实施例中，相位产生电路660对操作时钟信号CLK进行分频并对操作时钟信号CLK的占空比进行不同程度的调整，用以产生彼此间具有相位差的时钟信号PH1～PH3。

图7为本发明图1的串化电路130的一可能实施例。如图所示，串化电路130包括高速串化模块710、处理电路720以及校正电路730。高速串化模块710包括选择器711～713。在一可能实施例中，选择器711～713均为2对1多路选择器。

在本实施例中，多路选择器711接收前述延迟数据D0_DE及D1_DE，并根据时钟信号CLKQ及CLKQB，将延迟数据D0_DE或D1_DE作为数据DE。多路选择器712接收延迟数据D0_MN及D1_MN，并根据时钟信号CLKQ及CLKQB，将延迟数据D0_MN或D1_MN作为数据DT。多路选择器713接收延迟数据D0_PS及D1_PS，并根据时钟信号CLKQ及CLKQB，将延迟数据D0_PS或D1_PS作为数据PS。

处理电路720处理数据DE、DT及PS，用以产生输出数据SO。在本实施例中，输出数据SO为可以输出到片外设备端的1位串行高速数据。根据本发明一实施例，该输出数据SO为电压信号。校正电路730根据操作时钟信号TPLL_CLK产生时钟信号CLKQ及CLKQB，用以驱动多路选择器711～713里的CMOS组件。在一可能实施例中，时钟信号CLKQ反相于时钟信号CLKQB。举例而言，当时钟信号CLKQ为高电平，时钟信号CLKQB为低电平。当时钟信号CLKQ为低电平时，时钟信号CLKQB为高电平。在其它实施例中，校正电路730更根据操作时钟信号TPLL_CLK产生时钟信号CKI及CKIB。

在本实施例中，高速串化模块710与校正电路730的操作电压VPP是由独立的电压调节电路，如图1所示的电压调节电路140单独提供。由于独立的电压调节电路所单独提供的操作电压VPP较为干净，夹带噪声少，故可优化串化电路130的电源抑制比(PSRR)以及进一步减小抖动(DJ)的影响。

图8为图7的多路选择器的一可能示意图。由于图7的多路选择器711～713具有相同的电路架构，故图8仅显示多路选择器711的电路架构。如图所示，多路选择器711包括晶体管811～818以及反相器819。晶体管811～814串联于操作电压VDD与VSS之间。晶体管815～818串联于操作电压VDD与VSS之间。在本实施例中，操作电压VDD由一独立电压调节电路所提供故可避免其它电路的噪声进入多路选择器711～713。

在本实施例中，晶体管811、812、815及816为P型晶体管，并且晶体管813、814、817及818为N型晶体管。晶体管811的栅极接收延迟数据D0_DE，源极接收操作电压VDD，漏极耦接晶体管812的源极。晶体管812的栅极接收时钟信号CLKQ，其漏极耦接晶体管813的漏极。晶体管813的栅极接收时钟信号CLKQB，其源极耦接晶体管814的漏极。晶体管814的栅极接收延迟数据D0_DE，其源极接收操作电压VSS。

晶体管815的栅极接收延迟数据D1_DE，其源极接收操作电压VDD，其漏极耦接晶体管816的源极。晶体管816的栅极接收时钟信号CLKQB，其漏极耦接晶体管817的漏极。晶体管817的栅极接收时钟信号CLKQ，其源极耦接晶体管818的漏极。晶体管818的栅极接收延迟数据D1_DE，其源极接收操作电压VSS。

反相器819的输入端耦接晶体管812及816的漏极。反相器819的输出端提供数据DE。当时钟信号CLKQ为低电平时，由于时钟信号CLKQB为高电平，晶体管812及813导通。因此，数据DE等于延迟数据D0_DE。当时钟信号CLKQ为高电平时，由于时钟信号CLKQB为低电平，故晶体管816及817导通。因此，数据DE等于延迟数据D1_DE。

图9为图7的处理电路720的一可能示意图。如图所示，处理电路720包括电流源阵列(current array)900以及阻抗组件R。电流源阵列900根据数据DE、DT、PS输出相对应的电流IO。电流IO流经阻抗组件R。阻抗组件R根据电流IO产生相对应的电压。在本实施例中，阻抗组件R所产生的电压作为输出数据SO。

除非另作定义，在此所有词汇(包含技术与科学词汇)均属本发明所属领域技术人员之一般理解。此外，除非明白表示，词汇于一般字典中的定义应解释为与其相关技术领域的文章中意义一致，而不应解释为理想状态或过分正式的语态。

虽然本发明已以优选实施例公开如上，然其并非用以限定本发明，本领域技术人员在不脱离本发明的精神和范围内，当可作些许的更动与润饰。举例来，本发明实施例所述的系统、装置或是方法可以硬件、软件或硬件以及软件的组合的实体实施例加以实现。因此本发明的保护范围当视所附权利要求书界定范围为准。

Claims (10)

1.一种转换电路，用于将并行的输入数据由转换成串行的输出数据，该转换电路包括：

第一级串化电路，接收并处理该输入数据，用以产生偶数位数据以及奇数位数据；

第二级串化电路，接收并处理该偶数位数据及该奇数位数据，用以产生延迟数据；

第三级串化电路，接收并处理该延迟数据，用以产生输出数据；以及

电压调节电路，调节输入电压，用以产生第一操作电压给该第三级串化电路。

2.如权利要求1所述的转换电路，还包括：

第一电源管理单元，连接到该第一串化电路及该第二级串化电路，产生第二操作电压给该第一串化电路及该第二级串化电路；以及

第二电源管理单元，连接到该电压调节电路，产生该输入电压给该电压调节电路。

3.如权利要求1所述的转换电路，其中该第一级串化电路产生第一操作时钟信号给该第二级串化电路，并产生第二操作时钟信号给该第三级串化电路。

4.如权利要求3所述的转换电路，其中该第二操作时钟信号的频率高于该第一操作时钟信号的频率。

5.如权利要求书3所述的转换电路，其中该第一级串化电路包括：

第一锁相回路，根据参考时钟信号以及反馈时钟信号产生第一输出时钟信号；

第二锁相回路，根据该参考时钟信号产生该第二操作时钟信号；

逻辑物理层，处理该第一输出时钟信号，用以产生该反馈时钟信号以及第二输出时钟信号；

第一反相器，反相该第二操作时钟信号，用以产生第一反相时钟信号；

第二反相器，反相该第二输出时钟信号，用以产生第二反相时钟信号；

第一触发器，包括第一输入端，第一时钟信号输入端以及第一输出端，该第一输入端接收一使能信号，该第一时钟信号输入端接收该第二反相时钟信号；

分频器，根据该第一反相时钟信号处理该第一输出端的信号，用以产生该第一操作时钟信号；以及

第二触发器，包括第二输入端，第二时钟信号输入端以及第二输出端，该第二输入端接收该第二输出时钟信号，该第二时钟信号输入端接收该第一操作时钟信号，该第二输出端产生第一选择信号。

6.如权利要求5所述的转换电路，还包括：

第一处理电路，接收该输入数据的第一数据以及第二数据，并根据该第二反相时钟信号，同步输出该第一数据以及第二数据；以及

第一多路选择器，接收该第一处理电路所输出的该第一数据以及该第二数据，并根据该第一选择信号，输出该第一数据或该第二数据。

7.如权利要求6所述的转换电路，其中该第一数据以及第二数据为该输入数据的奇数位数据。

8.如权利要求6所述的转换电路，其中该第一数据以及第二数据为该输入数据的偶数位数据。

9.如权利要求6所述的转换电路，其中该第一处理电路包括：

第三触发器，具有第三输入端、第三时钟信号输入端以及第三输出端，该第三输入端接收该第一数据，该第三时钟信号输入端接收该第二反相时钟信号，该第三输出端输出该第二数据；

第三反相器，反相该第二反相信号，用以产生第三反相时钟信号；

第四触发器，具有第四输入端、第四时钟信号输入端以及一第四输出端，该第四输入端接收该第二数据，该第四时钟信号输入端接收该第三反相时钟信号；以及

锁存器，耦接该第四输出端，用以输出该第二数据。

10.如权利要求6所述的转换电路，还包括：

第二处理电路，接收该输入数据的第三数据以及第四数据，并根据该第二反相时钟信号，同步输出该第三数据及第四数据；以及

第二多路选择器，接收该第二处理电路所输出的该第三数据及第四数据，并根据该第一选择信号，输出该第三数据或第四数据，其中该第一数据以及第二数据为该输入数据的奇数位数据，该第三数据及第四数据为该输入数据的偶数位数据。