KR100325188B1 - 지터를 억제할 수 있는 디지털 위상 동기 루프 - Google Patents

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Abstract

디지털 위상 동기 루프는 출력 신호의 위상 및 주파수를 기준 신호의 위상 및 주파수와 정확히 일치시킨다. 발진기는 루프 형태로 서로 접속된 복수의 지연 소자들을 가지며, 출력 신호를 발생시킨다. 각 지연 소자는 제어기로부터 공급된 디지털 제어 신호 세트들 중의 어느 한 신호 세트에 의해 제어되는 지연을 갖는다. 지연 소자들의 총 지연이 출력 신호의 주파수를 결정한다. 위상 비교기는 발진기에 접속되며, 출력 신호의 위상 및 주파수를 기준 신호의 위상 및 주파수와 비교하여 오차 신호를 발생시킨다. 제어기는 위상 비교기와 발진기 사이에 접속되며, 오차 신호에 응답하여 디지털 제어 신호 세트를 발생시킨다.

Description

지터를 억제할 수 있는 디지털 위상 동기 루프 {DIGITAL PHASE LOCKED LOOP CAPABLE OF SUPPRESSING JITTER}
본 발명은 출력 신호를 기준 신호의 위상 및 주파수와 정확히 일치시키는 디지털 위상 동기 루프에 관한 것으로, 특히, ASIC (응용 주문형 반도체) 과 같은 LSI 에 사용되는 디지털 위상 동기 루프에 관한 것이다.
종래의 디지털 위상 동기 루프는 궤환 신호의 위상 및 주파수를 외부 회로로부터 인가된 기준 신호의 위상 및 주파수와 비교하는 위상 비교기를 구비한다. 위상 비교기는 궤환 신호와 기준 신호간의 주파수 차를 나타내는 오차 신호를 발생시킨다. 이 위상 비교기에 저역 필터가 접속되어, 그 오차 신호를 필터하여 아날로그 제어 신호를 발생시킨다. 이 저역 필터 및 위상 비교기에 전압 제어 발진기가 접속되며, 아날로그 제어 신호에 의존하는 주파수를 갖는 출력 신호를 발생시킨다. 이 출력 신호는, 예를 들면, LSI 의 내부 회로 및 위상 비교기에 궤환 신호로서 공급된다.
전압 제어 발진기는, 링 발진기를 형성하도록, 링 형태로 서로 접속된 복수의 지연 소자들을 갖는다. 각 지연 소자는 아날로그 제어 신호에 의해 변화되는 지연을 갖는다. 이 지연 소자들의 총 지연이 출력 신호의 주파수를 결정한다.
종래의 디지털 위상 동기 루프는 아날로그 제어 신호에 첨가된 노이즈에 의해 출력 신호가 크게 영향을 받는다는 단점을 갖고 있다. 이 노이즈는 출력 신호 상에 지터를 유발시킨다. 또한, 종래의 디지털 위상 동기 루프는 저역 필터를 필요로 하기 때문에 큰 크기를 갖는다.
또다른 종래의 디지털 위상 동기 루프는 궤환 신호의 위상 및 주파수를 외부 회로로부터 공급된 기준 신호의 위상 및 주파수와 비교하는 위상 비교기를 포함한다. 그 위상 비교기는 궤환 신호의 주파수를 증/감시키는 업/다운 (up/down) 신호를 발생시킨다. 위상 비교기에 제어 회로가 접속되며, 업/다운 신호에 응답하여 디지털 제어 신호를 발생시킨다. 제어 회로 및 위상 비교기에 발진기가 접속되며, 디지털 제어 신호에 의해 제어되는 주파수를 갖는 출력 신호를 발생시킨다. 그 출력 신호가 LSI 의 내부 회로 및 위상 비교기에 궤환 신호로서 공급된다.
발진기는 서로 접속된 복수의 지연 소자들을 갖는다. 각 지연 소자는 고정된 지연을 갖는다. 지연 소자들은 디지털 제어 신호에 의해 선택적으로 능동화된다. 능동화된 지연 소자들은 링 발진기를 형성한다. 그 능동화된 지연 소자들의 총 지연이 출력 신호의 주파수를 결정한다.
이 종래의 디지털 위상 동기 루프는 출력 신호의 주파수가 그 디지털 제어 신호에 의해 불연속적으로 변화된다는 단점이 있다. 이는 출력 신호에 첨가되는 지터를 증대시키게 된다. 또한, 이 종래의 디지털 위상 동기 루프는 지연 소자들의 능동화/비능동화 (activation/inactivation) 의 타이밍 조절을 필요로하는 또다른 단점을 갖고 있다. 또한, 이 종래의 디지털 위상 동기 루프는 전력 소모가 크다.
따라서, 본 발명의 목적은, 출력 신호 상의 지터를 억제할 수 있는 디지털 위상 동기 루프를 제공하는 것이다.
본 발명의 또다른 목적은, 크기가 작고 전력 소모도 적은 디지털 위상 동기 루프를 제공하는 것이다.
또한, 본 발명의 또다른 목적은, 제어가 용이한 디지털 위상 동기 루프를 제공하는 것이다.
본 발명의 다른 목적은 발명의 상세한 설명이 진행되면서 명백해질 것이다.
본 발명의 요지 설명시, 디지털 위상 동기 루프가 출력 신호의 위상 및 주파수를 기준 신호의 위상 및 주파수와 정확히 일치시킨다는 것을 이해할 수 있을 것이다.
본 발명의 요지에 따르면, 디지털 위상 동기 루프는 궤환 신호의 위상 및 주파수를 기준 신호의 위상 및 주파수와 비교하여, 그 궤환 신호와 기준 신호간의 주파수 차를 나타내는 오차 신호를 발생시키는 위상 비교기를 포함한다. 그 위상 비교기에 제어기가 접속되어, 그 오차 신호에 응답하여 복수의 디지털 제어 신호 세트를 발생시킨다. 발진기는 제어기에 접속되며 루프 형태로 서로 접속된 복수의 지연 소자들을 갖는다. 각 지연 소자는 디지털 제어 신호 세트들 중의 한 신호 세트에 의해 제어되는 지연을 갖는다. 발진기는 지연 소자들의 총 지연에 의해 결정된 주파수를 갖는 출력 신호를 발생시킨다. 발진기와 위상 비교기간에 궤환선이 접속되며, 그 출력 신호를 비교기로 궤환 신호로서 궤환시킨다.
본 발명의 또다른 요지에 따르면, 지연 소자가 전후의 지연 소자들과 함께 링 발진기에서 사용된다. 이 지연 소자는 디지털 제어 신호 세트에 의해 제어되는 지연을 갖는다. 이 디지털 제어 신호 세트는 제 1 군 및 제 2 군의 디지털 제어 신호를 포함한다. 지연 소자는 선행 지연 소자에 접속된 입력 단자를 포함한다. 출력 단자는 후속 지연 소자에 접속된다. 복수의 제 1 P형 트랜지스터는 소스 전압이 공급되는 제 1 소스, 제 1 드레인 및 제 1 게이트를 갖는다. 제 2 P형 트랜지스터는 제 1 드레인에 접속된 제 2 소스, 출력 단자에 접속된 제 2 드레인 및 입력 단자에 접속된 제 2 게이트를 갖는다. 복수의 제 1 N형 트랜지스터는 접지에 접속된 제 2 소스, 제 2 드레인 및 제 3 게이트를 갖는다. 제 2 N형 트랜지스터는 제 3 드레인에 접속된 제 4 소스, 출력 단자에 접속된 제 4 드레인 및 입력 단자에 접속된 제 4 게이트를 갖는다.
또한, 본 발명의 또다른 요지에 따르면, 지연 소자가 전후의 지연 소자들과 함께 링 발진기에 사용된다. 지연 소자는 디지털 제어 신호 세트에 의해 제어되는 지연을 갖는다. 이 디지털 제어 신호 세트는 제 3 군 및 제 4 군의디지털 제어 신호를 포함한다. 지연 소자는 선행 지연 소자에 접속된 입력 단자를 포함한다. 출력 단자는 후속 지연 소자에 접속된다. 제 3 P형 트랜지스터는 소스 전압이 공급되는 제 5 소스, 제 5 드레인 및 입력 단자에 접속된 제 5 게이트를 갖는다. 복수의 제 4 P형 트랜지스터는 제 4 드레인에 접속된 제 6 소스, 출력 단자에 접속된, 제 3 군 수신용의 제 6 드레인을 갖는다. 제 3 N형 트랜지스터는 접지에 접속된 제 7 소스, 제 7 드레인 및 입력 단자에 접속된 제 7 게이트를 갖는다. 복수의 제 4 N형 트랜지스터는 제 7 드레인에 접속된 제 8 소스, 출력 단자에 접속된 제 4 군 수신용의 제 8 게이트를 갖는다.
도 1 은 종래의 디지털 위상 동기 루프의 블록도.
도 2 는 도 1 의 디지털 위상 동기 루프에서 사용된 전압 제어 발진기의 회로도.
도 3 은 도 1 의 디지털 위상 동기 루프에서의 아날로그 제어 신호 전압과 출력 신호의 주파수간의 관계를 나타낸 그래프.
도 4 는 또다른 종래의 디지털 위상 동기 루프의 블록도.
도 5 는 도 4 의 디지털 위상 동기 루프에서 사용된 지연 소자의 회로도.
도 6 은 도 4 의 위상 동기 루프에서의 능동화된 지연 소자의 수와 출력 신호의 주파수간의 관계를 나타낸 그래프.
도 7 은 본 발명의 바람직한 실시예에 따른 디지털 위상 동기 루프의 블록도.
도 8 (a) 내지 도 8 (f) 는 도 7 의 디지털 위상 동기 루프에서 사용된 지연값 기억부의 동작을 나타낸 상태도.
도 9 는 도 7 의 디지털 위상 동기 루프에서 사용된 지연 소자의 회로도.
도 10a 및 도 10b 는 도 9 의 지연 소자들의 동작을 나타낸 진리표.
도 11 은 도 7 의 디지털 위상 동기 루프에서의 제어 디지털 발생부와 지연 소자들간의 접속을 나타낸 블록도.
도 12 는 도 7 의 디지털 위상 동기 루프에서 사용된 또다른 지연 소자의 회로도.
도 13 은 도 7 의 디지털 위상 동기 루프에서 사용된 발진기의 블록도.
도 14 는 도 7 의 디지털 위상 동기 루프에서 사용된 또다른 발진기의 블록도.
도 15 는 도 7 의 디지털 위상 동기 루프에서의 제어 디지털 발생부와 지연 소자들간의 또다른 접속을 나타낸 블록도.
* 도면의 주요 부분에 대한 부호의 설명 *
11, 41, 71 : 위상 비교기 12 : 저역 필터 (LPF)
13 : 전압 제어 발진기 (VCO) 21, 24 : P형 트랜지스터
22, 26 : N형 트랜지스터
23, 46, 46-1 내지 46-g, 76, 76-1 내지 76-m, 120 : 지연 소자
25, 51, 52 : 인버터 31 : 저전압 영역
32 : 고전압 영역 42, 72 : 지연 제어 회로
43 : 업/다운 카운터 44 : 단수 제어기
45, 75 : 발진기 53 : 제 1 트랜스퍼 게이트
54 : 제 2 트랜스퍼 게이트 73 : 지연값 기억부
74 : 제어 신호 발생부 91 : 제 1 P형 트랜지스터
92 : 제 2 P형 트랜지스터 93 : 제 1 N형 트랜지스터
94 : 제 2 N형 트랜지스터 121 : 제 3 P형 트랜지스터
122 : 제 4 P형 트랜지스터 123 : 제 3 N형 트랜지스터
124 : 제 4 N형 트랜지스터 C1 내지 Ch : 계수 신호
S1 내지 Sg : 능동화 신호 D1 내지 Dk : 데이터 신호
S1 내지 Sn : 디지털 제어 신호
먼저, 본 발명의 보다 나은 이해를 위하여, 도 1 내지 도 3 을 참조하여, 종래의 디지털 위상 동기 루프를 설명한다.
도 1 에서, 종래의 디지털 위상 동기 루프는 궤환 신호 및 외부 회로 (도시되지 않음) 로부터 공급되는 기준 신호를 수신하는 위상 비교기 (11) 를 포함한다. 이 위상 비교기 (11) 는 궤환 신호를 기준 신호와 비교하여, 궤환 신호와 기준 신호간의 주파수 차를 나타내는 오차 신호를 발생시킨다. 이 위상 비교기 (11) 에 저역 필터 (12) 가 접속되어, 오차 신호를 필터하여 아날로그 제어 신호를 발생시킨다. 저역 필터 (12) 및 위상 비교기 (11) 에 전압 제어 발진기 (13) 가 접속되며, 아날로그 제어 신호에 의해 결정된 주파수를 갖는 출력 신호를 발생시킨다. 이 출력 신호가 ASIC 과 같은 LSI (도시되지 않음) 및 위상 비교기 (11) 에 궤환 신호로서 공급된다. 이 구성에서는, 출력 신호가 주파수 차를 감소시키도록 제어된다.
도 2 에서, 전압 제어 발진기 (13) 는 P형 트랜지스터 (21), N형 트랜지스터 (22) 및 복수의 지연 소자 (23) 를 갖는다. 각 지연 소자 (23) 는 P형 트랜지스터 (24), 인버터 (25) 및 N형 트랜지스터 (26) 를 갖는다.
P형 트랜지스터 (21) 는 소스 전압 (VDD) 이 공급되는 소스, 드레인 및 이 드레인에 접속된 게이트를 갖는다. N형 트랜지스터 (22) 는 접지에 접속된 소스, P형 트랜지스터 (21) 의 드레인에 접속된 드레인 및 저역 필터 (12) 에 접속된 게이트를 갖는다 (도 1 참조). 이 P형 트랜지스터 (21) 및 N형 트랜지스터 (22) 가 P형 트랜지스터 (21) 의 드레인 상에 부가적인 제어 신호를 발생시킨다.
각 지연 소자 (23) 에서, P형 트랜지스터 (24) 는 소스 전압 (VDD) 이 공급되는 소스, 드레인 및 P형 트랜지스터 (21) 의 드레인에 접속된 게이트를 갖는다. 인버터 (25) 는 P형 트랜지스터 (24) 의 드레인에 접속된 제 1 전압 공급 단자, 제 2 전압 공급 단자, 선행단의 지연 소자들 (23) 에 접속된 입력 단자 및 후속단의 지연 소자들 (23) 에 접속된 출력 단자를 갖는다. 즉, 인버터 (25) 는 루프 형태로 서로 접속된다. 전압 제어 발진기 (13) 의 출력 신호는 제 1 단과 제 2 단의 지연 소자들 (23) 간의 접속점으로부터 유도된다. N형 트랜지스터 (26) 는 접지에 접속된 소스, 제 2 전압 공급 단자에 접속된 드레인 및 저역 필터 (12) 에 접속된 게이트를 갖는다. 따라서, 지연 소자들 (23) 이 링 발진기를 형성하게 된다.
아날로그 제어 신호의 전압이 커지게 되면, P형 트랜지스터 (21) 및 N형 트랜지스터는 부가적인 제어 신호의 전압을 작게 한다. 그 후, 지연 소자들 (23) 을 통해 소스 전압 (VDD) 으로부터 접지로 흐르는 전류가 증가한다. 이 전류의 증가가 지연 소자들 (23) 의 지연을 짧아지게 한다. 따라서, 출력 신호의 주파수가 커지게 된다.
아날로그 제어 신호의 전압이 작아지게 되면, 추가 제어 신호의 전압이 커지게 된다. 그 후, 전류가 감소하여 지연이 길어지게 된다. 따라서, 출력 신호의 주파수가 작아지게 된다.
디지털 위상 동기 루프는 다음과 같은 단점을 갖고 있다.
지연단 (23) 이 공통 지연을 갖는다. 즉, 각 지연단 (23) 의 지연은 개별적으로 설정될 수 없다. 이는, P형 트랜지스터 (24) 가 게이트에서 부가적인 제어 신호를 공통으로 수신하고, N형 트랜지스터 (26) 가 게이트에서 아날로그 제어 신호를 공통으로 수신하기 때문이다.
또한, 디지털 위상 동기 루프의 블록 크기가 크다. 이는, 디지털 위상 동기 루프가, 아날로그 제어 신호를 발생시키기 위하여 저역 필터 (12) 를 사용하기 때문이다.
소스 전압 (VDD) 이 낮아지게 되면, 아날로그 제어 신호에 포함된 노이즈가 출력 신호에 첨가된 지터를 증대시키게 된다.
도 3 은 도 1 에 도시된 바와 같은 유형인 3 개의 디지털 위상 동기 루프의 3 개의 주파수 특성을 나타낸다. 도 3 에서, 수직축은 출력 신호의 주파수를 나타내고, 수평축은 아날로그 제어 신호의 전압을 나타낸다. 저전압 영역 (31) 에서는, 각 주파수가 각 아날로그 제어 신호의 변화에 의해 크게 변화된다. 고전압 영역 (32) 에서는, 주파수가 아날로그 제어 신호의 변화에 의해 크게 변화되지 않는다.
도 3 으로부터, 전압이 저전압 영역 (31) 내에 있을 경우에, 디지털 위상 동기 루프가 정상적으로 동작하는 것을 쉽게 이해할 수 있다. 그러나, 이 경우, 출력 신호가 상술한 바와 같은 아날로그 제어 신호에 첨가된 노이즈의 영향을 크게 받는다.
한편, 전압이 고전압 영역 (32) 내에 있을 경우에는, 출력 신호가 아날로그 제어 신호에 첨가된 노이즈의 영향을 크게 받지 않는다. 그러나, 이 경우에는 디지털 위상 동기 루프가 정상적으로 동작하지 않는다. 이는, 디지털 위상 동기 루프에 포함된 소자가 균일한 품질을 갖지 않기 때문이다.
이하, 도 4 내지 도 6 을 참조하여, 또다른 종래의 디지털 위상 동기 루프에 대해 설명한다.
도 4 에서, 디지털 위상 동기 루프는 궤환 신호의 위상 및 주파수를 외부 회로 (도시되지 않음) 로부터 공급된 기준 신호의 위상 및 주파수와 비교하여 오차 신호를 발생시킨다. 이 오차 신호는 궤환 신호의 주파수를 증가/감소시키는 업/다운 신호이다. 즉, 업/다운 신호는 궤환 신호의 주파수가 기준 신호의 주파수보다 더 낮음/높음을 나타낸다. 지연 제어 회로 (42) 는 주파수 비교기 (41) 에 접속되며 업/다운 카운터 (43) 및 단수 (stage number) 제어기 (44) 를 갖는다. 업-다운 카운터 (43) 는 오차 신호에 응답하여 계수 신호 (C1 내지 Ch (h: 자연수)) 를 발생시킨다. 계수 신호는 총 계수값을 나타낸다. 단수 제어기 (44) 는 업-다운 카운터 (43) 로부터 계수 신호 (C1-Ch) 를 수신하여 능동화 신호 (S1 내지 Sg (g: 자연수)) 를 발생시킨다. 발진기 (45) 는 지연 제어 회로 (42) 및 위상 비교기 (41) 에 접속되며, 능동화 신호 (S1-Sg) 에 응답하여 출력 신호를 발생시킨다. 발진기 (45) 는 복수의 지연 소자들 (46-1 내지 46-g) 및 지연 회로 (47) 를 포함하며, 링 발진기를 형성한다. 지연 소자들 (46-1 내지 46-g) 은 능동화 신호 (S1-Sg) 에 의해 개별적으로 능동화된다. 능동화 신호에 의해 능동화된 지연 소자들 (46) 의 수가 발진기 (45) 의 지연 및 출력 신호의 주파수를 결정한다. 출력 신호는 LSI (도시되지 않음) 의 내부 회로 및 위상 비교기에 궤환 신호로서 공급된다.
각 지연 소자들 (46) 은 도 5 에 도시된 바와 같이 형성되어 있다. 즉, 각 지연 소자들 (46) 은 제 1 및 제 2 인버터 (51 및 52) 와 제 1 및 제 2 트랜스퍼 게이트 (53 및 54) 를 갖는다. 제 1 인버터 (51) 는 선행 지연 소자 (46) 에 접속된 제 1 입력 단자 및 후속 지연 소자 (46) 에 접속된 제 1 출력 단자를 갖는다. 제 2 인버터 (52) 는 후속 지연 소자 (46) 에 접속된 제 2 입력 단자 및 제 2 트랜스퍼 게이트 (54) 를 통해 선행 지연 소자 (46) 에 접속된 제 2 출력 단자를 갖는다. 제 1 트랜스퍼 게이트 (53) 는 제 1 출력 단자 및 제 2 입력 단자사이에 접속된다.
능동화 신호는 2 가지 유형으로 분류된다. 제 1 유형은 능동화 지연 소자들 (46) 중 최종단을 결정하기 위한 것이며, 제 2 유형은 능동화 지연 소자들(46) 중 중간단을 결정하기 위한 것이다. 지연 소자 (46) 가 제 1 형의 능동화 신호를 수신할 경우, 제 1 과 제 2 트랜스퍼 게이트 (53 및 54) 는 둘다 온으로 된다. 지연 소자 (46) 가 제 2 형의 능동화 신호를 수신할 경우, 제 1 트랜스퍼 게이트 (53) 는 오프로 되고 제 2 트랜스퍼 게이트 (54) 는 온으로 된다.
다시, 도 4 를 참조하면, 지연 소자 (46-1) 는 선행 지연 소자 (46) 대신, 지연 회로 (47) 에 접속되어 있다. 지연 회로 (47) 는 서로 직렬로 접속된 3 개 이상의 인버터를 포함한다. 인버터의 개수는 홀수개이다. 트랜스퍼 게이트는 인버터에 접속되며, 인버터들과 함께 루프를 형성한다. 능동화 신호 (S1) 가 지연 소자 (46-1) 에 공급되지 않을 경우, 트랜스퍼 게이트는 온으로 된다. 발진기 (45) 의 출력 신호는 지연 소자 (46-1) 에 접속된 인버터의 입력 단자로부터 유도된다. 지연 회로 (47) 는 출력 신호의 최대 주파수를 결정한다. 출력 신호의 주파수는 능동화 신호에 의해 능동화되는 지연 소자들 (46) 의 개수에 의존한다. 즉, 그 주파수는 능동화 신호에 의해 능동화되는 지연 소자들 (46) 의 총 지연에 의존한다. 지연 소자들 (46) 이 능동화 신호에 의해 능동화되지 않을 경우, 그 주파수는 최대 주파수가 된다. 모든 지연 소자들 (46) 이 능동화 신호에 의해 능동화될 경우, 그 주파수는 최소 주파수가 된다.
능동화 신호에 의해 능동화되는 지연 소자들 (46) 의 수에 대한 주파수의 관계가 도 6 에 도시되어 있다. 도 6 에 도시된 바와 같이, 주파수는 불연속적인 값을 갖는다. 각 주파수 간격은 각 지연 소자 (46) 의 지연에 의존한다.그 지연 시간은 제 1 및 제 2 인버터 (51 및 52) 와 제 1 및 제 2 트랜스퍼 게이트 (53 및 54) 의 총 지연과 동일하거나 그 이상이다.
이 디지털 위상 동기 루프는 다음과 같은 단점을 갖고 있다.
이 디지털 위상 동기 루프에서, 출력 신호를 그 기준 신호에 대응시키는 것이 어렵고, 출력 신호에 지터가 발생되기가 쉽다. 이는, 여러 개의 능동화 지연 소자들이 출력 신호의 주파수를 불연속적으로 변화시키기 때문이다.
또한, 지연 소자들 (46) 의 능동화 또는 비능동화 타이밍을 조절하는 것이 필요하다. 만약, 그 타이밍이 조절되지 않을 경우에는, 출력 신호의 펄스폭이 변화되어 디지털 위상 동기 루프가 오동작하게 된다.
또한, 이 디지털 위상 동기 루프는 도 1 에 도시된 것보다 더 많은 전력을 소모한다. 이는, 이 디지털 위상 동기 루프가 많은 지연 소자들을 갖기 때문이다.
이하, 도 7 내지 도 11 을 참조하여, 본 발명의 바람직한 실시예에 따른 디지털 위상 동기 루프를 설명하기로 한다.
도 7 에서, 디지털 위상 동기 루프는 궤환 신호의 위상 및 주파수를 외부 회로 (도시되지 않음) 로부터 공급된 기준 신호의 위상 및 주파수와 비교하여 오차 신호를 발생시키는 위상 비교기 (71) 를 포함한다. 오차 신호는 궤환 신호의 주파수를 증가/감소시키는 업/다운 (up/down) 신호이다. 즉, 업/다운 신호는 궤환 신호의 주파수가 기준 신호의 주파수보다 더 낮음/높음을 나타낸다. 지연제어 회로 (72) 는 위상 비교기 (71) 에 접속되며, 오차 신호에 응답하여 디지털 제어 신호 세트를 발생시킨다. 디지털 제어 신호 세트는 디지털 제어 신호 (S1 내지 Sn) 를 포함한다. 지연 제어 회로 (72) 는 지연값 기억부 (73) 및 제어 신호 발생부 (74) 를 포함한다. 지연값 기억부 (73) 는 위상 비교기 (71) 및 제어 신호 발생부 (74) 에 접속된다. 지연값 기억부 (73) 는 추후 설명될 전체값을 나타내면서도 오차 신호에 의해 변화되는 지연값을 기억한다. 지연값 기억부 (73) 는 지연값을 나타내는 복수의 데이터 신호 (D1 내지 Dk (k: 자연수)) 를 포함하는 지연값 신호를 발생시킨다. 제어 신호 발생부 (74) 는 지연값 신호를 수신하여 디지털 제어 신호 세트를 발생시킨다. 발진기 (75) 는 지연 제어 회로 (72) 에 접속되며, 복수의 지연 소자들 (76-1 내지 76-m (m: 자연수)) 을 갖는다. 지연 소자들 (76) 은 루프 형태로 서로 접속되어 링 발진기를 형성한다. 즉, 각 지연 소자 (76) 는 선행 지연 소자 (76) 에 접속된 입력 단자 및 후속 지연 소자 (76) 에 접속된 출력 단자를 갖는다. 각 지연 소자 (76) 는 각 디지털 제어 신호 세트에 의해 개별적으로 제어되는 지연을 갖는다. 능동 지연 소자들 (76) 의 개수는 변화되지 않는다. 따라서, 지연단 (delay stage) 의 수를 변화시키기 위한 타이밍 조절이 불필요하다. 지연 소자들 (76) 의 총 지연은 지연값 기억부에 기억된 지연값에 의해 결정되며, 출력 신호의 주파수를 결정한다. 출력 신호는 지연 소자 (76-m) 의 출력 단자로부터 유도되며, LSI (도시되지 않음) 의 내부 회로 및 위상 비교기에 궤환 신호로서 공급된다.
이 구성에서는, 궤환 신호의 주파수가 기준 신호의 주파수와 일치되도록 출력 신호의 주파수가 제어된다. 각 지연 소자 (76) 의 지연이 디지털 제어 신호 세트에 의해 미세하게 변화될 수 있으므로, 디지털 위상 동기 루프가 적은 수의 지연 소자들을 사용하여 출력 신호의 주파수를 거의 연속적으로 변화시킬 수 있다. 즉, 디지털 위상 동기 루프는 출력 신호를 기준 신호와 일치시킬 수 있다.
이하, 도 8 (a) 내지 8 (f) 를 참조하여, 지연값 기억부 (73) 의 동작을 설명한다. 지연값 기억부 (73) 는 8 비트 양방향 시프트 레지스터로 가정한다.
도 8 (a) 에서, 지연값 기억부 (73) 가 초기 상태에 있다. 이 상태에서, 최하위 비트 (또는 제 1 비트) 는 '1' 이다. 그 나머지 비트는 '0' 이다.
초기 상태에서, 지연값 기억부 (73) 가 업 신호를 오차 신호로 수신할 경우, 도 8 (b) 에 도시된 바와 같이, 제 2 비트가 '1' 로 되고, 제 1 비트는 '1' 을 유지한다.
도 8 (b) 상태에서, 지연값 기억부 (73) 가 또다른 업 신호를 수신할 경우, 도 8 (c) 에 도시된 바와 같이, 제 3 비트가 '1' 로 되고, 제 1 및 제 2 비트는 '1' 을 유지한다.
도 8 (c) 상태에서, 지연값 기억부 (73) 가 세번째 업 신호를 수신할 경우, 도 8 (d) 에 도시된 바와 같이, 제 4 비트가 '1' 로 되고, 제 1 내지 제 3비트는 '1' 을 유지한다.
도 8 (d) 상태에서, 지연값 기억부 (73) 가 다운 신호를 오차 신호로 수신할 경우, 도 8 (e) 에 도시된 바와 같이, 제 4 비트가 '0' 으로 되고, 제 1 내지 제 3 비트는 '1' 을 유지한다.
도 8 (e) 상태에서, 지연값 기억부 (73) 가 또다른 다운 신호를 수신할 경우, 도 8 (f) 에 도시된 바와 같이, 제 3 비트가 '0' 으로 되고, 제 1 내지 제 2 비트는 '1' 을 유지한다.
지연값 기억부 (73) 는 상술한 바와 같이 동작하며, 8 비트 상태를 나타내는 데이터 신호 (D1 내지 D8) 를 발생시킨다. 궤환 신호가 기준 신호와 일치할 경우에는, 오차 신호가 지연값에 공급되지 않는다. 따라서, 이 경우에는 데이터 신호 (D1 내지 D8) 가 변화되지 않으며, 궤환 신호가 기준 신호와 일치된 상태로 출력 신호의 주파수가 유지된다.
이하, 도 9 를 참조하여, 지연 소자 (76) 를 상세하게 설명한다.
지연 소자 (76) 는 소스 전압 (VDD) 에 접속된 제 1 소스, 제 1 드레인 및 지연 제어 회로 (72) 에 접속된 제 1 게이트를 갖는 복수의 제 1 P형 트랜지스터 (91) 를 포함한다. 제 2 P형 트랜지스터 (92) 는 제 1 드레인에 접속된 제 2 소스, 출력 단자에 접속된 제 2 드레인 및 입력 단자에 접속된 제 2 게이트를 갖는다. 복수의 제 1 N형 트랜지스터 (93) 는 접지에 접속된 제 3 소스, 제 3 드레인 및 지연 제어 회로 (72) 에 접속된 제 3 게이트를 갖는다. 제 2 N형 트랜지스터 (94) 는 제 3 드레인에 접속된 제 4 소스, 출력 단자에 접속된 제 4 드레인 및 입력 단자에 접속된 제 4 게이트를 갖는다.
제 1 P형 트랜지스터 (91) 및 제 1 N형 트랜지스터 (93) 는 지연 소자 (76) 의 지연 조정용으로 사용된다. 제 2 P형 트랜지스터 (92) 및 제 2 N형 트랜지스터 (94) 는 출력 신호의 논리를 결정하는 데 사용된다.
지연 제어기 (72) 로부터 공급된 디지털 제어 신호 세트는 제 1 군 및 제 2 군의 디지털 제어 신호를 포함한다. 제 1 P형 트랜지스터 (91) 의 개수가 't' (t≥2, t: 정수) 개일 경우, 제 1 군은 't' 개의 디지털 제어 신호를 포함한다. 이와 유사하게, 제 1 N형 트랜지스터 (93) 의 개수가 'u' (u≥2, u: 정수) 개일 경우, 제 2 군은 'u' 개의 디지털 제어 신호를 포함한다. 제 1 P형 트랜지스터 (91) 및 제 1 N형 트랜지스터 (93) 는 디지털 제어 신호에 의해 선택적으로 능동화된다.
예를 들면, 도 10a 또는 10b 에 도시된 바와 같이, 지연이 변화된다. 이 때, 4 개의 P형 트랜지스터 및 4 개의 N형 트랜지스터 (93) 가 각각 제 1 P형 트랜지스터 (91) 및 제 1 N형 트랜지스터 (93) 용으로 사용된다. 제 1 군에 속하는 디지털 제어 신호 (S1 내지 S4) 는 제 1 P형 트랜지스터 (91) 에 공급된다. 또한, 디지털 제어 신호 (S1 내지 S4) 는 반전되어 제 2 군으로서 제 1 N형 트랜지스터 (93) 에 공급된다. 도 10a 의 경우에 있어서 제 1 P형 트랜지스터 (91) 및 제 1 N형 트랜지스터 (93) 의 지연은 도 10b 의 경우에서의 지연과 서로 다르다.
도 10a 에서, 지연은 8 개 지연 시간들 중의 하나를 취한다. 이 지연시간은 최소 지연 시간을 포함한다. 만약, 최소 지연 시간이 기준일 경우, 나머지 지연 시간은 그 기준의 정수배로 표시된다. 즉, 8 개의 지연 시간들은 그들 사이에 등간격을 갖는다. 실제로, 지연은 최소 지연 시간과 최대 지연 시간사이에서 선형적으로 변화될 수 있다.
도 10b 에서, 지연은 최소의 지연 시간을 포함하는 8 개 지연 시간들 중의 하나를 취한다. 만약, 최소 지연 시간이 기준일 경우, 나머지 지연 시간은 그 기준의 실수배로 표시된다. 즉, 8 개의 지연 시간들은 그들 사이에 비등간격을 갖는다. 실제로, 지연은 최소 지연 시간과 최대 지연 시간사이에서 비선형적으로 변화될 수 있다.
제 1 P형 트랜지스터 (91) 가 제 1 의 공통 크기 (또는 전기 특성) 를 갖고 제 1 N형 트랜지스터 (93) 가 제 2 의 공통 크기 (또는 전기 특성) 를 가질 경우, 지연 소자 (76) 의 지연은 능동화된 제 1 P형 트랜지스터 (91) 의 개수와 능동화된 제 1 N형 트랜지스터 (93) 의 개수 모두에 의해 결정된다. 즉, 지연은 제 1 P형 트랜지스터 (91) 및 제 1 N형 트랜지스터 (93) 에 의해 결정된 제 1 소정의 지연 시간들 중의 하나를 취한다.
따라서, 지연은 제 1 P형 및 제 1 N형 트랜지스터 (91 및 93) 의 선택 능동화에 의해 미세하게 조정될 수 있다. 지연은 수 피코초 (picosecond) 의 최소 단위만큼 변화될 수 있다.
지연 소자 (76) 가 디지털 제어 신호에 의해 제어되므로, 출력 신호는 그 디지털 제어 신호에 첨가된 (수 [mV] 의 전압을 갖는) 노이즈의 영향을 받지 않게된다. 즉, 노이즈가 출력 신호에 지터를 유발시키지 않게 된다. 또한, 소스 전압이 낮을 경우에도, 지연 소자 (76) 가 안정적으로 동작한다.
도 11 에서, 제어 신호 발생부 (74) 는 제어 신호 발생기 (111) 및 결합부 (112) 를 갖는다. 제어 신호 발생기 (111) 는 데이터 신호 (D1 내지 Dk) 에 응답하여 디지털 제어 신호 (S1 내지 Sn) 를 발생시킨다. 결합부 (112) 는 제어 신호 발생기 (111) 및 지연 소자들 (76-1 내지 76-m) 에 접속되며, 디지털 제어 신호 세트를 발생시켜 그 신호 세트를 지연 소자들 (76) 에 공급한다. 결합부 (112) 는 디지털 제어 신호 (S1 내지 S4) 를 m 개로 분리하여 그 분리된 신호를 모든 지연 소자들 (76-1 내지 76-m) 에 공급한다. 또한, 결합부 (112) 는 디지털 제어 신호 (S5 내지 S(m+4)) 를 지연 소자 (76-1 내지 76-m) 에 각각 공급한다. 각 디지털 제어 신호 세트는 제 1 군의 디지털 제어 신호용으로 사용되며, 반전되어 각 지연 소자 (76) 에서 제 2 군의 디지털 제어 신호를 형성한다. 이 반전은 결합부 (112) 에서 이루어질 수도 있다. 결합부 (112) 는 이 디지털 제어 신호를 m 개로 선택적으로 분리하여, 그 분리된 신호를 모든 지연 소자들에게 공급할 수도 있다. 또한, 결합부 (112) 는 디지털 제어 신호를 지연 소자들 (76) 중의 선택된 하나에 선택적으로 공급할 수도 있다.
이하, 도 12 를 참조하여, 본 발명의 또다른 실시예에 따른 지연 소자에 대해 설명한다.
도 12 에서, 지연 소자 (120) 는 소스 전압 (VDD) 이 공급되는 제 5 소스, 제 5 드레인 및 입력 단자에 접속된 제 5 게이트를 갖는다. 복수의 제 4 P형트랜지스터 (122) 는 제 5 드레인에 접속된 제 6 소스, 출력 단자에 접속된 제 6 드레인 및 지연 제어 회로 (72) 에 접속된 제 6 드레인을 갖는다. 제 3 N형 트랜지스터는 접지에 접속된 제 7 소스, 제 7 드레인 및 입력 단자에 접속된 제 7 게이트를 갖는다. 복수의 제 4 N형 트랜지스터 (124) 는 제 7 드레인에 접속된 제 8 소스, 출력 단자에 접속된 제 8 드레인 및 제어 회로 (72) 에 접속된 제 8 게이트를 갖는다.
제 3 P형 트랜지스터 (121) 및 제 3 N형 트랜지스터 (123) 는 출력 신호의 논리를 결정하는 데 사용된다. 제 4 P형 트랜지스터 (122) 및 제 4 N형 트랜지스터 (124) 는 지연 소자 (120) 의 지연 조정용으로 사용된다.
지연 제어기 (72) 로부터 공급된 디지털 제어 신호 세트는 제 3 군 및 제 4 군의 디지털 제어 신호를 포함한다. 제 4 P형 트랜지스터 (122) 의 개수가 'v' (v≥2, v: 정수) 개일 경우, 제 3 군은 'v' 개의 디지털 제어 신호를 포함한다. 이와 유사하게, 제 4 N형 트랜지스터 (124) 의 개수가 'w' (w≥2, w: 정수) 개일 경우, 제 4 군은 'w' 개의 디지털 제어 신호를 포함한다. 제 4 P형 트랜지스터 (122) 및 제 4 N형 트랜지스터 (124) 는 디지털 제어 신호에 의해 선택적으로 능동화된다. 제 4 P형 트랜지스터 (122) 가 제 3 의 공통 크기 (또는 전기 특성) 를 갖고 제 4 N형 트랜지스터 (124) 가 제 4 의 공통 크기 (또는 전기 특성) 를 가질 경우, 능동화된 제 4 P형 트랜지스터 (122) 의 개수 및 능동화된 제 4 N형 트랜지스터 (124) 의 개수가 지연 소자 (120) 의 지연을 결정한다. 즉, 지연은 제 4 P형 트랜지스터 (122) 및 제 4 N형 트랜지스터 (124) 에 의해 결정된제 2 소정의 지연 시간들 중의 하나를 취한다. 따라서, 지연은 제 4 P형 및 제 4 N형 트랜지스터 (122 및 124) 의 선택 능동화에 의해 미세하게 조정된다.
지연 소자 (120) 는 도 9 에 도시된 지연 소자 (76) 와 동일하게 사용된다. 또한, 지연 소자 (120) 는 도 13 및 도 14 에 도시된 바와 같은 지연 소자 (76) 와 함께 사용된다.
도 13 에서, 발진기 (75) 는 제 1 단의 지연 소자 (120) 를 갖는다. 나머지 각 단은 지연 소자 (76) 이다.
도 14 에서, 발진기 (75) 는 제 1 단과 제 2 단의 지연 소자 (76) 및 나머지 단의 지연 소자들 (120) 을 갖는다.
제 1 소정의 지연 시간들은 제 1 의 등간격을 가지고, 제 2 소정의 지연 시간들은 제 2 의 등간격을 가지며, 제 1 의 각 등간격은 제 2 의 각 등간격보다 더 작다고 가정한다. 지연 소자 (76) 가 지연 소자 (120) 와 함께 사용될 경우, 먼저, 제어 신호 발생부 (74) 가 지연 소자 (들) 에 대한 지연을 결정하여 디지털 제어 신호를 발생시킨다. 그 후, 제어 신호 발생부 (74) 는 지연 소자들 (76) 에 대한 지연을 결정한다. 출력 주파수를 대강 조정하는 데 지연 소자 (120) 를 사용하고, 주파수를 미세하게 조정하는 데 지연 소자 (76) 를 사용하면, 궤환 신호를 그 기준 신호와 일치시키기 위한 시간을 감소시킬 수 있다.
지연 소자 (76) 와 지연 소자 (120) 가 모두 발진기 (75) 에서 사용될 경우, 지연단은 지연 소자 (76) 또는 지연 소자 (120) 중의 어느 하나를 포함하는경우보다 더 적다. 따라서, 발진기 (75) 의 전력 소모가 도 4 에 도시된 종래의 디지털 위상 동기 루프보다 더 적게 된다.
이상, 본 발명을 바람직한 실시예를 통하여 설명하였지만, 당업자들은 본 발명을 다양한 다른 방법으로 용이하게 실시할 수 있을 것이다. 예를 들면, 지연값 기억부 (73) 는 시프트 레지스터 또는 업-다운 카운터일 수도 있다. 또한, 제어 신호 발생부 (74) 는 도 15 에 도시된 바와 같이 구성될 수 있다.
본 발명에 따르면, 지연 소자가 디지털 제어 신호에 의해 제어되어 출력 신호가 그 디지털 제어 신호에 첨가된 노이즈의 영향을 받지 않으므로, 노이즈로 인해 출력 신호에 지터가 유발되지 않는다. 또한, 전압이 낮을 경우에도, 지연소자가 안정적으로 동작한다.

Claims (15)

  1. 출력 신호의 위상 및 주파수를 기준 신호의 위상 및 주파수와 정확히 일치시키는 디지털 위상 동기 루프에 있어서,
    상기 디지털 위상 동기 루프는,
    궤환 신호의 위상 및 주파수를 기준 신호의 위상 및 주파수와 비교하여 상기 궤환 신호와 상기 기준 신호와의 주파수 차를 나타내는 오차 신호를 발생시키는 위상 비교기;
    상기 위상 비교기에 접속되며, 상기 오차 신호에 응답하여 복수의 디지털 제어 신호 세트를 발생시키는 제어기;
    상기 제어기에 접속되고 루프 형태로 서로 직접적으로 접속된 복수의 지연 소자들을 갖는 발진기;
    상기 발진기와 상기 위상 비교기 사이에 접속되며, 상기 출력 신호를 상기 위상 비교기로 궤환 신호로서 궤환시키는 궤환 수단을 포함하되,
    상기 각 지연 소자는 상기 디지털 제어 신호 세트들 중의 어느 하나에 의해 제어되는 지연을 갖고, 상기 발진기는 상기 지연 소자들의 총 지연에 의해 결정된 주파수를 갖는 상기 출력 신호를 발생시키는 것을 특징으로 하는 디지털 위상 동기 루프.
  2. 제 1 항에 있어서,
    상기 오차 신호는 상기 주파수를 증가/감소시키는 업/다운 신호이며, 상기 제어기는,
    상기 위상 비교기에 접속되며, 상기 업/다운 신호에 의해 변화되는 총 지연을 나타내는 지연값을 기억하여 지연값 신호를 발생시키는 지연값 기억 수단; 및
    상기 지연값 기억 수단에 접속되며, 상기 지연값 신호에 응답하여 상기 디지털 제어 신호 세트를 발생시키는 제어 신호 발생 수단을 포함하는 것을 특징으로 하는 디지털 위상 동기 루프.
  3. 제 2 항에 있어서,
    상기 업/다운 신호는 업 신호 또는 다운 신호이며, 상기 지연값 기억 수단은, 업 신호를 수신할 경우에는 제 1 방향으로 상기 지연값을 시프트시키고 다운 신호를 수신할 경우에는 제 1 방향과는 반대인 제 2 방향으로 지연값을 시프트시키는 양방향 시프트 레지스터인 것을 특징으로 하는 디지털 위상 동기 루프.
  4. 제 1 항에 있어서,
    상기 제어기는 같은 타이밍에서 상기 디지털 제어 신호 세트를 상기 지연 소자들에게 공급하는 것을 특징으로 하는 디지털 위상 동기 루프.
  5. 제 1 항에 있어서,
    상기 디지털 제어 신호 세트는 제 1 내지 제 m (m: 자연수) 세트이고, 상기 지연 소자들은 각각 제 1 내지 제 m 세트를 수신하는 제 1 내지 제 m 지연 소자이며, 상기 제어기는 상기 오차 신호에 응답하여 제 1 내지 제 n (n: 자연수)예비 디지털 제어 신호를 발생시켜, 제 1 내지 제 m 세트의 상기 제 1 내지 제 n 예비 디지털 제어 신호를 발생시키는 것을 특징으로 하는 디지털 위상 동기 루프.
  6. 제 1 항에 있어서,
    상기 각 지연 소자는 선행 지연 소자에 접속된 입력 단자 및 후속 지연 소자에 접속된 출력 단자를 갖고, 상기 각 디지털 제어 신호 세트는 제 1 군 및 제 2 군의 디지털 제어 신호를 포함하되,
    상기 각 지연 소자는,
    소스 전압이 공급되는 제 1 소스, 제 1 드레인 및 상기 제어기에 접속되어 상기 제 1 군을 수신하는 제 1 게이트를 갖는 복수의 제 1 P형 트랜지스터;
    상기 제 1 드레인에 접속된 제 2 소스, 상기 출력 단자에 접속된 제 2 드레인 및 상기 입력 단자에 접속된 제 2 게이트를 갖는 제 2 P형 트랜지스터;
    접지에 접속된 제 3 소스, 제 3 드레인 및 상기 제어기에 접속되어 상기 제 2 군을 수신하는 제 3 게이트를 갖는 복수의 제 1 N형 트랜지스터; 및
    상기 제 3 드레인에 접속된 제 4 소스, 상기 출력 단자에 접속된 제 3 드레인 및 상기 입력 단자에 접속된 제 3 게이트를 갖는 제 2 N형 트랜지스터를 포함하는 것을 특징으로 하는 디지털 위상 동기 루프.
  7. 제 1 항에 있어서,
    상기 각 지연 소자는 선행 지연 소자에 접속된 입력 단자 및 후속 지연 소자에 접속된 출력 단자를 갖고, 상기 각 디지털 제어 신호 세트는 제 3 군 및 제 4 군의 디지털 제어 신호를 포함하되, 상기 각 지연 소자는,
    소스 전압이 공급되는 제 5 소스, 제 5 드레인 및 상기 입력 단자에 접속된 제 5 게이트를 갖는 제 3 P형 트랜지스터;
    상기 제 5 드레인에 접속된 제 6 소스, 상기 출력 단자에 접속된 제 6 드레인 및 상기 제어기에 접속되어 상기 제 3 군을 수신하는 제 6 드레인을 갖는 복수의 제 4 P형 트랜지스터;
    접지에 접속된 제 7 소스, 제 7 드레인 및 상기 입력 단자에 접속된 제 7 게이트를 갖는 제 3 N형 트랜지스터; 및
    상기 제 7 드레인에 접속된 제 8 소스, 상기 출력 단자에 접속된 제 8 드레인 및 상기 제어기에 접속되어 상기 제 4 군을 수신하는 제 8 게이트를 갖는 복수의 제 4 N형 트랜지스터를 포함하는 것을 특징으로 하는 디지털 위상 동기 루프.
  8. 제 1 항에 있어서,
    상기 지연 소자는 제 1 및 제 2 소자를 포함하며, 상기 제 1 소자는 상기 디지털 제어 신호 세트들 중의 한 세트에 포함된 제 1 군 및 제 2 군의 디지털 제어 신호를 수신하고, 상기 제 2 소자는 상기 디지털 제어 신호 세트들 중의 또다른 한 세트에 포함된 제 3 군 및 제 4 군의 디지털 제어 신호를 수신하되,
    상기 제 1 소자는,
    제 1 선행 지연 소자에 접속된 제 1 입력 단자;
    제 1 후속 지연 소자에 접속된 제 1 출력 단자;
    소스 전압이 공급되는 제 1 소스, 제 1 드레인 및 상기 제어기에 접속되어 상기 제 1 군을 수신하는 제 1 게이트를 갖는 복수의 제 1 P형 트랜지스터;
    상기 제 1 드레인에 접속된 제 2 소스, 상기 제 1 출력 단자에 접속된 제 2 드레인 및 상기 제 1 입력 단자에 접속된 제 2 게이트를 갖는 제 2 P형 트랜지스터;
    접지에 접속된 제 3 소스, 제 3 드레인 및 상기 제어기에 접속되어 상기 제 2 군을 수신하는 제 3 게이트를 갖는 복수의 제 1 N형 트랜지스터; 및
    상기 제 3 드레인에 접속된 제 4 소스, 상기 제 1 출력 단자에 접속된 제 3 드레인 및 상기 제 1 입력 단자에 접속된 제 3 게이트를 갖는 제 2 N형 트랜지스터를 포함하고,
    상기 제 2 소자는,
    제 2 선행 지연 소자에 접속된 제 2 입력 단자;
    제 2 후속 지연 소자에 접속된 제 2 출력 단자;
    소스 전압이 공급되는 제 5 소스, 제 5 드레인 및 상기 제 2 입력 단자에 접속된 제 5 게이트를 갖는 제 3 P형 트랜지스터;
    상기 제 5 드레인에 접속된 제 6 소스, 상기 제 2 출력 단자에 접속된 제 6 드레인 및 상기 제어기에 접속되어 상기 제 3 군을 수신하는 제 6 드레인을 갖는복수의 제 4 P형 트랜지스터;
    접지에 접속된 제 7 소스, 제 7 드레인 및 상기 제 2 입력 단자에 접속된 제 7 게이트를 갖는 제 3 N형 트랜지스터; 및
    상기 제 7 드레인에 접속된 제 8 소스, 상기 제 2 출력 단자에 접속된 제 8 드레인 및 상기 제어기에 접속되어 상기 제 4 군을 수신하는 제 8 게이트를 갖는 복수의 제 4 N형 트랜지스터를 포함하는 것을 특징으로 하는 디지털 위상 동기 루프.
  9. 제 8 항에 있어서,
    상기 제 1 소자는 상기 제 1 군 및 제 2 군에 응답하여 상기 지연을 변화시키기 위해 제 1 간격을 갖되, 상기 제 2 소자는 상기 제 3 군 및 제 4 군에 응답하여 상기 지연을 변화시키기 위해 상기 제 1 간격과는 다른 제 2 간격을 갖는 것을 특징으로 하는 디지털 위상 동기 루프.
  10. 링 발진기에서 상기 선행 및 후속 지연 소자들과 함께 사용을 위한 지연 소자에 있어서,
    상기 지연 소자는 제 1 군 및 제 2 군의 디지털 제어 신호를 포함하는 디지털 제어 신호 세트에 의해 제어되는 지연을 갖고, 상기 지연 소자는,
    상기 선행 지연 소자 접속용의 입력 단자;
    상기 후속 지연 소자 접속용의 출력 단자;
    소스 전압이 공급되는 제 1 소스, 제 1 드레인 및 상기 제 1 군을 수신하는 제 1 게이트를 갖는 복수의 제 1 P형 트랜지스터;
    상기 제 1 드레인에 접속된 제 2 소스, 상기 출력 단자에 접속된 제 2 드레인 및 상기 입력 단자에 접속된 제 2 게이트를 갖는 제 2 P형 트랜지스터;
    접지에 접속된 제 3 소스, 제 3 드레인 및 상기 제 2 군을 수신하는 제 3 게이트를 갖는 복수의 제 1 N형 트랜지스터; 및
    상기 제 3 드레인에 접속된 제 4 소스, 상기 출력 단자에 접속된 제 4 드레인 및 상기 입력 단자에 접속된 제 4 게이트를 갖는 제 2 N형 트랜지스터를 포함하는 것을 특징으로 하는 지연 소자.
  11. 제 10 항에 있어서,
    상기 지연은 등간격을 갖는 소정의 지연 시간들로부터 선택된 어느 하나를 취하는 것을 특징으로 하는 지연 소자.
  12. 제 10 항에 있어서,
    상기 지연은 비등간격을 갖는 소정의 지연 시간들로부터 선택된 어느 하나를 취하는 것을 특징으로 하는 지연 소자.
  13. 링 발진기에서 상기 선행 및 후속 지연 소자들과 함께 사용을 위한 지연 소자에 있어서,
    상기 지연 소자는 제 1 군 및 제 2 군의 디지털 제어 신호를 포함하는 디지털 제어 신호 세트에 의해 제어되는 지연을 갖고, 상기 지연 소자는,
    상기 선행 지연 소자 접속용의 입력 단자;
    상기 후속 지연 소자 접속용의 출력 단자;
    소스 전압이 공급되는 제 5 소스, 제 5 드레인 및 상기 입력 단자에 접속된 제 5 게이트를 갖는 제 3 P형 트랜지스터;
    상기 제 4 드레인에 접속된 제 6 소스, 상기 출력 단자에 접속된 제 6 드레인 및 상기 제 3 군을 수신하는 제 6 드레인을 갖는 복수의 제 4 P형 트랜지스터;
    접지에 접속된 제 7 소스, 제 7 드레인 및 상기 입력 단자에 접속된 제 7 게이트를 갖는 제 3 N형 트랜지스터; 및
    상기 제 7 드레인에 접속된 제 8 소스, 상기 출력 단자에 접속된 제 8 드레인 및 상기 제 4 군을 수신하는 제 8 게이트를 갖는 복수의 제 4 N형 트랜지스터를 포함하는 것을 특징으로 하는 지연 소자.
  14. 제 13 항에 있어서,
    상기 지연은 등간격을 갖는 소정의 지연 시간들로부터 선택된 어느 하나를 취하는 것을 특징으로 하는 지연 소자.
  15. 제 13 항에 있어서,
    상기 지연은 비등간격을 갖는 소정의 지연 시간들로부터 선택된 어느 하나를 취하는 것을 특징으로 하는 지연 소자.
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Families Citing this family (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001094417A (ja) 1999-09-24 2001-04-06 Toshiba Microelectronics Corp デジタル方式ｐｌｌ回路
EP1314251B1 (en) * 2000-08-31 2006-05-10 Xilinx, Inc. Digital clock multiplier and divider with synchronization
US6983032B2 (en) * 2001-08-28 2006-01-03 Texas Instruments Incorporated Digital timing recovery method for communication receivers
US7492198B2 (en) 2001-10-19 2009-02-17 Advantest Corp. Phase-locked loop circuit, delay locked loop circuit, timing generator, semiconductor test instrument, and semiconductor integrated circuit
KR20040021479A (ko) * 2002-09-04 2004-03-10 삼성전자주식회사 락킹 후의 지터성분을 감소시키기 위한 회로를 가지는디지털 ｄｌｌ
CN100403653C (zh) * 2002-09-24 2008-07-16 联发科技股份有限公司 最大抖动容许偏差校准方法及其装置
KR100498229B1 (ko) * 2002-10-17 2005-07-01 광주과학기술원 지터 절감 방법을 이용한 버스트-모드 클럭 및 데이터재생 장치
US7170963B2 (en) * 2003-01-15 2007-01-30 Nano Silicon Pte. Ltd. Clock recovery method by phase selection
JP2004348573A (ja) * 2003-05-23 2004-12-09 Renesas Technology Corp クロック生成回路およびそれを含むシステム
JP4679814B2 (ja) * 2003-10-20 2011-05-11 株式会社リコー Ｐｌｌ回路
US7102407B2 (en) * 2004-03-31 2006-09-05 Intel Corporation Programmable clock delay circuit
US8294503B1 (en) * 2004-11-22 2012-10-23 Marvell International Ltd. Method and apparatus for reducing jitter in a transmitter
JP4815005B2 (ja) * 2005-02-09 2011-11-16 パナソニック株式会社 遅延ロックドループ回路
JP4549958B2 (ja) 2005-02-09 2010-09-22 パナソニック株式会社 遅延ロックドループ回路
TWI349442B (en) * 2006-06-23 2011-09-21 Mediatek Inc Method of frequency search for dco with multiple sub-bands and decoder using the same
KR100813528B1 (ko) 2006-06-27 2008-03-17 주식회사 하이닉스반도체 지연 고정 루프의 딜레이 라인 및 그 딜레이 타임 제어방법
KR100769690B1 (ko) * 2006-07-18 2007-10-23 고려대학교 산학협력단 주파수 전압 변환기 기반의 클럭 생성 장치 및 주파수 전압변환기 기반의 클럭 생성 장치를 이용한 인터페이스 장치
KR100818729B1 (ko) * 2006-07-31 2008-04-01 삼성전자주식회사 지연 동기 루프 회로 및 클럭 신호 발생 방법
US7633322B1 (en) * 2007-04-06 2009-12-15 Altera Corporation Digital loop circuit for programmable logic device
TWI373917B (en) 2008-05-09 2012-10-01 Mediatek Inc Frequency divider, frequency dividing method thereof, and phase locked loop utilizing the frequency divider
JP5198166B2 (ja) 2008-06-27 2013-05-15 富士通セミコンダクター株式会社 デジタルｄｌｌ回路及び半導体装置
CN102054060B (zh) * 2009-11-04 2013-02-20 普诚科技股份有限公司 周期信号平衡电路与芯片布局时平衡周期信号的方法
US8279015B2 (en) 2010-09-17 2012-10-02 Atmel Corporation Frequency locking oscillator
US8710913B2 (en) * 2012-05-03 2014-04-29 Intel Mobile Communications GmbH Circuit arrangement and method for operating a circuit arrangement
JP6058918B2 (ja) * 2012-06-06 2017-01-11 ラピスセミコンダクタ株式会社 電流出力制御装置、電流出力制御方法、デジタル制御発振装置、デジタルｐｌｌ、周波数シンセサイザ、デジタルｆｌｌ、及び半導体装置
US8610511B1 (en) 2012-07-31 2013-12-17 King Fahd University Of Petroleum And Minerals High-frequency digitally controlled oscillator
TWI495266B (zh) * 2012-10-23 2015-08-01 Solid State System Co Ltd 環型振盪器電路
US9461862B2 (en) 2014-08-01 2016-10-04 Kandou Labs, S.A. Orthogonal differential vector signaling codes with embedded clock
US9917590B2 (en) * 2015-06-03 2018-03-13 Marvell World Trade Ltd. Delay locked loop
US10474672B2 (en) * 2015-08-25 2019-11-12 Schlafender Hase GmbH Software & Communications Method for comparing text files with differently arranged text sections in documents
US10055372B2 (en) 2015-11-25 2018-08-21 Kandou Labs, S.A. Orthogonal differential vector signaling codes with embedded clock
JP2017147611A (ja) * 2016-02-17 2017-08-24 力晶科技股▲ふん▼有限公司 発振回路の周期調整回路及び周期調整方法、並びに半導体記憶装置
CN115051705A (zh) 2016-04-22 2022-09-13 康杜实验室公司 高性能锁相环
US10193716B2 (en) 2016-04-28 2019-01-29 Kandou Labs, S.A. Clock data recovery with decision feedback equalization
US9906358B1 (en) 2016-08-31 2018-02-27 Kandou Labs, S.A. Lock detector for phase lock loop
US10411922B2 (en) 2016-09-16 2019-09-10 Kandou Labs, S.A. Data-driven phase detector element for phase locked loops
US10200188B2 (en) * 2016-10-21 2019-02-05 Kandou Labs, S.A. Quadrature and duty cycle error correction in matrix phase lock loop
CN115333530A (zh) 2017-05-22 2022-11-11 康杜实验室公司 多模式数据驱动型时钟恢复方法和装置
US10203226B1 (en) 2017-08-11 2019-02-12 Kandou Labs, S.A. Phase interpolation circuit
US10347283B2 (en) 2017-11-02 2019-07-09 Kandou Labs, S.A. Clock data recovery in multilane data receiver
US10554380B2 (en) 2018-01-26 2020-02-04 Kandou Labs, S.A. Dynamically weighted exclusive or gate having weighted output segments for phase detection and phase interpolation
KR102445856B1 (ko) 2018-06-12 2022-09-21 칸도우 랩스 에스에이 저지연 조합 클록 데이터 복구 로직 회로망 및 차지 펌프 회로
US10630272B1 (en) 2019-04-08 2020-04-21 Kandou Labs, S.A. Measurement and correction of multiphase clock duty cycle and skew
US10673443B1 (en) 2019-04-08 2020-06-02 Kandou Labs, S.A. Multi-ring cross-coupled voltage-controlled oscillator
US10958251B2 (en) 2019-04-08 2021-03-23 Kandou Labs, S.A. Multiple adjacent slicewise layout of voltage-controlled oscillator
US11463092B1 (en) 2021-04-01 2022-10-04 Kanou Labs Sa Clock and data recovery lock detection circuit for verifying lock condition in presence of imbalanced early to late vote ratios
US11563605B2 (en) 2021-04-07 2023-01-24 Kandou Labs SA Horizontal centering of sampling point using multiple vertical voltage measurements
US11496282B1 (en) 2021-06-04 2022-11-08 Kandou Labs, S.A. Horizontal centering of sampling point using vertical vernier

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5077529A (en) * 1989-07-19 1991-12-31 Level One Communications, Inc. Wide bandwidth digital phase locked loop with reduced low frequency intrinsic jitter
JP2910098B2 (ja) 1989-11-09 1999-06-23 日本電気株式会社 Ｐｌｌ回路
JPH03206726A (ja) 1990-01-08 1991-09-10 Hitachi Ltd Ｐｌｌ回路
JP3127517B2 (ja) * 1991-10-04 2001-01-29 株式会社デンソー パルス発生装置及びパルス発生方法
EP0539830B1 (en) * 1991-11-01 1998-05-27 Hewlett-Packard Company Pseudo-NMOS fine/coarse wired-or tapped delay line
JPH05315899A (ja) 1992-05-13 1993-11-26 Matsushita Electric Ind Co Ltd 可変周波数発振回路
KR940005459A (ko) * 1992-06-22 1994-03-21 모리시타 요이찌 Pll회로
US5347234A (en) * 1993-03-26 1994-09-13 International Business Machines Corp. Digital voltage controlled oscillator
EP0639003A1 (en) * 1993-08-11 1995-02-15 Advanced Micro Devices, Inc. Digitally adjustable and calibrated delay line and method
US5438300A (en) * 1994-04-01 1995-08-01 National Semiconductor Corporation Digital frequency multiplier utilizing digital controlled oscillator
US5451911A (en) * 1994-04-07 1995-09-19 Media Vision, Inc. Timing generator
JPH08125509A (ja) * 1994-10-25 1996-05-17 Mitsubishi Electric Corp 可変遅延回路、リング発振器、及びフリップフロップ回路
US5687202A (en) * 1995-04-24 1997-11-11 Cyrix Corporation Programmable phase shift clock generator
US5748125A (en) * 1996-01-23 1998-05-05 International Business Machines Corporation Digital delay interpolator circuit
JPH09275332A (ja) 1996-04-08 1997-10-21 Mitsubishi Electric Corp 電圧制御発振回路
US5771264A (en) * 1996-08-29 1998-06-23 Altera Corporation Digital delay lock loop for clock signal frequency multiplication
JP3282792B2 (ja) * 1997-08-27 2002-05-20 株式会社リコー 電圧制御発振器及びこれを用いた半導体集積回路及び位相同期ループ回路及びこれを用いた中間周波数処理回路

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