KR20090104912A

KR20090104912A - Ｄｌｌ/ｐｌｌ 에서의 위상 시프트

Info

Publication number: KR20090104912A
Application number: KR1020097018056A
Authority: KR
Inventors: 후이 뚜응 마이; 브루스 밀라
Original assignee: 모사이드 테크놀로지스 인코퍼레이티드
Priority date: 2007-01-30
Filing date: 2008-01-29
Publication date: 2009-10-06
Also published as: KR101394762B1; TWI415393B; KR101394869B1; JP5719333B2; EP2119012B1; WO2008092249A1; KR20130140912A; JP2010517451A; JP2013031206A; JP5153789B2; EP2922206A1; TW200904007A; EP2119012A1; EP2119012A4; TWI361568B; JP2015080241A; TW200847638A

Abstract

본 출원은 지연 록킹 루프 (DLL) 및 위상 록킹 루프 (PLL) 에서의 위상 시프트와 관련된다. DLL 또는 PLL 에서의 전하 펌프는 출력 노드와 병렬로 접속된 커패시터를 포함한다. 주 전류 스위칭 회로는 소스 전류로 커패시터를 충전시키고 싱크 전류로 커패시터를 방전시킨다. 보조 소스 회로는, 일 범위의 크기를 갖는 포지티브 위상 시프트 생성 전류를 소싱한다. 포지티브 위상 시프트 생성 전류의 크기는 적어도 하나의 소스 선택 신호에 의해 결정된다. 보조 싱크 회로는, 일 범위의 크기를 갖는 네거티브 위상 시프트 생성 전류를 소싱한다. 네거티브 위상 시프트 생성 회로의 크기는 적어도 하나의 싱크 선택 신호에 의해 결정된다.

DLL, PLL, 지연 록킹 루프, 위상 록킹 루프, 전하 펌프

Description

ＤＬＬ/ＰＬＬ 에서의 위상 시프트{PHASE SHIFTING IN DLL/PLL}

기술분야

본 발명은 일반적으로 전하 펌프 회로에 관한 것이다.

배경기술

당업자가 인식하는 바와 같이, 전하 펌프는 더 높거나 낮은 전압을 생성하기 위해 커패시터를 이용하는 회로로서 특징될 수 있다. 전하 펌프는, 예를 들어, 지연 록킹 루프 (DLL; Delay Locked Loop) 및 위상 록킹 루프 (PLL; Phase Locked Loop) 와 관련된 애플리케이션과 같은 다수의 다양한 애플리케이션에 이용된다.

PLL 에 있어서, 전하 펌프는 전압 제어 오실레이터 (VCO) 에 인가된 제어 전압을 제공하는데 이용될 수 있다. 통상적으로, PLL 은 공지된 방식으로 상호접속되는 위상 검출기, 전하 펌프의 출력부에 커플링되는 루프 필터, 증폭기, 및 VCO 를 포함하여, 피드백 시스템을 형성한다. 전하 펌프는 위상 검출기에 의해 발생된 로직 레벨 펄스를, 루프 필터에 제공되는 전류 펄스로 변환한다. 루프 필터는 전류 펄스들을 통합하여 VCO 에 대한 제어 전압을 생성한다.

DLL 에 있어서, 전하 펌프는 DLL 의 전압 제어 지연 라인 (VCDL) 에 대한 제어 전압을 제공하는데 이용될 수 있다. 당업자가 인식하는 바와 같이, 특정한 타입의 디바이스 (예를 들어, DRAM 디바이스) 에서는, 클럭 신호의 위상을 변경하는데 DLL 이 이용될 수 있다. 이러한 관점에서, DLL 은 직렬로 (데이지 체인 방식으로) 접속된 다수의 지연 게이트로 구성된 지연 체인을 포함한다.

따라서, 전하 펌프는 PLL 및 DLL 에서 중요한 컴포넌트이고, 다수의 등록 특허가 이에 관련된다. 이러한 특허 중 하나는 Boecker 등의 미국 특허 제 7,092,689 호이며, 이 특허는, 전하 펌프 내에서 포지티브 델타 전류를 생성하는 제 1 어레이의 미러 디바이스 및 전하 펌프 내에서 또 다른 델타 전류를 생성하는 제 2 어레이의 미러 디바이스를 포함하는 전하 펌프를 개시한다. 어레이들의 각각의 미러 디바이스는 상이한 기준 전류원으로부터 미러링된 (mirrored) 전류를 갖고, 그 어레이에 의해 발생된 전류를 생성하는 위상 시프트는 전하 펌프의 전류를 트래킹하지 않는다. 그 결과, 테스트/교정 시간에 존재하는 조건에 기초하여 실제 동작 조건하에서 그 어레이의 효과를 계산하려는 시도는 어렵게 된다.

따라서, DLL 또는 PLL 에서 위상 시프트를 용이하게 하는 전하 펌프 회로를 개발하는 것이 이점이 있을 것이다.

개요

예시적인 일 실시형태에 따르면, 피드백 시스템에서 커패시턴스를 충전 및 방전하는 방법이 있다. 이 피드백 시스템은 커패시턴스와 전기적으로 연결되는 전하 펌프를 포함한다. 전하 펌프는 소스부 및 싱크부를 갖는다. 이 방법은, 전하 상승 제어 신호가 활성 로직 레벨인 경우 소스부로부터 소스 전류를 발생시키는 단계를 포함한다. 소스 전류는 커패시턴스를 충전시킨다. 또한, 이 방법은, 전하 하강 제어 신호가 활성 로직 레벨인 경우 싱크부로부터 싱크 전류를 발생시키는 단계를 포함한다. 싱크 전류는 커패시턴스를 방전시킨다. 또 한, 이 방법은, 소스부 및 싱크부 중 적어도 선택된 부에서 적어도 하나의 오프셋 전류를 발생시킴으로써 미세 조율 위상 시프트를 수행하는 단계를 포함한다. 오프셋 전류는 전하 펌프 전류를 트래킹하고, 제어 신호들과 무관하게 발생된다.

예시적인 또 다른 실시형태에 따르면, 출력 노드에 병렬로 접속된 커패시터를 포함하는 전하 펌프 회로가 있다. 기준 전류원이 기준 전류를 발생시킨다. 주 전류 스위칭 회로가 소스 전류로 커패시터를 충전시키고, 싱크 전류로 커패시터를 방전시킨다. 소스 전류는 기준 전류를 트래킹하고, 싱크 전류도 기준 전류를 트래킹한다. 보조 소스 회로가, 일 범위의 크기를 갖는 포지티브 위상 시프트 생성 전류를 소싱 (sourcing) 한다. 포지티브 위상 시프트 생성 전류의 크기는 적어도 하나의 소스 선택 신호에 의해 결정된다. 포지티브 위상 시프트 생성 전류는 소스 전류에 의해 트래킹된 전류와 동일한 전류를 트래킹한다. 보조 싱크 회로가, 일 범위의 크기를 갖는 네거티브 위상 시프트 생성 전류를 소싱한다. 네거티브 위상 시프트 생성 전류의 크기는 적어도 하나의 싱크 선택 신호에 의해 결정된다. 네거티브 위상 시프트 생성 전류는 싱크 전류에 의해 트래킹된 전류와 동일한 전류를 트래킹한다.

또 다른 예시적인 실시형태에 따르면, 활성 및 비활성 로직 레벨을 갖는 전하 상승 및 전하 하강 제어 신호를 지연 록킹 루프의 전하 펌프에 제공하는 방법이 있다. 전하 펌프는 전하 상승 신호의 활성 로직 레벨에 응답하여 커패시턴스를 충전시키고, 전하 하강 신호의 활성 로직 레벨에 응답하여 커패시턴스를 방전시킨다. 기준 클럭 신호의 제 1 에지의 검출에 응답하여, 전하 하강 신호의 로직 레벨이 전하 하강 신호의 비활성 로직 레벨로부터 전하 하강 신호의 활성 로직 레벨로 변경된다. 제 1 에지로부터 180 도보다 작은 범위에 속하는 피드백 클럭 신호의 에지의 검출에 응답하여, 전하 상승 신호의 로직 레벨이 전하 상승 신호의 비활성 로직 레벨로부터 전하 상승 신호의 활성 로직 레벨로 변경되고, 전하 하강 신호의 로직 레벨이 전하 하강 신호의 활성 로직 레벨로부터 전하 하강 신호의 비활성 로직 레벨로 변경된다. 일 시점에서 추가적 기준 신호의 에지가 기준 클럭 신호의 제 1 에지와 후속 에지 사이에서 대략 중간 시점을 통과한 것으로 검출되는 것에 응답하여, 전하 하강 신호를 비활성 로직 레벨로 유지하면서 전하 상승 신호의 활성 로직 레벨을 비활성 로직 레벨로 변경한다.

편의상, 몇몇 실시예에서는, 중간 시점과 기준 클럭 신호의 후속 에지 사이의 시간 주기 동안에 충전 및 방전이 디스에이블될 수 있다.

편의상, 몇몇 실시예에서는, 추가적 기준 신호가 기준 클럭 신호에 대해 180 도 위상 시프트될 수 있다.

예시적인 또 다른 실시형태에 따르면, 기준 클럭 신호를 수신하고 그 기준 클럭 신호를 지연시켜 피드백 클럭 신호를 제공하는 전압 제어 지연 라인을 포함하는 지연 록킹 루프가 있다. 위상 검출기가 기준 클럭 신호 및 피드백 클럭 신호를 수신한다. 위상 검출기는 기준 클럭 신호와 피드백 클럭 신호 사이의 위상차에 따라 전하 상승 및 전하 하강 제어 신호를 발생시킨다. 루프 필터는, 전압 제어 지연 라인에 의해 기준 클럭 신호에 추가될 지연을 선택하는 가변 바이어스 전압을 제공하는 커패시터를 포함한다. 전하 펌프는 적어도 2 개의 스위 칭 트랜지스터를 포함한다. 스위칭 트랜지스터 중 하나는 전하 상승 신호에 응답하여 스위치온되는 경우 전류가 커패시터에 추가되게 한다. 스위칭 트랜지스터 중 또 다른 트랜지스터는 전하 하강 신호에 응답하여 스위치온되는 경우 커패시터로부터 전류가 제거되게 한다. 소스 전류의 스위칭 트랜지스터는 전하 상승 신호에 의해 제어되고, 싱크 전류의 스위칭 트랜지스터는 전하 하강 신호에 의해 제어된다. 위상 검출기는 기준 클럭 신호, 추가적 기준 신호 및 피드백 클럭 신호를 수신한다. 위상 검출기는 기준 클럭 신호의 제 1 에지에 응답하여 제 1 지속기간을 갖는 전하 상승 제어 신호를 발생시킨다. 전하 하강 제어 신호는, 제 1 에지로부터 180 도보다 작은 범위에서 발생하는 피드백 클럭 신호의 에지에 응답하여 제 2 지속기간을 갖는다. 제 1 지속기간은 기준 클럭 신호의 제 1 에지와 피드백 클럭 신호의 에지 사이의 제 1 시간과 실질적으로 유사하다. 제 2 지속기간은, 피드백 클럭 신호의 에지와, 기준 클럭 신호의 제 1 에지와 후속 에지 사이에서 발생하는 중간 신호 에지와의 사이의 제 2 시간과 실질적으로 유사하다.

편의상, 몇몇 실시예에서는, 기준 클럭 신호의 1 주기 중, 전하 펌프는 그 주기의 약 1/2 동안 디스에이블된다.

편의상, 몇몇 실시예에서는, 위상 검출기가 적어도 4 개의 D 플립-플롭을 포함하고, 클럭 신호 각각은 그 D 플립-플롭 중 적어도 하나에 의해 클럭 입력부에서 수신된다.

예시적인 또 다른 실시형태에 따르면, 기준 클럭 신호를 수신하는 전압 제어 지연 라인을 포함하는 지연 록킹 루프가 있다. 또한, 위상 검출기는 기준 클럭 신호를 수신하고, 기준 클럭 신호와 피드백 클럭 신호 사이의 위상차에 따라 전하 상승 및 전하 하강 제어 신호를 발생시킨다. 루프 필터는 커패시터를 포함한다. 루프 필터는 전하 상승 및 전하 하강 제어 신호를 통합하여, 전압 제어 지연 라인에 의해 기준 클럭 신호에 추가될 지연을 선택하는 가변 바이어스 전압을 제공한다. 전하 펌프의 소스부는 적어도 하나의 스위칭 트랜지스터, 제 1 소싱 트랜지스터 및 적어도 또 다른 소싱 트랜지스터를 포함한다. 소싱 트랜지스터는 커패시터와 전기적으로 연결된다. 제 1 소싱 트랜지스터의 적어도 전류 전송 단자는 소스부 스위칭 트랜지스터의 전류 전송 단자에 전기 접속된다. 소스부 스위칭 트랜지스터는 전하 상승 제어 신호에 의해 제어되고, 스위치온되면, 제 1 소싱 트랜지스터를 통해 커패시터로 전류가 소싱되게 한다. 소스부는 제 1 소싱 트랜지스터를 통한 전류의 소싱을 디스에이블시키는 수단을 더 포함한다. 전하 펌프의 싱크부는 적어도 하나의 스위칭 트랜지스터, 제 1 싱킹 (sinking) 트랜지스터 및 적어도 또 다른 싱킹 트랜지스터를 포함한다. 싱킹 트랜지스터는 커패시터와 전기적으로 연결된다. 제 1 싱킹 트랜지스터의 적어도 전류 전송 단자는 싱크부 스위칭 트랜지스터의 전류 전송 단자에 전기 접속된다. 싱크부 스위칭 트랜지스터는 전하 하강 제어 신호에 의해 제어되고, 스위치온되면, 커패시터로부터 제 1 싱킹 트랜지스터를 통해 전류가 싱킹되게 한다. 싱크부는 제 1 싱킹 트랜지스터를 통한 전류의 싱크를 디스에이블시키는 수단을 더 포함한다.

편의상, 몇몇 실시예에서는, 전류 소싱 디스에이블 수단 및 전류 싱킹 디스에이블 수단 각각이 선택 트랜지스터를 포함할 수 있고, 그 선택 트랜지스터가 턴 오프되면 제 1 소싱 또는 싱킹 트랜지스터를 통한 전류 소싱 또는 싱킹은 디스에이블된다.

편의상, 몇몇 대안적 실시예에서는, 전류 소싱 디스에이블 수단 및 전류 싱킹 디스에이블 수단 각각이 미러 마스터 트랜지스터의 바이어스 전압 단자와 제 1 소싱 또는 싱킹 트랜지스터의 바이어스 전압 단자 사이에 송신 게이트 수단을 포함할 수 있고, 그 송신 게이트 수단이 그 2 개의 바이어스 전압 단자 사이의 도전 경로를 차단하면 제 1 소싱 또는 싱킹 트랜지스터를 통한 전류 소싱 또는 싱킹은 디스에이블된다.

편의상, 몇몇 실시예에서는, 소스부 스위칭 트랜지스터 및 소싱 트랜지스터가 PMOS 트랜지스터일 수 있고, 몇몇 실시예에서는, 싱크부 스위칭 트랜지스터 및 싱킹 트랜지스터가 NMOS 트랜지스터일 수 있다.

편의상, 몇몇 실시예에서는, 소싱 (또는 싱킹) 트랜지스터 각각의 하나의 전류 전송 단자가 소스부 (또는 싱크부) 스위칭 트랜지스터의 전류 전송 단자 (예를 들어, 드레인) 에 집합적으로 전기 접속될 수 있다.

편의상, 몇몇 대안적 실시예에서는, 전하 펌프가 또 다른 소스부 스위칭 트랜지스터 및 또 다른 싱크부 스위칭 트랜지스터를 더 포함할 수 있고, 또 다른 소싱 트랜지스터의 전류 전송 단자는 그 또 다른 소스부 스위칭 트랜지스터의 전류 전송 단자에 전기 접속되고, 또 다른 싱킹 트랜지스터의 전류 전송 단자는 그 또 다른 싱크부 스위칭 트랜지스터의 전류 전송 단자에 전기 접속된다.

도면의 간단한 설명

이제, 예시의 방식으로, 예시적인 실시형태를 도시하는 첨부한 도면을 참조한다.

도 1 은 종래 기술의 DLL 의 블록도이다.

도 2 는 종래 기술의 PLL 의 블록도이다.

도 3 은 위상 검출기로부터 제어 신호를 수신하는 전하 펌프 및 위상 검출기의 개략 회로도이다.

도 4 는 도 3 의 위상 검출기의 동작을 도시하는 타이밍도이다.

도 5 는 예시적인 실시형태에 따른 위상 검출기의 개략 회로도이다.

도 6 은 도 5 의 위상 검출기의 동작을 도시하는 타이밍도이다.

도 7 은 예시적인 실시형태에 따른 전하 펌프의 개략 회로도이다.

도 8 은 또 다른 예시적인 실시형태에 따른 전하 펌프의 개략 회로도이다.

도 9 는 또 다른 예시적인 실시형태에 따른 전하 펌프의 개략 회로도이다.

도 10 은 또 다른 예시적인 실시형태에 따른 전하 펌프의 개략 회로도이다.

예시적인 실시형태의 상세한 설명

예시적인 실시형태의 다음의 상세한 설명에서, 다수의 예시적인 회로 및 회로 컴포넌트는 전자 신호에 대해 공지된 동작을 수행하는 타입이다. 당업자는, 그 신호에 대해 동일한 동작을 제공하기 때문에 균등물로 인식되는 대안적인 회로 또는 회로 컴포넌트를 알 수 있을 것이다. 상이한 도면에서 유사한 컴포넌트 또는 신호를 나타내기 위해 유사하거나 동일한 참조 부호 및 라벨이 이용될 수도 있다.

이제, 도면을 참조하면, 도 1 은 종래 기술의 지연 록킹 루프 (DLL; 100) 의 블록도이다. DLL (100) 에서, 외부에서 공급된 클럭 (CLK) 은 클럭 버퍼 (101) 에 의해 버퍼링되어 기준 클럭 (CLK_REF) 을 제공한다. 당업자에게 이해되는 바와 같이, CLK 신호는, 예를 들어, 메모리 제어기로부터 메모리 디바이스로 송신되는 데이터 스트로브 신호 (DQS 또는 DQSb 신호) 일 수 있다. 그러나, 대안적 실시예에서는 CLK 신호가 몇몇 다른 타입의 클럭 신호일 수도 있음은 자명하다. 도 1 의 DLL 블록도에 대한 설명을 계속하면, CLK_REF 는 전압 제어 지연 라인 (VCDL; 102) 및 위상 검출기 (104) 에 커플링됨을 알 수 있다. VCDL (102) 은 출력 클럭 (CLK_OUT) 을 생성하고, 이 출력 클럭은 CLK_REF 의 지연 버전이고, DLL (100) 을 포함하는 디바이스 내의 다양한 회로로 라우팅된다. 도시된 바와 같이, CLK_OUT 은 또한 위상 검출기 (104) 로 라우팅되고, 따라서, 위상 검출기 (104) 는 CLK_OUT 을 CLK_FB 로 지칭되는 피드백 클럭 신호로서 수신한다.

DLL 에 의한 위상 시프트에 있어서, 위상 시프트되는 타이밍 신호가 DQS 또는 DQSb (DQS 의 보수) 인 몇몇 메모리 시스템에서는, 타이밍 신호가 90 도만큼 시프트되어 타이밍 신호의 에지들이 관련 데이터에 대해 중앙에 위치됨을 당업자는 이해할 것이다. 또한, 메모리 시스템의 클럭 주파수가 더 높아짐에 따라, 위상 시프트 조절을 미세 조율하는 능력은 더 유용해질 것이다.

도시된 DLL (100) 에 있어서, 위상 검출기 (104) 는 CLK_REF 와 CLK_FB 사이의 위상차에 따라 위상 제어 신호 (UP/DOWN) 를 발생시킨다. 위상 검출기 (104) 의 위상 제어 신호 (UP/DOWN) 는 전하 펌프 (105) 로 제공되고, 전하 펌프의 출력은 루프 필터 (106) 에 의해 컨디셔닝되어 가변 바이어스 전압 V_CTRL (110) 를 제공한다. 루프 필터 (106) 는 원하는 구성으로 배열된 임의의 수의 수동 컴포넌트를 포함할 수 있음을 당업자는 이해할 것이다. 바이어스 전압 V_CTRL 은 VCDL (102) 에 의해 CLK_REF 에 추가될 지연을 선택하여, CLK_FB 와 CLK_REF 사이에 적절한 위상 관계를 제공한다. VCDL (102) 은 다양한 공지된 회로로 구현될 수 있다.

메모리 설계 분야의 당업자에게 공지된 또 다른 타입의 피드백 시스템은 위상 록킹 루프 (PLL) 이다. 도 2 는 종래 기술의 PLL (200) 의 블록도이다. 외부에서 공급된 클럭 (CLK) 은 클럭 버퍼 (201) 에 의해 버퍼링되어, 위상 검출기 (204) 에 커플링되는 기준 클럭 (CLK_REF) 을 제공한다. 위상 검출기 (204) 는 CLK_REF 와 CLK_FB 사이의 위상차에 따라 위상 제어 신호 (UP/DOWN) 를 발생시킨다.

위상 검출기 (204) 의 위상 제어 신호 (UP/DOWN) 는 전하 펌프 (205) 에 제공되고, 전하 펌프의 출력은 루프 필터 (206) 에 의해 컨디셔닝되어, 가변 바이어스 전압 V_CTRL (210) 을 제공한다. 바이어스 전압 V_CTRL 은 클럭 신호 CLK_OUT 를 출력하는 전압 제어 오실레이터 (VCO; 202) 를 제어한다. 출력 클럭 신호 CLK_OUT 의 주파수는 바이어스 전압 V_CTRL (210) 에 비례한다. 또한, CLK_OUT 신호는 선택적으로 분배기 (203) 에 커플링되어 CLK_FB 신호를 생성한다.

이제, PLL 및 DLL 의 일반적 아키텍쳐를 설명하면, 특정한 DLL 의 동작이 더 큰 메모리 설계에서 제공된 다른 PLL 에 대해 항상 독립적이지는 않음을 이해할 것이다. 예를 들어, 마스터 PLL 내에서 이용가능한 2 개의 90 도 위상 시프트된 DQS 및 DQSb 신호가 슬레이브 DLL 에 제공될 수 있다. 이러한 환경에서, 슬레이브 DLL 출력은, 마스터 PLL 이 제공하는 위상 및 주파수 정보에 의존한다. 이 의존성이 반드시 불리한 것은 아니며, 일반적으로, 전술한 바와 같이 마스터 PLL 에 의존하는 슬레이브 DLL 은, 대다수의 기존의 애플리케이션에 있어서 기준 클럭에 대해 적절하게 위상 시프트된 출력 클럭을 제공함을 발견하였다.

PLL 및 DLL 에 대한 선행하는 대략적 설명으로부터, PLL 이 검사되고 그 컴포넌트들이 DLL 에 비교되면, PLL 의 컴포넌트 중 적어도 몇몇 컴포넌트는 DLL 의 컴포넌트와 유사함을 발견할 것이다. 일예로, PLL 및 DLL 모두는 위상 검출기를 포함한다. 또한, PLL 및 DLL 모두는 전하 펌프를 포함한다.

이제 도 3 을 참조하면, XOR 타입의 위상 검출기 (302) 및 전하 펌프 (304) 의 개략적 회로 도면이 있다 (예시적인 실시형태의 이해와 관련없는 몇몇 회로 컴포넌트는 도 3 으로부터 생략되었을 수도 있다). XOR 타입의 위상 검출기는 DLL 및 PLL 모두에 이용될 수 있지만, DLL 에서 더 통상적이고, 관련된 설계 문제 (예를 들어, 고조파 록킹 (harmonic locking)) 가 처리된다면 PLL 에서의 이용 또한 가능함을 당업자는 이해할 것이다.

위상 검출기 (302) 는 레벨에 민감하고, XOR 로직 게이트 (308) 의 입력부에 신호 CLK_REF 및 CLK_FB 가 인가되는 XOR 로직 게이트 (308) 를 포함한다. XOR 로직 게이트 (308) 의 출력은 스위칭 트랜지스터 (324) 의 게이트 및 스위칭 트랜 지스터 (336) 의 게이트 모두에 전기 접속된다. 동작시에, 2 개의 비교된 신호 CLK_REF 및 CLK_FB 가 완전하게 동위상인 경우, 그 동위상 입력 쌍은 XOR 로직 게이트 (308) 가 일정한 레벨의 로직 '0' 을 출력하게 할 것이다. 2 개의 비교된 신호 CLK_REF 및 CLK_FB 가 180 도 이격되어 있으면 (하나가 로직 '0' 이고 다른 하나가 로직 '1', 및 그 반대인 경우), XOR 로직 게이트 (308) 는 정상 (steady) 로직 '1' 신호를 출력한다. 2 개의 극단적 경우의 사이에서, XOR 로직 게이트 (308) 는 사이클의 1/2 동안 로직 '1' 을 출력한다. 따라서, 도 4 는, XOR 로직 게이트 (308) 가 사이클의 1/2 동안 로직 '1' 을 출력하는 경우, CLK_REF, CLK_FB, 펄스 업 (PU) 제어 신호 및 펄스 다운 (PD) 제어 신호를 도시하는 타이밍도이다. (전술한 설명에서, 비교된 신호 CLK_REF 및 CLK_FB 모두는 50% 의 듀티 사이클을 갖는 것으로 가정한다.)

도시된 전하 펌프 (304) 에 있어서, 그 전하 펌프 (304) 는 소스부 및 싱크부를 포함하고, 그 사이에 V_CTRL 노드 (320) 가 존재한다. 소스부는 스위칭 트랜지스터 (324) 및 소싱 트랜지스터 (328) 를 포함하고, 이 트랜지스터들은 도시된 예에서는 PMOS 트랜지스터이다. 싱크부는 스위칭 트랜지스터 (336) 및 싱킹 트랜지스터 (332) 를 포함하고, 이 트랜지스터들은 도시된 예에서는 NMOS 트랜지스터이다. 또한, 도시된 전하 펌프 (304) 는 트랜지스터 (328 및 332) 의 전류를 미러링하는 전류 미러 (344) 를 포함한다. 일반적으로, 전류 미러 (344) 는 기준 전류 소스 회로이다. 또한, 전류 미러 (344) 는 트랜지스터 (328 및 332) 의 게이트에 인가되는 바이어스 전압을 확립한다. 커패시터 (340) 는 V_dd 에 전기 접속된 일 단자 및 V_CTRL 노드 (320) 에 전기 접속된 또 다른 단자를 갖는다. 당업자가 이해하는 바와 같이, V_CTRL 은 커패시터 (340) 의 네트 (net) 충전 또는 네트 방전에 의해 변경될 수 있고, V_CTRL 에서의 변경이 발생하면 위상 시프트가 생길 수 있다. 커패시터 (340) 는 루프 필터의 수동 컴포넌트일 수 있고, 또는 대안적으로, 커패시터 (340) 는 전하 펌프 (304) 의 컴포넌트일 수 있다.

충전은 커패시터 (340) 에 전류를 가산함으로써 달성되는 반면, 방전은 그 커패시터 (340) 로부터 전류를 제거함으로써 달성된다. 전류 I_M 및 I_N 이 1 시간 주기 동안 동일한 크기를 갖는다면, 커패시터 (340) 는 동일한 양 및 동일한 지속기간만큼 계속하여 충전 및 방전되어 V_CTRL 노드 (320) 의 전압 V_c 에 네트의 변화는 없을 것이다.

도시된 예시적인 전하 펌프에서 동일한 I_M 및 I_N 크기를 위한 조건은 다음과 같다. 예를 들어, (i) 전류 미러 (344) 의 PMOS FET 및 트랜지스터 (328) 의 폭 대 길이 (W/L) 비율이 동일하고; (ii) 전류 미러 (344) 의 NOMS FET 및 트랜지스터 (332) 의 W/L 비율이 동일하면, I_M 및 I_N 은 동일한 크기를 가질 것이다. (적어도 하나의 실시예에서, 전류의 조정은 공동으로 양도된 Haerle 의 미국 특허 출원 공개 공보 제 2005/0162200 호에서 기술되고 예시된 바와 같은 연산 증폭기의 이용에 의해 더 용이해진다.)

도시된 예시적인 전하에서 I_M 및 I_N 이 동일한 지속기간을 가질 경우에 있어서, 50% 의 듀티 사이클의 클럭의 가정하에, CLK_FB 신호가 CLK_REF 신호에 대해 90 도 만큼 위상 시프트되면, I_M 및 I_N 은 동일한 지속기간의 반복적인 전류 펄스일 것이다.

도 4 는 도 3 의 위상 검출기 (302) 의 동작을 도시하는 시퀀스 또는 타이밍 도면이다. 도 4 는 입력 신호 CLK_REF, CLK_FB, 및 출력 신호 PU 및 PD 에 대한 트레이스이다. 회로는, CLK_FB 가 CLK_REF 에 대해 90 도 위상 시프트에 도달한 것을 의미하는 정상 상태에서 동작하는 것으로 가정한다. 도 4 에 도시된 바와 같이, 하나의 풀 CLK_REF 클럭 사이클에서 (즉, t₀ 와 t₄ 사이에서), 신호 PU 및 PD 는 하이 로직 상태와 로우 로직 상태 사이에서 순환할 것이다. 따라서, 트랜지스터 (324 및 336) 는 일정하게 교대로 턴온 및 턴오프한다.

이제, 도 5 를 참조한다. 도 5 는 예시적인 실시형태에 따른 위상 검출기 (500) 의 개략 회로도이다. 당업자가 인식하는 바와 같이, 실제 구현에 제공될 모든 컴포넌트가 도시되지는 않았으며, 명확성을 위해 이러한 미도시 컴포넌트들이 생략되었고, 이 컴포넌트들을 포함시키는 것은 도시된 예시적인 실시형태의 이해에 결과적으로 영향을 주지 않을 것임을 이해할 것이다. 위상 검출기 (500) 는 (시스템 관점에서) 도 1 에 도시된 DLL 과 유사한 DLL 내에서 이용될 수 있다. (시스템 관점에서) 도 2 에 도시된 PLL 과 유사한 PLL 내에서 위상 검출기 (500) 의 활용은 가능성이 없을 수도 있지만, 관련된 설계 문제 (예를 들어, 고 조파 록킹) 가 해결된다면, PLL 내에서 위상 검출기 (500) 의 이용 또한 가능하다. 또한, 몇몇 실시예에서, 위상 검출기 (500) 는 도 7 및 도 8 의 전하 펌프 회로와 결합하여 이용될 수도 있다 (이에 대한 설명은 본 출원의 후술하는 문단에서 제공된다).

도시된 위상 검출기 (500) 는: 4 개의 D 플립-플롭 (504, 506, 510 및 512), 4 개의 인버터 (516, 520, 522 및 526) 및 2 개의 NAND 로직 게이트 (530 및 534) 를 포함한다. 도시된 위상 검출기 (500) 는 4 개의 입력 신호: CLK_REF, CLK_FB, CLK_180 및 V_dd 를 수신한다. CLK_REF 는 D 플립-플롭 (504 및 510) 의 클럭 입력부에 전기 접속된다. (도 5 에 도시된 D 플립-플롭 각각은 상승 에지에서 트리거링된다.) CLK_FB 는 D 플립-플롭 (512) 의 클럭 입력부에 전기 접속된다. CLK_REF 의 180 도 위상 시프트된 버전인 CLK_180 은 D 플립-플롭 (506) 의 클럭 입력부에 전기 접속된다. 마지막으로 V_dd 는 D 플립-플롭 (504, 506, 510 및 512) 의 입력부에 전기 접속된다.

D 플립-플롭에 있어서, D 플립-플롭 (504) 의 출력은 NAND 로직 게이트 (530) 의 제 1 입력부, NAND 로직 게이트 (534) 의 제 1 입력부 및 D 플립-플롭 (506) 의 리셋 (RSTB) 단자에 전기 접속된다. 또한, D 플립-플롭 (506) 의 출력은 인버터 (516) 의 입력부에 전기 접속되고, 인버터 (516) 의 출력은 D 플립-플롭 (504) 의 RSTB 입력부에 전기 접속된다. D 플립-플롭 (510) 의 출력은 NAND 로직 게이트 (534) 의 제 2 입력부, D 플립-플롭 (512) 의 RSTB 입력부, 및 인버터 (526) 의 입력부에 전기 접속되고, 인버터 (526) 의 출력은 NAND 로직 게이트 (530) 의 제 2 입력부에 전기 접속된다. 또한, D 플립-플롭 (512) 의 출력은 인버터 (522) 의 입력부에 전기 접속되고, 인버터 (522) 의 출력은 D 플립-플롭 (510) 의 RSTB 입력부에 전기 접속된다.

전하 펌프에 제공된 펄스 UP (PU) 제어 신호는 NAND 로직 게이트 (530) 의 출력부에서 발생된다. (또한, 본 출원에서 사용되는 용어 전하 상승 제어 신호는 전하 펌프 내에서의 충전을 제어하는 제어 신호를 지칭하는 것을 이해할 것이다.) 또한, 전하 펌프에 제공된 펄스 다운 (PD) 제어 신호는 인버터 (520) 의 출력부에서 발생되고, NAND 로직 게이트 (534) 의 출력은 인버터 (520) 의 입력부에 접속된다. (본 명세서에서 사용되는 용어 '전하 하강 제어 신호' 는 또한 전하 펌프 내에서의 방전을 제어하기 위한 제어 신호를 지칭함을 이해할 것이다.)

동작시에, 도시된 위상 검출기 (500) 에 의해 생성된 PU 및 PD 신호는, 이 신호들이 전기 접속된 전하 펌프 내에서, 클럭 주기의 오직 1/2 동안에만 V_CTRL 노드 커패시터가 충전/방전하게 할 것이다. 위상 검출기 (500) 의 이러한 동작은, D 플립-플롭 (504, 506, 510 및 512) 의 동작이 이해되는 경우 명백해질 것이다.

위상 검출기 (500) 의 동작 설명에서는 도 5 및 도 6 모두를 참조한다. 도 6 은 CLK_REF 에 대해 90 도 위상 시프트된 CLK_FB 를 갖는 위상 검출기 (500) 의 동작을 도시하는 타이밍/시퀀스 도면이다 (전술한 바와 같이, 몇몇 실시예에서 이 시프트는, 클럭 신호가 관련 데이터의 중앙에 적절하게 정렬되게 하는 클럭 신 호에 대해 원하는 위상 시프트일 것이다). 또한, 도 6 에 도시된 클럭 신호는, 50% 보다 훨씬 작은 듀티 사이클을 갖지만, 도 4 에 도시된 클럭 신호와 동일한 주기를 가짐을 이해할 것이다. 50% 듀티 사이클을 갖는 클럭이 이용될 수 있음을 당업자는 이해할 것이다.

이하, 더 상세히 설명하는 바와 같이, CLK_REF (기준 클럭 신호) 의 상승 에지의 검출에 응답하여, PD 제어 신호는 로직 레벨을 (로직 '0' 에서 로직 '1' 로) 변경할 것이고, 또한 PU 제어 신호의 로직 레벨은 유지되어 (로직 레벨은 로직 '1' 로 유지되어), 전하 펌프의 충전을 디스에이블로 유지하면서 전하 펌프를 방전시킬 수 있을 것이다. D 플립-플롭 (504 및 510) 을 참조하면, 이 플립-플롭들은, CLK_REF 의 상승 에지에서 로직 '1' (V_dd) 인 로직 레벨을 입력에 대해 출력한다. D 플립-플롭 (504) 의 출력에서의 로직 '1' 은 NAND 로직 게이트 (530) 의 입력부 (540) 및 NAND 로직 게이트 (534) 의 입력부 (542) 에서 수신된다. 또한, D 플립-플롭 (504) 의 출력에서의 로직 '1' 은, D 플립-플롭 (506) 의 RSTB 입력부에 의해 수신되며, RSTB 입력이 활성 "로우" 이기 때문에 무시된다. D 플립-플롭 (510) 의 출력에서의 로직 '1' 은, NAND 로직 게이트 (534) 의 입력부 (546) 및 인버터 (526) 의 입력부에서 수신되며, 인버터 (526) 는 로직 '1' 을 NAND 로직 게이트 (530) 의 입력부 (550) 에서 수신되는 로직 '0' 으로 반전한다. D 플립-플롭 (510) 의 출력에서의 로직 '1' 은 또한 D 플립-플롭 (512) 의 RSTB 입력부에 의해 수신되지만, 전술한 바와 같이 D 플립-플롭 (512) 은 이를 무시한다. 입력 부 (540) 에서 로직 '1' 이 수신되고, 입력부 (550) 에서 로직 '0' 이 수신되면, NAND 로직 게이트 (530) 의 출력 (552) 은 로직 '1' 일 것이다. 따라서, PU 신호는 로직 '1' 이 되어, 전하 펌프 내의 충전이 디스에이블로 유지된다. NAND 로직 게이트 (534) 의 입력부 (546) 에서의 로직 '1' 신호 및 NAND 로직 게이트 (534) 의 입력부 (542) 에서의 로직 '1' 신호에 의해, NAND 로직 게이트 (534) 의 출력은 로직 '0' 이다. 인버터 (520) 는, 위상 검출기 (500) 가 자신의 제어 신호를 전달하는 전하 펌프가 방전을 수행할 수 있도록 PD 신호가 로직 '1' 이 되게 신호를 반전한다. 따라서, CLK_REF 의 상승 에지의 검출에 응답하여, PD 제어 신호는 도 6 의 전이 화살표 602 및 604 로 도시된 바와 같이, 로직 레벨을 변경할 것이다.

다음 상승 에지는 CLK_FB 신호 (피드백 클럭 신호) 에서 발생한다. (CLK_FB 신호의 에지가 CLK_REF 신호의 대응하는 에지로부터 위상에서 180 도를 넘어 벗어나면, PLL 에서 고조파 록킹 문제가 발생할 수 있다는 것을 당업자는 인식할 것이다.) 이하 더 상세히 설명하는 바와 같이, CLK_FB 의 상승 에지의 검출에 응답하여, PU 제어 신호는 로직 레벨을 (로직 '1' 로부터 로직 '0' 으로) 변경할 것이고, 또한 PD 제어 신호는 로직 레벨을 (로직 '1' 로부터 로직 '0' 으로) 변경하여, 전하 펌프가 충전할 수 있게 하고 방전하지 못하게 할 것이다. D 플립-플롭 (512) 을 참조하면, 그 클럭 입력은 CLK_FB 신호를 수신한다. 이에 응답하여, D 플립-플롭 (512) 은, 로직 '1' 을 출력하고, 이는 인버터 (522) 에 의해 반전된다. D 플립-플롭 (510) 의 RSTB 입력부에서의 로직 '0' 은 D 플립-플롭 (510) 의 출력을 로직 '0' 이 되게 하고, 로직 레벨에서의 이러한 변경은, 입력부 (546) 에서 로직 '0' 이 수신되고 입력부 (550) 에서 로직 '1' 이 수신되게 한다. 이제, NAND 로직 게이트 (530 및 534) 의 출력은 자신의 로직 레벨을 변경하여, PU 신호가 로직 '1' 로부터 로직 '0 으로 변경되어 전하 펌프 내에서 충전을 가능하게 하고, 또한, PD 신호가 로직 '1' 로부터 로직 '0' 으로 변경되어 전하 펌프 내에서 방전을 불능하게 한다. 따라서, CLK_FB 의 상승 에지의 검출에 응답하여, PU 및 PD 제어 신호 모두는 도 6 의 전이 화살표 606, 608, 610 및 612 로 도시된 바와 같이, 로직 레벨을 변경할 것이다. 활성 로직 레벨로부터 비활성 로직 레벨로의 PD 신호의 전이는 t₀ 에서의 CLK_REF 의 에지와 t₁ 에서의 CLK_FB 의 에지 사이의 시간과 실질적으로 유사한 시간의 지속기간에 대한 종료점을 나타낸다.

다음 상승 에지는 CLK_180 신호 (CLK_REF 로부터 180 도 위상 시프트된 추가적인 기준 클럭 신호로서, 이 신호의 상승 에지는 CLK_REF 의 순차적인 상승 에지들 사이의 대략 중점에 존재하여, 중간 시점을 나타냄) 에서 발생한다. 이하, 더 상세히 설명하는 바와 같이, CLK_180 신호의 상승 에지의 검출에 응답하여, PU 제어 신호는 로직 레벨을 (로직 '0' 으로부터 로직 '1' 로) 변경하고, 또한, PD 제어 신호의 로직 레벨은 유지되어 (로직 레벨은 로직 '0' 으로 유지되어) 전하 펌프의 충전을 디스에이블시키고 전하 펌프의 방전을 디스에이블로 유지시킨다. D 플립-플롭 (506) 을 참조하면, 그 클럭 입력은 CLK_180 신호를 수신한다. 이에 응답하여, D 플립-플롭 (506) 은, 로직 '1' 을 출력하고, 이는 인버터 (516) 에 의해 반전된다. D 플립-플롭 (504) 의 RSTB 입력부에서의 로직 '0' 은 D 플립-플롭 (504) 의 출력이 로직 '0' 이 되게 하고, 로직 레벨에서의 이러한 변경은 NAND 로직 게이트 (530) 의 입력 (540) 으로서 로직 '0' 이 수신되게 하여, NAND 로직 게이트 (530) 의 출력은 로직 '0' 으로부터 로직 '1' 로 변경되는 한편, NAND 게이트 (534) 및 인버터 (520) 의 출력들은 변경되지 않고 유지된다. 따라서, PU 신호는 로직 '0' 으로부터 로직 '1' 로 변경되어 전하 펌프 내의 충전을 디스에이블시키고, 또한, PD 신호의 로직 레벨은 유지되어 (로직 레벨은 로직 '0' 으로 유지되어) 전하 펌프의 방전을 디스에이블로 유지할 것이다. 따라서, CLK_180 의 상승 에지의 검출에 응답하여, PU 제어 신호는 도 6 의 전이 화살표 614 및 616 로 도시된 바와 같이 로직 레벨을 변경할 것이다. 활성 로직 레벨로부터 비활성 로직 레벨로의 PU 신호의 전이는, t₁ 에서의 CLK_FB 의 에지와 t₂ 에서의 CLK_180 의 에지 사이의 시간과 실질적으로 유사한 지속기간의 종료점을 나타낸다.

정상 상태에서, CLK_FB 의 상승 에지에 의해 트리거링되는 PU 및 PD 신호에서의 변경은 CLK_REF 신호의 상승 에지에 의해 트리거링되는 PD 신호에서의 이전의 변경에 후속하는 클럭 주기의 약 1/4 에서 발생할 것이다. CLK_REF 와 CLK_FB 상승 에지 사이의 대략 1/4 클럭 주기 동안, 방전이 발생하고, 충전은 발생하지 않는다. 또한, 정상 상태에서, CLK_180 상승 에지에 의해 트리거링되는 PU 신호에서의 변경은 CLK_FB 신호의 상승 에지에 의해 트리거링되는 PU 및 PD 신호에서의 이전의 변경에 후속하는 클럭 주기의 약 1/4 에서 발생할 것이다. CLK_FB 및 CLK_180 상승 에지 사이의 대략 1/4 클럭 주기 동안, 충전이 발생하고 방전은 발생하지 않는다. 클럭 주기의 나머지 기간 동안에는, 충전 및 방전 모두가 발생하지 않는다. 예를 들어, 시간 t₂ 와 t₄ 사이의 1/2 클럭 주기 동안 (도 6 의 타이밍도 참조) 충전 및 방전 모두가 발생하지 않는다 (즉, 위상 검출기 (500) 로부터의 PU 및 PD 신호는, DLL 전하 펌프의 스위칭 트랜지스터 2 개 모두를 클럭 주기의 1/2 동안 동시에 스위치 오프되게 하고, 따라서, 루프 필터 커패시터는 그 주기 동안 충전되지도 않고 방전되지도 않을 것이다). 도 3 의 위상 검출기 (308) 에 대한 시간 t₂ 내지 t₄ 의 대응하는 주기 동안, 충전 및 방전이 발생한다 (도 4 의 타이밍도에서 PU 및 PD 의 로직 레벨 참조). 따라서, 위상 검출기 (500) 는 위상 검출기 (308) 에 비해 감소된 전력 소모로 DLL 의 구현을 허용하는 이점을 가질 수도 있다.

위상 검출기 (500) 는 본 명세서의 이전의 단락에서 전술한 바와 같이 기준 클럭 신호에 대한 필요성을 제거하여, 즉, 위상 검출기 (500) 는, 위상 시프트에 이용되는 2 개의 기준 클럭 신호를 통상적으로 제공할 가용 마스터 DLL 또는 PLL 을 가질 필요성을 제거한다 (그러나, 전술하고, 또한 이하 더 상세하게 설명하는 바와 같이, 몇몇 실시예에서는 위상 검출기가 의도된 대로 동작하도록 CLK_180 신호가 위상 검출기에 제공된다).

예시된 위상 검출기 (500) 의 추가적인 특성은, 레벨에 민감하기 보다는 에 지 트리거링된다는 점을 이해할 것이다. 통상적으로, 에지 트리거링된 위상 검출기는, 레벨에 민감한 위상 검출기에 요구되는 동일한 듀티 사이클 요건이 요구되지 않을 것이다.

또한, 예시된 위상 검출기 (500) 에 의해 발생된 신호와 유사한 위상 제어 신호가, 위상 검출기 (500) 와는 다른 로직 게이트 및 회로로 구성된 대안적인 위상 검출기에 의해 발생될 수 있음을 당업자는 이해할 것이다. 예를 들어, D 플립-플롭 (506) 을, 상승 에지 트리거링이 아닌 하강 에지 트리거링인 D 플립-플롭으로 대체함으로써, CLK_REF 가 50 퍼센트 듀티 사이클 클럭인 경우, CLK_REF 가 그 대체된 D 플립-플롭에 적용되어 CLK_180 의 필요성을 제거할 수 있다. D-플립-플롭 (504 및 510) 은 CLK_REF 신호의 상승 에지에서 트리거링되고, D 플립-플롭 (506) 에 대체된 플립-플롭은 하강 에지 (그 상승 에지에 연속하여 다음에 오는 에지) 에서 트리거링된다. 전술한 구현은 위상 검출기를 갖는 몇몇 시스템에서 실현될 수 있지만, 몇몇 예에서는, 50 퍼센트 듀티 사이클 클럭을 생성 및 이용하는 것이 어려울 수도 있음을 유의해야 한다.

몇몇 예시적인 실시형태에서, 발생된 위상 제어 신호는, 예시된 위상 검출기 (500) 의 특성인 로직 레벨 전이와 동일한 전이를 나타내지 않을 수도 있다. 간단한 예로서, 위상 검출기와 스위칭 트랜지스터 (324 및 336; 도 3) 의 게이트들 사이의 경로를 따라 인버터를 부가한다면, 당업자는 위상 검출기의 설계를 이전에 설명한 클럭 에지에 유사한 방식으로 응답하도록 쉽게 변경하지만, 발생된 위상 제어 신호는 위상 검출기 (500) 의 비트 (로직 레벨) 시퀀스에 반대되는 비트 시퀀스 를 갖는다.

다른 대안적인 예시적 위상 검출기가 또한 고려된다. 예를 들어, 예시된 위상 검출기 (500) 를 변형하여 상승 클럭 에지보다는 하강 클럭 에지에 응답하는 위상 검출기를 실현하는 것은 당업자에게 자명함을 이해할 것이다. 이러한 위상 검출기는 예시된 위상 검출기 (500) 와 관련하여 적어도 실질적으로 동일한 효과 및 이점을 달성할 수 있다.

이제, 도 7 을 참조한다. 도 7 은 예시적인 실시형태에 따른 전하 펌프 (700) 의 개략적 회로도이다. 당업계에 공지된 바와 같이, 전하 펌프 회로는 커패시터를 이용하여 더 높거나 더 낮은 전압을 생성한다. PLL 에 관하여, PLL 의 VCO 에 인가된 제어 전압을 제공하기 위해 전하 펌프가 이용될 수 있다. DLL 에 관하여, DLL 의 VCDL 을 위한 제어 전압을 제공하는데 전하 펌프가 이용될 수 있다.

이제, 예시된 전하 펌프 (700) 의 소스부를 참조하면, 이 부에는, 보조 스위칭 트랜지스터 (706 및 708), 보조 소싱 트랜지스터 (710 및 712) 및 선택 트랜지스터 (716 및 720) 가 존재한다. 주 스위칭 트랜지스터 (722) 및 주 소싱 트랜지스터 (724) 를 통해 전류가 흐르는 경우, 로직 '0' 신호가 선택 트랜지스터 (720) 의 게이트 (726) 에 인가되면, 전류는 보조 스위칭 트랜지스터 (708) 및 보조 소싱 트랜지스터 (712) 를 통해서만 흐를 것이고, 유사한 로직 '0' 신호가 선택 트랜지스터 (716) 의 게이트 (728) 에 인가되면, 전류는 보조 스위칭 트랜지스터 (706) 및 보조 소싱 트랜지스터 (710) 을 통해서만 흐를 것이다. 따라서, 보조 소싱 트랜지스터 (710 및 712) 중 하나 이상의 트랜지스터를 통한 전류의 소싱은, 선택 트랜지스터 (716 및 720) 중 하나 이상의 트랜지스터가 비도전이 되면 디스에이블될 수 있다. 도시된 실시형태에서, 게이트 (726) 는 인에이블 신호 ep[0] 에 의해 제어되고, 게이트 (756) 는 인에이블 신호 en[0] 에 의해 제어되는 한편, 게이트 (728 및 758) 는 인에이블 신호 ep[M] 및 en[N] 에 의해 각각 제어된다. 도 7 의 회로에는 임의의 수의 선택 트랜지스터 및 보조 스위칭 트랜지스터가 포함될 수 있기 때문에, M 및 N 은 0 보다 큰 정수값이다. 다양한 대안적 실시형태에서, N 은 M 과 동일할 수도 있고, 또는 N 은 M 과 상이할 수도 있다. 소싱 트랜지스터 (710, 712 및 724) 를 통해 소싱된 전류의 합인 I_M 은 I_ref 를 트래킹한다.

예시된 전하 펌프 (700) 의 싱크부에서는, 보조 스위칭 트랜지스터 (732 및 734), 보조 싱킹 트랜지스터 (738 및 740) 및 선택 트랜지스터 (744 및 746) 가 존재한다. 전류가 주 스위칭 트랜지스터 (750) 및 주 싱킹 트랜지스터 (754) 를 통해 흐르는 경우, 로직 '1' 신호가 선택 트랜지스터 (746) 의 게이트 (756) 에 인가되면, 전류는 보조 스위칭 트랜지스터 (734) 및 보조 싱킹 트랜지스터 (740) 를 통해서만 흐를 것이고, 유사한 로직 '1' 신호가 선택 트랜지스터 (744) 의 게이트 (758) 에 인가되면, 전류는 보조 스위칭 트랜지스터 (732) 및 보조 싱킹 트랜지스터 (738) 를 통해서만 흐를 것이다. 따라서, 보조 싱킹 트랜지스터 (738 및 740) 중 하나 이상을 통한 전류의 싱크는, 선택 트랜지스터 (744 및 746) 중 하나 이상이 비도전이 되면 디스에이블될 수 있다. 싱킹 트랜지스터 (738, 740 및 754) 를 통해 싱킹된 전류의 합인 I_N 은 I_ref 를 트래킹한다.

당업자에 의해 인식되는 바와 같이, 소스부 전류 I_M 은, 3 개의 소싱 트랜지스터 (710, 712 및 724) 모두가 전류를 소싱할 경우 최대일 것이고, I_M 은, 선택 트랜지스터 (716 및 720) 가 턴오프되어 보조 소싱 트랜지스터 (710 및 712) 중 하나 이상이 추가 전류를 소싱하지 않는 경우 더 작아질 것이다. 유사하게, 싱크부 전류 I_N 은, 싱킹 트랜지스터 (738, 740 및 754) 모두가 전류를 싱킹하는 경우 최대일 것이다. 그러나, I_N 은, 선택 트랜지스터 (744 및 746) 중 하나 이상이 턴오프되어 보조 싱킹 트랜지스터 (732 및 734) 중 하나 이상이 추가 전류를 싱킹하지 않으면, 더 작아질 것이다. 이러한 방식으로, 예시된 전하 펌프 (700) 는 전하 펌프 전류의 스케일링이 수행되는 것을 허용한다.

이를 고려하면, 예시된 전하 펌프 (700) 에서, 정상 상태에 대응하는 위상 시프트는 대략 식 (1):

식 (1) 위상 시프트 = 180*I_N/(I_M+I_N)

이 될 것이다. 이전에 설명한 바와 같이 전하 펌프 전류의 스케일링은 위상 시프트에서 미세 조율된 조정을 행할 능력을 제공할 것이다. 또한, I_N 및 I_M 이 각각 (N+1)*I_ref 및 (M+1)*I_ref 로 표현되면 (여기서 N 및 M 은 전류 미러 비율을 나타냄), 식 (2) 로 표현되는 관계식 또한 유지된다.

식 (2) 위상 시프트 = 180*(N+1)/(M+N+2)

당업자에게 인식되는 바와 같이, 전하 펌프 (700) 를 포함하는 시스템은 또한, 선택 트랜지스터 (716, 720, 744 및 746) 중 어떠한 트랜지스터가 도전이 될지 또는 비도전이 될지를 제어하는 인에이블 신호를 제공하는, 레지스터를 갖는 주 제어기를 포함할 수 있다. 더 상세하게는, 이러한 주 제어기 레지스터로부터 인에이블 신호 각각이 게이트 (726, 728, 756 및 758) 중 하나에 인가될 것이다. 도 7 에 대한 또 다른 예시적인 실시형태는 임의의 수의 선택 트랜지스터 및 대응하는 보조 스위칭 트랜지스터를 포함할 수 있다. 이 선택 트랜지스터 및 대응하는 보조 스위칭 트랜지스터는 명백하게 도시된 선택 트랜지스터 및 보조 트랜지스터와 동일한 사이즈여서 전류 I_M 및 I_N 의 실질적인 선형 스케일링을 제공할 수 있다. 다른 방법으로, 이들 트랜지스터는 상이한 사이즈여서 전류 I_M 및 I_N 의 비선형 스케일링을 제공할 수 있다. 또한, 임의의 조합 및 수의 인에이블 신호가 활성 로직 레벨로 구동되어, 대응하는 선택 트랜지스터를 턴온할 수 있다.

도 8 은 또 다른 예시적인 실시형태에 따른 전하 펌프 (800) 의 개략 회로도이다. 다음의 설명으로부터 명백한 바와 같이, 전하 펌프 (800) 는 도 7 의 전하 펌프와 유사한 방식으로 전하 펌프 전류를 스케일링함을 알 수 있다.

도시된 전하 펌프 (800) 의 소스부에서는, M 개의 소싱 트랜지스터 (이 중 2 개가 도시되어 있고 808 및 810 으로 표시됨), M 개의 송신 게이트 (이 중 2 개가 도시되어 있고 804 및 805 로 표시됨), M 개의 풀업 트랜지스터 (이 중 2 개가 도 시되어 있고 806 및 807 로 표시됨), 미러 마스터 트랜지스터 (814), 및 스위칭 트랜지스터 (816) 가 존재한다. 미러 마스터 트랜지스터 (814) 는, 내삽된 송신 게이트 (804 및/또는 805) 가 마스터 트랜지스터 (814) 에 대한 경로를 인에이블시켜 소싱 트랜지스터(들)로의 전류를 미러링하는 경우에만, 소싱 트랜지스터 (808 및 810) 중 임의의 하나 이상의 트랜지스터에서 전류를 미러링할 수 있다. 따라서, M 개의 소싱 트랜지스터 중 하나 이상의 통한 전류의 소싱은, 송신 게이트(들)을 통한 경로(들)이 디스에이블되면, 디스에이블될 수 있다. 반대로, 소싱 트랜지스터 (813) 를 통한 전류의 소싱은 송신 게이트 (804) 중 임의의 게이트에 의해 영향받지 않는다. 소싱 트랜지스터 (808, 810, 812 및 813) 를 통해 소싱된 전류의 합인 I_M 은 I_ref 를 트래킹한다.

전하 펌프 (800) 의 싱크부에서는, N 개의 싱킹 트랜지스터 (이 중 2 개가 도시되어 있고 826 및 828 으로 표시됨), N 개의 송신 게이트 (이 중 2 개가 도시되어 있고 822 및 823 으로 표시됨), N 개의 풀다운 트랜지스터 (이 중 2 개가 도시되어 있고 824 및 825 로 표시됨), 미러 마스터 트랜지스터 (834) 및 스위칭 트랜지스터 (836) 가 존재한다. 또한, 미러 마스터 트랜지스터 (834) 는, 내삽된 송신 게이트 (822 및/또는 823) 가 마스터 트랜지스터 (834) 에 대한 경로를 인에이블시켜 싱킹 트랜지스터(들)로의 전류를 미러링하는 경우에만, 싱킹 트랜지스터 (826 및 828) 중 하나 이상으로 전류를 미러링할 수 있다. N 개의 송신 트랜지스터 중 하나 이상이 싱킹 트랜지스터(들)과 마스터 트랜지스터 (834) 사이의 경 로(들)을 폐쇄시키면, 전류는 그 싱킹 트랜지스터(들)로 미러링되지 않을 것이다. 따라서, N 개의 싱킹 트랜지스터 중 하나 이상을 통한 전류의 싱크는, 송신 게이트(들)을 통한 경로(들)이 디스에이블되면, 디스에이블될 수 있다. 반대로, 싱킹 트랜지스터 (831) 를 통한 전류의 싱크는 N 개의 송신 게이트 중 임의의 게이트에 의해 영향받지 않는다. 싱킹 트랜지스터 (826, 828, 830 및 831) 를 통해 싱킹되는 전류의 합인 I_N 은 I_ref 를 트래킹한다.

당업자에게 인식되는 바와 같이, 풀업 및 풀다운 트랜지스터 (806, 807, 824, 825) 는, 소싱 및 싱킹 트랜지스터가 그에 대응하는 송신 게이트가 턴오프될 때 턴온되는 것을 방지한다. 또한, 전하 펌프 (800) 의 소스부에서 M 개의 송신 게이트 각각은, 예를 들어, 송신 게이트를 이용하여 달성되는 것과 유사한 결과를 달성하는 PMOS 트랜지스터로 대체될 수 있음을 이해할 것이다. 유사하게, 전하 펌프 (800) 의 싱크부에서 N 개의 송신 게이트 각각은, 예를 들어, 송신 게이트를 이용하여 달성되는 것과 유사한 결과를 달성하는 NMOS 트랜지스터로 대체될 수 있다.

계속하여 도 8 을 참조하면, 소스 전류 I_M 은 3 개의 소싱 트랜지스터 (808, 810 및 813) 모두가 전류를 소싱하는 경우 최대일 것이고, 3 개의 트랜지스터보다 적은 수의 트랜지스터가 전류를 소싱하는 경우, I_M 은 더 작을 것이다. 유사하게, I_N 은 3 개의 싱킹 트랜지스터 (826, 828 및 831) 모두가 전류를 싱킹하는 경우 최대일 것이고, 3 개의 싱킹 트랜지스터보다 적은 수의 트랜지스터가 싱킹하는 경 우, I_N 은 더 작을 것임을 알 수 있다. 이러한 방식으로, 도시된 전하 펌프 (800) 는 전하 펌프 전류의 스케일링이 수행되는 것을 허용한다.

이를 고려하면, 도시된 전하 펌프 (800) 에서, 정상 상태에 대응하는 위상 시프트는 대략적으로 식 (3):

식 (3) 위상 시프트 = 180*I_N/(I_M+I_N)

을 따를 것이다.

이전에 설명된 바와 같은 전하 펌프 전류의 스케일링은 위상 시프트에서 미세 조율된 조정을 행할 수 있는 능력을 제공한다. 또한, I_N 및 I_M 이 각각 (N+1)*I_ref 및 (M+1)*I_ref 으로 표현되면 (N 및 M 은 전류 미러 비율을 나타냄), 식 (4) 로 표현된 관계식이 유지된다.

식 (4) 위상 시프트 = 180*(N+1)/(M+N+2)

당업자가 인식하는 바와 같이, 전하 펌프 (800) 를 포함하는 시스템은 또한, 전하 펌프 (800) 의 소스부에서 M 개의 송신 게이트 중 어떤 게이트가 인에이블인지 또는 디스에이블인지를 제어하고, 전하 펌프 (800) 의 소스부에서 M 개의 풀업 트랜지스터 중 어떤 트랜지스터가 도전인지 또는 비도전인지를 제어하는 인에이블 신호 ep[M:0] 및 epb[M:0] 를 제공하는 주 제어기를 포함할 수 있다. 더 상세하게는, 이러한 주 제어기 레지스터로부터의 인에이블 신호 각각은 송신 게이트 및/또는 풀업/풀다운 트랜지스터 중 적어도 하나에 적용될 것이다. 또한, 유사한 인에이블 신호가 전하 펌프 (800) 의 싱크부에서의 유사한 제어를 위해 유사한 방 식으로 제공될 수 있다.

도 9 는 또 다른 예시적인 실시형태에 따른 전하 펌프 (900) 의 개략적 회로도이다. 소싱 트랜지스터 (328), 싱킹 트랜지스터 (332), 전류 미러 (344) 및 스위칭 트랜지스터 (324 및 336) 의 동작은 이전에 설명했으므로, 이전에 설명한 부분들을 더 상세히 설명하는 것은 불필요하다. 이전에 도시된 전하 펌프 실시형태들에서, PU 또는 PD 가 활성 로직 레벨인 경우 제공되는 전류 I_M 및 I_N 의 크기는 보조 스위칭 트랜지스터, 보조 소싱 트랜지스터 및 선택 트랜지스터를 선택적으로 턴온함으로써 조정될 수 있다. 이것은, 제어 신호 PU 및 PD 를 수신한 트랜지스터가 소싱 및 싱킹 트랜지스터와 직렬인 것으로 도시된 전하 펌프 회로의 구성에 기인한다. 도 9 에 도시된 실시형태에서, 오프셋 전류는 전류 I_M 및 I_N 에 독립적으로 인가될 수 있다. 통상적으로, 이 오프셋 전류는 연속적으로 발생될 것이다.

적어도 하나의 예에서, 스위칭 트랜지스터 (324 및 336) 의 게이트에 인가된 PU 및 PD 신호는, McGraw-Hill, ⓒ1999 의 Best, Roland E. 저 "Phase-Locked Loops: Design, Simulation, and Application, 4^th Edition", 92-102 페이지에 기술된 PFD 와 같은 위상 주파수 검출기 (PFD) 에 의해 발생된다.

이제, 전하 펌프 (900) 의 소스부를 참조하면, 도시된 예시적인 실시형태에서 오프셋 전류 I_OFFSETP 를 발생시키기 위한 트랜지스터의 제 1 프로그램가능 어레이 (902) 를 포함하는 보조 소스 회로가 존재한다. M 쌍의 PMOS 트랜지스터가 트 랜지스터의 예시적인 프로그램가능 어레이 (902) 내에 도시되어 있고, 각 쌍의 트랜지스터는 직렬로 접속되어 있다. 도시된 예시적인 실시형태에서, 각 쌍의 전류 소싱을 제어하기 위한 회로는 선택 트랜지스터를 포함한다. 각각의 선택 트랜지스터 (906, 908 및 910) 는, V_dd 에 커플링된 드레인 및 소싱 트랜지스터 (912, 914 및 916) 중 하나의 드레인에 전기 접속된 소스를 갖는다.

또한, 도시된 전하 펌프 (900) 는 전하 펌프 (900) 의 싱크부에서 보조 싱크 회로를 포함한다. 도시된 예시적인 실시형태에서, 보조 싱크 회로는 오프셋 전류 I_OFFSETN 를 발생시키기 위한 트랜지스터의 제 2 프로그램가능 어레이 (904) 를 포함한다. N 쌍의 NMOS 트랜지스터가 트랜지스터의 예시적인 프로그램가능 어레이 (904) 내에 도시되어 있고, 각 쌍의 트랜지스터는 직렬로 접속되어 있다. 도시된 예시적인 실시형태에서, 각 쌍의 전류 싱크를 제어하기 위한 회로는 선택 트랜지스터를 포함한다. 3 개의 선택 트랜지스터 (920, 922 및 924) 가 도시되어 있다. 각각의 선택 트랜지스터 (920, 922 및 924) 는, 접지 전위에 커플링된 드레인 및 싱킹 트랜지스터 (928, 930 및 932) 의 드레인 중 하나에 커플링된 소스를 갖는다.

소싱 트랜지스터 (912, 914 및 916) 를 통해 소싱되는 전류의 합인 포지티브 위상 시프트 생성 전류 I_OFFSETP 는 전하 펌프 전류를 트래킹한다. 동작시에, 전하 펌프 (900) 의 소스부에서의 I_OFFSETP 는 선택 트랜지스터 (906, 908 및 910) 중 하나 이상을 턴온 또는 턴오프함으로써 증가되거나 감소될 수 있다. 선택 트랜 지스터 (906, 908 및 910) 는 각각의 게이트 (936, 940 및 942) 에 로직 로우 신호를 인가함으로써 턴온된다.

싱킹 트랜지스터 (928, 930 및 932) 를 통해 싱킹되는 전류의 합인 네거티브 위상 시프트 생성 전류 I_OFFSETN 은 전하 펌프 전류를 트래킹한다. 전하 펌프 (900) 의 싱크부에서의 I_OFFSETN 은 선택 트랜지스터 (920, 922 및 924) 중 하나 이상을 턴온 또는 턴오프함으로써 증가되거나 감소될 수 있다. 선택 트랜지스터 (920, 922 및 924) 는 로직 하이 신호가 각각의 게이트 (946, 948 및 950) 에 인가되는 경우 턴온된다.

위상을 시프트시키는데 오프셋 전류가 이용될 수 있음을 이해할 것이다. 예를 들어, 도시된 전하 펌프 (900) 에서의 위상 시프트는, 360 이 승산되고 I_M 으로 제산된 I_OFFSETN 와 I_OFFSETP 사이의 차와 동일하다. 몇몇 예에서, 프로그램가능 어레이 (902) 의 소싱 트랜지스터는 M번째부터 첫번째까지 증분적으로 더 큰 디바이스 채널 W/L 비율을 갖고, 프로그램가능 어레이 (904) 의 싱킹 트랜지스터 또한 N번째부터 첫번째까지 증분적으로 더 큰 디바이스 채널 W/L 비율을 갖는다. 예를 들어, 일예로, 트랜지스터 (916 및 932) 는 트랜지스터 (328 및 332) 의 디바이스 채널 W/L 비율의 1/2 인 동일한 디바이스 채널 W/L 비율을 갖고, 트랜지스터 (914 및 930) 는 트랜지스터 (328 및 332) 의 디바이스 채널 W/L 비율의 1/3 인 디바이스 채널 W/L 비율을 갖고, 트랜지스터 (912 및 928) 는 트랜지스터 (328 및 332) 의 디바이스 채널 W/L 비율의 1/4 인 디바이스 채널 W/L 비율을 갖는다. 이 예시적인 값들로, 임의의 다양한 서로 다른 위상 시프트가 실현될 수 있다. 예를 들어, 선택 트랜지스터 (906, 910, 922 및 924) 가 턴오프되고, 선택 트랜지스터 (908 및 920) 가 턴온되면, 위상 시프트는 (1/3-1/4)*360°= 30°일 것이다. 다른 방법으로, 선택 트랜지스터 (910, 922 및 924) 가 턴오프되고, 선택 트랜지스터 (906, 908 및 920) 가 턴온되면, 위상 시프트는 ((1/3+1/4)-1/4)*360°= 120°일 것이다. 전술한 예에도 불구하고, 각각의 소싱 트랜지스터는 상이한 비율을 가져서, 더 정교하거나 더 대략적일 수 있는 위상 시프트 조정을 수용할 수도 있고, 다른 예에서는, 각각의 소싱 트랜지스터가 동일한 비율을 가질 수도 있음을 이해할 것이다.

당업자가 인식하는 바와 같이, 전하 펌프 (900) 를 포함하는 시스템은 또한, 선택 트랜지스터 (906, 908, 910, 920, 922 및 924) 중 어느 트랜지스터가 도전인지 또는 비도전인지를 제어하는 인에이블 신호를 제공하는 레지스터를 갖는 주 제어기를 포함할 수 있다. 더 상세하게는, 주 제어기 레지스터로부터의 각각의 인에이블 신호가 게이트 (936, 940, 942, 946, 948 및 950) 중 하나에 인가될 것이다.

전하 펌프 (900) 가 PLL 에 설계되면, 당업자가 이해하는 바와 같이, 도시된 저항 (988) 과 같은 저항은 통상적으로 커패시터 (340) 에 직렬로 추가된다. 반대로, 전하 펌프 (900) 가 DLL 에 설계되면, 저항 (988) 은 존재하지 않을 것이다.

도 10 은 또 다른 예시적인 실시형태에 따른 전하 펌프 (1000) 의 개략적 도 면이다. 이 회로는, 전류 I_M 및 I_N 에 독립적으로 인가될 수 있고 통상적으로 연속적으로 발생되는 오프셋 전류를 제공한다. 도 9 의 회로 실시형태는 소싱 트랜지스터 (328) 및 싱킹 트랜지스터 (332) 에 직접 접속되는 트랜지스터의 제 1 및 제 2 프로그램가능 어레이를 가져서, 오프셋 전류를 직접 발생시킨다. 한편, 이 실시형태의 회로는 트랜지스터의 제 1 및 제 2 프로그램가능 어레이를 이용하여, 오프셋 전류를 발생시키기 위한 오프셋 발생기 회로를 제어한다. 소싱 트랜지스터 (328), 싱킹 트랜지스터 (332), 전류 미러 (344) 및 스위칭 트랜지스터 (324 및 336) 의 동작은 이전에 설명했으므로, 더 상세히 반복 설명하는 것은 불필요하다. 적어도 하나의 예에서, 스위칭 트랜지스터 (324 및 336) 의 게이트에 인가된 PU 및 PD 신호는 이전에 언급한 Roland E. Best 의 참조문헌에 기재된 타입의 PFD 에 의해 발생된다.

전하 펌프 (1000) 의 소스부를 참조하면, 도시된 예시적인 실시형태에서, 트랜지스터의 프로그램가능 어레이 (1002), 바이어스 트랜지스터 (1056), 전류 소스 트랜지스터 (1058) 및 트랜지스터 (1060) 를 포함하는 보조 소스 회로가 존재한다. 도시된 트랜지스터의 프로그램가능 어레이 (1002) 는 M+1 쌍의 PMOS 트랜지스터를 포함하며, 각 쌍의 트랜지스터는 직렬로 접속된다. 각각의 선택 트랜지스터 (1006, 1008 및 1010) 는, V_dd 에 커플링된 드레인 및 게이트-드레인-접속 트랜지스터 (1012, 1014 및 1016) 중 하나의 드레인에 전기 접속된 소스를 갖는다. 전술한 바와 같이, 몇몇 실시예에서는, 각각의 게이트-드레인 접속 트랜지스터가 동 일한 비율을 가질 것이고, 다른 실시예에서는, 각각의 게이트-드레인 접속 트랜지스터가 상이한 비율을 가질 것이다. 이하 설명하는 바와 같이, (특정한 조건 하에서) 교정된 오프셋 전류로부터의 편차를 방지하기 위해 추가적인 쌍의 PMOS 트랜지스터 (1018, 1019) 가 제공된다.

전하 펌프 (1000) 의 싱크부를 참조하면, 도시된 예시적인 실시형태에서는, 트랜지스터의 프로그램가능 어레이 (1004), 바이어스 트랜지스터 (1052), 전류 싱크 트랜지스터 (1054) 및 트랜지스터 (1064) 를 포함하는 보조 싱크 회로가 존재한다. 도시된 트랜지스터의 프로그램가능 어레이 (1004) 는 N+1 쌍의 NMOS 트랜지스터를 포함하고, 각 쌍의 트랜지스터는 직렬로 접속된다. 각각의 선택 트랜지스터 (1020, 1022 및 1024) 는, 접지 전위에 커플링된 드레인 및 게이트-드레인 접속 트랜지스터 (1028, 1030 및 1032) 의 드레인 중 하나에 커플링된 소스를 갖는다. 이하 설명하는 바와 같이, (특정한 조건 하에서) 교정된 오프셋 전류로부터의 편차를 방지하기 위해 추가적인 쌍의 NMOS 트랜지스터 (1033, 1034) 가 제공된다.

도시된 전하 펌프 (1000) 의 소스부에서는 오프셋 전류 I_OFFSETP 를 설정하기 위해 트랜지스터의 어레이 (1002) 가 제공된다. 또한, 이하 더 상세히 설명하는 바와 같이, 소싱 트랜지스터 (1058) 를 통한 전류의 소싱을 제어하기 위한 회로가 트랜지스터의 어레이 (1002) 를 포함함을 이해할 것이다. 오프셋 전류 I_OFFSETN 을 설정하기 위해 도시된 전하 펌프 (1000) 의 싱크부에서 트랜지스터의 어 레이 (1004) 가 제공된다. 또한, 이하 더 상세히 설명하는 바와 같이, 싱킹 트랜지스터 (1054) 를 통한 전류의 싱크를 제어하기 위한 회로가 트랜지스터의 어레이 (1004) 를 포함함을 이해할 것이다.

도시된 예에서, I_ref 의 PMOS FET 과 전류 미러 관계에 있는 트랜지스터 (1052) 는 FET (328) 및 I_ref 의 PMOS FET 과 동일한 디바이스 채널 W/L 비율을 갖는다. 또한, 각각의 게이트-드레인 접속 트랜지스터 (1028, 1030 및 1032) 는 싱킹 트랜지스터 (1054) 와 동일한 디바이스 채널 W/L 비율을 갖고, 싱킹 트랜지스터 (1054) 는, 그 싱킹 트랜지스터 (1054) 를 통한 전류의 싱크가 트랜지스터의 어레이 (1004) 에 의해 제어되도록 트랜지스터의 어레이 (1004) 와 전류 미러 관계에 있다. 또한, 전술한 바와 같이 상대값을 갖는 디바이스 채널 W/L 비율에서, I_OFFSETN 의 크기는 대략

이다 (여기서, H 는 트랜지스터의 어레이 (1004) 에서 턴온되는 선택 트랜지스터의 수이고, H 는, 트랜지스터의 어레이 (1004) 에서의 선택 트랜지스터의 총 수인 N 이하의 임의의 정수이다.). 상대적 디바이스 채널 W/L 비율을 변경하는 영향을 당업자는 인식할 것이다. 예를 들어, 모든 다른 인자들이 동일하게 유지되면서, 트랜지스터 (1052) 의 디바이스 채널 W/L 비율에서의 퍼센티지 증가/감소는 I_OFFSETN 의 크기에서 그에 대응하여 동일한 퍼센티지 증가/감소를 유발할 것이다.

도시된 예에서, I_ref 의 NMOS FET 과 전류 미러 관계인 트랜지스터 (1056) 는 I_ref 의 NMOS FET 및 FET (332) 와 동일한 디바이스 채널 W/L 비율을 갖는다. 또한, 각각의 게이트-드레인 접속 트랜지스터 (1012, 1014 및 1016) 는 소싱 트랜지스터 (1058) 와 동일한 디바이스 채널 W/L 비율을 갖고, 소싱 트랜지스터 (1058) 는, 그 소싱 트랜지스터 (1058) 를 통한 전류의 소싱이 트랜지스터의 어레이 (1002) 에 의해 제어되도록 트랜지스터의 어레이 (1002) 와 전류 미러 관계이다. 또한, 상대적 디바이스 채널 W/L 비율이 전술한 상대값을 가지면, I_OFFSETP 의 크기는 대략

이다 (여기서 G 는 트랜지스터의 어레이 (1002) 에서 턴온되는 선택 트랜지스터의 수이고, G 는 트랜지스터의 어레이 (1002) 에서 선택 트랜지스터의 총 수인 M 이하의 임의의 정수이다.). 상대적 디바이스 채널 W/L 비율을 변경하는 영향을 당업자는 인식할 것이다. 예를 들어, 모든 다른 인자들이 동일하게 유지되면서, 트랜지스터 (1056) 의 디바이스 채널 W/L 비율에서의 퍼센티지 증가/감소는 I_OFFSETP 의 크기에서 그에 대응하여 동일한 퍼센티지 증가/감소를 유발할 것이다.

도 9 와 관련하여 전술한 바와 같이, 도시된 전하 펌프 (1000) 에서의 위상 시프트는 360 이 승산되고 I_M 으로 제산된 I_OFFSETN 과 I_OFFSETP 사이의 차와 동일하다. 이전에 정의된 변수 G 및 H 를 대입하면, 위상 시프트는:

로 표현될 수 있음을 이해할 것이다. 따라서, 동작시에, 전하 펌프 (1000) 의 소스부에서의 I_OFFSETP 는 선택 트랜지스터 (1006, 1008 및 1010) 중 하나 이상을 턴온하거나 턴오프함으로써 증가되거나 감소될 수 있다. 선택 트랜지스터 (1006, 1008 및 1010) 는 제어 신호 ep[M:0] 를 통해 각각의 게이트 (1036, 1040 및 1042) 에 로직 로우 신호를 인가함으로써 턴온된다. 유사하게, 전하 펌프 (1000) 의 싱크부에서의 I_OFFSETN 은 선택 트랜지스터 (1020, 1022 및 1024) 중 하나 이상을 턴온하거나 턴오프함으로써 증가되거나 감소될 수 있다. 선택 트랜지스터 (1020, 1022 및 1024) 는 제어 신호 en[N:0] 을 통해 각각의 게이트 (1046, 1048 및 1050) 에 로직 하이 신호가 인가되는 경우 턴온된다.

당업자가 인식하는 바와 같이, 전하 펌프 (1000) 를 포함하는 시스템은, 선택 트랜지스터 (1006, 1008, 1010, 1020, 1022 및 1024) 중 어떤 트랜지스터가 도전인지 또는 비도전인지를 제어하기 위한 인에이블 신호를 제공하는 레지스터를 갖는 주 제어기를 포함할 수 있다. 더 상세하게는, 이러한 주 제어기 레지스터로부터의 인에이블 신호 각각은 게이트 (1036, 1040, 1042, 1046, 1048 및 1050) 중 하나에 인가될 것이다.

오프셋 발생기는 트랜지스터 (1060, 1064, 1058 및 1054) 를 포함하며, 추가적 인에이블 신호 en_p 및 en_n 이 트랜지스터 (1060 및 1064) 에 각각 인가된다. 트랜지스터의 어레이 (1002) 중 어떠한 선택 트랜지스터도 턴온되지 않은 조건 하에서, en_p 는 비활성 로직 레벨 (도시된 예에서는 로직 하이) 로 설정될 것이고, 트랜지스터 (1018, 1019 및 1060) 는 교정된 오프셋 전류로부터의 편차가 회피 되는 것을 보장할 것이다. 예를 들어, 바이어스 트랜지스터 (1056) 의 드레인이 접속되는 노드에서의 전압은 플로팅되도록 허용되지 않을 것이다. 유사하게, 트랜지스터의 어레이 (1004) 중 어떠한 선택 트랜지스터도 턴온되지 않은 조건 하에서, en_n 은 비활성 로직 레벨 (도시된 예에서는 로직 로우) 로 설정될 것이고, 트랜지스터 (1033, 1034 및 1064) 는 교정된 오프셋 전류로부터의 편차가 회피되는 것을 보장할 것이다. 예를 들어, 바이어스 트랜지스터 (1052) 의 드레인이 접속되는 노드에서의 전압은 플로팅되도록 허용되지 않은 것이다.

M 및 N 이 1 보다 큰 이러한 예에서는, 전하 펌프 (900) 의 V_CTRL 노드에 비해 전하 펌프 (1000) 의 V_CTRL 노드에 더 적은 수의 트랜지스터만이 직접 접속된다. 그 결과, 전하 펌프 (1000) 의 V_CTRL 노드는 전하 펌프 (900) 에 비해 더 작은 커패시턴스 로딩을 갖는다. 또한, 전하 펌프 (1000) 가 PLL 에 설계되면, 당업자가 인식하는 바와 같이, 도시된 저항 (988) 과 같은 저항은 커패시터 (340) 에 통상적으로 직렬로 추가된다. 반대로, 전하 펌프 (1000) 가 DLL 에 설계되면, 저항 (988) 은 존재하지 않을 것이다.

위상 시프트에서 미세 조율된 조정을 행하기 위해 전하 펌프 전류의 스케일링을 위한 다수의 회로 및 방법을 도시 및 설명하였다. 이 회로들 및 방법들이 당업자에 의해 변경될 수 있음을 자명할 것이고, 이를 위해, 여기서 설명한 전하 펌프 전류 스케일링 회로 및 방법과 적어도 몇몇개의 중요한 유사성을 공유하는 다른 회로 및 방법이 실현될 수 있다. 예를 들어, PU 및 PD 제어 신호의 로직 레 벨과 무관하게, 연속적으로, 커패시터 (340) 에 오프셋 전류를 소싱/추가하거나 그리고/또는 커패시터 (340) 로부터 오프셋 전류를 싱킹/제거하게 하는 회로를 전하 펌프에 통합할 수 있다. 몇몇 예에서, 이러한 구현은, 본 명세서에서 전술한 구현보다 에너지 비효율적일 수도 있다. 도 7 및 도 8 에 도시된 발명의 실시형태에 도시되어 있는 커패시터 (340) 는 루프 필터의 수동 컴포넌트일 수도 있고, 대안적으로, 커패시터 (340) 는 전하 펌프 (700 및 800) 의 컴포넌트일 수도 있음을 유의해야 한다.

예시적인 실시형태에 따른 위상 시프트에서의 조정은, 예를 들어, 테스트/교정 중에 수행될 수도 있고, 그리고/또는 동적으로 수행될 수도 있음을 이해할 것이다.

설명된 실시형태의 특정한 적응예 및 변형예가 가능할 것이다. 따라서, 전술한 실시형태들은 제한적이 아닌 예시적인 것으로 고려된다.

Claims

출력 노드에 병렬로 접속된 커패시터;

기준 전류를 발생시키기 위한 기준 전류 소스;

상기 커패시터를 소스 전류로 충전하고 상기 커패시터를 싱크 전류로 방전하기 위한 주 전류 스위칭 회로로서, 상기 소스 전류는 상기 기준 전류를 트래킹하고 상기 싱크 전류는 상기 기준 전류를 트래킹하는, 상기 주 전류 스위칭 회로;

일 범위의 크기를 갖는 포지티브 위상 시프트 생성 전류를 소싱 (sourcing) 하기 위한 보조 소스 회로로서, 상기 포지티브 위상 시프트 생성 전류의 크기는 적어도 하나의 소스 선택 신호에 의해 결정되고, 상기 포지티브 위상 시프트 생성 전류는 상기 소스 전류에 의해 트래킹되는 것과 동일한 전류를 트래킹하는, 상기 보조 소스 회로; 및

일 범위의 크기를 갖는 네거티브 위상 시프트 생성 전류를 소싱하기 위한 보조 싱크 회로로서, 상기 네거티브 위상 시프트 생성 전류의 크기는 적어도 하나의 싱크 선택 신호에 의해 결정되고, 상기 네거티브 위상 시프트 생성 전류는 상기 싱크 전류에 의해 트래킹되는 것과 동일한 전류를 트래킹하는, 상기 보조 싱크 회로를 포함하는, 전하 펌프 회로.
제 1 항에 있어서,

상기 보조 소스 회로는, 직렬로 접속된 소싱 트랜지스터와 선택 트랜지스터 의 쌍들을 포함하며, 상기 쌍 각각은 상기 적어도 하나의 소스 선택 신호에 응답하여 상기 포지티브 위상 시프트 생성 전류의 크기를 조정하는, 전하 펌프 회로.
제 1 항에 있어서,

상기 보조 싱크 회로는, 직렬로 접속된 싱킹 (sinking) 트랜지스터와 선택 트랜지스터의 쌍들을 포함하며, 상기 쌍 각각은 상기 적어도 하나의 싱크 선택 신호에 응답하여 상기 네거티브 위상 시프트 생성 전류의 크기를 조정하는, 전하 펌프 회로.
제 1 항에 있어서,

상기 보조 소스 회로는,

바이어스 전압에 응답하여 상기 포지티브 위상 시프트 생성 전류를 소싱하기 위한 오프셋 발생기, 및

상기 바이어스 전압을 제공하기 위한 트랜지스터들의 프로그램가능 어레이를 포함하며,

상기 바이어스 전압은 상기 적어도 하나의 소스 선택 신호에 응답하여 조정가능한, 전하 펌프 회로.
제 4 항에 있어서,

상기 트랜지스터들의 프로그램가능 어레이는, 직렬로 접속된 소싱 트랜지스 터와 선택 트랜지스터의 쌍들을 포함하고, 상기 쌍 각각은 상기 적어도 하나의 소스 선택 신호에 응답하여 상기 바이어스 전압을 조정하는, 전하 펌프 회로.
제 5 항에 있어서,

상기 오프셋 발생기는, 상기 바이어스 전압을 수신하기 위한 게이트를 갖는 전류 소스 트랜지스터를 포함하는, 전하 펌프 회로.
제 6 항에 있어서,

상기 오프셋 발생기는, 인에이블 신호에 응답하여 상기 전류 소스 트랜지스터에 전압원 (voltage supply) 을 커플링시키기 위한 인에이블 트랜지스터를 포함하는, 전하 펌프 회로.
제 6 항에 있어서,

상기 소싱 트랜지스터 각각은, 다이오드 접속 (diode connected) 되고, 상기 전류 소스 트랜지스터와 전류 미러로 구성되는, 전하 펌프 회로.
제 6 항에 있어서,

상기 보조 소스 회로는 상기 전류 소스 트랜지스터의 게이트와 전압원 사이에 접속된 바이어스 트랜지스터를 포함하며,

상기 바이어스 트랜지스터는, 상기 기준 전류를 트래킹하는 전류를 싱킹하 는, 전하 펌프 회로.
제 1 항에 있어서,

상기 보조 싱크 회로는,

바이어스 전압에 응답하여 상기 네거티브 위상 시프트 생성 전류를 싱킹하기 위한 오프셋 발생기, 및

상기 바이어스 전압을 제공하기 위한 트랜지스터들의 프로그램가능 어레이를 포함하고,

상기 바이어스 전압은 상기 적어도 하나의 소스 선택 신호에 응답하여 조정가능한, 전하 펌프 회로.
제 10 항에 있어서,

상기 트랜지스터들의 프로그램가능 어레이는, 직렬로 접속된 싱킹 트랜지스터와 선택 트랜지스터의 쌍들을 포함하고, 상기 쌍 각각은 상기 적어도 하나의 싱크 선택 신호에 응답하여 상기 바이어스 전압을 조정하는, 전하 펌프 회로.
제 11 항에 있어서,

상기 오프셋 발생기는, 상기 바이어스 전압을 수신하기 위한 게이트를 갖는 전류 싱크 트랜지스터를 포함하는, 전하 펌프 회로.
제 12 항에 있어서,

상기 오프셋 발생기는 인에이블 신호에 응답하여 상기 전류 싱크 트랜지스터에 전압원을 커플링시키기 위한 인에이블 트랜지스터를 포함하는, 전하 펌프 회로.
제 12 항에 있어서,

상기 싱킹 트랜지스터 각각은 다이오드 접속되고, 상기 전류 싱크 트랜지스터와 전류 미러로 구성되는, 전하 펌프 회로.
제 12 항에 있어서,

상기 보조 싱크 회로는 상기 전류 싱크 트랜지스터의 게이트와 전압원 사이에 접속되는 바이어스 트랜지스터를 포함하고,

상기 바이어스 트랜지스터는, 상기 기준 전류를 트래킹하는 전류를 소싱하는, 전하 펌프 회로.
피드백 시스템에서 커패시턴스를 충전 및 방전하는 방법으로서,

상기 피드백 시스템은 상기 커패시턴스와 전기 접속되는 전하 펌프를 포함하고, 상기 전하 펌프는 소스부 및 싱크부를 갖고,

상기 방법은,

전하 상승 제어 신호가 활성 로직 레벨인 경우, 상기 커패시턴스를 충전하는 소스 전류를 상기 소스부로부터 발생시키는 단계;

전하 하강 제어 신호가 활성 로직 레벨인 경우, 상기 커패시턴스를 방전하는 싱크 전류를 상기 싱크부로부터 발생시키는 단계; 및

상기 소스부 및 상기 싱크부 중 적어도 선택된 부에서 적어도 하나의 오프셋 전류를 발생시킴으로써 미세-조율된 위상 시프트를 수행하는 단계를 포함하며,

상기 오프셋 전류는 전하 펌프 전류를 트래킹하고, 상기 제어 신호들 중 어느 제어 신호와도 무관하게 생성되는, 피드백 시스템에서 커패시턴스의 충전 및 방전 방법.
제 16 항에 있어서,

상기 전하 상승 제어 신호의 활성 로직 레벨은 로직 로우이고, 상기 전하 하강 제어 신호의 활성 로직 레벨은 로직 하이인, 피드백 시스템에서 커패시턴스의 충전 및 방전 방법.
제 16 항에 있어서,

상기 오프셋 전류의 크기는 상기 피드백 시스템의 교정 동안 설정되는, 피드백 시스템에서 커패시턴스의 충전 및 방전 방법.
제 9 항에 기재된 방법을 구현하기 위한 회로 컴포넌트들을 포함하는, 회로.
제 19 항에 있어서,

상기 회로는 지연 록킹 루프 (Delay Locked Loop) 인, 회로.
제 20 항에 있어서,

상기 회로는 위상 록킹 루프 (Phase Locked Loop) 인, 회로.
지연 록킹 루프에서의 전하 펌프에, 활성 로직 레벨 및 비활성 로직 레벨을 갖는 전하 상승 제어 신호 및 전하 하강 제어 신호를 제공하는 방법으로서,

상기 전하 펌프는 상기 전하 상승 제어 신호의 활성 로직 레벨에 응답하여 커패시턴스를 충전하고, 상기 전하 하강 제어 신호의 활성 로직 레벨에 응답하여 상기 커패시컨스를 방전하며,

상기 방법은,

기준 클럭 신호의 제 1 에지의 검출에 응답하여, 상기 전하 하강 제어 신호의 비활성 로직 레벨을 활성 로직 레벨로 변경하는 단계;

상기 제 1 에지로부터 180 도 미만 이내인 피드백 클럭 신호의 에지의 검출에 응답하여, 상기 전하 상승 제어 신호의 비활성 로직 레벨을 활성 로직 레벨로 변경하고, 상기 전하 하강 제어 신호의 활성 로직 레벨을 비활성 로직 레벨로 변경하는 단계; 및

상기 기준 클럭 신호의 상기 제 1 에지와 후속 에지 사이의 대략 중간의 시점에서 추가적 기준 신호의 에지가 통과한 것을 검출하는 것에 응답하여, 상기 전하 하강 제어 신호를 비활성 로직 레벨로 유지하면서, 상기 전하 상승 제어 신호의 활성 로직 레벨을 비활성 로직 레벨로 변경하는 단계를 포함하는, 전하 상승 제어 신호 및 전하 하강 제어 신호 제공 방법.
제 22 항에 있어서,

상기 충전 및 방전 모두는 상기 시점과 상기 후속 에지 사이의 시간 주기 동안 디스에이블되는, 전하 상승 제어 신호 및 전하 하강 제어 신호 제공 방법.
제 22 항에 있어서,

상기 전하 상승 제어 신호의 활성 로직 레벨은 로직 로우이고, 상기 전하 상승 제어 신호의 비활성 로직 레벨은 로직 하이이고, 상기 전하 하강 제어 신호의 활성 로직 레벨은 로직 하이이고, 상기 전하 하강 제어 신호의 비활성 로직 레벨은 로직 로우인, 전하 상승 제어 신호 및 전하 하강 제어 신호 제공 방법.
제 22 항에 있어서,

상기 제 1 에지, 상기 후속 에지, 및 상기 피드백 클럭 신호의 에지는 상승 에지인, 전하 상승 제어 신호 및 전하 하강 제어 신호 제공 방법.
제 22 항에 있어서,

상기 전하 펌프가 정상 상태에 있다면, 상기 기준 클럭 신호의 1 주기의 대략 1/4 동안 충전이 발생하고, 상기 1 주기의 또 다른 대략 1/4 동안 방전이 발생 하는, 전하 상승 제어 신호 및 전하 하강 제어 신호 제공 방법.
제 22 항에 있어서,

상기 기준 클럭 신호는 50 퍼센트 듀티 사이클 클럭이고, 상기 시점은 상기 기준 클럭 신호의 반대 에지에 대응하고, 상기 반대 에지는 상기 제 1 에지 다음에 연속하여 존재하는, 전하 상승 제어 신호 및 전하 하강 제어 신호 제공 방법.
제 22 항에 있어서,

상기 신호는 상기 기준 클럭 신호에 대해 180 도 위상 시프트된 타이밍 신호를 포함하고, 상기 시점은 상기 타이밍 신호의 에지에 대응하는, 전하 상승 제어 신호 및 전하 하강 제어 신호 제공 방법.
제 22 항에 기재된 방법을 구현하기 위한 회로 컴포넌트들을 포함하는, 위상 검출기 회로.
기준 클럭 신호를 수신하고 상기 기준 클럭 신호를 지연시켜 피드백 클럭 신호를 제공하기 위한 전압 제어 지연 라인;

상기 기준 클럭 신호, 추가적 기준 신호 및 상기 피드백 클럭 신호를 수신하기 위한 위상 검출기로서, 상기 위상 검출기는 상기 기준 클럭 신호의 제 1 에지에 응답하여 제 1 지속기간을 갖는 전하 하강 제어 신호 및 상기 제 1 에지로부터 180 도 미만 이내에서 발생하는 피드백 클럭 신호의 에지에 응답하여 제 2 지속기간을 갖는 전하 상승 제어 신호를 발생시키고, 상기 제 1 지속기간은 상기 기준 클럭 신호의 제 1 에지와 상기 피드백 클럭 신호의 에지 사이의 제 1 시간과 실질적으로 유사하고, 상기 제 2 지속기간은 상기 피드백 클럭 신호의 에지와, 상기 기준 클럭 신호의 제 1 에지와 후속 에지 사이에서 발생하는 중간 신호 에지 사이의 제 2 시간과 실질적으로 유사한, 상기 위상 검출기;

상기 전압 제어 지연 라인에 의해 상기 기준 클럭 신호에 추가될 지연을 선택하기 위해 가변 바이어스 전압을 제공하며, 커패시터를 포함하는 루프 필터; 및

적어도 2 개의 스위칭 트랜지스터를 포함하는 전하 펌프로서, 상기 스위칭 트랜지스터 중 하나의 스위칭 트랜지스터는, 상기 전하 상승 제어 신호에 응답하여 스위칭온되는 경우 상기 커패시터에 전류가 추가되게 하고, 상기 스위칭 트랜지스터 중 다른 하나의 스위칭 트랜지스터는, 상기 전하 하강 제어 신호에 응답하여 스위칭온되는 경우 상기 커패시터로부터 전류가 제거되게 하는, 상기 전하 펌프를 포함하는, 지연 록킹 루프.
제 30 항에 있어서,

상기 기준 클럭 신호의 1 주기 중, 상기 전하 펌프는 상기 1 주기의 대략 1/2 동안 디스에이블되는, 지연 록킹 루프.
제 30 항에 있어서,

상기 스위칭 트랜지스터 중 상기 하나의 스위칭 트랜지스터는 PMOS 트랜지스터이고, 상기 스위칭 트랜지스터 중 상기 다른 하나의 스위칭 트랜지스터는 NMOS 트랜지스터인, 지연 록킹 루프.
제 32 항에 있어서,

상기 PMOS 트랜지스터 및 상기 NMOS 트랜지스터의 게이트들은 각각 상기 전하 상승 제어 신호 및 전하 하강 제어 신호를 수신하도록 구성되고, 상기 PMOS 트랜지스터는 상기 전하 상승 제어 신호가 로직 로우일 경우 스위칭온되고, 상기 NMOS 트랜지스터는 상기 전하 하강 제어 신호가 로직 하이일 경우 스위칭온되는, 지연 록킹 루프.
제 33 항에 있어서,

상기 전하 상승 제어 신호는 상기 피드백 클럭 신호의 상승 에지에 응답하여 로직 하이로부터 로직 로우로 전이되고, 상기 전하 하강 제어 신호는 상기 기준 클럭 신호의 상승 에지에 응답하여 로직 로우로부터 로직 하이로 전이되는, 지연 록킹 루프.
제 30 항에 있어서,

상기 전하 펌프가 정상 상태에 있다면, 상기 기준 클럭 신호의 일 주기 중, 상기 커패시터는 상기 주기의 대략 1/4 동안 충전되고, 상기 주기의 대략 1/4 동안 방전되는, 지연 록킹 루프.
제 30 항에 있어서,

상기 위상 검출기는 적어도 4 개의 D 플립-플롭을 포함하는, 지연 록킹 루프.
제 36 항에 있어서,

상기 클럭 신호들 각각은 상기 D 플립-플롭 중 적어도 하나에 의해 클럭 입력부에서 수신되는, 지연 록킹 루프.
기준 클럭 신호를 수신하기 위한 전압 제어 지연 라인;

상기 기준 클럭 신호를 수신하고, 상기 기준 클럭 신호와 피드백 클럭 신호 사이의 위상차에 응답하여 전하 상승 제어 신호 및 전하 하강 제어 신호를 발생시키기 위한 위상 검출기;

상기 전하 상승 제어 신호 및 상기 전하 하강 제어 신호를 통합하여, 상기 전압 제어 지연 라인에 의해 상기 기준 클럭 신호에 추가될 지연을 선택하기 위해 가변 바이어스 전압을 제공하는 루프 필터;

상기 전하 상승 제어 신호에 의해 제어되는 적어도 하나의 제 1 스위칭 트랜지스터, 제 1 소싱 트랜지스터 및 적어도 또 다른 하나의 소싱 트랜지스터를 포함하는 전하 펌프의 소스부로서, 상기 제 1 소싱 트랜지스터 및 상기 적어도 또 다른 하나의 소싱 트랜지스터는 커패시터와 전기 접속되고, 상기 제 1 소싱 트랜지스터의 적어도 전류 전송 단자는 상기 적어도 하나의 제 1 스위칭 트랜지스터의 전류 전송 단자에 전기 접속되고, 상기 적어도 하나의 제 1 스위칭 트랜지스터는 상기 제 1 소싱 트랜지스터를 통해 상기 커패시터로 전류가 소싱되도록 턴온되는, 상기 전하 펌프의 소스부; 및

상기 전하 하강 제어 신호에 의해 제어되는 적어도 하나의 제 2 스위칭 트랜지스터, 제 1 싱킹 트랜지스터 및 적어도 또 다른 하나의 싱킹 트랜지스터를 포함하는 전하 펌프의 싱크부로서, 상기 제 1 싱킹 트랜지스터 및 상기 적어도 또 다른 하나의 싱킹 트랜지스터는 상기 커패시터와 전기 접속되고, 상기 제 1 싱킹 트랜지스터의 적어도 전류 전송 단자는 하나의 제 2 스위칭 트랜지스터의 전류 전송 단자에 전기 접속되고, 상기 적어도 하나의 제 2 스위칭 트랜지스터는 상기 제 1 싱킹 트랜지스터를 통해 상기 커패시터로부터 전류가 싱킹되도록 턴온되는, 상기 전하 펌프의 싱크부를 포함하는, 지연 록킹 루프.
제 38 항에 있어서,

상기 소스부는 상기 제 1 소싱 트랜지스터에 의한 전류의 소싱을 디스에이블시키는 제 1 디스에이블 수단을 더 포함하는, 지연 록킹 루프.
제 39 항에 있어서,

상기 싱크부는 상기 제 1 싱킹 트랜지스터에 의한 전류의 싱킹을 디스에이블 시키는 제 2 디스에이블 수단을 더 포함하는, 지연 록킹 루프.
제 40 항에 있어서,

상기 제 1 디스에이블 수단은, 상기 제 1 소싱 트랜지스터에 의한 전류의 소싱을 디스에이블시키기 위해 턴오프되는 선택 트랜지스터를 포함하는, 지연 록킹 루프.
제 40 항에 있어서,

상기 제 2 디스에이블 수단은, 상기 제 1 싱킹 트랜지스터에 의한 전류의 싱킹을 디스에이블시키기 위해 턴오프되는 선택 트랜지스터를 포함하는, 지연 록킹 루프.
제 40 항에 있어서,

상기 제 1 디스에이블 수단은 미러 마스터 트랜지스터 바이어스 전압 단자와 상기 제 1 소싱 트랜지스터의 바이어스 전압 단자 사이에 커플링되는 송신 게이트 수단을 포함하고, 상기 제 1 소싱 트랜지스터를 통한 전류 소싱은, 상기 송신 게이트 수단이 상기 미러 마스터 트랜지스터 바이어스 전압 단자와 상기 바이어스 전압 단자 사이의 도전 경로를 차단하면 디스에이블되는, 지연 록킹 루프.
제 40 항에 있어서,

상기 제 2 디스에이블 수단은 미러 마스터 트랜지스터 바이어스 전압 단자와 상기 제 1 싱킹 트랜지스터의 바이어스 전압 단자 사이에 커플링되는 송신 게이트 수단을 포함하고, 상기 제 1 싱킹 트랜지스터를 통한 전류 싱킹은, 상기 송신 게이트 수단이 상기 미러 마스터 트랜지스터 바이어스 전압 단자와 상기 바이어스 전압 단자 사이의 도전 경로를 차단하면 디스에이블되는, 지연 록킹 루프.
제 38 항에 있어서,

상기 제 1 소싱 트랜지스터 및 상기 적어도 또 다른 하나의 소싱 트랜지스터는 상기 적어도 하나의 제 1 스위칭 트랜지스터에 병렬로 전기적으로 커플링되는, 지연 록킹 루프.
제 38 항에 있어서,

상기 제 1 싱킹 트랜지스터 및 상기 적어도 또 다른 하나의 싱킹 트랜지스터는 상기 적어도 하나의 제 2 스위칭 트랜지스터에 병렬로 전기적으로 커플링되는, 지연 록킹 루프.
제 38 항에 있어서,

상기 소스부는 상기 적어도 또 다른 하나의 소싱 트랜지스터의 제 2 전류 전송 단자에 전기 접속된 제 1 전류 전송 단자를 갖는 또 다른 제 1 스위칭 트랜지스터를 포함하는, 지연 록킹 루프.
제 38 항에 있어서,

상기 싱크부는 상기 적어도 또 다른 하나의 싱킹 트랜지스터의 제 2 전류 전송 단자에 전기 접속된 제 1 전류 전송 단자를 갖는 또 다른 제 1 스위칭 트랜지스터를 포함하는, 지연 록킹 루프.