JPH0451717A

JPH0451717A - 位相同期回路

Info

Publication number: JPH0451717A
Application number: JP2159772A
Authority: JP
Inventors: Eisaku Saiki; 栄作斉木; Tsuyoshi Tateyama; 立山　強; Shintaro Suzumura; 伸太郎鈴村; Katsuhiro Tokida; 勝啓常田; Ken Uragami; 浦上　憲
Original assignee: Hitachi Ltd; Hitachi Video Engineering Co Ltd
Current assignee: Hitachi Image Information Systems Inc; Hitachi Ltd
Priority date: 1990-06-20
Filing date: 1990-06-20
Publication date: 1992-02-20

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は位相同期回路に関する。

〔従来の技術〕

磁気ディスク装置等で、記録信号を再生し復調するとき
に用いられている位相同期回路は、従来。

第３図に示すようなブロック構成が一般的である。

位相比較器１はディスクからの読出しデータ信号９とｖ
Ｃ○４が出力するｖＣ○クロック１４の位相を比較し、
その位相差に応してパルス幅が変化するパルス信号１ｏ
と１１を出力する。時間差検出回路２は位相比較器の出
力パルス信号を積分平滑化する平滑フィルタであり、ル
ープフィルタ３は時間差検出回路の出力により■ＣＯ制
御電圧１３を生成する。ＶＣ○４は、ｖＣＯ制御電圧１
３に対応した周波数のＶＣＯクロック１４を出力する。

このようにして読出しデータ信号９に同期された■Ｃ○
クロック１４と遅延線５によりある一定時間遅らせた読
出データ信号１６をデコーダ６に入力することにより、
続出データ信号の復調が第４図のように行われる。すな
わち、ｖＣＯクロック１４はデコーダ６に入力された後
、ウィンド生成回路（第４図では２分周器７がこれにあ
たる）でウィンド１５となり、このウィンド１５が開い
ているとき（この場合は”Ｈパレベルのとき）に入力さ
れた続出データ信号９がデコード部８に受は付けられて
復調される。

ところで、一般に磁気ディスク装置では、ディスク上の
磁気干渉などにより読出しデータ信号９のピークシフト
現象が起こり、このピークシフト現象を許容できる範囲
をウィンドマージンと呼び、磁気ディスク装置の性能を
決定する大きな要因となる。このウィンドマージンを最
大にするには。

デコーダ６に入力される読出しデータ９がウィンド１５
の中心で立ち上がるように、遅延線５の遅延量をｖＣＯ
クロック１４の半周期時間にすれば良い。しかし、実際
には位相同期回路の性能によりｖＣ○クロック１４と読
出しデータ信号９が完全に同期せず位相ずれを生じるこ
とがあり、ウィンドマージンをロスすることがある。従
来、この位相ずれを補正するために、遅延線５にタップ
付きのものを使用し遅延量を調整していたが、この方法
では遅延量を細かくｇ整するために、遅延線は高価なも
のが必要であった。

ｖＣ○クロックと読出データ信号との位相ずれの原因の
一つとして時間差検出回路（平滑フィルタ）の出力信号
オフセットがあった。この時間差検出回路（平滑フィル
タ）の出力信号オフセットについて以下に説明する。

第５図は時間差検出回路の一例である。演算増幅器Ａ１
とコンデンサＣ１と定電圧源■１はｌＭＯＳトランジス
タＱｌｌ、Ｑ２１のドレイン電流を積分する積分器を構
成している。スイッチＳ］〜Ｓ３はパルス信号Ｔ１〜Ｔ
３により制御され、スイッチＳｌ、Ｓ２は積分器への充
電、放電電流をそれぞれ制御するスイッチ、スイッチＳ
３は積分器の出力をコンデンサＣ２にサンプルホールド
するサンプルスイッチである。そして、Ｎ型Ｍ○Ｓトラ
ンリスタＱ１はコンデンサＣ２にサンプルホールドされ
た積分器の出力に応じたドレイン電流を流す。

Ｐ型ＭＯＳトランリスタＱＩＯ−０１２はゲートを共通
に接続すると共に、ＱＩＯのゲートとドレインを接続し
てカレントミラー回路を構成している。Ｎ型ＭＯＳトラ
ンリスタＱ２０−０２２も同様にゲートを共通に接続す
ると共に、Ｑ２０のゲートとドレインを接続してカレン
トミラー回路を構成している。そして、時間差検出回路
の出力信号は、ＭＯＳ）−ランリスタ１２とＱ２２のド
レインを接続した点から出力される。

このように構成された時間差検出回路（平滑フィルタ）
の動作について、以下に説明する。

第５図において、カレントミラー回路を構成するＮ型Ｍ
ＯＳトランリスタＱＩＯ〜Ｑ１２は、それぞれのドレイ
ン電流が基準電流源■の電流値に等しくなるように設定
されており、それを１１とした。また、もう一つのカレ
ントミラー回路を構成するＰ型ＭＯＳトランリスタＱ２
０〜Ｑ２２も同様に、それぞれのドレイン電流がＱ２０
のトレイン電流に等しくなるように設定されており、そ
れをＩ２とした。

以上のようなバイアスを第５図の回路に与えると、回路
は第６図に示すタイムチャートのように動作する。この
タイムチャートは、読呂しデータ信号ＲＤとｖＣＯクロ
ックが位相同期した状態から、読出しデータ信号ＲＤが
ΔＴだけ進んだ状態に変化した時点を表している。Ｔ１
パルスはＲＤの立上りで立上り、その後、最初に表れる
ｖＣＯクロックの立ち下がりで立ち下がるパルス信号で
、そのパルス幅をＴＷＩとする。Ｉ２パルスはＴ１パル
スが立ち下がった後、最初に表れる■Ｃ○クロックの立
上りで立上るパルス幅が半クロックのパルス信号で、そ
のパルス幅をＴＷ２とする。Ｔ３パルスはサンプルパル
スでＴ１パルスとＩ２パルスとに重ならない条件で記述
した。

積分器を構成している演算増幅器Ａ１の出力電圧ＶＡＩ
は、入力パルスＴ２によりスイッチＳ２が閉じるとＱ２
１のドレイン電流工２を積分して減少し、入力パルスＴ
１によりスイッチＳ１が閉じるとＱｌｌのドレイン電流
工１を積分して増加する。この結果、入力パルスＴ２．
Ｔｌの印加が終わった後の積分器の出力ＶＡＩの電圧は
ΔＶだけ増加し、ΔＶは次式で示される。

この積分結果は、サンプルパルスＴ３のタイミングでコ
ンデンサＣ２にサンプルホールドされる。

従って、このタイミングで電流■２は△Ｉ２だけ増加し
、ΔＩ２は次式で示される。

（１）式より１２が増加すると△Ｖは減少するため、こ
のような積分動作を繰り返すことにより（１）式のΔ■
が零になるように動作する。よって、第５図に示す時間
差検出回路の平衡条件は次式となる。

Ｉ２・ＴＷ２＝１１・ＴＷＩ　　　　　　・・・（３）
第６図のタイミングチャートは、１サンプルの応答でこ
の平衡状態に遷移する状態で示しである。

次に、出力電流Ｉｏは積分器への充電、放電電流（Ｉ２
．ＩＩ）にそれぞれ対応した電流Ｉｏｐ。

Ｉｏｎの差で出力されるが、Ｉｏｐ、ＩｏｎはＩ２、Ｉ
１にそれぞれ等しくなるようカレントミラー回路が構成
されている。よって、工０は次式で示される。

Ｉ　ｏ　＝　Ｉ　２−　Ｉ　１ＴＷＩＴＷ２・Ｉ　１−Ｉ　１例えば、Ｑ２０のトレイン電流■２と０２２のドレイン
電流Ｉｏｐとの電流比がｍｐ、Ｑ１０のドレイン電流■
１とＱ１２のドレイン電流Ｉｏｎとの電流比がｍｎだっ
たとする。すると、出力電流信号は（５）式で示される
ようになり、（６）式で示されるようなオフセット電流
Ｉｏｆを持ってしまう。

Ｉ　ｏ＝ｍｐ　−Ｉ　２−ｍｎ　骨Ｉ　１これにより、
出力信号工。は入力パルスＴｌ。

Ｉ２のパルス幅の差へＴに比例した電流となり、読出し
データ信号ＲＤとｖＣｏクロックの位相ずれが検出でき
る。

ところで、読出しデータ信号と■ＣＯクロックが同期状
態のときはΔＴ＝Ｏとなるため、出力信号もＩｏ＝Ｏと
なるはずである。しかし、実際の回路では出力信号にオ
フセットを生じてしまうことがある。このオフセットの
原因の一つはカレントミラー回路の電流比のずれである
。

Ｉ　ｏ　ｆ　＝　　（ｍｐ−ｍｎ）　　・Ｉ　１　　　
　　　−（６）第７図はオフセット電流ＩＱｆを持つ８
力信号電流Ｉｏと、Ｉｏｐ、Ｉｏｎの関係を示したもの
である。従来の回路ではＩｏｐ、Ｉｏｎを決定する電流
源（トランジスタ）が固定のため電流比ｍｐ、ｍｎも固
定されてしまい、時間差検出回路の出力信号がオフセッ
トを含む状態ではＲＤとｖＣＯクロックが位相ずれを起
こして同期され、ウィンドマージンをロスしてしまうと
いう問題があった。

ところで、第３図で示したように位相同期回路は出力信
号が入力へ戻る帰還ループを構成している。しかし、こ
の帰還ループのループ特性は時間差検出回路（平滑フィ
ルタ）の出力利得、すなわち、積分器への充電、放電電
流に応じた電流Ｉ。

ｐ、Ｊａｎにより決定される。従って、従来の回路構成
では■ｏＰ＋Ｉｏｎを決定するトランジスタが固定のた
め、ループ特性が固定されてしまい。

回路設計の自由度が小さいものとなっていた。

〔発明が解決しようとする課題〕

上記従来技術では、遅延線にタップ付きの高精度なもの
が必要であり、コストの点で問題があった。また、位相
同期＠路のループ特性が固定のため回路設計の自由度が
小さかった。

本発明の目的は、位相ずれの補正を低コストで行え、か
つ、ループ特性が可変な位相同期回路を提供することに
ある。

〔課題を解決するための手段〕

上記目的を達成するために、本発明は前記時間差検出回
路（平滑フィルタ）の直流出力電流を決定する充電電流
の電流値に応じた電流を流す前記第一の電流源と前記放
電電流の電流値に応じた電流を流す前記第二の電流源に
、それぞれ独立に電流比を設定できる可変電流源を設け
た。

〔作用〕

上記時間差検出回路（平滑フィルタ）の直流出力電流を
決定する充電電流の電流値に応じた電流を流す第一の電
流源と放電電流の電流値に応じた電流を流す第二の電流
源に、それぞれ独立に電流比を設定できる可変電流源を
用いたため、時間差検出回路（平滑フィルタ）の出力に
オフセットを生じても、二つの電流比を変化させること
によりオフセットを無くすることができ、位相ずれを起
こさずに同期させることができる。よって、デコーダに
入力される続出データ信号の遅延量を調整してウィンド
の中心に移動させる必要がなくなる。

なお、同様の手段により、意図的に位相ずれを起こさせ
ることも可能である。

また、二つの電流比を変化させることにより時間差検出
回路（平滑フィルタ）の利得を変化させることができ、
これにより位相同期回路のループ特性を変化させること
ができる。

〔実施例〕

以下、本発明に依る実施例を図面を参照して説明する。

第１図に本発明を活用した位相同期回路の構成を示した
。位相比較器１はディスクがらの読出データ信号９とＶ
ＣＯ４が出力するｖｃ○クロック１４の位相を比較し、
その位相差に応じてパルス幅が変化するパルス信号１ｏ
と１１を出方する。

時間差検出回路２は位相比較器の出力パルス信号を積分
平滑する平滑フィルタであるが、ループフィルタへの出
力信号１２がオフセットを持たないように、時間差検出
部１８の出方信号２１．２２に応じた電流を流す電流源
１９．２０の電流比を制御信号２３．２４で独立設定で
きるようになっている。ループフィルタ３は時間差検出
回路の出力により■Ｃ○制御電圧１３を生成する。ｖｃ
○４は、ＶＣＯ制御電圧１３に対応した周波数のＶＣ○
クロック１４を出方する。そして、読出しデータ信号９
に同期されたｖｃＯクロック１４と。

遅延線５によりある一定時間遅らせた読出しデータ信号
１６をデコーダ６に入力することにより、読出しデータ
信号の復調が行われる。

次に、時間差検出回路（平滑フィルタ）の実施例を第２
図により説明する。この回路は第５図の回路のカレント
ミラー回路の構成を以下に示すように変えたものである
。

Ｐ型ＭＯＳトランリスタＱＩＯ−Ｑｌｎはゲートを共通
に接続すると共に、ＱＩＯのゲートとドレインを接続し
てカレントミラー回路を構成している。Ｎ型ＭＯＳトラ
ンリスタＱ　２０　＝　０２　ｎも同様にゲートを共通
に接続すると共に、Ｑ２０のゲートとドレインを接続し
てカレントミラー回路を構成している。これらのカレン
トミラー回路を構成するＭＯＳトランジスタのうち、Ｑ
　１．２〜Ｑ１ｎとＱ２２〜Ｑ２ｎのドレインには、そ
れぞれ、スイッチＳ２２〜ｓ２ｎとＳ１２〜Ｓ１ｎが接
続されており１．Ｓ２２〜Ｓ２ｎの他端とＳ１２〜Ｓ１
ｎの他端を接続した点から高力信号電流が出力される。

カレントミラー回路を構成しているＮ型ＭＯＳトランジ
スタのうち、ＱＩＯ，Ｑｌｌはそれぞれのドレイン電流
が基準電流源工の電流値に等しくなるよう設定し、１１
とした。そして、Ｑ１２〜Ｑｌｎはそれぞれのトレイン
電流と基準電流源工との電流比がｍ１２〜ｍｉｎとなる
ように設定した。また、もう一つのカレントミラー回路
を構成しているＰ型ＭＯＳトランジスタについても同様
に、Ｑ２０．Ｑ２１はそれぞれのドレイン電流がＱ２０
のドレイン電流に等しくなるように設定し、工２とした
。そして、Ｑ２２〜Ｑ２ｎはそれぞれのドレイン電流と
Ｑ２０のドレイン電流との電流比がｍ２２〜ｍ２ｎとな
るように設定した。

このような第２図の回路も、第６図に示すタイムチャー
トと同様に動作する。従って、スイッチＳ２２．Ｓ１２
がオン、Ｓ２３〜Ｓ２ｎ、Ｓ１３〜Ｓｉｎがオフ状態で
あるとすると、出力信号電流工０は次式のように表され
る。

ΔＴ ■ｏ＝　　　　・ｍ２２・Ｉ　１＋（ｍ２２−ｍ１２）
・工１Ｗ２よって、ｍ２２とｍ　１２を等しく選びそれをｍとすれ
ば出力電流Ｉｏは次式となる。

ところが、実際の回路上ではｍ　２２とｍ１２を等しく
選んでもＩ２とＩｏｐ、ＩＩとＩｏｎの電流比が一致し
ないことが多い。よって、実回路上のＩ２とＩｏｐ、Ｉ
ＩとＩｏｎの電流比をそれぞれｍｐ、ｍｎとすると、高
力電流信号は（６）式に示されたようなオフセット電流
Ｉｏｆを持ってしまう。

しかし、第２図の回路のように、電流比を変えて設定し
たＭＯＳ）−ランリスタＱ２２〜Ｑ２ｎ。

Ｑ１２〜ＱｌｎをＱ２０．ＱＩＯとのカレントミラー回
路に構成しておき、スイッチＳ２２〜Ｓ２ｎ、Ｓ１２〜
Ｓｉｎでトランジスタ（電流比）を切り換えら゛れるよ
うにしておけば、スイッチ８２２〜Ｓ２ｎ、　ＳＬ２〜
Ｓｌｎ＆操作するだけで工２とＩｏｐ、ＩｌとＩｏｎの
電流比を独立にしかも回路動作に影響なく２″−“通り
から選択することができる。よって、ｍｐとｍｎが等し
くなるようにスイッチＳ２２〜Ｓ２ｎ、Ｓ１２〜Ｓ１ｎ
を操作すれば、出力信号電流Ｉｏのオフセットをキャン
セルすることができる。

すなわち、本発明にはスイッチ操作だけで位相同期回路
の中の時間差検出回路（平滑フィルタ）の出力信号オフ
セットを回路動作に影響なくキャンセルすることができ
、ウィンドマージンを最大にすることができる。

また、従来の回路ではｍＰ　９ｍ　ｎを決定するトラン
ジスタが固定だったため、時間差検出回路（平滑フィル
タ）の出力利得が固定されていた。

従って、位相同期回路の帰還ループ特性も時間差検出回
路（平滑フィルタ）の出力利得により固定され、回路設
計の自由度が小さいという問題があった・しかし、本発明の実施例である第２図の回路では、工２
とＩｏｐ、ＩＩとＩｏｎの電流比ｍ　ｐ　。

ｍｎがスイッチＳ２２〜Ｓ２ｎ、Ｓ１２〜Ｓ１ｎの操作
だけで回路動作に影響なく２’−’通りから選択するこ
とができる、従って、スイッチ８２２〜Ｓ２ｎ、８１２
〜Ｓｉｎを操作することにより時間差検出回路（平滑フ
ィルタ）の出力利得を変化させることができる。

すなわち、本実施例では、スイッチ操作だけで位相同期
回路の中の時間差検品回路（平滑フィルタ）の出力利得
を回路動作に影響なく変化させることができ、それによ
り位相同期回路の帰還ループ特性を変化させることがで
きる。

【発明の効果〕

本発明によれば、続出データ信号とウィンド間の位相ず
れの補正を、高価なタップ付き遅延線を使用せずにスイ
ッチ操作だけで行うため、安価に行うことができる。

また、本発明によれば、位相同期回路のループ特性をス
イッチ操作だけで変化させることができ、回路設計の自
由度の大きい位相同期回路を提供することができる。

そして、スイッチ操作だけで制御できるのでＬＳＩ化等
に有利である。

さらに、デジタル制御なので自動制御に適している。

【図面の簡単な説明】

第１図は本発明による位相同期回路のブロック図、第２
図は本発明による時間差検出回路図、第３図は本発明に
よる時間差検出回路図、第４図は時間差検出回路の８力
信号電流オフセットの発生メカニズムの説明図、第５図
は従来の位相同期口１；位相比較器、３；ループフィル
タ、４；■Ｏ０ト、ト晃４図晃ト晃目ｎト

Claims

【特許請求の範囲】１、入力信号に基づくパルス信号の位相と出力信号基づ
くパルス信号との位相を比較し、この位相差を検出する
位相差検出手段と、前記位相差検出手段の出力を平滑に
する平滑フィルタ手段と、前記平滑フィルタ手段の出力
に接続されたループフィルタと、前記ループフィルタに
発生した電圧に応じた周波数の信号を前記出力信号とし
て発生する電圧制御発振手段とを含み、前記平滑フィル
タ手段の出力利得を可変としたことを特徴とする位相同
期回路。２、請求項１において、前記比較手段は前記位相に応じ
てパルス幅の変わる第一および第二のパルス信号を発生
し、前記平滑フィルタ手段は第一または第二のパルスの
一方のパルス信号に応じて充電動作をし、他方のパルス
信号に応じて放電動作をする積分回路と、前記積分回路
の出力をサンプルホールドするサンプルホールド手段と
、前記サンプルホールド手段の出力に応じた直流信号を
出力するとともに前記サンプルホールド手段の出力に基
づいて前記積分回路の充電電流または放電電流の少なく
とも一方に負帰還的に制御される直流信号出力手段とか
ら構成され、前記直流信号出力手段の出力信号利得を可
変とした位相同期回路。３、請求項２において、前記平滑フィルタ手段の直流出
力信号が前記充電電流の電流値に応じた電流を流す第一
の電流源と前記放電電流の電流値に応じた電流を流す第
二の電流源の電流の差で出力されており、かつ、前記充
電電流と前記第一の電流源との電流比と前記放電電流と
前記第二の電流源との電流比とを独立に可変とした位相
同期回路。