KR100385405B1

KR100385405B1 - 펄스 폭 제어 회로

Info

Publication number: KR100385405B1
Application number: KR10-1999-0010385A
Authority: KR
Inventors: 하야시고지; 아끼야마도루
Original assignee: 산요 덴키 가부시키가이샤
Priority date: 1998-03-26
Filing date: 1999-03-25
Publication date: 2003-05-23
Also published as: KR19990078273A; US6493305B1

Abstract

고속 클럭을 이용하지 않고서 고정밀도의 펄스 폭 제어를 실현하고, 디스크의 기록시에는 매체 종별이나 회전 속도에 대응한 적절한 기록을 실현한다.

펄스 폭 제어 회로는, 펄스 신호를 지연시켜 복수의 지연 펄스 신호를 생성하는 복수의 제1 지연 소자를 포함하는 제1 지연 회로(10)와, 복수의 제1 지연 소자에 접속되고, 복수의 지연 펄스 신호 중 어느 하나를 선택하는 제1 셀렉터(11)와, 제1 셀렉터에 접속되고, 선택된 지연 펄스 신호와 펄스 신호를 수신하며, 제1 논리 출력 신호를 생성하는 제1 논리 회로(12)와, 제1 논리 출력 신호를 지연시켜 복수의 지연 논리 신호를 생성하는 복수의 제2 지연 소자를 포함하는 제2 지연 회로(30)와, 복수의 제2 지연 소자에 접속되고, 복수의 지연 논리 신호 중 어느 하나를 선택하는 제2 셀렉터(31)와, 제2 셀렉터와 제1 논리 회로에 접속되고, 선택된 지연 논리 신호와 제1 논리 출력 신호를 수신하며, 제2 논리 출력 신호를 생성하는 제2 논리 회로(32)를 구비하며, 상기 제1 및 제2 논리 회로는 논리곱 회로 및 논리합 회로를 포함한다.

Description

펄스 폭 제어 회로{PULSE WIDTH CONTROL CIRCUIT}

본 발명은 펄스 폭 제어 회로에 관한 것으로, 특히 복수의 지연 소자를 갖는 지연 회로를 포함하는 펄스 제어 회로에 관한 것이다. 특히 펄스 폭 제어 회로는 기록 마크의 기록 타이밍을 조정할 수 있는 디스크 기록 제어 회로에 적절하게 사용된다.

데이터 재생만이 아니라 데이터의 기입이 가능한 광 디스크 장치나 광 자기 디스크 장치가 제안되어 있다. 디스크의 기록 매체로의 기입은, 레이저 장치를 이용하여 데이터의 변조 신호에 대응하는 기록 마크를 디스크 상에 기록함으로써 행해진다.

예를 들면, CD-R (Compact Disc-Recorder)에서는, EFM 인코더가 기입 데이터를 EFM 변조하고, 레이저 장치가 EFM 신호에 대응하는 기록 마크를 디스크 상에 기록한다. 그런데, 기록 매체의 종류나 디스크의 회전 속도에 따라 기록 상태가 변화된다. 이 경우, 단지 EFM 신호를 레이저 장치에 공급하는 것만으로는 소망의 기록 마크를 기록할 수 없다. 소망의 기록 마크를 기록하는 시험으로서, EFM 신호의 상승 에지나 하강 에지를 지연시키는 것이 종래로부터 행해지고 있다. 예를 들면, EFM 신호의 지연에는, 클럭 신호에 동기하여 동작하는 D 플립플롭 등의 논리 회로를 포함하는 지연 회로가 사용되고 있다.

EFM 신호는, EFM 클럭 신호라 불리는 기준 신호에 동기하는 신호이고, EFM 클럭 신호의 3∼11 주기분의 펄스 폭을 갖고 있다. 따라서, 지연 회로의 D 플립플롭에 인가되는 클럭 신호는 EFM 클럭 신호보다 고속일 필요가 있다. 예를 들면, 지연 회로가 16 단계의 분해능을 갖고 있는 경우, EFM 클럭 신호의 16배의 속도를 갖는 클럭 신호가 필요하다.

그러나, EFM 클럭 신호의 주파수는 비교적 높다. 예를 들면, EFM 클럭 신호의 주파수는, 4배속에서는 「17.28 MHz」, 8배속에서는 「34.56 MHz」이다. 따라서, D 플립플롭에, 4배속에서는 「276.48 MHz」, 8배속에서는 「552.96 MHz」의 클럭 신호를 인가할 필요가 있다. 실제로, 그러한 고속 클럭 신호를 공급하는 것은 불가능하며, 또한 그러한 고속 클럭 신호에 동기하여 안정하게 동작하는 논리 회로를 얻는 것도 매우 곤란하다.

또한, 지연 회로는 전원 변동이나 온도 변화 등의 외적 영향을 받기 쉽다. 따라서, 매우 짧은 펄스 폭을 얻고자 할 경우, 높은 정밀도의 지연 회로의 제어가 곤란하다.

본 발명의 목적은, 고속 클럭 신호를 이용하지 않고서 소망의 펄스 신호를 얻을 수 있는 펄스 폭 제어 회로를 제공함에 있다.

본 발명의 다른 형태들 및 이점들은, 첨부된 도면을 참조하여 본 발명의 원리를 예시하는 다음과 같은 설명으로부터 명백해 질 것이다.

본 발명의 목적 및 장점은, 첨부된 도면과 함께 바람직한 실시예의 다음과 같은 설명을 참조하여 최상으로 이해될 수 있다.

도 1은 본 발명의 제1 실시 형태의 펄스 폭 제어 회로의 개략적인 블럭도.

도 2는 도 1의 펄스 폭 제어 회로의 동작을 설명하기 위한 타이밍 차트.

도 3은 도 1의 펄스 폭 제어 회로를 포함하는 디스크 기록 제어 회로의 개략적인 블럭도.

도 4는 도 3의 디스크 기록 제어 회로의 테이블에 저장된 데이터를 나타내는 도면.

도 5는 본 발명의 제2 실시 형태의 펄스 폭 제어 회로의 개략적인 블럭도.

도 6은 도 5의 펄스 폭 제어 회로의 동작을 설명하기 위한 타이밍 차트.

도 7은 도 5의 펄스 폭 제어 회로의 동작을 설명하기 위한 타이밍 차트.

도 8은 도 5의 펄스 폭 제어 회로를 포함하는 디스크 기록 제어 회로의 개략적인 블럭도.

도 9는 본 발명의 제3 실시 형태의 지연 회로의 블럭도.

도 10은 도 9의 지연 회로의 지연 셀의 회로도.

도 11은 도 9의 지연 회로의 VCO의 동작을 설명하기 위한 타이밍 차트.

도 12a는 VCO의 특성을 나타내는 그래프이고, 도 12b는 지연 회로의 지연 특성을 나타내는 그래프.

<도면의 주요 부분에 대한 부호의 설명>

1 : 지연 회로

2 : 딜레이 라인

3 : PLL 회로

4 : 전압 제어 발진기(VCO)

5 : 프로그래머블 디바이더

6 : 리퍼런스 디바이더

7 : 위상 비교기

8 : LPF

10 : 제1 지연 회로

11 : 제1 셀렉터

12 : AND 게이트

20 : 셀렉터

21, 24 : D 플립플롭

22, 32 : OR 게이트

23 : 선택 회로

30 : 제2 지연 회로

31 : 제2 셀렉터

40 : 지연 소자

45 : 버퍼

46 : 바이어스 회로

50 : 디스크

51 : EFM 인코더

52, 58 : 펄스 폭 제어 회로

53 : 레지스터

54, 60 : 디스크 기록 제어 회로

55 : 레이저 장치

56 : 마이크로컴퓨터

57 : 테이블

100 : CD-R 디스크 기록 매체

150, 151, 160 : 지연 셀

200 : CD-R 디스크 기록 장치

500 : 연산 회로

(제1 실시 형태)

도 1은 본 발명의 제1 실시 형태의 펄스 폭 제어 회로(52)의 개략적인 블럭도이다. 펄스 폭 제어 회로는 EFM 신호(입력 신호)의 상승 에지와 하강 에지를 독립해서 지연시키는 제1 및 제2 지연 회로(10, 30)를 포함한다. 제1 지연 회로(10)는, 각각이 복수의 제1 지연 신호를 생성하는 복수의 직렬 접속된 지연 소자(40)를 포함한다. 제2 지연 회로(30)는, 각각이 복수의 제2 지연 신호를 생성하는 복수의직렬 접속된 지연 소자(40)를 포함한다. 각 지연 소자(40)는 바람직하게는 인버터이다.

제1 지연 회로(10)의 복수의 지연 소자(40)에는, 복수의 제1 지연 신호 중 1개를 제1 셀렉트 신호 SEL1에 따라 선택하는 제1 셀렉터(11)가 접속되어 있다. 제2 지연 회로(30)의 복수의 지연 소자(40)에는 복수의 제2 지연 신호 중 1개를 제2 셀렉트 신호 SEL2에 따라 선택하는 제2 셀렉터(31)가 접속되어 있다. 펄스 폭 제어 회로(52)는 AND 게이트(논리곱 회로; 12) 및 OR 게이트(논리합 회로; 32)를 더 포함한다. AND 게이트(12)는 제1 셀렉터(11)에 접속되고, 또한 선택된 제1 지연 신호를 수신하는 제1 입력 단자와, 입력 신호를 수신하는 제2 입력 단자와, AND 출력 신호를 출력하는 출력 단자를 갖는다. OR 게이트(32)는 제2 셀렉터(31)에 접속되고, 또한 선택된 제2 지연 신호를 수신하는 제1 입력 단자와, AND 출력 신호를 수신하는 제2 입력 단자와, OR 출력 신호를 출력하는 출력 단자를 갖는다.

제1 및 제2 지연 회로(10, 30) 각각은, 16단의 지연 소자(40)를 포함하고, 1개의 지연 소자(40)의 지연량 dt는 EFM 클럭 신호 EFMCK(기준 클럭 신호)의 주기 T의 1/16로 설정되어 있다.

도 2에 나타낸 바와 같이, 제1 지연 회로(10)에 EFM 클럭 EFMCK의 6주기(6T)분의 EFM 신호가 공급되어 있는 것으로 한다. 제1 지연 회로(10)의 각 지연 소자(40)는, EFM 신호를 T/16씩 지연시킨다. 제1 셀렉터(11)는 제1 셀렉트 신호 SEL1에 따라 지정된 n단 지연 소자(40)의 제1 지연 신호 EFMD1을 선택하고, 그 제1 지연 신호 EFMD1을 AND 게이트(12)에 공급한다. 예를 들면, 제1 셀렉트 신호 SEL1에 의해 10단 지연 소자(40)가 선택된 경우, EFM 신호의 상승 에지의 지연량 Tdf는 10·T/16이다. AND 게이트(12)는 제1 지연 신호 EFMD1과 EFM 신호를 수신하고, 제1 지연 신호 EFMD1 및 EFM 신호의 AND 출력 신호를 제2 지연 회로에 공급한다.

제2 지연 회로(30)의 각 지연 소자(40)는, AND 게이트(12)의 AND 출력 신호를 T/16씩 지연시킨다. 제2 셀렉터(31)는 제2 셀렉트 신호 SEL2에 따라 지정된 n단 지연 소자(40)의 제2 지연 신호 EFMD2를 선택하고, 그 제2 지연 신호 EFMD2를 OR 게이트(32)에 공급한다. EFM 신호의 하강 에지의 지연량 Tdb는 8·T/16이다. OR 게이트(32)는 AND 게이트(12)의 AND 출력 신호와 제2 지연 신호 EFMD2를 수신하고, AND 출력 신호 및 제2 지연 신호 EFMD2의 OR 출력 신호를 펄스 폭 제어 EFM 신호 WDAT로서 출력한다. 펄스 폭 제어 신호 WDAT는 EFM 신호의 상승 에지가 지연량 Tdf (10·T/16)만큼 지연되고, 하강 에지가 지연량 Tdb (8·T/16)만큼 지연된 신호이다. 따라서, 펄스 폭 제어 EFM 신호 WDAT의 펄스 폭은 EFM 신호보다도 2T/16 (10·T/16 - 8·T/16)만큼 짧다.

제1 실시 형태에서는, EFM 신호의 상승 및 하강 에지의 지연량 Tdf, Tdb는, 제1 및 제2 셀렉트 신호 SEL1, SEL2에 따라 각각 독립해서 설정된다. 대체예로서, 제2 지연 회로(30)가 EFM 신호를 수신하고, OR 게이트(32)의 OR 출력 신호가 제1 지연 회로(10)에 공급되며, AND 게이트(12)로부터 최종적으로 펄스 폭 제어 EFM 신호 WDAT가 출력되어도 된다. 그 대체예에서도, 제1 실시 형태와 동일한 펄스 폭 제어 EFM 신호 WDAT가 얻어진다. 또한, 인버터 대신에 컴퍼레이터를 각 지연 소자(40)에 이용해도 된다.

도 3은 펄스 폭 제어 회로(52)를 포함하는 CD-R 디스크 기록 매체(100)의 개략적인 블럭도이다. 디스크 기록 매체(100)는 EFM 인코더(51), 디스크 기록 제어 회로(54), 레이저 장치(55), 마이크로컴퓨터(56), 및 테이블(57)을 포함한다. 디스크 기록 제어 회로(54)는 펄스 폭 제어 회로(52) 및 레지스터(53)를 포함한다.

EFM 인코더(51)는 기입 데이터 신호를 EFM 신호로 변조함과 동시에, EFM 클럭 신호 EFMCK를 생성한다. 펄스 폭 제어 회로(52)는 EFM 신호와 EFM 클럭 신호 EFMCK를 수신하고, 펄스 폭 제어 지연 EFM 신호를 레이저 장치(55)에 공급한다. 레이저 장치(55)는 레이저 픽업을 포함하며, 레이저 픽업은 펄스 폭 제어 지연 EFM 신호에 대응하는 기록 마크를 디스크(50) 상에 기록한다.

마이크로컴퓨터(56)는 사용되는 디스크(50)의 매체 종별 및 회전 속도를 나타내는 정보를 수신하고, 그 정보에 기초하여 디스크 기록 장치(100) 전체를 제어한다. 마이크로컴퓨터(56)에 접속된 테이블(57)에는 도 4에 나타낸 바와 같이, 매체 종별 및 회전 속도에 따라 미리 설정된 상승 및 하강 지연량 Tdf, Tdb가 저장되어 있다. 도 4의 지연량은, 지연량 T/16의 배수로 테이블(57)에 저장되어 있다. 따라서, 상승 및 하강 지연량 Tdf, Tdb가 제1 및 제2 셀렉트 신호 SEL1, SEL2로서 사용된다.

마이크로컴퓨터(56)는 지정된 매체 종별 및 회전 속도를 수신하고, 테이블(57)로부터 대응하는 상승 및 하강의 지연량의 수치를 판독하여, 그 수치를 레지스터(53)에 세트한다. 펄스 폭 제어 회로(52)는 레지스터(53)에 세트된 수치를 제1 및 제2 셀렉트 신호 SEL1, SEL2로서 수신하고, 제1 셀렉트 신호 SEL1에 의해 지정된 지연량만큼 EFM 신호의 상승 에지를 지연시키고, 제2 셀렉트 신호 SEL2에 의해 지정된 지연량만큼 EFM 신호의 하강을 지연시킨다. 레이저 장치(55)는 매체 종별 및 회전 속도에 따라 조정된 EFM 신호를 수신하고, 기록 마크를 디스크(50) 상에 기록한다. 이로써 EFM 신호의 기록 타이밍이 매체 종별 및 회전 속도에 따라 조정된다.

(제2 실시 형태)

도 5는 본 발명의 제2 실시 형태의 펄스 폭 제어 회로(58)의 블럭도이다. 펄스 폭 제어 회로(58)는 제1 및 제2 지연 회로(10, 30), 제1 및 제2 셀렉터(11, 31), AND 게이트(12), D 플립플롭(D-FF; 21, 24), OR 게이트(22), 및 선택 회로(23)를 포함한다.

D-FF(21)는 EFM 신호와 EFM 클럭 신호 EFMCK를 수신하고, EFM 클럭 신호 EFMCK에 동기하며, 또한 EFM 신호보다도 1T만큼 지연된 제1 지연 EFM 신호 EFMD1을 생성한다. OR 게이트(22)는 제1 지연 EFM 신호 EFMD1과 EFM 신호를 수신하고, 제1 지연 EFM 신호 EFMD1 및 EFM 신호의 OR 출력 신호를 출력한다.

선택 회로(23)는 제1 지연 EFM 신호 EFMD1을 수신하는 A 단자와, OR 출력 신호를 수신하는 B 단자를 갖는다. 선택 회로(23)는 선택 신호 SW에 따라 제1 지연 EFM 신호 EFMD1 및 OR 출력 신호 중 하나를 선택하고, 선택된 신호를 출력 단자 C로부터 출력한다. D-FF(24)는 선택된 신호를 수신하고, EFM 클럭 신호 EFMCK에 동기하며, 또한 선택된 신호보다도 1T만큼 지연된 지연 신호 EFMD2를 제1 지연 회로(10)에 공급한다.

제2 실시 형태에서는, 상승 지연량 Tdf가 하강 지연량 Tdb보다 큰 경우에는, EFM 신호보다도 짧은 펄스 폭 PD를 갖는 펄스 폭 및 위상 제어 EFM 신호가 생성되고, 반대의 경우에는 EFM 신호보다도 긴 펄스 폭 PD를 갖는 펄스 폭 및 위상 제어 EFM 신호가 생성된다. 선택 신호 SW는 펄스 폭을 단축하는지 신장하는지를 나타내는 신호이다. 선택 신호 SW가 단축을 나타내는 「1」일 때, 선택 회로(23)는 A 단자에 공급된 제1 지연 EFM 신호 EFMD1을 선택한다. 선택 신호 SW가 신장을 나타내는 「0」일 때, 선택 회로(23)는 B 단자에 공급된 OR 출력 신호를 선택한다.

도 6을 참조하면서, 펄스 폭을 신장하는 경우의 펄스 폭 제어 회로(58)의 동작을 설명한다.

D-FF(21)는 6T의 EFM 신호와 EFM 클럭 신호 EFMCK를 수신하고, 1T 주기분 EFM 신호에 지연되는 제1 지연 EFM 신호 EFMD1을 생성한다. OR 게이트(22)는 제1 지연 EFM 신호 EFMD1 및 EFM 신호의 논리합 연산을 행하고, EFM 신호보다 1T 주기만큼 신장된 펄스 폭을 갖는 OR 출력 신호를 생성한다. 선택 회로(23)는 펄스 폭의 신장을 나타내는 선택 신호 SW「0」에 따라 OR 출력 신호를 선택한다. D-FF(24)는 선택된 OR 출력 신호를 수신하고, EFM 클럭 신호 EFMCK에 동기하는 지연 OR 출력 신호 EFMD2를 제1 지연 회로(10)에 공급한다. 제1 지연 회로(10)의 각 지연 소자(40)는 지연 OR 출력 신호 EFMD2를 T/16씩 지연시킨다.

제1 셀렉터(11)는, 제1 셀렉트 신호 SEL1에 따라 어느 하나의 지연 소자(40)의 출력을 선택한다. 제1 셀렉트 신호 SEL1은 지연량 Td에 대응하는 단의 지연 소자(40)의 출력을 선택하기 위한 신호이다. 따라서, 지연 OR 출력 신호 EFMD2에 대하여 지연량 Td만큼 지연되는 지연 신호 EFMD3이 제1 셀렉터(11)로부터 출력된다. 지연량 Td는 상승 지연량 Tdf와 하강 지연량 Tdb 간의 차분(절대값) 지연량 Tdd를 1T로부터 감산함으로써 얻어지는 값이다. AND 게이트(12)는 지연 신호 EFMD3과 지연 OR 출력 신호 EFMD2를 수신하고, 지연 OR 출력 신호 EFMD2보다도 지연량 Td만큼 짧은 펄스 폭을 갖는 AND 출력 신호를 생성한다. 지연 OR 출력 신호 EFMD2는 EFM 신호보다도 1T만큼 긴 펄스 폭을 가지므로, AND 출력 신호는 EFM 신호보다 차분 지연량 Tdd만큼 긴 펄스 폭 PD를 갖는다.

제2 지연 회로(30)의 각 지연 소자(40)는, AND 출력 신호를 T/16씩 지연시키고, 제2 셀렉터(31)는 제2 셀렉트 신호 SEL2에 따라 어느 하나의 지연 소자(40)의 출력을 선택한다. 제2 셀렉트 신호 SEL2는 하강 지연량 Tdb에 대응하는 단의 지연 소자(40)의 출력을 선택하기 위한 신호이다. 하강 지연량 Tdb는 차분 지연량 Tdd와 상승 지연량 Tdf의 가산량이다. 따라서, AND 출력 신호의 펄스 폭 PD는 변화시키지 않고, 위상만이 가산량 (Tdd+Tdf)만큼 시프트된다. 이로써 EFM 클럭 신호 EFMCK의 상승 타이밍 t1로부터 지연량 Tdf만큼 지연하여 상승되고, AND 출력 신호에 대하여 지연량 Tdb만큼 지연하여 하강하는 펄스 폭 및 위상 제어 EFM 신호 WDAT가 생성된다. 그 펄스 폭 및 위상 제어 EFM 신호 WDAT의 펄스 폭 PD는 EFM 신호의 것보다도 길다. 예를 들면, 제1 셀렉트 신호 SEL1에 의해 10단 지연 소자(40)가 선택된 경우, 펄스 폭 PD는 EFM 신호의 펄스 폭 6T보다 6T/16 [(16-10)T/16]만큼 신장된다. 또한, 제2 셀렉트 신호 SEL2에 의해 10단 지연 소자(40)가 선택된 경우, 상승 지연량 Tdf는 4T/16 [Tdf=(10-6)·T/16]로 설정되고, 하강 지연량 Tdb는 10T/16로 설정된다.

다음에, 도 7을 참조하면서, 펄스 폭을 단축하는 경우의 펄스 폭 제어 회로(58)의 동작을 설명한다. 펄스 폭을 단축하는 경우에는, 선택 신호 SW 「1」이 선택 회로(23)에 공급되고, 제1 지연 EFM 신호 EFMD1이 선택된다. 제1 지연 EFM 신호 EFMD1은 D-FF(24)에 공급되고, 제1 지연 EFM 신호 EFMD1에 대하여 1T 지연되는 제2 지연 EFM 신호 EFMD2가 D-FF(24)로부터 제1 지연 회로(10)에 공급된다. 제1 셀렉터(11)는 제1 셀렉트 신호 SEL1에 따라 제2 지연 EFM 신호 EFMD2보다도 지연량 Tdd만큼 지연되어 상승되는 지연 신호 EFMD3을 AND 게이트(12)에 공급한다. 제1 셀렉트 신호 SEL1은 상승 및 하강 지연량 Tdf, Tdb의 차분 지연량 Tdd에 대응하는 단의 지연 소자(40)의 출력을 선택하기 위한 신호이다. AND 게이트(12)는 지연 신호 EFMD3과 제2 지연 EFM 신호 EFMD2의 AND 출력 신호를 제2 지연 회로(30)에 공급한다. AND 출력 신호는 제2 지연 EFM 신호 EFMD2, 즉 EFM 신호보다 지연량 Tdd만큼 짧은 펄스 폭 PD를 갖는다.

제2 지연 회로(30)의 각 지연 소자(40)는 AND 출력 신호를 T/16씩 지연시키고, 제2 셀렉터(31)는 제2 셀렉트 신호 SEL2에 따라 어느 하나의 지연 소자(40)의 출력을 선택한다. 제2 셀렉트 신호 SEL2는 하강 지연량 Tdb에 대응하는 단의 지연 소자(40)의 출력을 선택하기 위한 신호이다. 따라서, AND 출력 신호의 펄스 폭 PD는 변화시키지 않고, 위상만이 지연량 Tdb만큼 시프트된다. 이로써 EFM 클럭 신호 EFMCK의 상승 타이밍 t1로부터 지연량 Tdf (Tdd+Tdb)만큼 지연시켜 상승되고, AND 출력 신호에 대하여 지연량만큼 지연되어 하강되는 펄스 폭 및 위상 제어 EFM 신호WDAT가 생성된다. 그 펄스 폭 및 위상 제어 EFM 신호 WDAT의 펄스 폭 PD는 EFM 신호의 것보다도 짧다. 예를 들면, 제1 셀렉트 신호 SEL1에 의해 8단 지연 소자(40)가 선택된 경우, 펄스 폭 PD는 EFM 신호의 펄스 폭 6T보다 8T/16만큼 단축된다. 또한, 제2 셀렉트 신호 SEL2에 의해 4단 지연 소자(40)가 선택된 경우, 상승 지연량 Tdf는 12T/16 [(8+4)·T/16]로 설정되고, 하강 지연량 Tdb는 4T/16로 설정된다.

제2 실시 형태의 대체예로서, 제2 지연 회로(30)에 제2 지연 EFM 신호 EFMD2를 공급하고, 제2 셀렉터(31)의 지연 신호를 제1 지연 회로(10)에 공급함으로써, AND 게이트(12)로부터 출력되는 지연 신호 EFMD3과 제2 지연 EFM 신호 EFMD2의 AND 출력 신호를 펄스 폭 및 위상 제어 EFM 신호로서 얻도록 해도 된다.

도 8은 펄스 폭 제어 회로(58)를 포함하는 CD-R 디스크 기록 장치(200)의 개략적인 블럭도이다. 디스크 기록 장치(200)는 EFM 인코더(51), 디스크 기록 제어 회로(60), 레이저 장치(55), 마이크로컴퓨터(56), 및 테이블(57)을 포함한다. 디스크 기록 제어 회로(60)는 펄스 폭 제어 회로(58), 레지스터(53) 및 연산 회로(500)를 포함한다. 연산 회로(500)는 레지스터(53)에 세트된 지연량 Tdf, Tdb를 이용하여 차분 지연량 (Tdf-Tdb)를 산출한다. 연산 회로(500)는 Tdf＜Tdb인 경우, 펄스 폭을 신장하기 위한 선택 신호 SW「0」과, 1T로부터 차분 지연량 Tdd의 감산 지연량 Td에 대응하는 단의 지연 소자(40)를 선택하기 위한 제1 셀렉트 신호 SEL1을 펄스 폭 제어 회로(58)에 공급한다. 연산 회로(500)는 Tdf＜Tdb인 경우, 펄스 폭을 단축하기 위한 선택 신호 SW「1」과, 차분 지연량 Tdd에 대응하는 단의 지연 소자(40)를 선택하기 위한 제1 셀렉트 신호 SEL1을 펄스 폭 제어 회로(58)에공급한다. 연산 회로(500)는, 또한 하강 지연량 Tdb에 대응하는 단의 지연 소자(40)를 선택하기 위한 제2 셀렉트 신호 SEL2를 펄스 폭 제어 회로(58)에 공급한다. 펄스 폭 제어 회로(52)는 제1 셀렉트 신호 SEL1에 따라 EFM 신호의 펄스 폭을 제어하고, 제2 셀렉트 신호 SEL2에 따라 EFM 신호의 위상을 제어한다. 레이저 장치(55)는 펄스 폭 및 위상 제어된 EFM 신호 WDAT를 펄스 폭 제어 회로(52)로부터 수신하고, 매체의 종별 및 회전 속도에 따라 기록 마크가 디스크(50) 상에 기록된다.

도 1 및 도 5의 제1 및 제2 지연 회로(10, 30)의 지연 소자(40)의 지연량은 지연 소자(40)의 트랜지스터의 특성 오차로 인하여 균일하지가 않다.

(제3 실시 형태)

도 9는 고정밀도로 실질적으로 균일한 지연량을 얻는 데에 적합한 본 발명의 제3 실시 형태의 지연 회로(1)의 블럭도이다. 지연 회로(1)는 지연 입력 신호를 생성하기 위한 딜레이 라인(2)과, 딜레이 라인(2)의 지연량을 제어하기 위한 PLL 회로(3)와, 셀렉터(20)를 포함한다. 셀렉터(20)는 도 1 및 도 5의 제1 및 제2 셀렉터(11, 31)와 동일한 구성이다.

PLL 회로(3)는 전압 제어 발진기(VCO; 4), 프로그래머블 디바이더(5), 리퍼런스 디바이더(6), 위상 비교기(7), 로우 패스 필터(8)를 포함한다. VCO(4)는 제어 전압 Vt에 따라 변화하는 주파수를 갖는 발진 출력 신호를 생성한다. 프로그래머블 디바이더(5)는 VCO(4)의 발진 출력 신호를 1/N으로 분주하고, 분주된 발진 출력 신호를 생성한다. 리퍼런스 디바이더(6)는 기준 신호 RFCK를 1/M로 분주하고,분주된 기준 신호를 생성한다. 위상 비교기(7)는 분주된 발진 출력 신호의 위상과 분주된 발진 출력 신호의 위상과 분주된 기준 신호의 위상을 비교하여, 위상차 검출 신호를 생성한다. 로우패스 필터(8)은 위상차 검출 신호에 따른 제어 전압 Vt를 VCO(4)에 공급한다. 프로그래머블 디바이더(5) 및 리퍼런스 디바이더(6)의 분주비는 변경 가능하다. 위상 비교기(7)과 LPF(8) 사이에는 챠지펌프(도시하지 않음)가 설치되어 있다.

VCO(4)는 복수의 직렬 접속된 지연 셀(150, 151)을 포함하고, 또한 최후단 지연 셀(151)의 출력이 초단 지연셀(150)에 부귀환되는 링 형상의 구성이다. 최종단 지연셀(151)의 출력 신호는 버퍼(45)를 거쳐 프로그래머블 디바이더(5)에 공급된다. 각 지연 셀(150, 151)은 제1 및 제2 제어 단자를 갖는다. 제1 제어 단자에는 바이어스 회로(46)로부터 소정의 바이어스 전압 Vb가 공급되고, 제2 제어 단자에는 로우 패스 필터(8)로부터의 제어 전압 Vt가 공급된다.

딜레이 라인(2)은 복수의 직렬 접속된 지연 셀(160)을 포함한다. 각 지연 셀(160)은 지연 셀(150)과 동일 구성이다. 초단의 지연 셀(160)은 외부 장치(도시하지 않음)로부터 공급된 입력 신호 SIN을 수신한다. 셀렉터(20)는 선택 신호에 따라 복수의 지연 셀(160)로부터의 지연 출력 신호 중 어느 하나를 선택하여, 지연 신호 SOUT을 출력한다. VCO(4)의 지연 셀(150, 151)과 딜레이 라인(2)의 지연 셀(160)은 상호 근접하여 배치되어 있다. 따라서, 지연 셀(150, 151, 160)의 지연 특성은 거의 동일하다.

도 10은 지연 셀(150)의 회로도이다. 지연 셀(150)은 직렬로 접속된 제1 및제2 인버터(101, 102)와, 제1 및 제2 인버터(101, 102)에 각각 접속된 제1 및 제2 버퍼(103, 104)를 포함한다. 제1 및 제2 인버터(101, 102) 각각은 직렬 접속된 P 채널 MOS 트랜지스터와 N 채널 MOS 트랜지스터를 포함한다. 제1 및 제2 인버터(101, 102)와 전원 전위 사이에는 전류 제어 P채널 MOS 트랜지스터(105, 106)가 각각 접속되어 있다. 제1 및 제2 인버터(101, 102)와 접지 전위 사이에는 전류 제어 N 채널 MOS 트랜지스터(107, 108)가 각각 접속되어 있다. 전류 제어 P채널 MOS 트랜지스터(105)의 게이트는 제1 제어 단자(110)에 접속되고, 전류 제어 N 채널 MOS 트랜지스터(107)의 게이트는 제2 제어 단자(111)에 접속되어 있다. 제1 및 제2 인버터(101, 102) 사이의 노드와 접지 전위 사이에는 기생 용량(109)이 접속되어 있다.

제1 제어 단자(110)에는 바이어스 회로(46)로부터의 소정의 바이어스 전압 Vb가 인가되고, 제2 제어 단자(111)에는 로우 패스 필터(8)로부터의 제어 전압 Vt가 인가된다. 제어 전압 Vt가 증대하면 인버터(101, 102)에 흐르는 전류가 증가하여 입력 신호 IN의 지연량 dt는 감소하고, 제어 전압 Vt가 적게 되면 제1 및 제2 인버터(101, 102)에 흐르는 전류가 감소하여, 입력 신호 IN의 지연량 dt는 증가한다. 이와 같이, 지연 셀(150)의 지연량 dt는 제어 전압 Vt에 따라 변화한다.

최종단 지연 셀(151)은 제1 인버터(101), 제1 버퍼(103), 제어 P 채널 및 N 채널 MOS 트랜지스터(105, 107)만을 포함한다. 따라서, 최종단 지연 셀(151)의 제1 인버터(101)의 출력 신호가 초단 지연 셀(150)의 제1 인버터(101)의 입력에 귀환된다.

다음에, 지연 회로(1)의 동작을 설명한다. VCO(4)의 발진 출력 신호의 주파수 f1은 프로그래머블 디바이더(5)에 의해 f1/N로 분주되고, 기준 신호의 주파수 f0은 리퍼런스 디바이더(6)에 의해 f0/M으로 분주된다. 두 개의 분주 신호의 위상은 위상 비교기(7)에 의해 비교되어, 로우 패스 필터(8)로부터 위상차에 따른 제어 전압 Vt가 VCO(4)에 공급된다. 이와 같이 디바이더(5, 6)로부터의 분주 신호의 위상차가 없게 되도록 PLL 회로(3)가 동작한다. PLL 회로(3)가 록되면 이하의 수학식 1이 성립한다

각 지연 셀(150)의 지연량 dt는 제어 전압 Vt에 의해 결정된다. 도 11에 나타낸 바와 같이 초단 지연 셀(150)에 공급된 신호 dt0은 각 후단 지연 셀(150)을 통과하는 사이에 지연량 dt만큼 지연된다. 최종 지연 셀(151)에 의해 전단 지연 셀(150)의 출력 신호가 반전되고, 반전 신호가 귀환 지연 dα만큼 지연되어 초단 지연셀(150)로 귀환된다. 귀환 지연 dα가 지연량 dt에 비해 충분히 작은 경우, 지연량 dt는 이하의 수학식 2로 나타낸다.

즉, 지연 셀(40)의 단수 D만큼 지연량 dt를 가산함으로써 얻어진 값, VCO(4)의 주기 T의 반주기 T/2로 실질적으로 같다.

PLL 회로(3)가 로크되어 있을 때, 주기 T=1/f1과 상기 수학식 1에 기초하여 지연량 dt는 이하의 수학식 3으로 표기된다.

지연 셀(150, 151)의 수 D와 분주비 M, N이 결정되면, 지연 셀(40)의 지연량 dt는 기준 신호 RFCK의 주파수 f0에만 의존하는 일정값으로 설정된다.

딜레이 라인(2)의 지연 셀(160)은 VCO(4)의 지연 셀(150)과 동일한 구성이고, 지연 셀(150, 160)에 동일한 제어 전압 Vt가 공급된다. 따라서, 지연 셀(150)과 지연 셀(160)의 지연량은 동일하다.

입력 신호 SIN은 지연 셀(60)에 의해 순차 지연되고, 셀렉터(20)에 의해 1개의 지연 출력 SOUT가 선택된다. PLL 회로(3)가 로크되어 있을 때, 각 지연 셀(160)의 지연량 dt는 일정값으로 설정된다. 따라서, 셀렉터(20)로부터 일정한 지연량으로 지연된 지연 신호가 출력된다. 이것은, 제조시에 딜레이 라인(2)의 조정이 불필요하며, 또한 PLL 회로(3)의 보증 정밀도 하에서의 지연량의 설정을 허용한다. 이 결과, psec 오더에서의 고 정밀도의 지연량의 설정이 가능하게 된다. 또한, PLL 회로(3)는 전원 변동이나 온도 변동에 대해서도 보증되기 때문에, 이들 변동에 의한 딜레이 라인(2)의 지연량의 영향도 적다.

지연량 dt는 기준 신호 RFCK의 주파수 f0이나 분주비 M, N에 의해 용이하게 변경 가능하다. 이것은 딜레이 라인의 분해능의 설정을 용이하게 한다. 예를 들면, 지연 셀(150)의 수 D가 「16」, 분주비 M, N 각각이 「2」, f0이 「17.28 MHz」로 설정된 경우, 상기 수학식 3으로부터 지연량 dt 「1.8 nsec」가 얻어진다. 분주비 M, N 각각이 「4」, f0가 「34.56 MHz」로 설정된 경우, 지연량 dt 「0.9 nsec」가 얻어진다. 이 경우, 딜레이 라인(2)의 분해능은 psec 오더이다.

도 12a는 VCO(4)의 특성을 나타낸 그래프이고, 도 12b는 지연 특성을 나타낸 그래프이다. PLL 회로(3)가 로크되는 주파수 범위는 비교적 넓고, 그 주파수 범위 내에서 지연 셀의 지연량 dt를 설정할 수 있다. 따라서, 딜레이 라인(2)의 지연량 설정 범위는 광대역이다.

본 발명의 사상 및 범주를 벗어나지 않고서 다양한 특정 형태로 본발명이 실시될 수 있는 것은 당분야에 숙련된 자에게는 자명하다. 특히, 본 발명은 다음과 같은 형태로 실시될 수 있음을 이해해야 한다.

지연 셀(150, 151, 160)의 인버터(101, 102) 대신에, 컴퍼레이터가 이용되어도 된다. 또한, 전류 제어 트랜지스터(105∼108)에 로우 패스 필터(8)로부터의 제어 전압 Vt이 공급되어도 된다.

따라서, 본 실시예들이 도시되었지만, 본 발명이 상세한 설명에 한정되는 것은 아니라, 첨부된 청구범위의 범주 및 등가 내에서 변형될 수도 있다.

본 발명에 따르면, 고속의 클럭을 이용하지 않고서 소망의 펄스 파형을 얻을 수 있고, 특히 pll 회로를 이용한 경우에는 지연량을 고 정밀도로 설정할 수 있게 된다. 또한, 디스크 기록 장치에 적용하면, 매체 종별이나 회전 속도에 대응한 적절한 기록을 실현할 수 있게 된다.

Claims

펄스 폭 제어 회로에 있어서,

펄스 신호를 지연시켜 복수의 지연 펄스 신호를 생성하는 복수의 제1 지연 소자를 포함하는 제1 지연 회로(10);

상기 복수의 제1 지연 소자에 접속되고, 상기 복수의 지연 펄스 신호 중 어느 하나를 선택하는 제1 셀렉터(11);

상기 제1 셀렉터에 접속되고, 상기 선택된 지연 펄스 신호와 펄스 신호를 수신하여, 제1 논리 출력 신호를 생성하는 제1 논리 회로(12);

상기 제1 논리 회로에 접속되고, 상기 제1 논리 출력 신호를 지연시켜 복수의 지연 논리 신호를 생성하는 복수의 제2 지연 소자를 포함하는 제2 지연 회로(30);

상기 복수의 제2 지연 소자에 접속되고, 상기 복수의 지연 논리 신호 중 어느 하나를 선택하는 제2 셀렉터(31); 및

상기 제2 셀렉터와 상기 제1 논리 회로에 접속되고, 상기 선택된 지연 논리 신호와 상기 제1 논리 출력 신호를 수신하여, 제2 논리 출력 신호를 생성하는 제2 논리 회로(32)

를 포함하며,

상기 제1 및 제2 논리 회로는 논리곱 회로 및 논리합 회로를 포함하는

것을 특징으로 하는 펄스 폭 제어 회로.
제1항에 있어서, 상기 각 제1 및 제2 지연 소자는 인버터인 것을 특징으로하는 펄스 폭 제어 회로.
제1항에 있어서, 상기 각 제1 및 제2 지연 소자는 컴퍼레이터인 것을 특징으로 하는 펄스 폭 제어 회로.
제1항에 있어서,

상기 제1 및 제2 지연 회로 각각은,

링 형상으로 접속된 복수의 제3 지연 소자를 포함하며, 제어 전압에 따른 발진 출력 신호를 생성하는 전압 제어 발진기(VCO; 4);

상기 발진 출력 신호 또는 그 분주 신호와 기준 신호를 수신하고, 상기 발진 출력 신호 또는 그 분주 신호의 위상과 기준 신호의 위상을 비교하여 위상차를 나타내는 비교 신호를 생성하는 위상 비교기(7); 및

상기 비교 신호를 수신하여, 제어 전압을 생성하는 로우 패스 필터(8)를 포함하며,

상기 각 제1∼제3 지연 소자는 제어 전압에 따라 각자의 지연량을 설정하는

것을 특징으로 하는 펄스 폭 제어 회로.
제4항에 있어서, 상기 각 제1∼제3 지연 소자는 동일한 구성인 것을 특징으로 하는 펄스 폭 제어 회로.
디스크 기록 제어 회로에 있어서,

펄스 변조 신호를 수신하고, 매체의 종별 및/또는 기록 매체의 회전 속도에 따른 제1 및 제2 셀렉트 신호에 따라 펄스 폭 제어된 변조 신호를 생성하는 펄스 폭 제어 회로(54)을 구비하며,

상기 펄스 폭 제어 회로는,

상기 펄스 변조 신호를 지연시켜 복수의 지연 펄스 신호를 생성하는 복수의 제1 지연 소자를 포함하는 제1 지연 회로(10);

상기 복수의 제1 지연 소자에 접속되어, 상기 제1 셀렉트 신호에 따라 상기 복수의 지연 펄스 변조 신호 중 어느 하나를 선택하는 제1 셀렉터(11);

상기 제1 셀렉터에 접속되고, 상기 선택된 지연 펄스 변조 신호와 상기 펄스 변조 신호를 수신하여, 논리 출력 신호를 생성하는 제1 논리 회로(12);

상기 논리 출력 신호를 지연시켜 복수의 지연 논리 신호를 생성하는 복수의 제2 지연 소자를 포함하는 제2 지연 회로(30);

상기 복수의 제2 지연 소자에 접속되고, 상기 제2 셀렉트 신호에 따라 복수의 지연 논리 신호 중 어느 하나를 선택하는 제2 셀렉터(31); 및

상기 제2 셀렉터와 상기 제1 논리 회로에 접속되고, 상기 선택된 지연 논리 신호와 상기 논리 출력 신호를 수신하여, 펄스 폭 제어된 변조 신호를 생성하는 제2 논리 회로(32)를 포함하며,

상기 제1 및 제2 논리 회로는 논리곱 회로 및 논리합 회로를 구비하는

것을 특징으로 하는 디스크 기록 제어 회로.
제6항에 있어서, 상기 각 제1 및 제2 지연 소자는 인버터인 것을 특징으로 하는 디스크 기록 제어 회로.
제6항에 있어서, 상기 각 제1 및 제2 지연 소자는 컴퍼레이터인 것을 특징으로 하는 디스크 기록 제어 회로.
제6항에 있어서,

상기 제1 및 제2 지연 회로 각각은,

링 형상으로 접속된 복수의 제3 지연 소자를 포함하며, 제어 전압에 따른 발진 출력 신호를 생성하는 전압 제어 발진기(VCO; 4);

상기 발진 출력 신호 또는 그 분주 신호와 기준 신호를 수신하고, 상기 발진 출력 신호 또는 그 분주 신호의 위상과 기준 신호의 위상을 비교하여 위상차를 나타내는 비교 신호를 생성하는 위상 비교기(7); 및

상기 비교 신호를 수신하여, 제어 전압을 생성하는 로우 패스 필터(8)를 포함하며,

상기 각 제1∼제3 지연 소자는 제어 전압에 따라 각자의 지연량을 설정하는

것을 특징으로 하는 디스크 기록 제어 회로.
제6항에 있어서, 상기 각 제1∼제3 지연 소자는 동일한 구성인 것을 특징으로 하는 디스크 기록 제어 회로.
펄스 폭 제어 회로에 있어서,

펄스 신호를 수신하고, 기준 클록 신호에 동기하며, 또한, 소정 기간 지연된 지연 펄스 신호를 생성하는 동기 회로(21);

상기 동기 회로에 접속되어 상기 지연 펄스 신호와 상기 펄스 신호를 수신하여, 상기 지연 펄스 신호와 펄스 신호와의 제1 논리 연산 펄스 신호를 생성하는 제1 논리 회로(22);

상기 동기 회로 및 상기 제1 논리 회로에 접속되고, 상기 지연 펄스 신호와 상기 제1 논리 연산 펄스 신호를 수신하여, 펄스 폭의 단축/신장을 나타내는 정보에 따라 상기 지연 펄스 신호 및 상기 제1 논리 연산 펄스 신호 중 하나를 선택하는 선택 회로(23);

상기 선택된 펄스 신호를 지연시켜서 복수의 지연 펄스 신호를 생성하는 복수의 제1 지연 소자를 포함하는 제1 지연 회로(10);

상기 복수의 제1 지연 소자에 접속되어, 상기 복수의 지연 펄스 신호 중 어느 하나를 선택하는 제1 셀렉터(11);

상기 제1 셀렉터에 접속되고, 상기 선택된 지연 펄스 신호와 선택된 펄스 신호를 수신하여, 제2 논리 연산 펄스 신호를 생성하는 제2 논리 회로(12);

상기 제2 논리 연산 펄스 신호를 지연시켜 복수의 지연 논리 신호를 생성하는 복수의 제2 지연 소자를 포함하는 제2 지연 회로(30); 및

상기 복수의 제2 지연 소자에 접속되어, 상기 복수의 지연 논리 신호 중 어느 하나를 선택해서, 펄스폭 제어된 펄스 신호를 생성하는 제2 셀렉터(31)

를 포함하는 것을 특징으로 하는 펄스 폭 제어 회로.
제11항에 있어서,

상기 제1 셀렉터는, 상기 펄스폭 제어된 펄스 신호의 상승 지연량과 하강 지연량의 차분 지연량, 및 소정 기간으로부터의 차분 지연량을 연산함으로써 얻어진 지연량 중 어느 하나에 대응하는 제1 지연 소자의 지연 펄스 신호를 선택하도록 미리 설정된 상기 제1 셀렉트 신호에 따라 복수의 지연 펄스 신호 중 어느 하나를 선택하고,

상기 제2 셀렉터는, 상기 펄스폭 제어된 펄스 신호의 하강 지연량에 대응하는 제2 지연 소자의 지연 논리 신호를 선택하도록 미리 설정된 제2 셀렉트 신호에 따라 복수의 지연 논리 신호 중 어느 하나를 선택하는

것을 특징으로 하는 펄스 폭 제어 회로.
제11항에 있어서,

상기 제1 및 제2 지연 회로 각각은,

링 형상으로 접속된 복수의 제3 지연 소자를 포함하고, 제어 전압에 따른 발진 출력 신호를 생성하는 전압 제어 발진기(VCO;4);

상기 발진 출력 신호 또는 그 분주 신호와 기준 신호를 수신하고, 상기 발진 출력 신호의 위상 또는 그 분주 신호를 기준 신호의 위상과 비교하여 위상차를 나타내는 비교 신호를 생성하는 위상 비교기(7); 및

상기 비교 신호를 수신하여, 제어 전압을 생성하는 로우 패스 필터(8)를 포함하며,

상기 제1~제3 지연 소자는 제어 전압에 따라 각자의 지연량을 설정하는 것을 특징으로 하는 펄스 폭 제어 회로.
제11항에 있어서, 제1~제3 지연 소자는 동일한 구성인 것을 특징으로 하는 펄스 폭 제어 회로.
펄스 폭 제어 회로에 있어서,

펄스 신호를 수신하고, 기준 클록 신호에 동기하며, 또한 소정 기간 지연된 지연 펄스 신호를 생성하는 동기 회로(21);

상기 동기 회로에 접속되어 상기 지연 펄스 신호와 펄스 신호를 수신하고, 상기 지연 펄스 신호와 펄스 신호와의 제1 논리 연산 펄스 신호를 생성하는 제1 논리 회로(22);

상기 동기 회로 및 상기 제1 논리 회로에 접속되고, 상기 지연 펄스 신호와 제1 논리 연산 펄스 신호를 수신하여, 펄스 폭의 단축/신장을 나타내는 정보에 따라 상기 지연 펄스 신호 및 제1 논리 연산 펄스 신호 중 하나를 선택하는 선택 회로(23);

상기 선택된 펄스 신호를 지연시켜서 복수의 지연 펄스 신호를 생성하는 복수의 제1 지연 소자를 포함하는 제1 지연 회로(10);

상기 복수의 제1 지연 소자에 접속되어, 상기 복수의 지연 펄스 신호 중 어느 하나를 선택하는 제1 셀렉터(11);

상기 선택된 복수의 지연 펄스 신호를 지연시켜 복수의 제2 지연 펄스 신호를 생성하는 복수의 제2 지연 소자를 포함하는 제2 지연 회로(30);

상기 복수의 제2 지연 소자에 접속되어, 상기 복수의 제2 지연 펄스 신호 중 어느 하나를 선택하는 제2 셀렉터(31); 및

상기 제1 셀렉터에 접속되어, 상기 선택된 제2 지연 펄스 신호와 선택된 펄스 신호를 수신해서 펄스폭 제어된 펄스 신호를 생성하는 제2 논리 회로(12)

를 포함하는 것을 특징으로 하는 펄스 폭 제어 회로.
제15항에 있어서,

상기 제1 셀렉터는, 상기 펄스폭 제어된 펄스 신호의 상승 지연량과 하강 지연량의 차분 지연량 및 소정 기간으로부터 차분 지연량을 감산함으로써 얻어진 지연량 중 어느 하나에 대응하는 제1 지연 소자의 지연 펄스 신호를 선택하도록 미리 설정된 제1 셀렉트 신호에 따라 복수의 지연 펄스 신호 중 어느 하나를 선택하고,

상기 제2 셀렉터는, 상기 펄스폭 제어된 펄스 신호의 상승 지연량에 대응하는 제2 지연 소자의 지연 논리 신호를 선택하도록 미리 설정된 제2 셀렉트 신호에 따라 복수의 제2 지연 펄스 신호 중 어느 하나를 선택하는

것을 특징으로 하는 펄스 폭 제어 회로.
제15항에 있어서,

제1 및 제2 지연 회로 각각은,

링 형상으로 접속된 복수의 제3 지연 소자를 포함하고, 제어 전압에 따른 발진 출력 신호를 생성하는 전압 제어 발진기(VCO;4);

상기 발진 출력 신호 또는 그 분주 신호와 기준 신호를 수신하고, 발진 출력 신호의 위상 또는 그 분주 신호와 기준 신호의 위상을 비교해서 위상차를 나타내는 비교 신호를 생성하는 위상 비교기(7); 및

상기 비교 신호를 수신하여 제어 전압을 생성하는 로우 패스 필터(8)를 포함하며,

상기 각 제1~제3 지연 소자는 제어 전압에 따라 자기의 지연량을 설정하는

것을 특징으로 하는 펄스 폭 제어 회로.
제15항에 있어서, 제1~제3 지연 소자는 동일한 구성인 것을 특징으로 하는 펄스 폭 제어 회로.
디스크 기록 제어 회로에 있어서,

펄스 변조 신호를 수신하고, 매체의 종류 및/또는 기록 매체의 회전 속도에 따른 제1 및 제2 셀렉트 신호에 따라 펄스폭 제어된 변조 신호를 생성하는 펄스폭 제어 회로(54)를 포함하고,

상기 펄스 폭 제어 회로는,

상기 펄스 변조 신호를 수신하고, 기준 클록 신호에 동기하며, 또한 소정 기간 지연된 지연 펄스 변조 신호를 생성하는 동기 회로(21);

상기 동기 회로에 접속되고, 상기 지연 펄스 변조 신호와 펄스 변조 신호를 수신하여, 지연 펄스 변조 신호와 펄스 변조 신호와의 제1 논리 연산 펄스 변조 신호를 생성하는 제1 논리 회로(22);

상기 동기 회로 및 상기 제1 논리 회로에 접속되고, 상기 지연 펄스 변조 신호와 제1 논리 연산 펄스 변조 신호를 수신하고, 펄스폭의 단축/신장을 나타내는 정보에 따라 상기 지연 펄스 변조 신호 및 제1 논리 연산 펄스 변조 신호 중 하나를 선택하는 선택 회로(23);

상기 선택된 펄스 변조 신호를 지연시켜서 복수의 지연 펄스 변조 신호를 생성하는 복수의 제1 지연 소자를 포함하는 제1 지연 회로(10);

상기 복수의 제1 지연 소자에 접속되어, 상기 제1 셀렉트 신호에 따라 복수의 지연 펄스 변조 신호 중 어느 하나를 선택하는 제1 셀렉터(11);

상기 제1 셀렉터에 접속되어, 상기 선택된 지연 펄스 변조 신호와 선택된 펄스 변조 신호를 수신하여, 제2 논리 연산 펄스 변조 신호를 생성하는 제2 논리 회로(12);

상기 제2 논리 연산 펄스 변조 신호를 지연시켜 복수의 지연 논리 신호를 생성하는 복수의 제2 지연 소자를 포함하는 제2 지연 회로(30); 및

상기 복수의 제2 지연 소자에 접속되고, 상기 제2 셀렉트 신호에 따라 복수의 지연 논리 신호 중 어느 하나를 선택하여 펄스 폭 제어된 펄스 변조 신호를 생성하는 제2 셀렉터(31)

를 포함하는 것을 특징으로 하는 디스크 기록 제어 회로.
디스크 기록 제어 회로에 있어서,

펄스 변조 신호를 수신하고, 매체의 종류 및/또는 기록 매체의 회전 속도에 따른 제1 및 제2 셀렉트 신호에 따라 펄스폭 제어된 변조 신호를 생성하는 펄스폭 제어 회로(54)를 포함하고,

상기 펄스 폭 제어 회로는,

상기 펄스 변조 신호를 수신하고, 기준 클록 신호에 동기하며, 또한 소정 기간 지연된 지연 펄스 변조 신호를 생성하는 동기 회로(21);

상기 동기 회로에 접속되고, 상기 지연 펄스 변조 신호와 펄스 변조 신호를 수신하여, 상기 지연 펄스 변조 신호와 펄스 변조 신호와의 제1 논리 연산 펄스 변조 신호를 생성하는 제1 논리 회로(22);

상기 동기 회로 및 상기 제1 논리 회로에 접속되어, 지연 펄스 변조 신호와 제1 논리 연산 펄스 변조 신호를 수신하여, 펄스폭의 단축/신장을 나타내는 정보에 따라 상기 지연 펄스 변조 신호 및 제1 논리 연산 펄스 변조 신호 중 하나를 선택하는 선택 회로(23);

상기 선택된 펄스 변조 신호를 지연시켜서 복수의 지연 펄스 변조 신호를 생성하는 복수의 제1 지연 소자를 포함하는 제1 지연 회로(10);

상기 복수의 제1 지연 소자에 접속되어, 복수의 지연 펄스 변조 신호 중 어느 하나를 선택하는 제1 셀렉터(11);

상기 선택된 복수의 지연 펄스 변조 신호를 지연시켜 복수의 제2 지연 펄스 변조신호를 생성하는 복수의 제2 지연 소자를 포함하는 제2 지연 회로(30);

상기 복수의 제2 지연 소자에 접속되어, 상기 복수의 제2 지연 펄스 변조 신호 중 어느 하나를 선택하는 제2 셀렉터(31); 및

상기 제1 셀렉터에 접속되어, 상기 선택된 제2 지연 펄스 변조 신호와 선택된 펄스 변조 신호를 수신하여, 펄스 폭이 제어된 펄스 변조 신호를 생성하는 제2 논리 회로(12)

를 포함하는 디스크 기록 제어 회로.