KR0166140B1 - 신호처리용 지연회로 - Google Patents

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KR0166140B1
KR0166140B1 KR1019950009626A KR19950009626A KR0166140B1 KR 0166140 B1 KR0166140 B1 KR 0166140B1 KR 1019950009626 A KR1019950009626 A KR 1019950009626A KR 19950009626 A KR19950009626 A KR 19950009626A KR 0166140 B1 KR0166140 B1 KR 0166140B1
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요시떼루 이시다
다까시 나라
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가나이 쯔또무
가부시끼가이샤 히다찌세이사꾸쇼
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Abstract

지연량 제어가 가능한 정밀도 좋은 지연선을 사용한 신호처리용 지연회로에 관한 것으로서, 매체에 대한 데이타기록재생의 고밀도화, 고속화에 대응할 수 있도록 하기 위해서, 지연 PLL내의 기준지연회로의 지연량은 기준신호에 따라서 제조편차나 전원변동, 온도변화에 의존하지 않고 일정하게 제어되고, 이 기준지연회로의 지연량 제어에 사용되는 제어신호를 윈도우 조정회로내의 윈도우조정 지연회로 및 동기신호를 생성하기 위한 T/2 생성지연회로에 입력되는 입력신호의 지연량제어에 사용하고, 기준지연회로, 윈도우조정 지연회로 및 T/2 생성지연회로는 동일한 구성의 아날로그가변 지연회로에 의해 구성되며, 윈도우조정 지연회로의 제어는 제어신호를 D/A 변환기로 가중을 실행한 신호에 의해 실행되도록 하였다.
이것에 의해, 제1아날로그가변 지연회로에 있어서 지연회로의 제조편차나 전원변동, 온도변화에 의존하지 않는 고정밀도의 제어가 가능하게 됨과 동시에 고정밀도의 지연량이 얻어지며, 제2아날로그가변 지연회로에 있어서 광범위한 지연량제어, 윈도우폭의 확대를 실행할 수 있고, 제3아날로그가변 지연회로를 마련하여 간편하게 고정밀도로 윈도우의 중심을 설정할 수 있다는 등의 효과가 얻어진다.

Description

신호처리용 지연회로
제1도는 본 발명에 의한 1실시예를 도시한 신호처리용 지연회로의 블럭도.
제2도는 본 발명의 데이타 페치회로에 적용한 1실시예의 구성을 도시한 블럭도.
제3도는 제2도의 윈도우조정 지연선의 제1구성예를 도시한 블럭도.
제4도는 제2도의 윈도우조정 지연선의 제2구성예를 도시한 블럭도.
제5도는 제2도의 윈도우조정 지연선의 제3구성예를 도시한 블럭도.
제6도는 제2도의 윈도우조정 지연선의 제4구성예를 도시한 블럭도.
제7도는 제2도의 윈도우조정 지연 PLL의 제1구성예를 도시한 블럭도.
제8도는 제2도의 윈도우조정 지연 PLL의 제2구성예를 도시한 블럭도.
제9도는 제2도의 윈도우조정 리드 PLL의 구성예를 도시한 블럭도.
제10도는 종래의 윈도우 조정회로의 구성예를 도시한 블럭도.
제11도는 본 발명의 데이타 라이트회로에 적용한 경우의 1실시예의 구성도.
제12도는 본 발명의 1실시예의 시스템 구성도.
제13도는 제2도의 윈도우조정 지연선의 상세한 구성예를 도시한 블럭도.
제14도는 제13도의 아날로그가변 지연셀 구성예를 도시한 블럭도.
제15도는 제13도의 DAC회로 구성예를 도시한 블럭도.
제16도 a는 제13도의 위상비교기 회로 구성예를 도시한 블럭회로도.
제16도 b는 제16도 A의 회로의 동작파형을 도시한 타이밍도.
제17도는 제13도의 차지펌프회로 구성예를 도시한 블럭도.
제18도 a 및 제18도 b는 본 발명의 1실시예의 윈도우 조정회로의 효과예를 도시한 그래프로서, 제18도 a는 LSI화한 지연회로의 전원전압 의존실측 결과를 도시한 도면, 제18도 b는 동일회로의 온도의존실측 결과를 도시한 도면.
본 발명은 지연량 제어가 가능한 정밀도 좋은 지연선을 사용한 신호처리용 지연회로에 관한 것으로서, 특히 자기디스크장치의 신호처리부의 재생마진 향상에 의한 데이타기록의 고밀도화, 고속전송에 대응한 신호처리용 지연회로에 관한 것이다.
종래의 신호처리용 지연회로를 데이타재생시에 재생데이타를 페치하는 자기디스크장치의 데이타페치회로에 적용한 예를 따라서, 이하 제10도를 참조해서 설명한다.
제10도는 종래의 데이타페치회로의 구성도를 도시한 도면으로서, 도면에 있어서 윈도우 조정회로(101)은 은 N개의 탭을 갖는 고정지연량의 지연선 N탭지연(102), 이 N탭지연(102)의 탭을 선택하는 셀렉터(103), 이 셀렉터(103)의 선택정보를 축적하는 레지스터(104)를 포함한다.
다음에, 동일도면의 윈도우 조정회로(101)의 동작에 대해서 설명한다. 디스크에서 리드된 재생데이타의 리드데이타(107)은 N탭지연(102)에 입력된다. N탭지연(102)의 중앙의 탭의 출력을 리드 위상록루프(PLL)(105)에 입력한다. 이 리드 PLL(105)는 리드데이타(107)과 동기한 클럭을 출력한다. 또, N탭지연(102)에 입력된 리드데이타(107)은 미리 선택된 레지스터(104)의 선택정보에 따라서 셀렉터(103)을 제어하고, N탭지연(102)의 N개의 탭중에 최적의 탭을 선택하여 출력한다. 리드 PLL(105)의 클럭의 출력과 셀렉터(103)의 데이타출력은 모두 데이타래치(106)에 입력된다. 이 데이타래치(106)에서는 셀렉터(103)의 데이타출력을 리드 PLL(105)의 클럭신호에 의해 래치하고, 동기 리드데이타(108)로서 출력한다.
이와 같은 종래의 윈도우 조정회로(101)에 있어서의 신호처리용 지연회로인 지연선(2)는 논리게이트 지연소자를 여러단 접속한 회로로 구성되어 있다.
또, 데이타 기록시에 데이타패턴에 따라서 데이타의 위치보상을 실행하는 라이트 보상회로도 마찬가지의 신호처리용 지연회로로 구성되어 있다.
상기 종래기술에서는 다음과 같은 해결해야 할 문제점이 있다. 즉, 신호처리용 지연회로를 고정지연량을 갖는 논리게이트를 여러단 접속한 회로로 구성하고 있기 때문에, 예를들면 데이타 페치회로의 윈도우 조정회로를 구성하는 N탭지연(102)는 제조편차나 전원변동, 변도변화에 대해서 지연량이 변동해 버려 조정후의 윈도우의 중심이 어긋난다.
또, 디스크장치에 있어서의 종래의 신호처리용 지연회로는 구성하는 논리게이트의 게이트 1단분의 지연량으로 탭간의 최소지연간격이 제한되기 때문에, 논리게이트 1단분 미만의 미소한 지연량에 의한 정밀도 좋은 지연조정이 불가능하다. 예를들면, 데이타 페치회로의 윈도우 조정회로를 구성하는 N탭지연(102)는 정밀도 좋게 윈도우의 중심을 설정할 수 없었다. 그 때문에, 피크시프트 등에 의한 지터(jitter) 성분이 많은 데이타를 확실하게 페치할 수 없어 데이타기록의 고밀도화가 곤란하였다. 또, 고속전송에 있어서는 윈도우폭이 작아져 상기 윈도우의 중심어긋남에 의한 윈도우의 손실이 크게 보이기 때문에, 고속화가 곤란하였다.
또, 데이타 라이트회로에 있어서의 라이트 보상회로도 마찬가지의 신호처리용 지연회로로 구성하고 있기 때문에, 디스크에 라이트하는 데이타의 비트간의 상대위치의 보정을 정밀도 좋게 실행할 수가 없었다.
본 발명의 목적은 제조편차나 전원변동, 온도변화에 대해 지연량의 변동이 없는 지연회로를 포함하는 정밀도 좋은 안정된 윈도우 조정회로를 구성하는 신호처리용 지연회로를 제공하는 것이다.
본 발명의 다른 목적은 미소한 지연량에 의한 정밀도 좋은 지연조정이 가능한 아날로그가변 지연회로를 갖고, 지연량의 변동이 없는 미소한 지연량 조정이 가능한 윈도우 조정회로를 포함하는 데이타 리드/라이트의 고밀도화 및 고속화에 대응한 데이타 페치회로를 제공하는 것이다.
본 발명의 다른 목적은 데이타 라이트회로의 라이트 보상회로를 구성하는 신호처리용 지연회로를 제조편차나 전원변동, 온도변화에 대해 지연량의 변동이 없는 지연회로로 구성하여 정밀도 좋은 안정된 라이트 보상회로를 실현할 수 있는 신호처리용 지연회로를 제공하는 것이다.
본 발명의 또다른 목적은 미소한 지연량에 의한 정밀도 좋은 지연조정이 가능한 아날로그가변 지연회로를 갖고, 지연량의 변동이 없는 미소한 지연량 조정이 가능한 라이트 보상회로를 포함하는 데이타 리드/라이트의 고밀도화, 고속화에 대응한 데이타 라이트회로를 제공하는 것이다.
상기 목적을 달성하기 위해 본 발명의 1개의 형태에 따르면, 신호처리용 지연회로는 외부기준신호에 따라서 지연량이 제어되는 제1아날로그가변 지연회로를 갖는 제1지연수단과 상기 제1지연수단에 있어서 생성되는 지연량 제어신호에 따라서 처리대상의 입력신호의 지연량이 제어되는 제2아날로그가변 지연회로를 갖는 제2지연수단을 구비한다. 상기 제1지연수단은 바람직하게는 폐쇄(closed) 루프제어에 의해 지연량 제어를 실행한다.
상기 구성의 동작에 있어서 제1지연수단의 제1아날로그가변 지연회로는 안정된 외부기준신호에 따라서 그의 지연량이 외부기준신호에 의해 결정되는 지연시간과 일치하도록 제어된다. 이 지연량 제어는 바람직하게는 폐쇄루프제어에 의해 실행되고, 지연회로의 제조편차나 전원변동, 온도변화에 의존하지 않는 고정밀도의 제어가 가능하게 된다. 한편, 다른 형태에 의한 디스크장치에 있어서의 신호처리용 지연회로에 있어서, 처리대상의 신호의 지연을 실행하는 제2지연수단의 제2아날로그가변 지연회로를 상기 제1지연수단에 있어서 얻어진 지연량 제어신호에 따라서 지연량 제어를 실행한다. 제1 및 제2아날로그가변 지연회로의 구성을 동일하게 해둔다. 그것에 의해, 제2아날로그가변 지연회로의 지연량으로서 제1아날로그가변 지연회로와 마찬가지로 제조편차, 전원변동, 온도변화에 읜조하지 않는 고정밀도의 지연량이 얻어진다.
또, 지연량 제어신호에 가중을 실행하는 수단이 마련되고, 지연량을 제어하는 신호에 가중을 부가해서 제2아날로그가변 지연회로로 출력한다. 이것에 의해, 제2아날로그가변 지연회로에 있어서 광범위한 지연량 제어, 윈도우폭의 확대를 실행할 수 있다.
또, 윈도우의 중심의 설정을 정밀도 좋게 실행하는 수단을 마련할 수가 있다. 특히, 제3아날로그가변 지연회로를 마련하는 것에 의해, 간편하게 또한 고정밀도로 윈도우의 중심을 설정할 수가 있다.
본 발명의 그밖이 목적과 새로운 특징 및 이득은 본 명세서의 기술 및 첨부도면으로부터 명확하게 될 것이다.
이하, 본 발명의 1실시예를 제1도∼제9도, 제11도∼제18도를 참조해서 설명한다.
제1도는 본 발명의 실시예에 의한 온칩 신호처리용 지연회로의 개략적인 구성예를 도시한 도면으로서, 상기 지연회로는 지연선(2) 및 지연 PLL(3)으로 구성한다. 지연 PLL(3)에는 LSI 칩의 제조편차, 전원변동, 온도변화에 의존하지 않는 기준신호(7)이 입력되고, 지연 PLL(3)은 이 기준신호(7)에 의해 폐쇄루프 제어된 제어신호(12)를 출력한다. 지연선(2)는 제어신호(12)에 의해 제어된 지연량으로 처리대상의 입력신호(301)을 지연시키고, 회로칩의 제조편차, 전원변동, 온도변화에 의존하지 않는 지연량을 갖는 지연선으로서 제어되며, 그곳으로부터 처리대상신호의 출력신호(302)를 출력한다.
제2도는 본 발명의 온칩 신호처리용 지연회로를 디스크장치의 데이타 페치회로의 윈도우 조정회로에 적용한 구성의 블럭도를 도시한 도면이다. 제2도에 있어서 윈도우 조정회로(1)은 아날로그적으로 제어가능한 지연선(2) 및 이 지연선(2)를 제어하는 지연 PLL(3)을 포함한다. 디스크장치에 로드된 디스크에서 리드한 리드데이타(6)은 지연선(2)에 입력된다. 이 지연선(2)는 서로 지연량이 독립된 2개의 지연신호A(9) 및 B(10)을 출력한다. 지연신호B(10)은 리드 PLL(4)에 입력된다. 이 리드 PLL(4)는 지연신호 B와 동기한 동기클럭(11)을 출력한다. 이 동기클럭(11)은 지연신호A(9)와 함께 데이타 래치회로(5)에 입력된다. 데이타 래치회로(5)는 지연신호A(9)를 동기클럭(11)에 의해 래치한 동기 리드데이타(8)을 출력한다. 이때, 지연 PLL(3)에는 회로칩의 제조편차, 전원변동, 온도변화에 의존하지 않는 안정된 기준신호(7)이 입력되고, 이 기준신호(7)에 따라 폐쇄루프제어된 제어신호(12)를 발생한다. 지연선(2)는 제어신호(12)에 의해 제조편차, 전원변동, 온도변화에 의존하지 않는 지연량을 갖는 지연선으로서 제어된다.
제3도는 제2도에 도시한 윈도우 조정회로(1)의 지연선(2)의 구성을 더욱 상세하게 도시한 제1의 예이다. 제3도에 도시한 윈도우 조정회로(13)(윈도우 조정회로(1)에 대응)의 지연선(14)(지연선(2)에 대응)은 N개의 탭을 갖는 아날로그 제어가능한 지연선인 N탭지연(15), N개의 탭의 출력의 선택을 실행하는 셀렉터(16) 및 이 셀렉터(16)의 선택정보를 축적하는 레지스터(17)로 이루어진다. 디스크에서 리드한 리드데이타(6)은 N탭지연(15)에 입력되고, 이 N탭지연(15)의 중앙의 탭에서 지연신호B(10)이 출력된다. 또, N탭지연(15)의 N개의 출력중에서 미리 선택된 레지스터(17)에 축적되어 있던 정보에 따라서 셀렉터(16)에 의해 선택된 탭의 출력을 지연신호A(9)로서 출력한다. 이하, 제2도와 마찬가지로, 지연신호B(10)은 리드 PLL(4)에 입력되고, 이 리드 PLL(4)는 지연신호 B와 동기한 동기클럭(11)을 출력한다. 동기클럭(11)은 지연신호A(9)와 함께 데이타 래치(5)에 입력한다. 데이타 래치(5)는 지연신호A(9)를 동기클럭(11)에 의해 래치한 동기 리드데이타(8)을 출력한다. 이때, 지연 PLL(3)에는 제조편차, 전원변동, 온도변화에 의존하지 않는 안정된 기준신호(7)이 입력되고, 이 기준신호(7)에 의해 폐쇄루프 제어된 제어신호(12)를 출력한다. N탭지연(15)는 제어신호(12)에 의해 회로칩의 제조편차, 전원변동, 온도변화에 의존하지 않는 고정지연량을 갖는 지연선으로서 제어되어 각 탭의 지연량의 정밀도 향상이 도모된다.
제4도는 제2도에 도시한 윈도우 조정회로(1)의 지연선(2)의 구성을 더욱 상세하게 도시한 제2의 예이다. 제4도에 도시한 윈도우 조정회로(18)의 지연선(19)는 2개의 단일 출력의 아날로그 제어가능한 지연선인 아날로그 가변지연A(20) 및 B(21), 제어신호(12)에 가중을 실행하는 D/A 변환기 DAC(22), 이 DAC(22)의 가중 정보를 축적하는 레지스터(23)을 포함한다. 디스크에서 리드한 리드데이타(6)은 2개의 아날로그가변 지연A(20) 및 B(21)에 병렬로 입력되고, 각각의 아날로그가변 지연은 지연신호A(9) 및 B(10)을 출력한다. 아날로그가변 지연B(21)은 제어신호(12)에 의해 제조편차, 전원변동, 온도변화에 의존하지 않는 고정지연량을 갖는 지연선으로서 제어된다. 아날로그가변 지연A(20)은 제어신호(12)에 대해서 미리 선택된 레지스터의 정보에 따라서 DAC(22)로 가중을 실행한 제어신호B(24)에 의해서 제조편차, 전원변동, 온도변화에 의존하지 않는 가변지연량을 갖는 지연선으로서 제어된다. 지연신호A(9) 및 B(10)은 제2도의 예와 마찬가지로 처리된다. 이것에 의해, 매우 미소한 지연량의 조정이 가능하게 된다.
제5도는 제2도에 도시한 윈도우 조정회로(1)의 지연선(2)의 구성을 더욱 상세하게 도시한 제3의 예이다. 제5도에 도시한 윈도우 조정회로(25)의 지연선(26)은 N개의 탭을 갖는 아날로그 제어가능한 지연선인 아날로그가변 N탭지연(27), N개의 탭의 출력의 선택을 실행하는 셀렉터(29), 이 셀렉터(29)의 선택정보를 축적하는 레지스터A(30), 단일출력의 아날로그 제어가능한 지연선인 아날로그가변 지연(28), 제어신호(12)에 가중을 실행하는 D/A 변환기 DAC(31), 이 DAC(31)의 가중 정보를 축적하는 레지스터B(32)를 포함한다. 디스크에서 리드한 리드데이타(6)은 아날로그가변 N탭지연(27) 및 아날로그가변 지연(28)에 병렬로 입력된다. 아날로그가변 지연(28)은 지연신호B(10)을 출력하고, 또 아날로그가변 N탭지연(27)은 N개의 출력중에서 미리 선택된 상기 레지스터A(30)에 축적되어 있던 정보에 따라서 셀렉터(29)에 의해 선택된 탭의 출력을 지연신호A(29)로서 출력한다. 아날로그가변 지연(28)은 상기 지연B(21)과 마찬가지로 동작한다. 아날로그가변 N탭지연(27)은 이 제어신호(12)에 대해서 미리 선택된 레지스터B(32)의 정보에 따라서 DAC(31)로 가중을 실행한 제어신호B(33)에 의해 제조편차, 전원변동, 온도변화에 읜조하지 않는 가변지연량을 갖는 지연선으로서 제어된다. 지연신호A(9) 및 B(10)은 제2도의 예와 마찬가지로 처리된다. 이것에 의해, 매우 미소한 지연량의 조정 및 광범위한 지연량의 조정이 가능하게 된다.
제6도는 제2도에 도시한 윈도우 조정회로(1)의 지연선(2)의 구성을 더욱 상세하게 도시한 제4의 예이다. 제6도에 도시한 윈도우 조정회로(34)의 지연선(35)는 N개의 탭을 갖는 제1의 아날로그 제어가능한 지연선인 아날로그가변 N탭지연A(36), N개의 탭의 출력의 선택을 실행하는 셀렉터A(37), 이 셀렉터A(37)의 선택정보를 축적하는 레지스터A(38), N개의 탭을 갖는 제2의 아날로그 제어가능한 지연선인 아날로그가변 N탭지연B(39), N개의 탭의 출력의 선택을 실행하는 셀렉터B(40), 이 셀렉터B(40)의 선택정보를 축적하는 레지스터B(41), 제어신호(12)에 가중을 실행하는 DAC(42), 이 DAC(42)의 가중정보를 축적하는 레지스터C(43)을 포함한다. 디스크에서 리드한 리드데이타(6)은 아날로그가변 N탭지연A(36) 및 아날로그가변 N탭지연B(39)에 입력된다. 아날로그가변 N탭지연A(36)은 N개의 출력중에서 미리 레지스터A(38)에 축적되어 있던 정보에 따라서 셀렉터A(37)에 의해 선택된 탭의 출력을 지연신호A(9)로서 출력한다. 또, 아날로그가변 N탭지연B(39)는 N개의 출력중에서 미리 레지스터B(41)에 축적되어 있던 정보에 따라서 셀렉터B(40)에 의해 선택된 탭의 출력을 지연신호B(10)으로서 출력한다.
아날로그가변 N탭지연B(39)는 제어신호(12)에 의해 제조편차, 전원변동, 온도변화에 의존하지 않는 고정지연량을 갖는 지연선으로서 제어된다. 아날로그가변 N탭지연A(36)은 제어신호(12)에 대해서 미리 축적되어 있던 레지스터A(38)의 정보에 따라서 DAC(42)로 가중을 실행한 제어신호B(44)에 의해 제조편차, 전원변동, 온도변화에 의존하지 않는 가변지연량을 갖는 지연선으로서 제어된다. 지연신호A(9) 및 B(10)은 제2도의 예와 마찬가지로 처리된다. 이것에 의해, 광범위한 윈도우폭의 상기 리드데이타(6)에 대해서 매우 미소한 지연량의 조정 및 광범위한 지연량의 조정이 가능하게 된다.
제7도는 제2도에 도시한 윈도우 조정회로(1)의 지연 PLL(3)의 구성을 더욱 상세하게 도시한 제1의 예이다. 제7도에 도시한 지연 PLL(3)은 위상비교(45), 차지펌프(46), 루프필터(47), 전압/전류(V/I) 변환기(48), 아날로그가변 지연(50)을 포함한다. 위상비교기(45)에는 제조편차, 전원변동, 온도변화에 의존하지 않는 고정주파수를 갖는 기준신호(7)이 입력된다. 이 기준신호(7)은 아날로그가변 지연(50)으로 루프를 구성한 링발진기(49)의 출력과 비교되고 에러신호를 출력한다. 차지펌프(46)은 위상비교기(45)에서 출력된 에러신호(전압)를 전류로 변환해서 출력한다. 루프필터(47)에서는 차지펌프(46)의 출력전류를 전압으로 변환하여 출력한다. V/I 변환기(48)에서는 루프필터(47)의 출력전압을 전류로 변환하여 제어신호(12)로서 출력한다. 이때, 제어신호(12)는 아날로그가변 지연(50)에도 입력되고, 지연량을 제어하여 링발진기(49)의 출력주파수를 변화시킨다. 이것에 의해, 전체로서 PLL을 구성하여 제조편차, 전원변동, 온도변화에 의존하지 않는 지연량을 생성하기 위한 제어신호(12)를 출력한다. 또, 이때 PLL은 루프필터(47)의 구성에 의해 2차 이상의 끌어들임 특성(drawing effect)을 갖는 PLL로서 동작한다.
제8도는 제2도에 도시한 도시한 윈도우 조정회로(1)의 지연 PLL(3)의 구성을 더욱 상세하게 도시한 제2의 예이다. 제8도에 도시한 지연 PLL은 위상비교기(51), 차지펌프(52), 루프필터(53), V/I 변환기(54), 아날로그가변 지연(55)로 구성하고, 제7도의 구성을 간략화하고 있다. 위상비교기(51)에는 제조편차, 전원변동, 온도변화에 의존하지 않는 고정주파수를 갖는 기준신호(7)이 입력되고, 이 기준신호(7)은 마찬가지로 기준신호(7)이 입력된 아날로그가변 지연(55)의 출력과 비교되며 에러신호를 출력한다. 차지펌프(52)는 위상비교기(51)에서 출력된 에러신호를 전류로 변환해서 출력한다. 루프필터(53)에서는 차지펌프(52)의 출력전류를 전압으로 변환하여 출력한다. V/I 변환기(54)에서는 루프필터(53)의 출력전압을 전류로 변환해서 제어신호(12)로서 출력한다. 이때, 제어신호(12)는 아날로그가변 지연(55)에도 입력되고, 지연량을 제어해서 아날로그가변 지연(55)의 지연량을 변화시킨다. 이것에 의해, 전체로서 위상록루프(PLL)을 구성하여 제조편차, 전원변동, 온도변화에 의존하지 않는 기준클럭(7)의 1주기분의 지연량을 생성하기 위한 제어신호(12)를 출력한다. 이때, PLL은 상기 루프필터(53)의 구성에 의해 1차 이상의 끌어들임 특성을 갖는 PLL로서 동작한다.
또, 이때 위상비교기(51)에 입력하는 신호로서 아날로그가변 지연(55)에 입력하는 신호에 대해 위상이 반전된 신호를 입력하는 것에 의해서, 반주기분의 지연량을 생성하기 위한 제어신호를 출력할 수도 있다.
제9도는 제2도에 도시한 윈도우 조정회로(1)의 리드 PLL(4)의 구성을 더욱 상세하게 도시한 예이다. 제9도에 도시한 리드 PLL은 위상비교기(56), 차지펌프(57), 루프필터(58), 전압제어발진기(VCO)(59)로 구성된다. 위상비교기(56)에는 리드데이타(6)이 윈도우 조정회로(1)에서 지연된 지연신호B(10)이 입력되고, 이것이 VCO(59)의 출력의 동기리드클럭(11)과 비교되며 에러신호를 출력한다. 차지펌프(57)은 위상비교기(56)에서 출력된 에러신호를 전류로 변환해서 출력한다. 루프필터(58)에서는 차지펌프(57)의 출력전류를 전압으로 변환해서 출력한다. VCO(59)에서는 루프필터(58)의 출력전압에 따른 주파수의 클럭을 동기클럭(11)로서 출력한다. 이것에 의해, 전체로서 위상록루프(PLL)를 구성하고, 지연신호B(10)과 동기한 동기클럭(11)을 생성한다.
제11도는 본 발명의 신호처리용 지연회로를 데이타 라이트회로의 라이트 보상회로에 적용한 경우의 구성예를 도시한 도면이다. 이 라이트 보상회로는 N개의 탭을 갖는 아날로그 제어가능한 지연선인 아날로그가변 N탭지연(150), N개의 탭의 출력의 선택을 실행하는 셀렉터(151), 입력되는 라이트데이타(156)의 데이타패턴을 검출하고 셀렉터(151)의 선택신호(157)을 출력하는 패턴검출기(152), 이 패턴검출기(152)가 선택신호(157)의 생성시에 참조하는 탭정보를 축적하는 레지스터A(153), 기준신호(7)에서 제어신호(12)를 생성하는 지연 PLL(3), 제어신호(12)에 가중을 실행하는 DAC(154), 이 DAC(154)의 가중 정보를 축적하는 레지스터B(155)를 포함한다. 패턴검출기(152)의 구성은 공지이며 미리 파형간섭을 예기(예측)해서 각 탭에 대해 지연을 아날로그적으로 변화시키는데 사용되지만, 여기에서는 상술하지 않는다.
매체에 라이트하는 라이트데이타(156)은 패턴검출기(152)에 입력되고, 이 라이트데이타(156)의 비트패턴에 따라서 선택신호(157)이 출력된다. 이때, 레지스터A(153)에 축적된 탭정보에 따라서, 비트패턴과 선택신호(157)의 대응을 최적화한다. 라이트데이타(156)은 동시에, 즉 검출기(152)와 병렬적으로 아날로그가변 N탭지연(150)에 입력되고, 셀렉터(151)이 선택신호(157)에 따라서 N개의 탭중에서 최적의 탭을 선택하여 보상 라이트데이타(158)을 출력한다. 아날로그가변 N탭지연(150)은 제어신호(12)에 대해서 미리 설정된 레지스터B(155)의 정보에 따라서 DAC(154)로 가중을 실행한 지연신호B(159)에 의해 회로칩의 제조편차, 전원변동, 온도변화에 의존하지 않는 가변지연량을 갖는 지연선으로서 제어된다. 이것에 의해, 회로칩의 제조편차, 전원변동, 온도변화에 의존하지 않는 미소한 지연량의 조정이 가능한 라이트 보상회로를 실현할 수 있다.
제12도는 본 발명의 신호처리용 지연회로를 적용한 시스템의 1실시예를 도시한 도면으로서, 자기디스크장치에 적용한 시스템이다. 이 시스템은 본 발명의 데이타 페치회로(204)와 라이트 보상회로(211)을 포함하고, 자기디스크 등과 같은 매체로의 신호의 리드/라이트를 실행하는 헤드(201), 신호의 증폭을 실행하는 R/W앰프(202), 리드신호에서 코드펄스를 생성하는 펄스 디코더(203), 기록부호로의 부호화 및 복호를 실행하는 인코더/디코더(205), 데이타의 제어를 실행하는 하드디스크 컨트롤러 HDC(206), 이들과 호스트 사이에서 데이타의 수수를 실행하는 인터페이스 I/F(209), HDC(206) 및 I/F(209) 등의 제어를 실행하는 중앙처리장치 CPU(207), 데이타 및 처리내용을 축적하는 메모리(208) 및 데이타의 처리를 실행하는 호스트컴퓨터(210)을 포함한다. 펄스디코더(203), 데이타 페치회로(204), 인코더/디코더(205) 및 라이트보상회로(211)은 1칩 LSI로서 형성된다.
제13도는 본 발명에 의한 윈도우조정 지연선의 더욱 상세한 실시예를 도시한 도면이다. 본 실시예는 제6도에 도시한 예와 마찬가지의 구성을 갖고 LSI로 형성되는 상세한 회로블럭을 도시한 것이다.
윈도우 조정회로(301)은 지연선(302) 및 지연 PLL(303)을 포함한다. 디스크에서 리드된 리드데이타(307)은 윈도우 조정회로(301)에서 위상조정된 후, 리드 PLL(304)에서 생성한 동기클럭(308)과 함께 데이타래치(305)에 입력되고 동기 리드데시이타(309)로서 출력된다. 한편, LSI의 외부에 마련된 수정발진기에 의해서 안정한 기준신호(311)이 신디사이저 PLL(306)으로 공급된다. 지연 PLL(303)에 부여하는 기준신호(310)은 신디사이저 PLL(306)에서 생성한다.
신디사이저 PLL(306)은 데이타의 라이트시 리드시에 있어서 디스크장치의 데이타 전송속도에 대응한 주파수의 클럭을 항상 출력한다. 이 주파수는 예를들면 디스크상의 각 기록대역(recording zone)에 의해서 결정된다. 여기에서는 기준신호(311)에 따라서 PLL제어에 의해 임의의 주파수의 기준신호(310)을 출력하여 리드데이타(307)의 전송속도의 변화에 대응할 수가 있다. 이 예에서는 기준신호(310)으로서 90°의 위상차를 갖는 동일주파수의 2개의 신호를 출력한다. 「임의의 주파수」는 디스크 제어장치 등의 제어에 의해, 내장되는 레지스터 등(도시하지 않음)을 설정하는 것에 의해 결정할 수가 있다.
지연선(302)에서는 먼저 레벨변환회로 C/E(318)에 의해 CMOS 싱글레벨에서 ECL(emitter-coupled logic) 차동레벨로의 변환을 실행한다. 이것은 ECL 차동레벨에서의 신호처리 쪽이 CMOS 싱글레벨에 비해서 고속성, 대잡음성 및 대전원전압 의존성에서 유리하기 때문이다. 물론, 리드데이타(307)이 이미 ECL 차동레벨의 신호인 경우에는 변환할 필요는 없다. 또, 고속성, 대잡음성 및 대전원전압 의존성에 여유가 있는 경우에는 변환하지 않아도 좋다. C/E(318)의 출력은 아날로그가변 N탭지연을 구성하는 윈도우조정 지연회로(312) 및 회로(312)의 지연의 1/2의 출력을 생성하는 T/2생성 지연회로(313)에 입력한다. 각각의 지연회로로부터는 레지스터A(313)에 의해 선택된 탭의 출력을 셀렉터(315), (316)이 출력하고, 레벨변환회로 E/C(321), (323)에 의해 다시 CMOS 싱글레벨로 변환해서 출력한다. 윈도우조정 지연회로(312) 및 T/2생성 지연회로(313)은 모두 지연 PLL(303)의 출력의 제어신호(334)에 의해 지연 제어되어 있어 회로칩의 제조편차나 전원전압변동, 온도변화에 읜조하지 않는 고정밀도의 지연회로를 구성하고 있다. 또, 윈도우조정 지연회로(312)는 제어신호(334)를 레지스터B(328)의 설정에 따라서 DAC(326)으로 조정하는 것에 의해, T/2생성 지연회로(313)에 대한 상대적인 지연차를 얻는다.
지연 PLL(303)에서는 신디사이저 PLL(306)에서 생성한 기준신호(310)을 1/n분주회로(329)에 의해 n분주하고, 위상차가 다른 신호를 2개의 레벨변환회로 C/E(319), (320)에 각각 입력한다. 한쪽의 레벨변환회로 C/E(319)의 출력은 아날로그가변 N탭지연을 구성하는 기준지연회로(314)에 입력되고, 상기 레지스터A에서 선택된 셀렉터(317)의 출력은 레벨변환회로 C/E(324)를 거쳐서 위상비교기(330)에 입력된다. 다른 한쪽의 레벨변환회로 C/E(320)의 출력은 그대로 다시 레벨변환회로 C/E(325)를 거쳐서 위상비교기(330)에 입력된다. 위상비교기(330)에서는 입력된 2개의 신호의 위상차를 검출하고, 위상차에 따른 에러신호를 차지펌프(331)로 출력한다. 이 차지펌프(331)에서는 에러신호에 따른 전류를 출력하고, 루프필터(332)에 의해 전압으로 변환한 후, V/I 변환회로(333)에 입력한다. V/I 변환회로(333)에서는 루프필터(332)의 출력전압을 다시 전류로 변환하고, 제어전류(제어신호)(334)로서 각 지연회로에 입력한다. 윈도우조정 지연회로(312), T/2생성 지연회로(313) 및 기준지연회로(314)는 모두 동일구성의 지연회로로서, 제어신호(334)는 3개의 신호선에 동일한 제어신호를 공급하고 있다. 이와 같이해서, 제어전류(334)는 1/n분주회로의 출력신호의 위상차에 대해서 PLL 제어된 지연량을 부여한다. 즉, 기준지연회로(314)는 그의 지연량이 1/n분주회로(329)의 양출력의 위상차에 상당하는 시간과 동일하게 되도록 제어신호(334)에 의해 폐쇄루프제어되고 동시에 지연회로(312),(313)도 동일 제어신호(334)에 따라서 제어되므로, 이들의 지연회로의 지연량은 LSI칩의 제조편차나 전원전압변동, 온도변화에 의존하지 않고 고정밀도로 정해진다.
제14도는 윈도우조정 지연회로(312), T/2생성 지연회로(313), 기준지연회로(314)를 구성하는 아날로그가변 N탭지연의 1탭분의 아날로그가변 지연셀의 회로구성예를 도시한 도면이다. 아날로그가변 지연셀회로는 차동입력을 구성하는 트랜지스터 Q1(351), Q2(352), 타이밍용량 Cp(362), 클램프다이오드 Q3(353), Q4(354), 가변전류원 I1(357), (358) 및 2I1(359), 버퍼를 구성하는 트랜지스터 Q5(355), 버퍼를 구성하는 트랜지스터 Q5(355), Q6(356), 고정전류원 I2(360), (361)로 구성한다. 전류원(359)는 D/A 변환기로서 작용한다. 이때, 입력신호 INX, INY(363)에서 출력신호 OUTX, OUTY(364)까지의 지연시간 Td는 근사적으로 타이밍용량값 Cp, 클램프다이오드 Q3, Q4의 베이스-이미터간 전압 VBE, 가변전류 I1을 사용해서 다음의 식(1)로 표시된다.
따라서, 전변전류 I1을 변화시키는 것에 의해 지연시간 Td를 제어할 수가 있다. 또한, I2(360), (361)은 이미터-폴로워 전류원을 구성한다.
제15도는 윈도우조정 지연회로(312)의 지연조정을 실행하는 DAC(326)의 회로의 구성예를 도시한 도면이다. DAC회로(326)은 여러개의 트랜지스터로 이루어지는 M1(365), 이 M1과 전류미러를 구성하는 트랜지스터 M2(366), 상기 M1의 각각의 트랜지스터에 접속하는 여러개의 아날로그스위치(369), 이 아날로그스위치를 제어하는 레지스터(370), 상기 M1, M2로 구성되는 전류미러에 캐소드 접속하는 1조의 트랜지스터쌍 M3(367), M4(368)로 구성된다. M1은 트랜지스터 크기 W/L이 k1인 MOS 트랜지스터를 여러개 배열한 집합트랜지스터이며, 그 트랜지스터 크기는 온(ON)한 트랜지스터의 개수에 따라서 등가적으로 가변으로 된다. 또한, W는 MOS 트랜지스터의 게이트(채널) 폭, L은 게이트(채널) 길이를 나타내고 있고, MOS 트랜지스터인 경우에는 일반적으로 W/L로 트랜지스터의 크기가 표시된다. M3, M4는 필요에 따라서 생략하여도 좋다.
여기에서, 레지스터(370)(제13도의 레지스터B(328)에 대응)의 설정값이 n이라고 하면, 아날로그스위치(369) 중에서 설정값 n에 상당하는 스위치가 온하고 트랜지스터 M1중 온한 스위치에 접속된 트랜지스터만이 동작한다. 이때, 온한 M1의 트랜지스터 크기를 nk1, M2의 트랜지스터 크기를 k2로 하면, 입력전류 I0(371)과 출력전류 I1(372)의 관계는 다음의 식(2)로 표시된다.
따라서, 레지스터 설정값 n에 반비례한 출력전류 I1을 얻을 수 있고(지연은 반비례의 관계로 등간격으로는 되지 않는다), 상기 아날로그가변 지연셀(제14도)에 접속하는 것에 의해 레지스터설정값 n에 비례한 지연량 Td를 얻을 수가 있다. 따라서, 레지스터설정값에 대해 지연량을 등간격으로 할 수가 있다.
제16도 a 및 제16도 b는 각각 본 발명의 지연 PLL(303)(제13도)을 구성하는 위상비교기(330)과 1/n분주회로(329)의 구성예 및 타이밍도를 도시한 도면이다. 여기에서는 n=2일 때의 1/2분주기의 예를 설명한다. 1/2분주기(400)은 2개의 D형 FF(415), (416)과 인버터(420)으로 구성한다. 위상이 90° 다른 2개의 기준신호 REF-P(407), REF-N(408)을 입력하고, 위상차는 변함없이 주파수가 1/2로 된 2개의 신호 P/2(412), N/2(413)을 출력한다.
위상비교기(401)은 3개의 D형 FF(417), (418), (419), 2개의 2NAND셀(421), (422) 및 인버터(423)을 포함한다. 상기 1/2분주기(400)의 P/2출력이 C/E(402), 기준지연회로(403), C/E(404)를 거친 출력과 신호 N/2(413)이 C/E(405), C/E(406)을 거친 출력을 입력하고, 입력펄스의 에지비교에 의해 양자의 위상차에 따라서 디크리멘트(DEC)신호(410), 인크리멘트(INC)신호(411)을 출력한다. 또, 위상비교범위를 제어하는 신호로서 P/2(412)를 직접 입력한다. 여기에서, 기준지연회로(403)의 지연량이 기준신호(407), (408)의 위상차보다 작은 경우에는 위상차에 따른 DEC신호(410)을 출력하고 위상진행(424)로 된다. 또, 기준지연회로(403)의 지연량이 기준신호(407), (408)의 위상차보다 큰 경우에는 위상차에 따른 INC 신호(411)을 출력하고 위상지연(425)로 된다. 지연 PLL(303)이 록한 상태에서는 기준지연회로(403)의 지연량이 기준신호(407), (408)의 위상차와 동일하게 되고 DEC 신호(410)과 INC 신호(411)이 동일하게 된다.
또한, 제16도 a 및 제16도 b의 예에서는 위상차가 90°인 지연량에 상당하는 기준지연량을 얻도록 하였지만, REF-N(408)을 REF-P(407)로 치환하면 위상차 180°에 상당하는 기준지연량을 얻을 수가 있다.
제17도는 본 발명의 지연 PLL(303)을 구성하는 차지펌프회로(331)과 루프 필터(332)의 구성예를 도시한 도면이다. 차지펌프회로(331)은 전류스위치(451)과 바이어스 생성회로(450)을 포함한다. 전류스위치(451)은 4조의 차동트랜지스터(453)∼(460), 4개의 전류원 I0(461)∼(464), 4개의 아날로그스위치 SW(465)∼(468)을 포함하고, 4개의 아날로그스위치 SW(465)∼(468)은 INC 신호(469), DEC 신호(470)으로 제어한다. INC 신호(469), DEC 신호(470)이 입력되면, 각각의 펄스폭의 기간만큼 ±I0의 펄스전류를 출력한다.
바이어스 생성회로(450)은 차지펌프의 차동출력의 공통바이어스를 생성하는 회로로서 1조의 차동트랜지스터(471), (472), 분할저항(473), (474), 3조의 전류원(475)∼(480), 전압제어 전압원(482), 기준전압 Vref(481)로 이루어진다. 차지럼프의 출력단자(484), (485)의 중간전압이 기준전압 Vref(481)과 동일하게 되도록 피드백이 걸려 있다.
루프필터(452)는 차지펌프의 펄스전류출력을 평활화해서 전압으로 변환함과 동시에, 지연 PLL(303)의 루프특성을 결정하는 회로이다. 이 경우, 용량 CL(483)으로 구성한다.
제18도 a 및 제18도 b는 본 발명에 의한 윈도우조정 지연선의 LSI 회로의 효과예를 도시한 도면이다. 지연회로 전원전압 의존실측 결과(500)은 제18도 a에 도시된 바와 같이 회로의 동작사양 보증범위이다. 5V±10%에 있어서 지연량의 변동율이 1% 이하에 머무르고 있어 양호한 전원전압 의존성을 갖고 있음을 나타낸다. 지연회로 온도의존실측 결과(501)은 제18도 b에 도시된 바와 같이 회로의 보증범위인 0∼70℃에 있어서 지연변동율이 100ppm 정도에 머무르고 있어 양호한 온도의존성을 갖고 있음을 나타낸다.
이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라서 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것은 아니고 그 요지를 이탈하지 않는 범위내에서 여러가지로 변경가능한 것은 물론이다.

Claims (15)

  1. 외부기준신호에 따라서 지연량이 제어되는 제1아날로그가변 지연회로를 갖고 지연량 제어신호를 생성하는 제1지연수단과, 상기 제1지연수단에 있어서 생성되는 지연량 제어신호에 따라서 입력신호의 지연량이 제어되는 제2아날로그가변 지연회로를 갖는 제2지연수단을 포함하며, 임의의 지연차를 부가하는 신호처리용 지연회로.
  2. 제1항에 있어서, 상기 제1지연수단은 폐쇄루프제어에 의해 지연량제어를 실행하는 신호처리용 지연회로,
  3. 제1항에 있어서, 상기 제1지연수단은 상기 제1아날로그가변 지연회로로서 아날로그가변 지연선을 사용한 발진회로를 갖고, 상기 발진회로의 발진출력이 상기 외부기준신호와 동기하도록 상기 아날로그가변 지연선의 지연량제어가 실행되는 신호처리용 지연회로.
  4. 제1항에 있어서, 상기 제1지연수단은 상기 제1아날로그가변 지연회로로서 상기 외부기준신호를 통과시키는 아날로그가변 지연선을 사용한 위상시프트회로를 갖고, 상기 위상시프트회로의 출력과 상기 외부기준신호와의 위상이 일치하도록 상기 아날로그가변 지연선의 지연량 제어가 실행되는 신호처리용 지연회로.
  5. 제1항에 있어서, 상기 제1지연수단에 있어서 생성되는 지연량제어신호에 가중을 실행하는 수단을 더 포함하고, 상기 가중된 제어신호에 의해 상기 제2지연수단의 아날로그가변 지연회로의 지연량 제어를 실행하는 신호처리용 지연회로.
  6. 제1항에 있어서, 상기 제1 및 제2아날로그가변 지연회로는 직렬접속된 여러개의 아날로그가변 지연셀에 의해 구성된 탭을 갖는 지연회로인 신호처리용 지연회로.
  7. 제6항에 있어서, 상기 제1 및 제2아날로그가변 지연회로는 동일한 회로구성을 갖는 신호처리용 지연회로.
  8. 제7항에 있어서, 상기 제2지연수단은 상기 제2아날로그가변 지연회로의 입력과 병렬로 접속되고 상기 제2아날로그가변 지연회로의 전체 지연량의 대략 1/2의 지연량에 상당하는 지연량을 얻어 상기 제2아날로그가변 지연회로의 출력의 동기제어에 사용하기 위한 제3아날로그가변 지연회로를 갖는 신호처리용 지연회로.
  9. 입력데이타와 동기한 클럭에 따라 상기 데이타를 페치하는 데이타페치회로로서, 데이타와 클럭과의 위상조정을 실행하는 윈도우 조정회로를 포함하고, 상기 윈도우 조정회로는 외부기준신호에 따라서 지연량이 제어되는 제1아날로그가변 지연회로를 갖고 지연량제어신호를 생성하는 제1지연수단과 상기 제1지연수단에 있어서 생성되는 지연량 제어신호에 따라서 입력신호의 지연량이 제어되는 제2아날로그가변 지연회로를 갖는 제2지연수단을 포함하며, 임의의 지연차를 부가하는 신호처리용 지연회를 구비하는 데이타페치회로.
  10. 제9항에 있어서, 상기 입력데이타와 동기한 클럭을 생성하는 수단을 더 포함하는 데이타페치회로.
  11. 기록매체에 데이타를 라이트하는 데이타라이트회로로서, 데이타패턴에 따라서 데이타의 위치보상을 실행하는 라이트보상회로를 포함하고, 상기 라이트보상회로는 외부기준신호에 따라서 지연량이 제어되는 제1아날로그가변 지연회로를 갖고 지연량 제어신호를 생성하는 제1지연수단과 상기 제1지연수단에 있어서 생성되는 지연량 제어신호에 따라서 입력신호의 지연량이 제어되는 제2아날로그가변 지연회로를 갖는 제2지연수단을 포함하며, 임의의 지연차를 부가하는 신호처리용 지연회로를 구비하는 데이타라이트회로.
  12. 기록매체, 상기 기록매체로의 신호의 기록 또는 상기 기록매체로부터의 신호의 재생을 실행하는 센서, 상기 센서로의 신호의 기록 또는 상기 센서로부터의 신호의 재생을 처리하는 신호처리회로, 처리된 상기 기록재생신호를 데이타로서 수수하는 인터페이스회로 및 전체를 제어하는 프로세서를 포함하는 기록재생시스템으로서, 데이타와 클럭과의 위상조정을 실행하는 윈도우 조정회로를 포함하고 입력데이타와 동기한 클럭에 따라 상기 데이타를 페치하는 데이타페치회로 및 데이타패턴에 따라서 데이타의 위치보상을 실행하는 라이트보상회로를 포함하고 기록매체에 데이타를 라이트하는 데이타라이트회로를 구비하고, 상기 윈도우 조정회로는 외부기준신호에 따라서 지연량이 제어되는 제1아날로그가변 지연회로를 갖고 지연량 제어신호를 생성하는 제1지연수단과 상기 제1지연수단에 있어서 생성되는 지연량 제어신호에 따라서 입력신호의 지연량이 제어되는 제2아날로그가변 지연회로를 갖는 제2지연수단을 포함하며, 임의의 지연차를 부가하는 신호처리용 지연회로를 구비하고, 상기 라이트보상회로는 외부기준신호에 따라서 지연량이 제어되는 제1아날로그가변 지연회로를 갖고 지연량 제어신호를 생성하는 제1지연수단과 상기 제1지연수단에 있어서 생성되는 지연량 제어신호에 따라서 입력신호의 지연량이 제어되는 제2아날로그가변 지연회로를 갖는 제2지연수단을 포함하며, 임의의 지연차를 부가하는 신호처리용 지연회로를 구비하는 기록재생시스템.
  13. 외부기준신호에 따라서 지연량이 제어되는 제1아날로그가변 지연회로를 갖고 지연량 제어신호를 생성하는 제1지연수단과 상기 제1지연수단에 있어서 생성되는 지연량 제어신호에 따라서 입력신호의 지연량이 제어되는 제2아날로그가변 지연회로를 갖는 제2지연수단을 포함하는 회로를 반도체칩에 형성하며, 임의의 지연차를 부가하는 신호처리용 지연회로.
  14. 제13항에 있어서, 상기 제1지연수단은 상기 제1아날로그가변 지연회로로서 상기 외부기준신호를 통과시키는 아날로그가변 지연선을 사용한 위상시프트회로를 갖고 상기 위상시프트회로의 출력과 상기 외부기준신호와의 위상이 일치하도록 상기 아날로그가변 지연선의 지연량제어가 실행되며, 또한 상기 제1 및 제2아날로그가변 지연회로는 동일한 회로구성을 갖는 신호처리용 지연회로.
  15. 안정한 기준신호에 따라서 지연량이 설정되는 제1아날로그가변 지연회로와 상기 설정된 지연량을 제어하기 위한 위상록루프회로를 갖고 지연량 제어신호를 생성하는 제1지연수단 및 상기 제1지연수단으로부터의 상기 지연량 제어신호에 따라서 처리대상의 입력신호의 지연량을 미세제어하는 제2아날로그가변 지연회로를 갖는 제2지연수단을 포함하고, 상기 제1 및 제2아날로그가변 지연회로는 동일한 회로구조를 갖도록 형성되는 반도체 집적회로 구성이며, 임의의 지연차를 부가하는 신호처리용 지연회로.
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