JPH117427A

JPH117427A - 非同期式ディジタルシステム及び非同期式データパス回路及び非同期式ディジタル信号処理回路及び非同期式ディジタル信号処理方法

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Publication number: JPH117427A
Application number: JP9173086A
Authority: JP
Inventors: Takashi Minamitani; 崇南谷
Original assignee: Individual
Current assignee: Individual
Priority date: 1997-06-13
Filing date: 1997-06-13
Publication date: 1999-01-12
Also published as: US6038259A; US6606356B1; CA2217471A1

Abstract

(57)【要約】【課題】高い信頼性を確保しつつ、処理速度を向上す
ること。【解決手段】チップの全体を所定面積のブロックに分
割し、各ブロック間の接続部にはＤＩ（Delay Insensit
ive）モデルまたはＱＤＩ（Quasi Delay Insensitive）
モデルを適用して形成し、各ブロックはＳＤＩ（Scalab
le Delay Insensitive）モデルを適用して形成する。Ｓ
ＤＩモデルでは、部分回路７の信号遷移ｂの方が部分回
路８の信号遷移ｃよりも先に生じると仕様上定められて
いる場合に、共通の原因となる信号遷移ａが発生してか
ら信号遷移ｂが発生するまでの時間Ｔａｂと、信号遷移
ａが発生してから信号遷移ｃが発生するまでの時間Ｔａ
ｃとの間に、ｋ・Ｔａｂ＜Ｔａｃが成立するような設計
時推定遅延を有する回路構成要素によってシステムを構
成する。ここで、ｋは定数であり、１よりも大きい実数
として定義される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば、非同期式
演算処理装置（ＣＰＵ）、非同期式ディジタル信号処理
プロセッサ（ＤＳＰ）、非同期式レジスタ等の各種非同
期式ディジタル信号処理に用いて好適な非同期式ディジ
タルシステム及び非同期式ディジタル信号処理回路及び
非同期式ディジタル信号処理方法に関する。

【０００２】

【従来の技術】現在、広く普及しているディジタルシス
テムは、クロック信号を用いた同期式システムとして構
成されている。即ち、レジスタ等の記憶素子に外部から
所定周期のクロック信号を与えることにより、データの
読み出しタイミング及び書き込みタイミングを制御して
いる。このような同期式ディジタルシステムでは、信号
変化に伴う過渡現象をクロックの使用によって隠すこと
ができるため、論理設計が簡単であり、自動化も容易と
なる。

【０００３】しかし、システム全体にクロックを分配す
る同期式ディジタルシステムは、以下に述べるような種
々の課題を抱えている。

【０００４】まず、第１に、同期式ディジタルシステム
では、クロックスキューの問題を考慮しなければならな
い。クロックスキューとは、２つの素子にクロックが到
着する時間差の絶対値である。クロックスキューの値が
大きい場合は、正しいデータ転送が行われなくなるた
め、誤動作の原因となる。例えば、転送元ラッチのクロ
ックが、転送先ラッチのクロックよりも速く到着した場
合には、転送先ラッチがデータを取り込む前に、転送元
ラッチの出力データが変更されるため、誤動作を生じ
る。逆に、転送先ラッチのクロックが、転送元ラッチの
クロックよりも速く到着した場合には、転送元ラッチの
出力データが更新される前に転送先ラッチがデータを取
り込むため、該転送先ラッチは、古いデータを続けて取
り込んでしまい、誤動作を生じる。このように、同期式
ディジタルシステムでは、タイミングフォールトを防止
すべく、素子内を伝播する時間、次段の素子に到達する
までの時間、セットアップ時間等を考慮して、十分に長
いクロック周期を採用する必要がある。

【０００５】第２に、同期式ディジタルシステムでは、
素子の処理速度が高速化しても、その高速化の利益を十
分に享受することができない。つまり、近年では、半導
体・集積回路技術の驚異的な進歩により、素子の処理速
度が向上する一方で、全体のシステム規模が大きくなっ
ている。従って、従来問題とされていた素子遅延より
も、配線遅延の方が設計における支配的要因となってき
ている。クロックを用いる同期式ディジタルシステムで
は、配線遅延の短縮が困難であるため、より高速な素子
が将来開発された場合でも、この高速な素子を用いてシ
ステム性能を向上させるのが難しい。

【０００６】第３に、同期式ディジタルシステムでは、
システム全体にクロックを分配して瞬時かつ一斉に状態
を変更させるため、電力消費の低減が難しい。従って、
例えば、携帯情報端末や携帯電話等の各種携帯用ディジ
タルシステムに対する電力消費低減の市場要求に十分対
応することが難しい。

【０００７】第４に、同期式ディジタルシステムでは、
電源電圧や周囲温度等の環境変化に比較的弱いという問
題がある。つまり、電圧や温度等の環境変化によって素
子の処理速度等が変動すると、クロックとのタイミング
が合わなくなり、誤動作を招来する可能性がある。従っ
て、同期式ディジタルシステムでは、電圧管理回路やＣ
ＰＵクーラ等の環境管理コストを必要とする。

【０００８】一方、クロックを用いない非同期式のディ
ジタルシステムも知られている。コンピュータの黎明期
である１９４０年代には、真空管やリレーを用いた非同
期式プロセッサが既に開発されている。非同期式のディ
ジタルシステムは、前処理が終了してから次の処理を行
うという事象駆動型のシステムである。

【０００９】従って、非同期式ディジタルシステムは、
クロック信号の到着を待たずに次処理が可能であるた
め、素子の高速化による利益を享受することができる。
また、非同期式ディジタルシステムでは、必要な時に必
要な場所でのみ信号遷移が生じるため、信号遷移がなけ
れば電力消費を殆ど生じないＣＭＯＳ・ＬＳＩを用いる
ことにより、電力消費を大幅に低減することができる。
さらに、予測不能な遅延変動の影響を受けにくいため、
環境変化に対して強く、環境管理コストを低減したり、
宇宙や深海等の極限状況下で安定した作動を得ることも
できる。

【００１０】ここで、信号遷移が仕様で定められた範囲
を越えて生じると、即ち、タイミングフォールトが発生
すると、回路は誤動作する可能性がある。このため、デ
ィジタルシステムの設計に際しては、同期式・非同期式
にかかわらず、使用するデバイス技術、論理設計手法、
レイアウト方法、実装方法、システムの稼働環境等を考
慮して、素子や配線の遅延に対する合理的な仮定を採用
し、その仮定のもとで正しく動作する回路を設計しなけ
ればならない。

【００１１】起こり得る遅延変動に対して悲観的な遅延
仮定を採用すれば、テクノロジマッピングやレイアウト
時の遅延制約が少なくなるが、回路量が増加し、速度が
低下する。逆に、楽観的な遅延仮定を採用すれば、テク
ノロジマッピングやレイアウト時に厳しい制約が課せら
れることになる。もちろん、使用するデバイスの性質と
遅延仮定とが適合していなければ、信頼性、回路量、速
度、設計の容易さのすべての点で無駄ができる。

【００１２】最も悲観的な遅延仮定は、「配線遅延・素
子遅延は有限であるが、その上限値は未知である」とす
るＤＩ（Delay Insensitive）モデルである。しかし、
このＤＩモデルのもとでは、分岐と単一出力素子だけを
用いる場合、実用的な回路は構成できないことが知られ
ている。

【００１３】上記ＤＩモデルに「配線の分岐があった場
合、各分岐先への信号到達時間差が無視できる」とする
仮定を加えると、任意の実用的な回路を構成できる。こ
れをＱＤＩ（Quasi Delay Insensitive）モデルとい
う。

【００１４】なお、非同期式ディジタルシステムについ
ては、例えば、（１）南谷崇，“非同期式プロセッサ
ー超高速ＶＬＳＩシステムを目指して”情報処理，vol3
4,no.1,pp.72-80,Jan,1993、（２）S.B.Furber,P.Day,
J.D.Garside,N.C.Paver,and J.V.Woods,“AMULET1:A mi
cropipelined ARM,”in Proc.IEEE Computer Conf.,pp.
476-485,March 1994、（３）T.Nanya,Y.Ueno,H.Kagotan
i,M.Kuwako,and A.Takamura,“TITAC:Design of quasi-
delay-insensitivemicroprocessor,”IEEE Design & Te
st of Computers,vol.11,no.2,pp.50-63,1994、（４）
上野洋一郎，高村明裕，小澤邦彦，篭谷裕人，桑子雅
史，南谷崇，“非同期式プロセッサＴＩＴＡＣの設計と
評価，”信学技報，FTS94-26，April 1994、（５）上野
洋一郎，高村明裕，南谷崇，“非同期式プロセッサＴＩ
ＴＡＣの遅延非依存性，”1995年総全大，分冊１,no.D-
140,March 1995等に詳しい。

【００１５】

【発明が解決しようとする課題】ところで、上述した従
来の非同期式ディジタルシステムでは、システム全体に
対して、ＤＩモデルまたはＱＤＩモデルを遅延仮定とし
て採用している。確かに、非常に大きなファンアウトを
有する素子や、チップの隅から隅への配線が発生しうる
のであれば、このような素子や配線の遅延上限値は未知
であると仮定するのが適切である。

【００１６】しかし、非常に大きなファンアウトをもつ
素子やチップの隅から隅にわたる配線は、システム全体
の中では非常に少ない。残る殆どの素子や配線に関して
は、テクノロジマッピングやレイアウトに際して適当な
制約を課すことで、遅延変動の範囲を予測することがで
きると考えられる。

【００１７】つまり、システム全体にＱＤＩモデルを一
律に適用する従来技術では、常に前処理の完了を確認し
てから次処理を実行するため、温度変化等によって実際
の遅延が大幅に変動した場合でも、安定した作動を行う
ことができ、高い信頼性を実現することができる。しか
し、一方、従来技術による非同期式ディジタルシステム
では、処理完了を確認するための時間を必要とするた
め、同期式ディジタルシステムに比較して処理速度が低
下する可能性もある。

【００１８】本発明は、上記のような種々の課題に鑑み
なされたものであり、その目的は、高い信頼性を確保し
つつ処理速度を向上できるようにした非同期式ディジタ
ルシステム及び非同期式データパス回路及び非同期式デ
ィジタル信号処理回路及び非同期式ディジタル信号処理
方法を提供することにある。

【００１９】

【課題を解決するための手段】そこで、上記課題を解決
すべく、本発明に係る非同期式ディジタルシステムは、
新たな遅延仮定を導入することにより、十分な信頼性を
保持しつつ、処理速度を向上している。

【００２０】即ち、請求項１に係る発明では、システム
全体に分配される同期信号を用いずに信号処理を行う非
同期式ディジタルシステムであって、前記システムは、
所定の面積を超えない複数のサブシステムに分割し、前
記各サブシステム間は、遅延の上限値は未知であるとす
る第１の遅延モデルを適用して形成し、前記各サブシス
テムは、遅延の上限値は未知であるが任意の２つの遅延
の変動率の比の上限値は既知であるとする第２の遅延モ
デルを適用してそれぞれ形成したことを特徴としてい
る。

【００２１】通常の同期式ディジタルシステムでは、シ
ステム全体に同期信号を分配し、この同期信号によって
回路状態を瞬時かつ一斉に変化させているが、通常の非
同期式ディジタルシステムでは、このような同期信号を
用いず、前処理が完了したことを確認してから次処理を
行うようになっている。しかし、前処理からのデータ到
着を確認してから次処理を行うため、確認のための回路
を必要とし、処理速度の向上を図れないおそれもある。

【００２２】ここで、第１の遅延モデルは、配線遅延・
素子遅延は有限であるが、その上限値は未知であるとい
うモデルであり、例えば、ＤＩモデルやＱＤＩモデルが
該当する。この第１の遅延モデルでは、遅延上限値を未
知のものとして扱うため、前処理の完了を確認してから
次処理を行う。各サブシステム間では、第１の遅延モデ
ルが適用されて形成される。つまり、各サブシステム間
の配線等は、その遅延上限値が未知であると仮定した場
合に動作するように設計される。従って、例えば、ＬＳ
Ｉチップの隅から隅にわたる長い配線が存在する場合で
も、安定した作動を保証することができる。

【００２３】第２の遅延モデルは、遅延の上限値は未知
であるが、任意の２つの遅延変動率の比の上限値は既知
であるとするモデルであり、比例遅延変動モデル（ＳＤ
Ｉモデル：Scalable Delay Insensitive model）と称さ
れる。比例遅延変動モデルでは、遅延自体は未知である
が、ある２つの遅延に着目すると、これら２つの遅延の
相対的な変動の幅には上限があると仮定するのである。
各サブシステム内は、第２の遅延モデルに従って形成さ
れる。第１の遅延モデルよりも楽観的な第２の遅延モデ
ルに基づいて論理設計を行うことにより、処理速度を向
上させることができる。

【００２４】このように、本発明では、各サブシステム
内は楽観的な第２の遅延モデルによりそれぞれ論理設計
を行い、各サブシステム間は悲観的な第１の遅延モデル
により論理設計を行う。これにより、信頼性を確保しつ
つ処理速度を向上させることができる。

【００２５】請求項２に係る発明では、システム全体に
分配される同期信号を用いずに信号処理を行う非同期式
ディジタルシステムであって、第１の信号遷移ａの発生
によって第２の信号遷移ｂと第３の信号遷移ｃとが発生
し、かつ、前記第２の信号遷移ｂが前記第３の信号遷移
ｃよりも先に発生することが機能実現に必要である場合
には、前記第１の信号遷移ａが発生してから前記第２の
信号遷移ｂが発生するまでの時間をＴａｂ、前記第１の
信号遷移ａが発生してから前記第３の信号遷移ｃが発生
するまでの時間をＴａｃ、定数をｋ（ｋは１より大きい
実数）とそれぞれしたときに、ｋ・Ｔａｂ＜Ｔａｃが成
立する推定遅延を有する回路構成要素によって構成され
たことを特徴としている。

【００２６】第１の信号遷移ａによって第２の信号遷移
ｂ及び第３の信号遷移ｃが引き起こされ、かつ、第２の
信号遷移ｂは第３の信号遷移ｃよりも先に生じることが
機能実現上必要な場合（信号遷移ａ→信号遷移ｂ→信号
遷移ｃ）は、時間Ｔａｃの方が時間Ｔａｂのｋ倍よりも
長くなるような推定遅延を有する回路構成要素によって
システムを構成する。

【００２７】ここで、推定遅延とは、論理設計時に推定
される遅延である。ｋ・Ｔａｂ＜Ｔａｃが成立するとい
うことは、第１の信号遷移ａから第２の信号遷移ｂに至
る信号遷移伝播経路の遅延が、実際の稼働環境で、設計
時の推定値Ｔａｂよりもｋ倍遅くなったとしても、ある
いは、時間Ｔａｃが時間Ｔａｂの１／ｋ倍に短縮された
としても、機能実現に必要な因果関係（第２の信号遷移
ｂは第３の信号遷移ｃよりも先に発生すること）が崩れ
ないことを意味する。

【００２８】「機能実現に必要である場合」とは、その
信号遷移がシステムに求められる機能を実現するために
必要である場合をいう。例えば、レジスタへのデータ書
き込みが完了したことを示す書き込み完了信号の場合、
この書き込み完了信号は、レジスタへのデータ書き込み
が完了した後に発生しなければ意義がない。この場合、
例えば、レジスタにデータが到着したことを示す信号遷
移が第１の信号遷移ａに、到着したデータの書き込みよ
る信号遷移が第２の信号遷移ｂに、レジスタへの書き込
み完了を示す信号遷移が第３の信号遷移ｃに、それぞれ
対応する。但し、これに限らず、例えば、転送元レジス
タにおけるデータの出力を示す信号遷移を第１の信号遷
移ａ、転送先レジスタにおけるデータの出力を示す信号
遷移を第２の信号遷移ｂ、該転送先レジスタへの書き込
み完了を示す信号遷移を第３の信号遷移ｃとして把握す
ることもできる。

【００２９】論理設計時に推定された遅延時間Ｔａｂが
実際にはｋ倍遅くなった場合でも、あるいは、他方の遅
延時間Ｔａｃの方が１／ｋ倍に短縮された場合でも、第
２の信号遷移ｂの方が第３の信号遷移ｃよりも先に発生
するため、機能実現に必要な因果関係は維持され、シス
テムの動作は保証される。換言すれば、第１の信号遷移
ａが発生したときには、第２の信号遷移ｂの発生を確認
することなく第３の信号遷移ｃの生成を開始することが
できる。

【００３０】ここで、例えば、周囲温度や電源電圧等が
変化した場合には、抵抗値や素子の処理速度等が変化す
るため、この環境変動に応じて、両遅延時間Ｔａｂ，Ｔ
ａｃは変動する。しかし、両遅延時間Ｔａｂ，Ｔａｃ
は、ともに増大し、または、ともに減少するため（同一
方向に変化するため）、ｋ・Ｔａｂ＜Ｔａｃの関係が崩
れることはない。従って、高い信頼性を確保しつつ、処
理速度を向上させることができる。

【００３１】定数ｋは、１より大きい実数として定義さ
れる。ｋ＝１の場合は、Ｔａｂ＜Ｔａｃとなるが、これ
では、一方の遅延時間Ｔａｂと他方の遅延時間Ｔａｃと
の間の因果関係を規定するだけであり、両遅延Ｔａｂ，
Ｔａｃの変動を含まない。１より大きい実数である定数
ｋを導入することにより、Ｔａｂがｋ倍に増大した場合
でも、あるいは、Ｔａｃが１／ｋに減少した場合でも、
安定した作動を保証することができる。

【００３２】請求項３に係る発明では、システム全体に
分配される同期信号を用いずに信号処理を行う非同期式
ディジタルシステムであって、前記システムは、複数の
サブシステムに分割し、前記各サブシステムは、第１の
信号遷移ａの発生によって第２の信号遷移ｂと第３の信
号遷移ｃとが発生し、かつ、前記第２の信号遷移ｂが前
記第３の信号遷移ｃよりも先に発生することが機能実現
に必要である場合には、前記第１の信号遷移ａが発生し
てから前記第２の信号遷移ｂが発生するまでの時間をＴ
ａｂ、前記第１の信号遷移ａが発生してから前記第３の
信号遷移ｃが発生するまでの時間をＴａｃ、定数をｋ
（ｋは１より大きい実数）とそれぞれしたときに、ｋ・
Ｔａｂ＜Ｔａｃが成立する推定遅延を有する回路構成要
素によってそれぞれ構成されていることを特徴としてい
る。

【００３３】本発明では、システム全体を複数のサブシ
ステムに分割し、各サブシステム内は、前記請求項２に
係る発明と同様に、ｋ・Ｔａｂ＜Ｔａｃが成立する推定
遅延を有する回路構成要素によって構成している。つま
り、チップ（システム）を複数のブロック（サブシステ
ム）に分割することにより、各ブロック内での遅延変動
を抑制し、該各ブロック内に上述した第２の遅延モデル
を適用している。なお、各サブシステム間には、遅延の
上限値は未知であるとする従来の遅延モデル（第１の遅
延モデル）を適用することが好ましい。これにより、長
い経路が存在する場合でも、安定した動作を保証するこ
とができる。

【００３４】請求項４に係る発明では、前記システム内
を流れるデータは、時間情報を備えていることを特徴と
している。

【００３５】同期信号を用いる同期式ディジタルシステ
ムでは、クロックスキューや伝播時間等を考慮して余裕
のある同期信号周期を採用することにより、確実なデー
タ転送を保証することができる。つまり、素子に同期信
号が到達した場合には、その時点でデータが有効である
ように同期信号の周期が設定されている。しかし、非同
期式ディジタルシステムでは同期信号を使用しないた
め、他の手段によってデータの到着を検出する必要があ
る。そこで、システム内を流れるデータ自体に時間情報
を備えることとしている。時間情報とは、データの発
生、移動、変換、記憶等がいつ生じたかを示すタイミン
グ情報である。

【００３６】具体的には、請求項５に係る発明のよう
に、前記データは、前記時間情報を含むように符号化す
ることができる。

【００３７】即ち、例えば、１ビットに対して２本の信
号線を用い、データが「０」の場合は（０，１）、デー
タが「１」の場合は（１，０）、データが到着していな
い場合を（０，０）としてそれぞれ表現すれば、（０，
０）から（０，１）への信号遷移をデータ「０」の到着
として検出でき、（０，０）から（１，０）への信号遷
移をデータ「１」の到着として検出することができる。
また、ｎビットのデータに対してｌｏｇ₂ｎの信号線
（冗長ビット）を付加することにより、符号化すること
もできる。

【００３８】なお、データに時間情報を含ませる方法と
しては、請求項５に示すデータの符号化に限らず、任意
のビット数のデータ線に対して時間情報を示す信号線を
１本だけ付加することによっても実現できる。複数のデ
ータ線に時間情報の信号線を１本割り当てる方法は、少
なくとも請求項４に係る発明に内在している。

【００３９】請求項６に係る非同期式データパス回路で
は、第１の信号遷移ａの発生によって第２の信号遷移ｂ
と第３の信号遷移ｃとが発生し、かつ、前記第２の信号
遷移ｂが前記第３の信号遷移ｃよりも先に発生すること
が機能実現に必要である場合には、前記第１の信号遷移
ａが発生してから前記第２の信号遷移ｂが発生するまで
の時間をＴａｂ、前記第１の信号遷移ａが発生してから
前記第３の信号遷移ｃが発生するまでの時間をＴａｃ、
定数をｋ（ｋは１より大きい実数）とそれぞれしたとき
に、ｋ・Ｔａｂ＜Ｔａｃが成立する推定遅延を有する回
路構成要素によって構成される非同期式ディジタルシス
テムに用いられる非同期式データパス回路であって、稼
働相と休止相とを交互に実行することによって符号化さ
れたデータを転送すると共に、前記非同期式データパス
回路は、複数の部分回路に分割されており、前記各部分
回路には、前記休止相に移行させるための信号をそれぞ
れ入力することにより、該各部分回路における前記休止
相を並列的に実行させることを特徴としている。

【００４０】本発明に係る非同期式データパス回路は、
新たに提案された遅延モデルを採用する非同期式ディジ
タルシステムにおいて好適に用いられる。この非同期式
データパス回路は、稼働相と休止相とを交互に実行する
ことで符号化されたデータ転送を行うようになってい
る。

【００４１】つまり、例えば、１ビットのデータに２本
の信号線を用い、データが「０」の場合は（０，１）、
データが「１」の場合は（１，０）と、データが到着し
ていない場合を（０，０）とし、（０，０）から（０，
１）への信号遷移によってデータ「０」を転送し、
（０，０）から（１，０）への信号遷移によってデータ
「１」を転送する。ここで、（０，０）をスペーサーと
いい、（０，１）及び（１，０）を有効符号語という。
そして、スペーサーから有効符号語に遷移する期間を稼
働相、有効符号語からスペーサーに期間を休止相と呼
ぶ。この稼働相と休止相とを交互に実行してデータ転送
を行う方法を２線２相方式という。

【００４２】休止相は、次のデータ転送のために回路を
初期化するものであり、必要不可欠なものであるが、直
接データ転送に寄与しない無駄時間でもある。そこで、
例えば、組み合わせ回路等のデータパス回路を、前半部
の部分回路と後半部の部分回路とに２分割し、各部分回
路に対して休止相に移行させるための信号をそれぞれ入
力する。これにより、分割された各部分回路は、並行し
て休止相を実行するため、休止相の時間を半分に短縮す
ることができる。

【００４３】請求項７に係る非同期式ディジタル信号処
理回路では、入力されたデータｄ１を処理することによ
り新たなデータｄ２を生成する非同期式ディジタル信号
処理回路であって、前記新たなデータｄ２が有効になっ
たことを示す完了信号を生成する完了信号生成回路を設
け、前記完了信号生成回路は、前記入力されたデータｄ
１が有効となってから前記新たなデータｄ２が有効にな
るまでの時間をＴｄ、前記入力されたデータｄ１が有効
となってから前記完了信号が生成されるまでの時間をＴ
ｓ、定数をｋ（ｋは１より大きい実数）とそれぞれした
ときに、ｋ・Ｔｄ＜Ｔｓが成立する推定遅延を有する回
路構成要素によって構成されていることを特徴としてい
る。

【００４４】例えば、入力データｄ１について変換、記
憶、転送等の各処理を行うことにより、新たなデータｄ
２が生成される。ここで、データｄ１とデータｄ２とは
結果的に同一である場合もあるが、処理を経たデータで
あるため、新たなデータｄ２として区別する。同期信号
を用いない非同期式ディジタルシステムでは、前の処理
の完了を確認してから次処理を行う事象駆動型のデータ
処理を行うため、処理の完了を示す完了信号が必要とな
る。従って、非同期式ディジタルシステムに用いられる
非同期式ディジタル信号処理回路は、前記完了信号を生
成するための完了信号生成回路を備えなければならな
い。

【００４５】そこで、入力されたデータｄ１が処理され
て新たなデータｄ２が生成されるまでの時間Ｔｄをｋ倍
した場合でも、完了信号が生成されるまでの時間Ｔｓの
方が大きくなるような推定遅延を有する回路構成要素に
よって、完了信号生成回路を形成する。これにより、デ
ータｄ１が入力された場合には、データｄ２が有効にな
ったことを確認することなく、完了信号の生成を開始す
ることができる。

【００４６】請求項８に係る非同期式ディジタル信号処
理方法では、第１の信号遷移ａの発生によって第２の信
号遷移ｂを生成すると共に、前記第２の信号遷移ｂが発
生した後に発生すべき第３の信号遷移ｃを生成する非同
期式ディジタル信号処理方法であって、前記第１の信号
遷移ａが発生してから前記第２の信号遷移ｂが発生する
までの時間をＴａｂ、前記第１の信号遷移ａが発生して
から前記第３の信号遷移ｃが発生するまでの時間をＴａ
ｃ、定数をｋ（ｋは１より大きい実数）とそれぞれした
ときに、ｋ・Ｔａｂ＜Ｔａｃが成立するときには、前記
第１の信号遷移ａの発生を確認したときに前記第３の信
号遷移ｃの生成を開始することを特徴としている。

【００４７】第１の信号遷移ａの発生によって第２の信
号遷移ｂ及び第３の信号遷移ｃが引き起こされる場合で
あって、第２の信号遷移ｂの方が第３の信号遷移ｃより
も先に発生しなければならない場合、通常の非同期式デ
ィジタル信号処理方法では、第２の信号遷移ｂの発生を
確認してから第３の信号遷移ｃの生成を開始する必要が
ある。

【００４８】例えば、レジスタへのデータ書き込みを例
に挙げると、レジスタへのデータ到着を第１の信号遷移
ａ、レジスタのデータ書き込みを第２の信号遷移ｂ、デ
ータ書き込みの完了を知らせる完了信号生成を第３の信
号遷移ｃとすると、書き込み完了を示す第３の信号遷移
ｃは、データの書き込みを示す信号遷移ｂの後に発生し
なければならない。これは機能実現に必要な因果関係で
あり、第３の信号遷移ｃの方が第２の信号遷移ｂよりも
先に発生した場合には、古いデータに基づいて次処理が
実行されることになるからである。

【００４９】そこで、悲観的な遅延モデルを採用する従
来方法では、第２の信号遷移ｂの発生を確認してから第
３の信号遷移ｃを生成している。しかし、第２の信号遷
移ｂ発生に係る遅延と第３の信号遷移ｃ発生に係る遅延
との間に、ｋ・Ｔａｂ＜Ｔａｃが成立する場合には、第
２の信号遷移ｂの発生が設計時の推定遅延よりもｋ倍遅
くなったとしても、第２の信号遷移ｂの方が第３の信号
遷移ｃよりも早く発生することが保証されている。逆に
言えば、第３の信号遷移ｃの発生までに要する時間が１
／ｋ倍に短縮された場合でも、第２の信号遷移ｂの方が
第３の信号遷移ｃよりも早く発生する。従って、この場
合は、第２の信号遷移ｂの発生を確認することなく第３
の信号遷移ｃの生成を開始しても、機能実現上の因果関
係が崩れることはない。これにより、第２の信号遷移ｂ
の発生を確認するための回路が不要となる。また、第３
の信号遷移ｃを速やかに生成することができるため、処
理速度も向上する。

【００５０】

【発明の実施の形態】以下、図１〜図９に基づき本発明
の実施の形態について詳述する。まず、図１は、本実施
の形態による非同期式ディジタルシステムの全体を模式
的に示す説明図である。

【００５１】１．大域的な遅延仮定と局所的な遅延仮定例えば、ＬＳＩ等のチップ１は、複数のブロック２に分
割されており、各ブロック２は、接続部３によって結合
されている。各ブロック２は、それぞれ所定の面積とな
るように構成されている。この所定の面積は、後述する
ように、遅延変動率の比の上限値ｋに基づいて定められ
るものである。

【００５２】ここで、各ブロック２内では「第２の遅延
モデル」としてのＳＤＩモデルが適用されており、ブロ
ック間の接続部３では「第１の遅延モデル」としてのＤ
ＩモデルまたはＱＤＩモデルが適用されている点に注目
しなければならない。即ち、従来より知られているＤＩ
モデルまたはＱＤＩモデルをチップ１の全体に適用する
従来技術とは異なり、所定の面積で分割した各ブロック
２には、新規に開発されたＳＤＩモデルを採用してい
る。

【００５３】ＤＩ（Delay Insensitive）モデルとは、
「配線遅延、素子遅延は有限であるが、その上限値は未
知である」と仮定するモデルである。しかし、このＤＩ
モデルの下では、分岐と単一出力素子だけを用いる場
合、実用的な回路は構成できないことが知られている
（A.J.Martin,“The limitations to delay-insensitiv
ity in asynchronous circuits,”in Sixth MIT Conf.o
n Advanced Research in VLSI,pp.263-278,1990,）。そ
こで、ＤＩモデルに「配線の分岐があった場合、各分岐
先への信号到達時間差が無視できる」とする仮定を加え
ると、任意の実用的な回路を構成することができる。こ
れをＱＤＩ（Quasi Delay Insensitive）モデルと呼
ぶ。

【００５４】２．ＤＩモデル，ＱＤＩモデル図２は、従来のＤＩモデルまたはＱＤＩモデルを示す概
念図である。従来の遅延モデルは、配線遅延及び素子遅
延は有限であるが、未知であると仮定するものである。
従って、この遅延モデルの下では、前処理の完了を確認
してから次処理を行う必要がある。

【００５５】各部分回路５，６は、それぞれ複数の論理
素子４から構成されている。第１の部分回路５は、信号
ａの発生によって信号ｂを生成する。第２の部分回路６
は、信号ｂが発生した後に信号ｃを生成する。その機能
を実現するためには、信号ｃは信号ｂの後に生成されな
ければならない。そこで、部分回路６は、信号ｂの生成
を示す完了信号を部分回路５から受信した後に、信号ｃ
を生成する。なお、信号ｂ自体を完了信号として用いて
もよい。

【００５６】従って、時刻ｔａに信号ａが有効となった
場合、時刻ｔｂに至って信号ｂが有効となり、さらに時
刻ｔｃに至ってから信号ｃが形成される。

【００５７】３．ＳＤＩモデル次に、図３は、本発明に特徴的なＳＤＩ（Scalable Del
ay Insensitive）モデルを示す概念図である。

【００５８】図２と同様に、各部分回路７，８は、それ
ぞれ複数の論理素子４から構成されている。第１の部分
回路７は、信号ａの発生によって信号ｂを生成し、第２
の部分回路８は、信号ａの発生によって信号ｃを生成す
る。ここで、信号ｃは、信号ｂよりも先に生成されなけ
ればならない。

【００５９】ＳＤＩモデルは、「遅延の上限値は未知で
あるが、任意の２つの遅延の変動率の比の上限値は既知
である」とするものである。図３中に示す各部分回路
７，８は、時刻ｔａから時刻ｔｂまでの時間をＴａｂ、
時刻ｔａから時刻ｔｃまでの時間をＴａｃ、定数をｋ
（ｋは１より大きい実数）とそれぞれしたときに、ｋ・
Ｔａｂ＜Ｔａｃが成立するような設計時推定遅延を有す
るように設計されている。

【００６０】各部分回路７，８の推定遅延がｋ・Ｔａｂ
＜Ｔａｃを満たすように設計されることにより、論理設
計時に早いと推定された方のパス（信号ａ→信号ｂ）
が、設計時に遅いと推定された方のパス（信号ａ→信号
ｃ）よりも、実際にはｋ倍遅くなったとしても、信号ｃ
は信号ｂの後に発生するため、図３に示す回路の作動は
保証される。従って、部分回路８は、信号ａの発生を確
認したときには、信号ｂの発生を確認することなく、信
号ｃの生成を開始することができる。これにより、信号
ｂの発生を確認するための回路が不要となり、処理速度
も向上する。

【００６１】３−１遅延変動率図４（ａ）には、２つの遅延の推定値と実測値とがそれ
ぞれ示されている。なお、横軸方向は時間を表す。図４
（ａ）に示すように、ある配線遅延または素子遅延の推
定値（論理設計時の予測値）ｄｅと実際の値ｄａとは相
違する。実際の遅延ｄａは有限であるが、その上限値は
未知である。

【００６２】ここで、実際の遅延ｄａを推定値ｄｅで除
したものを遅延変動率ｖという（ｖ＝ｄａ／ｄｅ）。こ
のとき、「任意の二つの遅延の変動率ｖ１，ｖ２（ｖ２
＞ｖ１）の比ｖ２／ｖ１の上限値は既知である」とする
遅延仮定を比例遅延変動モデル（ＳＤＩモデル）とい
う。

【００６３】３−２タイミング余裕次に、図４（ｂ）を参照しつつタイミング余裕について
説明する。ここで、タイミング余裕とは、タイミングフ
ォールトの起こりにくさを定量的に評価する尺度であ
る。タイミングフォールトとは、信号遷移が仕様で定め
られた範囲を越えたタイミングで生じることをいう。

【００６４】タイミング余裕は、図４（ｂ）に示すよう
に、あるゲートの出力遷移によって活性化したゲートを
バッファとして表現した回路において、以下のように定
義される。

【００６５】信号遷移ｂが起きた後で、信号遷移ｃが起
きると仕様で定められた回路において、信号遷移ｂと信
号遷移ｃの共通の原因となる信号遷移をａとする。各信
号遷移ａ，ｂ，ｃが起きると推定される時刻をｔａ，ｔ
ｂ，ｔｃとするとき、（ｔｃ−ｔａ）／（ｔｂ−ｔａ）
をタイミング余裕と呼ぶ。ｔａ，ｔｂ，ｔｃを推定する
ときの根拠となる配線の遅延と素子の遅延とは、実際に
使用するデバイスの特性に合わせて決定する。

【００６６】タイミング余裕がｍであると言うことは、
直感的には、設計時に小さいと仮定したパスの信号伝搬
遅延が実際にはｍ倍大きくてもタイミングフォールトは
起きないと言うことである。ここで、遅延変動率の比ｖ
２／ｖ１の上限値をｋと仮定した回路のタイミング余裕
は、ｋ以上である。これは、設計時に速いと仮定したパ
スの信号伝搬が、遅いと仮定したパスに比べてｋ倍遅く
なったときの動作を保証できるように設計されているか
らである。

【００６７】（ｔｃ−ｔａ）をＴａｃ、（ｔｂ−ｔａ）
をＴａｂとそれぞれ表現すると、タイミング余裕ｍは、
ｍ＝Ｔａｃ／Ｔａｂとして表される。そして、ｋ＜ｍで
あるから、ｋ＜Ｔａｃ／Ｔａｂとなり、ｋ・Ｔａｂ＜Ｔ
ａｃが導かれる。

【００６８】４．ＳＤＩモデルが成立する領域の決定論理設計を行う際に仮定した遅延変動率の比の上限値ｋ
は、テクノロジマッピングやレイアウトに対する制約条
件となる。レイアウトを行う際にこの制約が充足可能と
なるように、遅延仮定（ＳＤＩモデル）を適用するブロ
ック２の面積を論理設計時に制限する必要がある。

【００６９】ある遅延仮定のもとで設計された回路のレ
イアウトを行う際に、保証可能なタイミング余裕と面積
との関係は、同一テクノロジに対する十分なレイアウト
データがある場合には予測することができる。しかし、
過去のレイアウトデータが不足している場合には、ＳＤ
Ｉモデルに基づいて設計した回路のタイミング余裕が１
となるときの配線長を計算し、その結果から遅延変動率
の比が設定した上限値ｋよりも小さくなる面積を算出す
ればよい。

【００７０】例えば、遅延変動率の比の上限値ｋを２と
仮定して論理設計を行う場合（ｋ＝２）を考える。ま
ず、論理設計を行う際の標準遅延時間として、一律に、
ゲートの負荷がファンアウト＝３、配線長＝０．４８ｍ
ｍであるときのゲートの遅延時間を用いる。これらの値
は、テクノロジマッピングに使用するツールでゲートの
標準遅延の計算に通常用いられるものである。配線の遅
延はゲートの遅延に含めて考えている。次に、あるゲー
トの遅延時間が、配線長Ｌとなると、ファンアウト＝１
でも、上記の標準遅延時間の２倍になる場合は、分割す
べき１ブロックの縦の長さと横の長さとの合計値がＬと
なるように決定する。ここで、ファンアウト＝１とする
のは、配線による遅延が大きくなるならば、テクノロジ
マッピングの段階でファンアウトを１にすることで、タ
イミングフォールトが生じないことを保証できるからで
ある。

【００７１】従って、図１中に示す各ブロック２は、そ
の縦と横の和がＬとなるように、面積が決定されてい
る。従って、ブロック２の外周長さは、２Ｌとなる。

【００７２】５．ＱＤＩモデルによる回路とＳＤＩモデ
ルによる回路との比較次に、図５を参照しつつ、従来のＱＤＩモデルを適用し
た回路と本発明のＳＤＩモデルを適用した回路とを比較
して説明する。図５は、レジスタファイルの書き込み完
了信号を生成する回路を示している。

【００７３】５−１ＱＤＩモデルによる回路図５中の上部に示すように、１ビットのレジスタ１１
は、一対のアンドゲート１２，１３と、該各ＡＮＤゲー
ト１２，１３に縦続され、たすき掛けに接続された一対
のＮＯＲゲート１４，１５と、後述の書き込み完了信号
ＡＣＫｉを生成する回路とから構成されている。

【００７４】各ＡＮＤゲート１２，１３には、セレクト
信号ＥＮとデータとがそれぞれ入力されている。ここ
で、本実施の形態では、１ビットのデータに２本の信号
線Ｄｉ，Ｄｉバーを用いて符号化することにより、デー
タにタイミング情報を付加している。なお、タイミング
情報の付加方法については、図６と共に後述する。

【００７５】次に、１ビットのレジスタ１１にデータが
書き込まれたことを示す書き込み完了信号ＡＣＫｉを生
成する回路を説明する。図５中の上部に示すように、Ａ
ＮＤゲート１２の出力とＮＯＲゲート１５の出力とは、
ＡＮＤゲート１６に入力されている。同様に、ＡＮＤゲ
ート１３の出力とＮＯＲゲート１４の出力とは、ＡＮＤ
ゲート１７に入力されている。そして、これら各ＡＮＤ
ゲート１６，１７の出力は、ＯＲゲート１８に入力され
ている。従って、セレクト信号及びデータの到着を確認
し、かつ、ラッチの状態反転を確認することにより、書
き込み完了信号ＡＣＫｉを得ることができる。

【００７６】次に、図５中の中央部には、ＱＤＩモデル
によるレジスタファイルの書き込み完了信号生成回路２
１が示されている。レジスタファイルは、複数のレジス
タ２２から構成されており、各レジスタ２２は複数の１
ビットレジスタ１１から構成されている。例えば、各レ
ジスタ２２は、３２ビットレジスタとして構成でき、レ
ジスタファイルは、４０個のレジスタ２２から構成する
ことができる。

【００７７】なお、図中、「Ｃ」を丸で囲んだ素子は、
いわゆるMullerのＣ素子と呼ばれるものであり、全ての
入力が０のときには０を、全ての入力が１のときは１を
出力し、入力に０と１とが混在する場合は出力を保持す
る記憶素子である。各レジスタ２２には、Ｃ素子２３が
それぞれ接続されている。

【００７８】各レジスタ２２からの書き込み完了信号
は、Ｃ素子２３に入力される。即ち、Ｃ素子２３には、
１ビットレジスタ１１の書き込み完了信号が３２個入力
されている。各Ｃ素子２３は、全ての１ビットレジスタ
１１への書き込みを確認した後に、レジスタ２２の書き
込みが完了したことを示す信号をＯＲゲート２４にそれ
ぞれ出力する。これにより、Ｒ１〜Ｒ４０の複数のレジ
スタ２２のうち選択されたいずれかのレジスタ２２にデ
ータが書き込まれた場合には、ＯＲゲート２４からレジ
スタファイル書き込み完了信号ＱＤＩ−ａｃｋが出力さ
れる。

【００７９】ここで、データＤ及びセレクト信号ＥＮの
到着から書き込み完了信号ＱＤＩ−ａｃｋの生成までの
遅延時間を検討する。簡単のため、全ての素子は２入力
であり、その遅延時間は１単位時間であると仮定する。
従って、ｎ入力の素子の遅延時間は、ｌｏｇ₂ｎとな
る。

【００８０】１ビットレジスタ１１の書き込み自体は、
データＤ及びセレクト信号ＥＮが到着してから３単位時
間で終了する。そして、書き込みが完了してから書き込
み完了信号ＡＣＫｉが生成されるまでに２単位時間を要
する。従って、１ビットレジスタ１１にデータＤ及びセ
レクト信号ＥＮが到着してから書き込み完了信号ＡＣＫ
ｉが生成されるまでには、３単位時間＋２単位時間の合
計５単位時間を必要とする。

【００８１】次に、各Ｃ素子２３は、３２個の全てのレ
ジスタ１１に書き込みが完了したことを確認する。入力
が３２であるから、Ｃ素子２３がＯＲゲート２４に信号
を出力するのに５単位時間を必要とする。

【００８２】最後に、ＯＲゲート２４は、全レジスタ２
２のうち選択された一つのレジスタ２２にデータが書き
込まれたことを確認する。例えば、レジスタ２２が４０
個備えたレジスタファイルの場合は、６単位時間を消費
することになる。

【００８３】従って、ＱＤＩモデル下で設計されたレジ
スタファイルの書き込み完了信号生成回路２１は、１ビ
ットのレジスタ１１にデータが書き込まれたことを確認
する回路（所要時間：５単位時間）と、３２ビットのレ
ジスタ２２に書き込みが完了したことを確認する回路
（所要時間：５単位時間）と、４０個のレジスタ２２の
うち一つのレジスタ２２に書き込まれたことを確認する
回路（所要時間６単位時間）とが必要となり、合計で１
６単位時間を消費する。

【００８４】５−２ＳＤＩモデルによる回路次に、図５中の下部には、本発明に特徴的なＳＤＩモデ
ルによる書き込み完了信号生成回路３１が示されてい
る。この回路３１は、遅延変動率の比の上限値ｋが２で
あると仮定して構成されている。

【００８５】レジスタファイルに入力される３２ビット
のデータＤは、各ビットに対応して設けられた２入力Ｏ
Ｒゲート３２にそれぞれ入力されている。これら３２個
のＯＲゲート３２の出力信号は、Ｃ素子３３にそれぞれ
入力されている。Ｃ素子３３は、３２ビットのデータＤ
の到着を全て確認すると、信号を出力する。一方、レジ
スタ２２を選択するためのセレクト信号ＥＮは、４０入
力のＯＲゲート３４に入力されている。ＯＲゲート３４
は、セレクト信号ＥＮの到着を確認すると、信号を出力
する。そして、Ｃ素子３３の出力信号とＯＲゲート３４
の出力信号とは、他のＣ素子３５に入力される。このＣ
素子３５は、データＤの到着及びセレクト信号ＥＮの到
着を確認すると、レジスタファイルの書き込み完了信号
ＳＤＩ−ａｃｋを出力する。

【００８６】ＳＤＩモデルを採用した回路３１では、デ
ータＤの到着とセレクト信号ＥＮの到着とを確認するこ
とにより、書き込み完了信号を生成する。データＤの各
ビットの到着を確認するための２入力ＯＲゲート３２で
１単位時間、データＤの到着を確認するための３２入力
Ｃ素子３３で５単位時間、セレクト信号ＥＮの到着を確
認する４０入力ＯＲゲート３４で６単位時間、データＤ
及びセレクト信号の到着を確認する２入力Ｃ素子３５で
１単位時間、をそれぞれ消費する。従って、合計の遅延
時間は、セレクト信号ＥＮ及びデータＤそれぞれの確認
に要する６単位時間とデータＤ及びセレクト信号ＥＮの
両方の到着確認に要する１単位時間との合計７単位時間
となる。

【００８７】つまり、ＳＤＩモデルによる書き込み完了
信号生成回路３１は、データＤ及びセレクト信号ＥＮの
到着を確認するだけで書き込み完了信号ＳＤＩ−ａｃｋ
を生成しており、ＱＤＩモデルによる回路２１のように
実際の書き込み動作の完了を確認していない。

【００８８】しかし、１ビットレジスタ１１への書き込
みが完了する時間（３単位時間）と書き込み完了信号Ｓ
ＤＩ−ａｃｋが出力されるまでの時間（７単位時間）と
のタイミング余裕を求めると、７／３となり、設計時に
設定された遅延変動率の比の上限値ｋ（＝２）を上回っ
ている（７／３＞２）。従って、１ビットレジスタ１１
への書き込みが予測以上に遅延した場合でも、書き込み
完了信号ＳＤＩ−ａｃｋが出力されるのは、１ビットレ
ジスタ１１の書き込みが完了した後であることが保証さ
れる。

【００８９】即ち、２つのパスの間の相対的な遅延変動
の幅をある値、例えば、ｋ＝２に仮定して論理設計を行
うことにより、従来確認を必要とした信号の発生を確認
することなく、必要な信号を生成することができる。換
言すれば、因果関係のある２つの遅延間の相対的な変動
幅が所定値に収まるように論理設計を行うことによっ
て、共通の原因となる信号（データＤ及びセレクト信号
ＥＮ）が発生したときには、最初に発生すべき信号（レ
ジスタの書き込み完了信号ＡＣＫｉ）の発生を確認する
前に、後に発生すべき信号（レジスタファイルの書き込
み完了信号ＳＤＩ−ａｃｋ）の生成を開始することがで
きる。

【００９０】従って、ＳＤＩモデルを採用した場合に
は、従来のＱＤＩモデルに比較して、処理速度が向上す
る。また、従来のＱＤＩモデルと同様の高い信頼性を保
持することができる。

【００９１】６．タイミング情報の付加非同期式ディジタルシステムでは、データの到着を知る
ために、データにタイミング情報（時間情報）を付加し
なければならない。そこで、図６を参照しつつデータに
タイミング情報を付加する２つの方法を説明する。

【００９２】６−１２線２相方式図６（ａ）に示すように、１ビットに対して２本の信号
線（ｘ，ｘバー）を用い、０データを（０，１）、１デ
ータを（１，０）で表現する方法を２線式という。デー
タが到着していない状態を（０，０）で表し、０データ
の到着を（０，０）から（０，１）への遷移、１データ
の到着を（０，０）から（１，０）への遷移で表現する
ことにより、遅延の上限が未知であっても、正しいデー
タ転送を行うことができる。

【００９３】ここで、（０，０）をスペーサー（space
r）、（０，１）及び（１，０）を有効符号語（code wo
rd）という。また、スペーサーから有効符号語に遷移す
るまでの期間を稼働相（working phase）、次のデータ
転送を行うために、有効符号語からスペーサーに遷移す
る期間を休止相（idle phase）という。稼働相と休止相
とを交互に実行することによりデータ転送を行う方式を
２線２相方式という。

【００９４】このように、データを符号化することによ
り、データの発生、到着、移動、変換、記憶等がいつ生
じたかを示すタイミング符号を、当該データに含ませる
ことができる。

【００９５】６−２束データ方式図６（ｂ）に示すように、任意のビット数のデータ線に
対してタイミング情報を表す信号線（ここでは、タイミ
ング信号線と呼ぶ）を１本だけ付加する方式を束データ
（bundled data）方式という。データ線に新しいデータ
を出力した後に、タイミング信号線を変化させることに
より、データ転送を実現する。束データ方式は、素子遅
延と配線遅延とが既知である場合、同期式の組み合わせ
回路をそのまま使用できるという利点がある。束データ
方式の組み合わせ回路は、データ線とタイミング信号線
とからなる。タイミング信号線は、遅延素子を用いて、
組み合わせ回路の入力データが確定したことを示す信号
から出力データが確定したことを示す信号を生成する。

【００９６】遅延変動率の上限値ｋを２と仮定して設計
を行うと、束データ方式では、タイミング信号の遅延を
データ線の遅延の２倍以上にしなければならない。これ
に対して、２線２相方式の回路は、データの到着を知る
ことができるので、束データ方式より高速である場合が
多い。

【００９７】従って、処理速度の点では、２線２相方式
を採用するのが好ましい。しかし、例えば、チップ１の
外部とのインターフェース部やＲＡＭ等の既存のものを
使用できる点では、束データ方式の方が好ましい。ここ
で、固定遅延を用いて高速な束データ方式の回路を設計
すると、タイミング余裕が小さくなる。そこで、束デー
タ方式で使用する素子は、外部から制御可能なものを用
いて、組み合わせ回路の遅延時間の最大値に調節するこ
とで、タイミングフォールトが起きないようにするのが
好ましい。

【００９８】７．非同期式パイプライン次に、図７に基づいて、ＳＤＩモデルを適用した非同期
式パイプラインの一例を説明する。

【００９９】パイプライン方式とは、全体の処理を独立
したいくつかの処理（ステージ）に分割し、それぞれを
並行に実行することによって、高速な処理を達成する方
式である。

【０１００】本実施の形態に係る非同期式パイプライン
は、図７に示すように、転送元ラッチ４１及び転送先ラ
ッチ４２と、該各ラッチ４１，４２間に設けられた組み
合わせ回路（combinational circuit）４３と、データ
の流れを制御する制御回路４４とを備えて構成されてい
る。なお、データは、上述した２線２相方式により、パ
イプラインを流れるようになっている。

【０１０１】組み合わせ回路４３は、転送元ラッチ４１
からデータが到着すると、演算を行い、演算結果を転送
先ラッチ４２に出力する（このとき、全ての入力が到着
している必要はない）。そして、全ての入力が到着し、
次の入力を受理することが可能になると、組み合わせ回
路の完了信号を制御回路４４に出力する。ここで、組み
合わせ回路４３の完了信号が演算結果の出力と分離して
いるのは、演算結果を転送先ラッチ４２に書き込む動作
とデータの入力待ちとを並行して実行するためである。
このとき、データの読み出し要求を受けていながら実際
の読み出しが行われないラッチがある場合、該ラッチに
対する次のデータ書き込みを行うことはできない。従っ
て、結果的に不要なデータであっても、全ての入力が到
着するまで待たなくてはならない。

【０１０２】各ラッチ４１，４２は、入力にデータが到
着し、かつ、データの読み出し要求信号が到着した場合
には、出力データを入力されたデータで更新する。更新
が終了した場合には、書き込み完了信号を出力する。

【０１０３】制御回路４４は、転送先ラッチ４２からの
書き込み完了信号及び組み合わせ回路４３からの完了信
号の双方の発生をＣ素子４４ａによって確認し、Ｃ素子
４４ａの出力をインバータ４４ｂで反転させることによ
り、転送元ラッチ４１に読み出し要求信号を出力する。

【０１０４】なお、図７では、転送元ラッチ４１と組み
合わせ回路４３と転送先ラッチ４２とは一対一の関係で
示されている。しかし、一般的には、転送元ラッチ４１
の出力は、複数の組み合わせ回路４３及び複数の転送先
ラッチ４２で共有されることになる。この場合、転送元
ラッチ４１からのデータ読み出しは、出力を共有する組
み合わせ回路４３及び転送先ラッチ４２の完了信号が出
力された後でなくてはならない。従って、各転送先ラッ
チ４２の書き込み完了信号と該各転送先ラッチ４２の入
力に接続されている各組み合わせ回路４３の完了信号と
を他のＣ素子で持ち合わせ、このＣ素子の出力を新たに
書き込み完了信号として用いる。

【０１０５】図７に示す各ラッチ４１，４２の書き込み
完了信号を生成する回路と組み合わせ回路４３の完了信
号を生成する回路とに、図５に示すようなＳＤＩモデル
を適用することができる。これにより、高い信頼性を確
保しつつ処理速度を向上することができる。

【０１０６】８．組み合わせ回路の休止相時間の短縮８−１従来の方法上述した２相式のデータ転送のうち、休止相は、次のデ
ータ転送を行うために回路を初期化するという、いわば
無駄な時間である。休止相を短縮する一つの方法は、レ
ジスタ間転送の休止相と次に行うレジスタ間転送の稼働
相とを並列に実行することにより、休止相の時間を隠蔽
することである。

【０１０７】しかし、この方法をパイプライン処理に適
用しようとすると、組み合わせ回路を２分割し、パイプ
ラインの段数を２倍にしなければならない。パイプライ
ン段数の増加は、ステージ間ラッチの遅延と制御回路の
遅延時間とを増大させるため、全体の実行時間はあまり
短縮されない。

【０１０８】図８には、従来の組み合わせ回路が示され
ている。図８（ｂ）に示すように、通常の組み合わせ回
路では、稼働相と休止相とが交互に実行される。より正
確には、前半部の組み合わせ回路５１ｆの稼働相ｆ
（Ｗ）→後半部の組み合わせ回路５１ｇの稼働相ｇ
（Ｗ）→前半部の組み合わせ回路５１ｆの休止相ｆ
（Ｉ）→後半部の組み合わせ回路５１ｇの休止相ｇ
（Ｉ）の順序で実行されていく。

【０１０９】８−２新たな方法図９には、本実施の形態に係る組み合わせ回路の休止相
を短縮した回路が示されている。図９（ａ）に示すよう
に、組み合わせ回路を、前半部の組み合わせ回路５１ｆ
と後半部の組み合わせ回路５１ｇとに前後に分割し、前
半部の回路５１ｆと後半部の回路５１ｇとの間には、各
信号線に対応するＡＮＤゲート５２が挿入されている。
そして、組み合わせ回路の全入力のうち最先に到着する
信号の１ビット分（図中では、ｘｎ，ｘｎバー）をＯＲ
ゲート５３に入力し、該ＯＲゲート５３の出力を各ＡＮ
Ｄゲート５２の他方の入力としている。

【０１１０】従って、図８に示す従来の回路では、前半
部の回路５１ｆの休止相ｆ（Ｉ）が終了した後に、後半
部の回路５１ｇの休止相ｇ（Ｉ）が実行されるが、本実
施の形態によれば、図９（ｂ）に示すように、前半部の
回路５１ｆの休止相ｆ（Ｉ）と後半部の回路５１ｇの休
止相ｇ（Ｉ）とは、ほぼ同時に実行される。何故なら、
入力（ｘ）がスペーサー（０，０）に変化して前半部の
回路５１ｆの休止相ｆ（Ｉ）が始まるときには、ＯＲゲ
ート５３の出力ｉａが０となって各ＡＮＤゲート５２の
出力が０に変化し、後半部の回路５１ｇの入力がスペー
サーに変化するからである。

【０１１１】従って、従来の非同期式パイプラインにお
ける組み合わせ回路よりも、休止相の実行時間を半分に
短縮することができ、処理速度を向上することができ
る。

【０１１２】このように構成される本実施の形態によれ
ば、以下の効果を奏する。

【０１１３】第１に、チップ１を所定の面積の各ブロッ
ク２に分割し、各ブロック２間は遅延の上限値は未知で
あるとする第１の遅延モデル（ＤＩモデルまたはＱＤＩ
モデル）を適用して形成し、各ブロックは遅延の上限値
は未知であるが任意の２つの遅延の変動率の比の上限値
は既知であるとする第２の遅延モデル（ＳＤＩモデル）
を適用してそれぞれ形成するため、高い信頼性を保持し
つつ、処理速度を向上することができる。

【０１１４】つまり、従来の非同期式ディジタルシステ
ムでは、遅延の上限値は未知であると仮定するため、常
に前処理の結果を確認してから次処理を行う必要があ
る。従って、確認のための回路を必要とし、次処理の開
始時期が遅れるため処理速度も低下する。しかし、本実
施の形態では、回路の局所性に着目し、所定の範囲内で
は遅延変動率の比の上限値は既知として扱うことができ
るとする新たな遅延仮定（ＳＤＩモデル）を各ブロック
２に導入している。

【０１１５】従って、例えば、図５に示すように確認の
ための回路量を低減することができ、処理速度を向上さ
せることができる。また、著しい配線遅延が生じうるブ
ロック間の接続部には、従来の遅延モデルを採用してい
るため、安定した動作を保証することができる。

【０１１６】第２に、ある素子または配線の遅延が予測
された値から上限値ｋ倍だけ大きくなった場合でも、回
路の安定した作動を保証することができるため、電源電
圧や周囲温度等の変動に対して強いという利点が生じ
る。周囲温度や電源電圧の変動によって各遅延の上限値
は変動するが、ＳＤＩモデルが適用される２つの遅延の
間における相対的変動の幅に変動は生じない。従って、
本実施の形態に係る非同期式ディジタルシステムは、例
えば、深海、宇宙、極寒地等の厳しい環境下で安定した
作動を行うことができる。換言すれば、通常の環境下で
は、電圧安定化回路やＣＰＵクーラ等を用いずに安定し
た作動を得ることができ、コスト的にも有利である。

【０１１７】第３に、２線２相方式によってデータにタ
イミング情報を付加するため、データの発生、移動、変
換、記憶等がいつ生じたかを検出することができる。

【０１１８】第４に、組み合わせ回路を前半部５１ｆと
後半部５１ｇとの２つの部分回路に分割し、前半部５１
ｆと後半部５１ｇとの間には前半部５１ｆの休止相ｆ
（Ｉ）移行開始を検出する検出手段（各ＡＮＤゲート５
２及びＯＲゲート５３）を設け、該検出手段が前半部５
１ｆの休止相ｆ（Ｉ）移行を検出した場合には、後半部
５１ｇの休止相ｇ（Ｉ）を実行させる構成のため、前半
部５１ｆの休止相ｆ（Ｉ）と後半部５１ｇの休止相ｇ
（Ｉ）とを並列に実行することができ、処理速度を向上
できる。なお、かかる構成は、ＳＤＩモデルを採用した
システムのみならず、従来の非同期式ディジタルシステ
ムでも有用である。

【０１１９】９．ＳＤＩモデルによる論理設計方法なお、ＳＤＩモデルを採用するシステムは、例えば、図
１０の概略フローチャートに示すように、以下の方法に
よって設計することができる。

【０１２０】まず、第１ステップとして、システム全体
（チップ１の全体）をＱＤＩモデルによって設計し、第
２ステップとして、システムを前記Ｌで規定される各サ
ブシステム（ブロック２）にそれぞれ分割する。

【０１２１】次に、第３ステップとして、各サブシステ
ム内でＳＤＩモデルが適用可能な部分を検出する。即
ち、各サブシステム内の各信号遷移について、各信号遷
移の発生順序（機能実現上の因果関係）、タイミング余
裕等を検討し、ＳＤＩモデルを適用可能なパスを検出す
る。

【０１２２】そして、第４ステップとして、ＳＤＩモデ
ルが適用可能と判断された部分の設計を、ＱＤＩモデル
からＳＤＩモデルに変更する。

【０１２３】なお、当業者であれば、前記実施の形態に
限らず、本発明から逸脱しない範囲で種々の追加や変更
等を行うことが可能である。例えば、各論理回路は、図
示の例に限らず、他のゲートを用いることによっても構
成できる。

【０１２４】また、本実施の形態は、ＣＰＵ、ＭＰＵ、
ＤＳＰ等の各種非同期式ディジタルシステムに適用する
ことができる。そして、好ましくは、宇宙船、衛星、潜
水艦、極限作業ロボット等の過酷な環境下で用いられる
システムに好適に用いることができる。

【０１２５】さらに、チップ面積が小さい場合等には、
該チップ全体をＳＤＩモデル支配下におく構成としても
よい。

【０１２６】

【発明の効果】以上説明した通り、本発明に係る非同期
式ディジタルシステムによれば、信頼性を保持しつつ処
理速度を向上することができる。

【図面の簡単な説明】

【図１】本実施の形態に係るチップの構成を示す説明図
である。

【図２】従来のＤＩモデルまたはＱＤＩモデルの概念を
示す説明図である。

【図３】新たに提案するＳＤＩモデルの概念を示す説明
図である。

【図４】遅延変動率及びタイミング余裕を示す説明図で
あり、図４（ａ）は遅延の変動を示す説明図、図４
（ｂ）はタイミング余裕を示すための説明図である。

【図５】ＱＤＩモデルによる書き込み完了信号生成回路
とＳＤＩモデルによる書き込み完了信号生成回路とを比
較して示す回路図である。

【図６】非同期式ディジタルシステムを流れるデータに
タイミング情報を付加するための２種類の方法を示す説
明図であり、図６（ａ）は２線２相方式を示し、図６
（ｂ）は束データ方式を示している。

【図７】非同期式パイプラインを示す説明図である。

【図８】従来の組み合わせ回路を示し、図８（ａ）は組
み合わせ回路の説明図、図８（ｂ）はタイミングチャー
トである。

【図９】前半部の休止相と後半部の休止相とを並列に実
行できる新たな組み合わせ回路を示し、図９（ａ）は組
み合わせ回路の説明図、図９（ｂ）はタイミングチャー
トである。

【図１０】ＳＤＩモデルによる論理設計の概略を示すフ
ローチャートである。

【符号の説明】

１チップ２ブロック３接続部４論理素子５第１の部分回路６第２の部分回路７第１の部分回路８第２の部分回路１１１ビットのレジスタ２１ＱＤＩモデルによる書き込み完了信号生成回路３１ＳＤＩモデルによる書き込み完了信号生成回路４１転送元ラッチ４２転送先ラッチ４３組み合わせ回路４４制御回路５１ｆ組み合わせ回路の前半部５１ｇ組み合わせ回路の後半部

Claims

【特許請求の範囲】

【請求項１】システム全体に分配される同期信号を用
いずに信号処理を行う非同期式ディジタルシステムであ
って、前記システムは、所定の面積を超えない複数のサブシス
テムに分割し、前記各サブシステム間は、遅延の上限値は未知であると
する第１の遅延モデルを適用して形成し、前記各サブシステムは、遅延の上限値は未知であるが任
意の２つの遅延の変動率の比の上限値は既知であるとす
る第２の遅延モデルを適用してそれぞれ形成したことを
特徴とする非同期式ディジタルシステム。
【請求項２】システム全体に分配される同期信号を用
いずに信号処理を行う非同期式ディジタルシステムであ
って、第１の信号遷移ａの発生によって第２の信号遷移ｂと第
３の信号遷移ｃとが発生し、かつ、前記第２の信号遷移
ｂが前記第３の信号遷移ｃよりも先に発生することが機
能実現に必要である場合には、前記第１の信号遷移ａが
発生してから前記第２の信号遷移ｂが発生するまでの時
間をＴａｂ、前記第１の信号遷移ａが発生してから前記
第３の信号遷移ｃが発生するまでの時間をＴａｃ、定数
をｋ（ｋは１より大きい実数）とそれぞれしたときに、
ｋ・Ｔａｂ＜Ｔａｃが成立する推定遅延を有する回路構
成要素によって構成されたことを特徴とする非同期式デ
ィジタルシステム。
【請求項３】システム全体に分配される同期信号を用
いずに信号処理を行う非同期式ディジタルシステムであ
って、前記システムは、複数のサブシステムに分割し、前記各サブシステムは、第１の信号遷移ａの発生によっ
て第２の信号遷移ｂと第３の信号遷移ｃとが発生し、か
つ、前記第２の信号遷移ｂが前記第３の信号遷移ｃより
も先に発生することが機能実現に必要である場合には、
前記第１の信号遷移ａが発生してから前記第２の信号遷
移ｂが発生するまでの時間をＴａｂ、前記第１の信号遷
移ａが発生してから前記第３の信号遷移ｃが発生するま
での時間をＴａｃ、定数をｋ（ｋは１より大きい実数）
とそれぞれしたときに、ｋ・Ｔａｂ＜Ｔａｃが成立する
推定遅延を有する回路構成要素によってそれぞれ構成さ
れていることを特徴とする非同期式ディジタルシステ
ム。
【請求項４】前記システム内を流れるデータは、時間
情報を備えていることを特徴とする請求項１〜請求項３
のいずれかに記載の非同期式ディジタルシステム。
【請求項５】前記データは、前記時間情報を含むよう
に符号化されていることを特徴とする請求項４に記載の
非同期式ディジタルシステム。
【請求項６】第１の信号遷移ａの発生によって第２の
信号遷移ｂと第３の信号遷移ｃとが発生し、かつ、前記
第２の信号遷移ｂが前記第３の信号遷移ｃよりも先に発
生することが機能実現に必要である場合には、前記第１
の信号遷移ａが発生してから前記第２の信号遷移ｂが発
生するまでの時間をＴａｂ、前記第１の信号遷移ａが発
生してから前記第３の信号遷移ｃが発生するまでの時間
をＴａｃ、定数をｋ（ｋは１より大きい実数）とそれぞ
れしたときに、ｋ・Ｔａｂ＜Ｔａｃが成立する推定遅延
を有する回路構成要素によって構成される非同期式ディ
ジタルシステムに用いられる非同期式データパス回路で
あって、稼働相と休止相とを交互に実行することによって符号化
されたデータを転送すると共に、前記非同期式データパス回路は、複数の部分回路に分割
されており、前記各部分回路には、前記休止相に移行させるための信
号をそれぞれ入力することにより、該各部分回路におけ
る前記休止相を並列的に実行させることを特徴とする非
同期式データパス回路。
【請求項７】入力されたデータｄ１を処理することに
より新たなデータｄ２を生成する非同期式ディジタル信
号処理回路であって、前記新たなデータｄ２が有効になったことを示す完了信
号を生成する完了信号生成回路を設け、前記完了信号生成回路は、前記入力されたデータｄ１が
有効となってから前記新たなデータｄ２が有効になるま
での時間をＴｄ、前記入力されたデータｄ１が有効とな
ってから前記完了信号が生成されるまでの時間をＴｓ、
定数をｋ（ｋは１より大きい実数）とそれぞれしたとき
に、ｋ・Ｔｄ＜Ｔｓが成立する推定遅延を有する回路構
成要素によって構成されていることを特徴とする非同期
式ディジタル信号処理回路。
【請求項８】第１の信号遷移ａの発生によって第２の
信号遷移ｂを生成すると共に、前記第２の信号遷移ｂが
発生した後に発生すべき第３の信号遷移ｃを生成する非
同期式ディジタル信号処理方法であって、前記第１の信号遷移ａが発生してから前記第２の信号遷
移ｂが発生するまでの時間をＴａｂ、前記第１の信号遷
移ａが発生してから前記第３の信号遷移ｃが発生するま
での時間をＴａｃ、定数をｋ（ｋは１より大きい実数）
とそれぞれしたときに、ｋ・Ｔａｂ＜Ｔａｃが成立する
ときには、前記第１の信号遷移ａの発生を確認したとき
に前記第３の信号遷移ｃの生成を開始することを特徴と
する非同期式ディジタル信号処理方法。