DE102007023044B4 - Ringoszillator für PLLs - Google Patents

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Abstract

Ringoszillator, umfassend eine Vielzahl von kaskadierten, invertierenden Verzögerungsstufen, wobei jede Verzögerungsstufe umfasst:
ein differenzielles Paar Eingangstransistoren (MN0, MN1),
eine mit jedem Transistor gekoppelte veränderbare Widerstandslast (R11–R42),
einen differenziellen Ausgang (output_l, output_r) zwischen der veränderbaren Widerstandslast und dem entsprechenden Eingangstransistor,
eine einstellbare Stromquelle (Ivar), die mit dem differenziellen Transistorenpaar gekoppelt ist, um einen Arbeitsstrom durch das differenzielle Transistorenpaar unterschiedlich einzustellen, und
einen Eingang, der mit der veränderbaren Widerstandslast und der einstellbaren Stromquelle gekoppelt ist, um ein Konfigurationssignal zu empfangen, wobei
die veränderbare Widerstandslast und die einstellbare Stromquelle als Reaktion auf das Konfigurationssignal so verändert werden, dass der durch die einstellbare Stromquelle bereitgestellte Arbeitsstrom ansteigt, während die veränderbare Widerstandslast abnimmt und umgekehrt,
die veränderbare Widerstandslast eine Anzahl von durch das Konfigurationssignal selektiv zu schaltenden Widerstandselementen umfasst,
die einstellbare Stromquelle eine Anzahl von parallelen Zweigen (MN24, MN20, MN25, MN21, MN26, MN22, MN27, MN23) enthält, die...

Description

  • Die vorliegende Erfindung betrifft allgemein einen Phasenregelkreis (PLL), konkreter einen regelbaren Ringoszillator mit einem geringen Phasenrauschen.
  • Auf CMOS-Technologie basierende, integrierte Hochfrequenzschaltungen, die in heutigen elektronischen Vorrichtungen häufig verwendet werden, erfordern vielerlei Takterzeugungsschaltungen zur Durchführung der Taktverteilung und Taktsynchronisation. Die Synchronisation wird von chipintegrierten Oszillatoren bereitgestellt, die durch Phasenregelkreise (PLLs) oder Verzögerungsregelkreise (DLLs) eingerastet werden und die allgemein im Fachgebiet wohl bekannt sind. Eine PLL enthält einen Phasenvergleicher, eine Ladungspumpe, ein Schleifenfilter, einen Arbeitsstromgenerator und einen VCO. Typischerweise ist der VCO durch einen Ringoszillator realisiert, der aus einer Anzahl von in einen Ring geschalteten, kaskadierten, invertierenden Verzögerungsstufen besteht. Jede Verzögerungsstufe hat einen Ausgang, der mit einem Eingang einer folgenden Stufe verbunden ist, und der Ausgang der letzten Verzögerungsstufe ist mit dem Eingang der ersten Verzögerungsstufe verbunden. Der Phasenvergleicher vergleicht ein Eingangstaktsignal mit dem Ausgangstaktsignal des VCO und bestimmt die Phasendifferenz (die eigentlich eher eine Frequenzdifferenz ist). Die Ladungspumpe stellt zu der Phasendifferenz proportionale Ladungsimpulse bereit, die auf einem Kondensator integriert werden, um eine Regelspannung herzustellen. Die Regelspannung auf dem Kondensator wird dem VCO zugeführt, um die Schwingungsfrequenz der Frequenz des PLL-Eingangssignals anzupassen. Eine zunehmend verrauschte Umgebung der PLL hat jedoch zu einem großen Bedarf an rauschbeständigen PLL-Architekturen geführt. Das Rauschen findet sich typischerweise in der Form von Stromversorgungs- und Substratrauschen und führt dazu, dass die Ausgangstakte einer PLL von ihrem Idealtakt abweichen (engl. ”jitter”). Der Umfang des durch das Stromversorgungs- und Substratrauschen verursachten Eingangssignalfolgejitters steht in direktem Zusammenhang damit, wie schnell die PLL die Ausgangsfrequenz korrigieren kann. Um den Jitter zu minimieren, sollte die Schleifenbandbreite so hoch wie möglich eingestellt werden. Auf Grund der verfahrenstechnologischen Faktoren und der Stabilitätsanforderungen bleibt die Schleifenbandbreite jedoch normalerweise deutlich unter der niedrigsten Betriebsfrequenz. Um mit diesem Kompromiss zurechtzukommen, offenbart Maneatis in ”Low-Jitter Process-Independent DLL and PLL Based an Self-Biased Techniques”, IEEE Journal of Solid State Circuits, Vol. 31, Nr. 11, November 1996, eine PLL mit eigener Ladestromeinstellung. Die PLL mit eigener Ladestromeinstellung hat eine Bandbreite, die der Betriebsfrequenz folgt. Die zur Einstellung der PLL verwendeten Schaltungen zur Ladestromerzeugung bringen jedoch zusätzliches Rauschen in die PLL ein.
  • Aus der US 6,462,623 B1 ist ein Ringoszillator bekannt, der eine Vielzahl von kaskadierten, invertierenden Verzögerungsstufen aufweist. Jede Verzögerungsstufe umfasst ein differenzielles Paar aller Eingangstransistoren, eine mit jedem Transistor gekoppelte veränderbare Widerstandslast, einen differenziellen Ausgang zwischen der veränderbaren Widerstandslast und dem entsprechenden Eingangstransistor, eine einstellbare Stromquelle, die mit dem differenziellen Transistorenpaar gekoppelt ist, um einen Arbeitsstrom durch das differenzielle Transistorenpaar unterschiedlich einzustellen, und einen Eingang, der mit der veränderbaren Widerstandslast und der einstellbaren Stromquelle gekoppelt ist, um ein Konfigurationssignal zu empfangen.
  • Aus der US 5,955,929 A ist ein Ringoszillator bekannt, der eine Vielzahl von kaskadierten, invertierenden Verzögerungsstufen aufweist. Auch dort umfassen die Verzögerungsstufen differenzielle Eingangstransistorenpaare, Widerstandslasten und einstellbare Stromquellen.
  • Aus de US 2005/0 057 315 A1 ist bekannt, dass eine veränderbare Widerstandslast in Differenzialstufen einer Oszillatorschaltung auch als Parallelschaltung von Schaltungszweigen mit diskreten Widerständen abgebildet werden kann.
  • Die vorgenannten Lösungen haben allerdings keinen ausreichenden abstimmbaren Frequenzbereich, bei gleichzeitig geringem Phasenrauschen und großem Ausgangshub.
  • Es ist eine Aufgabe der vorliegenden Erfindung, einen Ringoszillator mit einem großen abstimmbaren Frequenzbereich, einem geringen Phasenrauschen und einem großen Ausgangsspannungshub bereitzustellen.
  • Die Aufgabe wird erfindungsgemäß durch den Gegenstand des Anspruchs 1 gelöst.
  • Dementsprechend wird ein Ringoszillator mit einer Vielzahl von kaskadierten, invertierenden Verzögerungsstufen bereitgestellt. Jede Verzögerungsstufe enthält ein differenzielles Paar Eingangstransistoren, eine mit jedem Transistor gekoppelte veränderbare Widerstandslast, einen differenziellen Ausgang zwischen der veränderbaren Widerstandslast und dem entsprechenden Eingangstransistor, eine einstellbare Stromquelle, die mit dem differenziellen Transistorenpaar gekoppelt ist, um einen Arbeitsstrom durch das differenzielle Transistorenpaar unterschiedlich einzustellen, und einen Eingang, der mit der veränderbaren Widerstandslast und der einstellbaren Stromquelle gekoppelt ist, um ein Konfigurationssignal zu empfangen, wobei die veränderbare Widerstandslast und die einstellbare Stromquelle als Reaktion auf das Konfigurationssignal so verändert werden, dass der Arbeitsstrom ansteigt, während die veränderbare Widerstandslast abnimmt und umgekehrt. Allgemein kann der Ringoszillator gemäß der vorliegenden Erfindung mitkoppelnd eingestellt werden, um mit den spezifischen Betriebsanforderungen übereinzustimmen. Durch die Verwendung einer veränderbaren Widerstandslast wird ein größerer Ausgangsspannungshub jeder Verzögerungsstufe ermöglicht, da der Hub nicht durch die Gate-Spannung der durch Transistoren realisierten, veränderbaren Lasten begrenzt ist (wie z. B. die von Maneatis vorgeschlagene Verzögerungsstufe). Das zur Einstellung des Ringoszillators verwendete Konfigurationssignal wird von dem Ausgangssignal des Phasenkomparators abgeleitet. Anstatt jedoch zusätzliche Arbeitsstromstufen einzufügen, um eine flexiblere Einstellung der Schwingungsfrequenz und der Bandbreite der PLL zu gestatten, wird die Schwingungsfrequenz des Ringoszillators direkt durch das Konfigurationssignal eingestellt. Es wird nicht nur die Widerstandslast für eine bestimmte Verzögerung durch das Konfigurationssignal eingestellt, sondern es wird auch der Arbeitsstrom in jeder Verzögerungsstufe neu eingestellt. Wenn die Widerstandslast verringert wird, wird die Verzögerung jeder Verzögerungsstufe verringert, und die Schwingungsfrequenz steigt an. Durch Erhöhung des Stroms durch das differenzielle Paar nimmt die Transkonduktanz der Eingangsstufe zu. Dies bringt eine verbesserte Folgegeschwindigkeit der PLL mit sich. Dementsprechend gestattet es die vorliegende Erfindung, die Bandbreite der PLL und dadurch die Folgegeschwindigkeit der PLL einzustellen, wenn sich die Frequenz des Eingangssignals der PLL ändert. Die angepasste Bandbreite ermöglicht ein schnelles Folgen der Eingangsfrequenz, und das in die PLL eingebrachte Phasenrauschen wird verringert. Eine flexible Einstellung der Bandbreite wird ohne die von Maneatis vorgeschlagenen Stromkreise mit eigener Ladestromeinstellung erreicht. Hierdurch wird die Anzahl von Rauschquellen in der Schleife und dadurch das Gesamtphasenrauschen verringert.
  • Des Weiteren wird die veränderbare Widerstandslast so ausgeführt, dass sie eine Anzahl von Widerstandselementen enthält, die durch das Konfigurationssignal selektiv zu schalten sind. Gleichermaßen kann die einstellbare Stromquelle vorzugsweise eine Anzahl von parallelen Zweigen enthalten, die selektiv zu schalten sind, um einen Strom jedes Zweigs zu addieren, so dass die addierten Ströme als Arbeitsstrom (Bias-Strom) durch das differenzielle Paar dienen. Dieser Aspekt der Erfindung stellt eine einfache, genaue und effektive Art der Implementierung der einstellbaren Stromquelle und der veränderbaren Widerstandslast bereit. Des Weiteren verringert die Möglichkeit, den masseseitigen Strom für das differenzielle Transistorenpaar zu erhöhen, das Phasenrauschen der PLL.
  • Es wird weiter eine erste veränderbare kapazitive Last bereitgestellt, die mit dem differenziellen Ausgang jeder Verzögerungsstufe gekoppelt ist. Die erste veränderbare kapazitive Last wird ebenfalls als Reaktion auf das Konfigurationssignal verändert, so dass die Widerstandslast und die kapazitive Last abnehmen, während der einstellbare Arbeitsstrom zunimmt und umgekehrt. Dieser Aspekt der Erfindung berücksichtigt die zusätzlichen parasitären Kapazitäten, die durch Schalter (z. B. Transistoren), zusätzliche Lasttransistorenzweige und Vorströme oder ähnliches hinzugefügt werden. Die parasitäre Kapazität verringert den Abstimmbereich. Dementsprechend bietet dieser Aspekt der Erfindung bei Abstimmung in Richtung höherer Frequenzen, dass zur Kompensation von zunehmenden parasitären Kapazitäten eine bestimmte Größe an kapazitiver Last abgeschaltet werden kann, um den Abstimmbereich zu vergrößern. Die Verzögerungsstufe gemäß der vorliegenden Erfindung muss so entworfen werden, dass sie die erste kapazitive Last bei der niedrigsten Schwingungsfrequenz kompensiert.
  • Außerdem wird eine zweite veränderbare kapazitive Last bereitgestellt, die mit dem differenziellen Ausgang jeder Verzögerungsstufe gekoppelt ist. Die zweite veränderbare kapazitive Last kann unabhängig von der ersten kapazitiven Last eingestellt werden. Eine zusätzliche zweite veränderbare kapazitive Last gestattet eine bessere Feinabstimmung des Ringoszillators. Jegliche nicht ideale Eigenschaften der verwendeten Bauelemente können durch Hinzufügung eines bestimmten Kapazitätswerts zu der Lastkapazität jeder Stufe kompensiert werden. So kann der Ringoszillator so eingestellt werden, dass er sich als Reaktion auf das Konfigurationssignal auf eine bestimmte Weise (z. B. linear) verhält. Die erste und die zweite veränderbare kapazitive Last können vorzugsweise eine Anzahl von kapazitiven Elementen enthalten, die durch das Konfigurationssignal selektiv geschaltet werden können. Durch die Verwendung von vordefinierten kapazitiven Elemente können die kapazitive Gesamtlast oder die kapazitive Zusatzlast, die hinzuzufügen ist, wenn der Oszillator als Reaktion auf das Konfigurationssignal abgestimmt wird, genau definiert werden.
  • Mit einer veränderbaren Widerstandslast, einer ersten und einer zweiten veränderbaren kapazitiven Last und einer einstellbaren, aus Widerstandselementen, kapazitiven Elementen und Stromzweigen bestehenden Stromquelle kann das Eingangssignal vorzugsweise ein digitales Regelsignal sein. Zur digitalen Regelung können die veränderbare Widerstandslast, die veränderbare kapazitive Last und die Arbeitsstromquelle in quantisierten Teilen implementiert sein, die selektiv geschaltet werden können. Eine Grobabstimmung des Oszillators kann durch Veränderung der Widerstandslast einer Verzögerungsstufe erreicht werden. Durch Erhöhung der Widerstandslast wird zum Beispiel die Ausgangsfrequenz des Oszillators verringert. Der Arbeitsstrom und die erste kapazitive Last kompensieren Störungen, die durch eine Änderung der Widerstandslast verursacht werden. Die Feinabstimmung der Ausgangsfrequenz wird dann durch Veränderung der zweiten kapazitiven Last durchgeführt. Somit wird die Widerstandslast als Reaktion auf eine Änderung des digitalen Werts des Eingangssignals verringert, indem ein bestimmter quantisierter Teil geschaltet wird (d. h. zum Beispiel durch das Zuschalten eines Widerstands in einem Zweig zu der Gesamtwiderstandslast, um die Konduktanz der Last zu erhöhen). Gleichermaßen wird die kapazitive Last verringert, um den neuen Widerstandszweig zu kompensieren, und der Arbeitsstrom wird durch einen entsprechenden bestimmten quantisierten Teil für dieselbe Änderung des Eingangssignals erhöht. Dementsprechend wird der Hub des Ausgangssignals der Verzögerungsstufen beibehalten, wodurch das Phasenrauschen verbessert wird. Das digitale Regelsignal kann zum Beispiel dieselbe Anzahl von Zeilen wie die Anzahl von Widerstands- oder ersten kapazitiven Elementen oder Stromzweigen in der einstellbaren Stromquelle enthalten. Wenn die Widerstandselemente, die ersten kapazitiven Elemente und die parallelen Zweige der einstellbaren Stromquelle binär gewichtete Werte haben, ist eine äußerst effektive Einstellung der Verzögerungsstufen und der PLL möglich. Der Ringoszillator gemäß einem oder mehrerer der Aspekte der vorliegenden, oben beschriebenen Erfindung ist besonders nützlich für eine teilweise oder komplett digital ausgeführte PLL.
  • Vorteilhafterweise kann der Ringoszillator in CMOS-Technologie ausgeführt sein, was bedeutet, dass er einfach in bestehende integrierte Schaltungsentwurfsbibliotheken integriert werden kann.
  • Weitere Vorteile und Merkmale der Erfindung ergeben sich aus der untenstehenden Beschreibung einer bevorzugten Ausführungsform und aus den beigefügten Zeichnungen. Es zeigen:
  • 1 ein vereinfachtes Schaubild einer PLL gemäß dem Stand der Technik;
  • 2 ein schematisches Schaltbild einer herkömmlichen differenziellen Verzögerungsstufe für eine Ringoszillator;
  • 3 ein vereinfachtes schematisches Schaltbild einer Verzögerungsstufe für einen Ringoszillator gemäß einer ersten Ausführungsform der Erfindung;
  • 4 ein vereinfachtes schematisches Schaltbild einer Verzögerungsstufe für einen Ringoszillator gemäß einer zweiten Ausführungsform der Erfindung; und
  • 5 ein vereinfachtes schematisches Schaltbild einer einstellbaren Stromquelle zur Verwendung in einem Ringoszillator gemäß der zweiten Ausführungsform der Erfindung.
  • 1 zeigt ein vereinfachtes Schaubild einer PLL gemäß dem Stand der Technik. Dementsprechend sind ein Phasenvergleicher PC, eine Ladungspumpe CP, ein Arbeitspunkterzeuger BG und ein spannungsgesteuerter Oszillator VCO in eine Schleife gekoppelt. Das Ausgangssignal FO wird rückgekoppelt und durch eine ganze Zahl N geteilt. Dieses Signal wird von dem Phasenvergleicher PC mit dem Eingangssignal VREF verglichen, und es wird der Ladungspumpe CP ein entsprechendes, sich auf die Phasen-(oder Frequenz-)differenz beziehendes Ausgangssignal zugeführt. Die Ladungspumpe erzeugt Ladungsimpulse auf der Kapazität C1, die als Schleifenkapazität dient und eine stabile Schleifenübertragungsfunktion bereitstellt. Der Arbeitspunkterzeuger erzeugt basierend auf der Regelspannung VCTRL entsprechende Regelsignale VBP und VBN für den spannungsgesteuerten Oszillator VCO. Die von dem Phasenvergleicher PC erzeugten Signale U und D lösen die für die Ladungspumpe CP erzeugten Aufwärtsimpulse (U) und Abwärtsimpulse (D) aus. Um die Bandbreite der in 1 gezeigten PLL einzustellen, ist ein zusätzlicher Strompfad direkt von der Ladungspumpe CP zu VBP an dem VCO gekoppelt. Auf Grund der Arbeitsstrom- und Regelmechanismen wird zusätzliches Phasenrauschen in die Schleife eingebracht, wodurch die Gesamtleistungsfähigkeit der PLL beeinträchtigt wird.
  • 2 zeigt ein vereinfachtes schematisches Schaltbild einer Verzögerungsstufe zur Verwendung in einem Ringoszillator für einen wie in der PLL gemäß 1 verwendeten VCO. Der Ringoszillator umfasst kaskadierte, invertierende Verzögerungsstufen. Benachbarte Stufen sind so verbunden, dass ein Ausgang einer vorgelagerten Stufe einen Eingang einer folgenden, nachgelagerten Stufe bildet. Die Verzögerungszelle umfasst ein differenzielles Paar Transistoren. In der in 2 gezeigten Verzögerungsstufe umfasst das differenzielle Paar zwei N-Kanal-MOS-Transistoren, MN10 und MN11 mit miteinander verbundenen Source-Anschlüssen. Der Drain-Anschluss eines weiteren N-Kanal-MOS-Transistors MN12 ist mit einem Knoten, der die Source-Anschlüsse der Transistoren MN10 und MN11 miteinander verbindet, verbunden. Der Source-Anschluss des Transistors MN12 ist mit Masse verbunden. Der Drain-Anschluss des Transistors MN10 ist mit dem Gate- und dem Drain-Anschluss eines P-Kanal-MOS-Transistors MP13 und ebenfalls mit dem Drain-Anschluss eines weiteren P-Kanal-MOS-Transistors MP14 verbunden. Der Drain-Anschluss des Transistors MN11 ist mit dem Drain-Anschluss eines P-Kanal-MOS-Transistors MP15 und mit dem Gate- und dem Drain-Anschluss eines P-Kanal-MOS-Transistors MP16 verbunden. Die Gate-Anschlüsse der Transistoren MP14 und MP15 sind miteinander verbunden, und ein Knoten, der die Gate-Anschlüsse der Transistoren MP14 und MP15 miteinander verbindet, kann so betrieben werden, dass er eine Regelspannung VCTRL empfängt. Die Source-Anschlüsse der Transistoren MP13, MP14, MP15 und MP16 sind alle mit einem Spannungsabgriff Vcc verbunden. Der Gate-Anschluss des Transistors MN10 kann so betrieben werden, dass er ein Eingangsspannungssignal VI+ empfängt, und der Gate-Anschluss des Transistors MN11 kann so betrieben werden, dass er ein Eingangsspannungssignal VI– empfängt. Die Signale VI+ und VI– sind die Ausgangssignale von den vorhergehenden Verzögerungsstufen in dem Oszillator. Es gibt zwei Ausgänge von der Verzögerungsstufe; einen ersten Ausgangsanschluss, der an der Zusammenschaltung der Drain-Anschlüsse der Transistoren MN10, MP13 und MP14 und des Gate-Anschlusses des Transistors MP13 bereitgestellt wird, und einen zweiten Ausgangsanschluss, der an der Zusammenschaltung der Drain-Anschlüsse der Transistoren MN11, MP15 und MP16 und des Gate-Anschlusses des Transistors MP16 bereitgestellt wird. Die Transistoren MP13 und MP16 sind als Diode geschaltete Transistoren, und sie werden in Verbindung mit MP14 und MP15 verwendet, um den Ringoszillator auf die gewünschte Frequenz abzustimmen. Jede Verzögerungsstufe des Ringoszillators hat zwei dieser Transistorenpaare zur Frequenzabstimmung. Phasenrauschen ist jedoch aus mehreren Gründen ein Problem bei dieser herkömmlichen Verzögerungsstufe. Die Frequenzregelung basiert lediglich auf der Abstimmung der Gate-Spannungen VBP von M14 und M15 und der Gate-Spannung VBN von MN12. VBN und VBP werden von VCTRL abgeleitet. VBN ist nominell gleich VCTRL. Somit legt VCTRL die untere Spannungshubgrenze der Bufferausgangssignale fest. Dementsprechend wird der Ausgangsspannungshub jeder Verzögerungsstufe allgemein durch die Regelspannung VCTRL begrenzt. Die Bufferverzögerung ändert sich mit VCTRL, da sich der tatsächliche Widerstand der Lastelemente ebenfalls mit VCTRL ändert. Die NMOS Stromquelle MN12 wird dynamisch mit VBN vorgespannt, um Schwankungen der Drain- und der Substratspannung zu kompensieren, wodurch die eigentliche Leistungsfähigkeit einer Kaskodenstromquelle erreicht wird. Dementsprechend ist der Strom durch die Stromquelle MN12 äußerst stabil. Um die Bandbreite der gesamten Schleife einzustellen, muss die Kopplung zwischen der Ladungspumpe CP (vgl. 1) und dem VCO, wie in 1 in groben Zügen beschrieben, modifiziert werden. Insbesondere müssen zusätzliche Stufen zur Ladestromerzeugung eingefügt werden, um eine höhere Flexibilität bereitzustellen, die zusätzliches Rauschen in die Schleife einbringen.
  • Unter Bezugnahme auf 3 umfasst eine Verzögerungsstufe für einen Ringoszillator gemäß einer ersten Ausführungsform der Erfindung ein differenzielles Paar Eingangstransistoren, in diesem Fall zwei n-leitende MOS-Transistoren MN0 und MN1 mit miteinander verbundenen Source-Anschlüssen. Eine einstellbare Stromquelle Ivar ist mit einem Eingangsknoten N1, der die Source-Anschlüsse der Transistoren MN0 und MN1 zusammenschaltet, verbunden und ist so eingerichtet, dass sie durch ein Regelsignal so abgestimmt werden kann, dass sie an dem Eingangsknoten N1 einen einstellbaren Arbeitsstrom anlegt. Die Gate-Anschlüsse der Transistoren MN0 und MN1 können so betrieben werden, dass sie Eingangssignale empfangen, und sind mit den Eingangsknoten input_l bzw. input_r verbunden. Die Drain-Anschlüsse jedes der Transistoren MN0 und MN1 sind mit separaten Ausgangsknoten output_l bzw. output_r verbunden. Die Ausgangsknoten output_l und output_r können so betrieben werden, dass sie volldifferenzielle Ausgangssignale ausgeben; d. h. zu jeder beliebigen Zeit ist output_r invers zu output_l und umgekehrt, oder beide Ausgänge sind gleich Null. Ein veränderbarer Widerstand R1 ist zwischen den Ausgangsknoten output_l und einen von der positiven Versorgungsspannung abgeleiteten Spannungsabgriff VDD geschaltet, und ein veränderbarer Widerstand R2 ist zwischen den Ausgangsknoten output_r und den Spannungsabgriff VDD geschaltet, so dass jeder Transistor mit einer veränderbaren Widerstandslast gekoppelt ist. Die veränderbaren Widerstände R1 und R2 können so betrieben werden, dass sie durch dasselbe Regelsignal, das für die Abstimmung der einstellbaren Stromquelle Ivar verwendet wird, abgestimmt werden. Wie auch bei der herkömmlichen Verzögerungsstufe werden bei einem Ringoszillator mehrere der in 3 gezeigten Verzögerungsstufen in dem Ringoszillator miteinander verbunden. Die Eingänge input_l und input_r einer nachgelagerten Verzögerungsstufe sind mit den Ausgängen output_l bzw. output_r einer benachbarten vorgelagerten Verzögerungsstufe verbunden. Im Betrieb wird der Strom von der einstellbaren Stromquelle abhängig von der Größe der Eingangsspannungen an input_l bzw. input_r proportional durch die Transistoren MN0 und MN1 geleitet. Das Spannungssignal an input_l ist invers zu dem Spannungssignal an input_r, und beide Signale sind Sinusspannungen mit derselben Frequenz und Amplitude aber entgegengesetzter Polarität (d. h. unterschiedliche Vorzeichen). Die Verzögerungsstufe erzeugt dann ein volldifferenzielles Ausgangssignal an den Ausgängen output_l und output_r. Zur Abstimmung des Ringoszillators werden der Widerstand jeder der veränderbaren Widerstände R1 und R2 und der Arbeitsstrom durch die Transistoren MN0 und MN1 durch Einstellung der Stromquelle Ivar unter Verwendung desselben Signals, das zur Abstimmung der Widerstände R1 und R2 verwendet wird, verändert. Wenn der Widerstand der Widerstände R1 und R2 hoch eingestellt wird, so dass über die Widerstände R1 oder R2 eine große Menge von Versorgungsspannung abfällt, verringert die Stromquelle Ivar den Arbeitsstrom für die Transistoren MN0 und MN1 um eine entsprechende Menge, so dass der Spannungsabfall über die Widerstände im Wesentlichen kompensiert wird. Anders ausgedrückt, jeder Transistor MN0 bzw. MN1 wird durch eine Strommenge vorgespannt, die umgekehrt proportional zu dem Spannungsabfall über den entsprechenden Widerstand R1 bzw. R2 ist. Durch die Verwendung der Widerstände R1, R2 als Last ist allgemein ein größerer Ausgangsspannungshub als mit den in 2 gezeigten, symmetrischen PMOS-Lasten möglich. Ebenfalls wird das Gesamtrauschen einer Verzögerungsstufe durch die Verwendung von Lastwiderständen verbessert, da die Widerstände lediglich ein äußerst geringes 1/f-Rauschen (d. h. Funkelrauschen oder Niederfrequenzrauschen) aufweisen. Die Beibehaltung eines hohen Ausgangsspannungshubs gewährleistet ein besseres Verhältnis zwischen Ausgangsspannungshub und Rauschen der Verzögerungsstufe, wodurch das Phasenrauschen verbessert wird. Des Weiteren wird durch Regelung des Arbeitsstroms durch das differenzielle Paar die Transkonduktanz des Eingangstransistors des differenziellen Paars erhöht. Somit können die Schwingungsfrequenz, die Bandbreite und die Folgegeschwindigkeit der PLL proportional zu dem Wert des Konfigurationssignals eingestellt werden, wenn die Widerstandslast verringert wird und der Strom proportional zu der Veränderung des Widerstands als Reaktion auf dasselbe Eingangssignal erhöht wird. Insbesondere kann durch die vorliegende Erfindung eine im Wesentlichen lineare Beziehung zwischen dem Konfigurationssignal und der Schwingungsfrequenz hergestellt werden. Hierdurch ist eine äußerst effiziente Regelung der Schwingungsfrequenz möglich, was insbesondere für digitale Phasenregelkreise hilfreich ist.
  • In der ersten Ausführungsform gestatten die Widerstände R1 und R2 eine Grobabstimmung der Schwingungsfrequenz, so dass die Größe der Abstimmschritte in der Größenordnung von MHz liegt. 4 zeigt eine Verzögerungsstufe für einen Ringoszillator gemäß einer zweiten Ausführungsform der Erfindung, die eine digitale Grobabstimmung der Frequenz über einen großen Frequenzbereich gestattet. Die Verzögerungsstufe gemäß 4 sieht vor, dass die Widerstandslast und der Arbeitsstrom binär gewichtet sind und als Reaktion auf dasselbe Eingangssignal geschaltet werden. Des Weiteren wird eine (erste) kapazitive Last bereitgestellt, die ebenfalls binär gewichtet ist und als Reaktion auf dasselbe digitale Eingangssignal geschaltet wird. Die kapazitive Last wird verringert, während die Widerstandslast verringert und der Arbeitsstrom erhöht wird. Diese erste kapazitive Last kompensiert parasitäre Kapazitäten in der Widerstandslast und in anderen Schaltungsbauelementen. Die Verzögerungsstufe umfasst ein differenzielles Paar N-Kanal-MOS-Transistoren MN0 und MN1. Die Source-Anschlüsse der Transistoren MN0 und MN1 sind beide mit einem Knoten N1 gekoppelt. Eine einstellbare Stromquelle Ivar ist zwischen den Knoten N1 und einen von der negativen Versorgungsspannung abgeleiteten Spannungsabgriff DVSS geschaltet. Das schematische Schaltbild der Stromquelle ist in 5 gezeigt und wird später ausführlich erläutert. Der Gate-Anschluss des Transistors MN0 ist mit einem Eingangsknoten input_l verbunden, und der Gate-Anschluss des Transistors MN1 ist mit einem Eingangsknoten input_r verbunden, so dass die Gate-Anschlüsse der Transistoren MN0 und MN1 so betrieben werden können, dass sie volldifferenzielle Eingangsspannungssignale empfangen. Der Drain-Anschluss des Transistors MN0 ist mit einem Ausgangsknoten output_l verbunden, und der Drain-Anschluss des Transistors MN1 ist mit einem Ausgangsknoten output_r verbunden. Die Eingangsknoten input_l und input_r sind mit den entsprechenden Ausgangsknoten output_l bzw. output_r einer vorhergehenden vorgelagerten Verzögerungsstufe in dem Ringoszillator verbunden. Gleichermaßen sind die Ausgangsknoten output_l und output_r mit den entsprechenden Eingangsknoten input_l und input_r der nächsten nachgelagerten Verzögerungsstufe verbunden. Der Ausgangsknoten output_l ist mit einem Widerstand R11 verbunden, und der Ausgangsknoten output_r ist mit einem Widerstand R12 verbunden. Der Widerstand der Widerstände R11 und R12 ist unveränderlich und gleich groß. Die Widerstände R11 und R12 sind ebenfalls beide mit einem von der positiven Versorgungsspannung abgeleiteten Spannungsabgriff VDD verbunden. Vier Widerstandszweige sind parallel mit dem Widerstand R11 geschaltet, und weitere vier Widerstandszweige sind parallel mit dem Widerstand R12 geschaltet, so dass es insgesamt acht Widerstandszweige gibt. Jeder Widerstandszweig umfasst einen binär gewichteten Widerstand. Das heißt, der erste Zweig umfasst einen Widerstand, der zweite zwei in Reihe geschaltete Widerstände, der dritte vier in Reihe geschaltete Widerstände und der vierte acht in Reihe geschaltete Widerstände. Eine derartige Anordnung wird auf beiden Seiten der Verzögerungsstufe bereitgestellt; d. h. mit den Widerständen R11 bzw. R12 parallel geschaltet. Jeder Widerstandszweig ist zwischen den Drain-Anschluss eines als Schalter fungierenden P-Kanal-MOS-Transistors und den Gate-Anschluss eines als kapazitive Last fungierenden P-Kanal-MOS-Transistors geschaltet. Der Zweig, der am nächsten an dem Widerstand R11 liegt und mit diesem parallel geschaltet ist, umfasst einen Widerstand R13, der zwischen einen p-leitenden MOS-Transistor MP11, als Schalttransistor, und einen p-leitenden MOS-Transistor MP3, als kapazitive Last, geschaltet ist. Parallel mit diesem Zweig sind zwei Widerstände R15 und R16 geschaltet, die zwischen einen P-Kanal-MOS-Transistor MP12, als Schalter, und einen P-Kanal-MOS-Transistor MP4, als kapazitive Last, in Reihe geschaltet sind. Der nächste parallele Zweig umfasst vier Widerstände R19–R22, die zwischen einen p-leitenden Transistor MP13, als Schalter, und einen p-leitenden Transistor MP5, als kapazitive Last, in Reihe geschaltet sind. Der letzte parallel mit dem Transistor R11 geschaltete Zweig umfasst acht Transistoren R27–R34, die zwischen einen p-leitenden Transistor MP14, als Schalter, und einen p-leitenden Transistor MP6, als kapazitive Last, in Reihe geschaltet sind. Der Zweig, der am nächsten an dem Widerstand R12 liegt und mit diesem parallel geschaltet ist, umfasst einen Widerstand R14, der zwischen einen p-leitenden MOS-Transistor MP15, als Schalttransistor, und einen p-leitenden MOS-Transistor MP7, als kapazitive Last, geschaltet ist. Parallel mit diesem Zweig sind zwei Widerstände R17 und R18 geschaltet, die zwischen einen p-leitenden MOS-Transistor MP16, als Schalter, und einen p-leitenden MOS-Transistor MP8, als kapazitive Last, in Reihe geschaltet sind. Der nächste parallele Zweig umfasst vier Widerstände R23–R26, die zwischen einen p-leitenden Transistor MP17, als Schalter, und einen p-leitenden Transistor MP9, als kapazitive Last, in Reihe geschaltet sind. Der letzte parallel mit dem Transistor R12 geschaltete Zweig umfasst acht Transistoren R35–R42, die zwischen einen p-leitenden Transistor MP18, als Schalter, und einen p-leitenden Transistor MP10, als kapazitive Last, in Reihe geschaltet sind. Die Widerstände R11–R42 können als Festwiderstände mit derselben Größe und demselben Widerstandswert (Einheitswiderstände) ausgeführt sein. Die Source-Anschlüsse der Schalttransistoren MP11–MP18 sind mit dem Spannungsabgriff VDD verbunden. Die Gate-Anschlüsse der Schalttransistoren MP14 und MP18 und die Source- und Drain-Anschlüsse der kapazitiven Lasttransistoren MP6 und MP10 sind mit einem Eingangsknoten COA1 verbunden; die Gate-Anschlüsse der Schalttransistoren MP13 und MP17 und die Source- und Drain-Anschlüsse der kapazitiven Lasttransistoren MP5 und MP9 sind mit einem Eingangsknoten COA2 verbunden; die Gate-Anschlüsse der Schalttransistoren MP12 und MP16 und die Source- und Drain-Anschlüsse der kapazitiven Lasttransistoren MP4 und MP8 sind mit einem Eingangsknoten COA3 verbunden; und die Gate-Anschlüsse der Schalttransistoren MP11 und MP15 und die Source- und Drain-Anschlüsse der kapazitiven Lasttransistoren MP3 und MP7 sind mit einem Eingangsknoten COA4 verbunden.
  • Die Schalttransistoren MP11–MP18 können alle dieselbe Größe haben; d. h. sie haben alle dieselben entsprechenden Dimensionen. Auf Grund der verschiedenen Ströme in den Zweigen kann es jedoch wünschenswert sein, die Schalttransistoren gemäß den Anforderungen jedes Zweigs zu dimensionieren, d. h. sie können auch binär gewichtete Dimensionen haben. Die kapazitiven Lasttransistoren MP3–MP10 haben binär gewichtete relative Dimensionen. Die Transistoren MP6 und MP10 sind die kleinsten, dann haben die Transistoren MP5 und MP9 die doppelte Größe von MP6 und MP10; MP4 und MP8 haben die vierfache Größe von MP6 und MP10; und MP3 und MP7 haben die achtfache Größe von MP6 und MP10. Die Kapazität jedes Transistors entspricht der Größe, somit hat ein größerer Transistor eine höhere Kapazität.
  • Die Stromquelle Ivar wird nun unter Bezugnahme auf 5 beschrieben. Sie umfasst fünf n-leitende MOS-Transistoren MN19–MN23, deren Source-Anschlüsse alle mit dem Spannungsabgriff DVSS verbunden sind. Der Drain-Anschluss des Transistors MN19 ist mit dem Eingangsknoten N1 verbunden. Drain-Anschlüsse der Transistoren MN20–MN23 sind entsprechend mit Source-Anschlüssen von weiteren vier n-leitenden MOS-Transistoren MN24–MN27 verbunden. Die Drain-Anschlüsse der Transistoren MN24–MN27 sind mit dem Eingangsknoten N1 verbunden. Der Gate-Anschluss des Transistors MN19 ist mit einem Eingangsknoten ISS_ref_cell verbunden, und die Gate-Anschlüsse der Transistoren MN20–MN23 sind mit einem Eingangsknoten ISS_ref_coarse verbunden. Die Gate-Anschlüsse der Transistoren MN24, MN25, MN26 und MN27 sind mit den Eingangsknoten I4, I3, I2 bzw. I1 verbunden. Die Transistoren MN19–MN23 haben alle dieselben entsprechenden Dimensionen, aber die Transistoren MN24–MN27 sind größenmäßig gewichtet, wobei MN27 die kleinsten Dimensionen hat; MN26 ist doppelt so groß wie MN27, MN25 viermal so groß wie MN27 und MN24 acht mal so groß wie MN27. Eine größere Größe entspricht einem höheren Strom.
  • Die Eingangssignale der Knoten I1, I2, I3 und I4 werden von den den Eingangsknoten COA1, COA2, COA3 und COA4 zugeführten Signalen abgeleitet, wobei jedes der Signale von den Knoten COA1, COA2, COA3 und COA4 durch einen Inverter B1, B2, B3 bzw. B4 invertiert wird, bevor es den Eingangsknoten I1, I2, I3 bzw. I4 zugeführt wird. Der Inverter B1 umfasst ein komplementäres Paar MOS-Transistoren MN31 und MP35 mit miteinander verbundenen Drain-Anschlüssen. Der Source-Anschluss des n-leitenden Transistors MN31 ist mit dem Spannungsabgriff DVSS verbunden, und der Source-Anschluss des p-leitenden Transistors MP35 ist mit dem Spannungsabgriff DVDD verbunden. Die Gate-Anschlüsse beider Transistoren in dem Paar sind mit dem Eingangsknoten COA1 verbunden. Der Ausgang des Inverters B1 wird an einem Knoten, der die Drain-Anschlüsse der Transistoren MN31 und MP35 miteinander verbindet, bereitgestellt und ist mit dem Eingangsknoten I1 verbunden. Der Inverter B2 umfasst ein komplementäres Paar MOS-Transistoren MN30 und MP34 mit miteinander verbundenen Drains. Der Source-Anschluss des n-leitenden Transistors MN30 ist mit dem Spannungsabgriff DVSS verbunden, und der Source-Anschluss des p-leitenden Transistors MP34 ist mit dem Spannungsabgriff DVDD verbunden. Die Gate-Anschlüsse beider Transistoren in dem Paar sind mit dem Eingangsknoten COA2 verbunden. Der Ausgang des Inverters B2 wird an einem Knoten, der die Drain-Anschlüsse der Transistoren MN30 und MP34 miteinander verbindet, bereitgestellt und ist mit dem Eingangsknoten I2 verbunden. Der Inverter B3 umfasst ein komplementäres Paar MOS-Transistoren MN29 und MP33 mit miteinander verbundenen Drain-Anschlüssen. Der Source-Anschluss des n-leitenden Transistors MN29 ist mit dem Spannungsabgriff DVSS verbunden, und der Source-Anschluss des p-leitenden Transistors MP33 ist mit dem Spannungsabgriff DVDD verbunden. Die Gate-Anschlüsse beider Transistoren in dem Paar sind mit dem Eingangsknoten COA3 verbunden. Der Ausgang des Inverters B3 wird an einem Knoten, der die Drain-Anschlüsse der Transistoren MN29 und MP33 miteinander verbindet, bereitgestellt und ist mit dem Eingangsknoten I3 verbunden. Der Inverter B4 umfasst einen n-leitenden Transistor MN28 und einen p-leitenden Transistor MP32. Die Drain-Anschlüsse der Transistoren MN28 und MP32 sind miteinander verbunden. Der Source-Anschluss des n-leitenden Transistors MN28 ist mit dem Spannungsabgriff DVSS verbunden, und der Source-Anschluss des p-leitenden Transistors MP32 ist mit dem Spannungsabgriff DVDD verbunden. Die Gate-Anschlüsse beider Transistoren in dem Paar sind mit dem Eingangsknoten COA4 verbunden. Der Ausgang des Inverters B4 wird an einem Knoten, der die Drain-Anschlüsse der Transistoren MN28 und MP32 miteinander verbindet, bereitgestellt und ist mit dem Eingangsknoten I4 verbunden.
  • Zur Abstimmung der in 4 gezeigten Verzögerungsstufe wird die Frequenz der Ausgangssignale von den Ausgangsknoten output_l und output_r durch Veränderung der Größe der Widerstands- und kapazitiven Lasten und des Arbeitsstroms in der Verzögerungsstufe eingestellt. An den Eingangsknoten COA1–COA4 werden digitale Signale angelegt, so dass das Signal für die Eingangsknoten COA1–COA4 entweder niedrig (0) oder hoch (1) sein kann, und jeder der vier auf jeder Seite der Widerstände R11 und R12 symmetrisch angeordneten Widerstandszweige kann separat geschaltet werden, obwohl die entsprechenden symmetrischen Zweige zur selben Zeit geschaltet werden, da sie mit demselben Eingansknoten verbunden sind. Da die Widerstandszweige parallel geschaltet sind, ist der Widerstand der Verzögerungsstufe minimal, wenn alle Zweige durchgeschaltet sind, und er ist maximal, wenn die Zweige gesperrt sind und lediglich R11 und R12 zu der Widerstandslast beitragen.
  • Signale werden unter Verwendung eines 4-Bit-Worts an die Eingangsknoten COA1–COA4 geschaltet. Das bedeutet, dass es 16 mögliche Werte von Widerstandslasten in der Verzögerungsstufe gibt. Nehmen wir die Maximal- und Minimalwiderstandswerte als Beispiel, wenn die an den Eingangsknoten COA1–COA4 angelegten Signale alle niedrig sind; d. h. 0000, dann sind die an den Gates der Schalttransistoren MP11–MP18 angelegten Eingangssignale niedrig. Hierdurch wird der P-Kanal in jedem der Transistoren MP11–MP18 durchgeschaltet, so dass alle Widerstandszweige durchgeschaltet werden und der Widerstand der Verzögerungsstufe seinen Minimalwert aufweist. Die Frequenz eines aus entsprechenden Verzögerungsstufen bestehenden Oszillators wäre maximal. Die verbundenen Drain- und Source-Spannungen der kapazitiven Lasttransistoren MP3–MP10 sind dann ebenfalls niedrig. Da das von den Eingangsknoten COA1–COA4 an dem Drain und der Source der Transistoren MP3-MP10 angelegte Signal niedrig ist, wird die Kapazität jedes der Transistoren MP3-MP10 deaktiviert, und die Kapazität der Verzögerungsstufe weist ihren Minimalwert auf. Gleichzeitig sind die Eingangssignale für die Eingangsknoten I4, I3, I2 und I1, die entsprechend mit den Gate-Anschlüssen der Transistoren MN24–MN27 verbunden sind, hoch, da sie zu den an den Knoten COA4, COA3, COA2 bzw. COA1 angelegten Signalen invers sind. Das heißt, dass die N-Kanäle aller Transistoren MN24–MN27 durchgeschaltet sind und der an dem Eingangsknoten N1 von der Stromquelle Ivar angelegte Strom seinen Maximalwert aufweist.
  • Umgekehrt bleiben die P-Kanäle in den Transistoren MP14–MP18 geschlossen, und keiner der Widerstandszweige wird durchgeschaltet, wenn alle Signale an den Eingangsknoten COA1–COA4 hoch sind, so dass die 4-Bit-Wortkonfiguration 1111 ist. Der Widerstand der Verzögerungsstufe weist dann seinen Maximalwert auf, da lediglich die Widerstände R11 und R12 zu der Widerstandslast beitragen. Die Drain- und Source-Spannungen der kapazitiven Lasttransistoren MP3-MP10 sind dann ebenfalls hoch. Folglich bleiben die P-Kanäle in diesen Transistoren gesperrt, und die Kapazität der Verzögerungsstufe weist ihren Maximalwert auf. In diesem Fall ist der dem Eingangsknoten N1 von der Stromquelle Ivar zugeführte Strom minimal, da die den Knoten I1–I4 zugeführten Signale, die zu den den Knoten COA1–COA4 zugeführten Signalen invers sind, niedrig sind, was bedeutet, dass die Gate-Spannungen der Transistoren MN24–MN27 niedrig sind und somit alle N-Kanäle der Transistoren MN24–MN27 gesperrt sind. Es sind sämtliche digitale Kombinationen von Widerstandslastwerten zwischen denen, die sich aus den Zuständen 0000 und 1111 der Eingangssignale COA1–COA2 ergeben, möglich, wobei der Arbeitsstrom für den Eingangsknoten N1 und die Kapazität ebenfalls entsprechend schwanken. Anders ausgedrückt, wenn alle Widerstandszweige gesperrt werden, werden alle kapazitiven Lasttransistoren MP3–MP10 durchgeschaltet. Da Widerstandszweige nacheinander durchgeschaltet werden, wird der entsprechende kapazitive Lasttransistor in jedem Zweig gesperrt, so dass die kapazitiven Lasttransistoren effektiv ”Ballast” sind, der für das Ausgleichen der parasitären Kapazität der Widerstandszweige verwendet wird.
  • Wenn die Konduktanz der Gesamtwiderstandslast der Verzögerungsstufe maximal ist, ist die Verzögerung der Verzögerungsstufe minimal, und die Frequenz eines aus entsprechenden Verzögerungsstufen bestehenden Oszillators wäre maximal. Das Gegenteil geschieht, wenn die Konduktanz der Widerstandslast der Verzögerungsstufe minimal ist.
  • Eine zweite kapazitive Last, die ebenfalls binär gewichtet und auf dieselbe Weise wie die erste, oben beschriebene kapazitive Last entworfen ist, könnte zusätzlich mit dem Ausgang jeder Verzögerungsstufe gekoppelt sein. Die Regelung der zweiten kapazitiven Last könnte vorzugsweise unabhängig von der anderen, der ersten kapazitiven Last durchgeführt werden. Die zweite kapazitive Last kann dann zur Feinabstimmung des Oszillators verwendet werden.

Claims (4)

  1. Ringoszillator, umfassend eine Vielzahl von kaskadierten, invertierenden Verzögerungsstufen, wobei jede Verzögerungsstufe umfasst: ein differenzielles Paar Eingangstransistoren (MN0, MN1), eine mit jedem Transistor gekoppelte veränderbare Widerstandslast (R11–R42), einen differenziellen Ausgang (output_l, output_r) zwischen der veränderbaren Widerstandslast und dem entsprechenden Eingangstransistor, eine einstellbare Stromquelle (Ivar), die mit dem differenziellen Transistorenpaar gekoppelt ist, um einen Arbeitsstrom durch das differenzielle Transistorenpaar unterschiedlich einzustellen, und einen Eingang, der mit der veränderbaren Widerstandslast und der einstellbaren Stromquelle gekoppelt ist, um ein Konfigurationssignal zu empfangen, wobei die veränderbare Widerstandslast und die einstellbare Stromquelle als Reaktion auf das Konfigurationssignal so verändert werden, dass der durch die einstellbare Stromquelle bereitgestellte Arbeitsstrom ansteigt, während die veränderbare Widerstandslast abnimmt und umgekehrt, die veränderbare Widerstandslast eine Anzahl von durch das Konfigurationssignal selektiv zu schaltenden Widerstandselementen umfasst, die einstellbare Stromquelle eine Anzahl von parallelen Zweigen (MN24, MN20, MN25, MN21, MN26, MN22, MN27, MN23) enthält, die selektiv zu schalten sind, um einen Strom jedes Zweigs zu addieren, so dass die addierten Ströme als Arbeitsstrom durch das differenzielle Paar dienen, eine erste veränderbare kapazitive Last vorgesehen ist, die mit dem differenziellen Ausgang jeder Verzögerungsstufe gekoppelt ist, bei dem die veränderbare kapazitive Last als Reaktion auf das Konfigurationssignal verändert wird, so dass die kapazitive Last abnimmt, während der von der einstellbaren Stromquelle bereitgestellte Arbeitsstrom zunimmt und umgekehrt, die veränderbare kapazitive Last eine Anzahl von durch das Konfigurationssignal selektiv zu schaltenden kapazitiven Elementen (MP3–MP10) umfasst, eine zweite veränderbare kapazitive Last vorgesehen ist, die mit dem differenziellen Ausgang jeder Verzögerungsstufe gekoppelt ist, bei dem die zweite veränderbare kapazitive Last als Reaktion auf das Konfigurationssignal verändert werden kann, und die zweite veränderbare kapazitive Last eine Anzahl von durch das Konfigurationssignal selektiv zu schaltenden kapazitiven Elementen umfasst.
  2. Ringoszillator gemäß Anspruch 1, bei dem das Konfigurationssignal ein digitales Regelsignal ist.
  3. Ringoszillator gemäß Anspruch 1 und 2, bei dem die Widerstandselemente, die kapazitiven Elemente und die parallelen Zweige der einstellbaren Stromquelle binär gewichtete Werte haben.
  4. Phasenregelkreis, umfassend einen Ringoszillator gemäß einem der vorhergehenden Ansprüche.
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