JPH0396015A - 高速デジタルｐｌｌ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、デジタル回路素子の遅延時間の影響を緩和し
た高速デジタルＰＬＬ装置に関するものである。

（従来の技術） デジタルＰＬＬ装置はデジタル通信分野等において広く
使用されており、その種類も多い。位相切替と分周器を
有するデジタルＰＬＬ装置もそのうちの一つであり、畑
雅恭，古川計介ｒＰＬＬ−ｒｃの使い方Ｊ　　（１９８
６年２月１０日）秋葉出版Ｐ，１３９にも紹介されてい
る。

第２図はこの種の従来のデジタルＰＬＬ装置の一例を示
すブロック図である。第２図において、■は人力端子．
２は位相比較器．３はランダムウォークフィルタ等の低
域濾波器，４は制御回路，５は発振器，６はタップ付遅
延回路，７は選択スイッチ，８は遅延回路．９は分周器
，１０は出力端子である。

人力端子１に加えられたデジタル信号は位相比較器２に
入力され、分周器９の出力信号と位相の比較が行なわれ
る。位相比較器２の比較出力は低域済波器（ＬＰＦ）３
により高周波戒分が除去され、制御回路４に加えられる
。一方、発振器５の出力信号はタップ付遅延回路６に入
力される。このタップ付遅延回路６は発振器５の出力信
号の位相を最大３６０”遅らせ、中間の複数のタップか
ら一定位相づつ位相遅れが増加する複数の信号を出力す
る。例えば、４５゜づつ位相遅れが増加する信号を出力
するとすれば８信号を出力することになる。タップ付遅
延回路６の前記各タップは選択スイッチ７に接続されて
いる。この選択スイッチ７はＭ御回路４の指示に基づき
スイッチを切り替え、前記タップのうち一つを選択して
出力側に接続し、選択したタップからの出力信号を分周
器９へ出力する。すなわち、入力端子１に加えられたデ
ジタル信号の位相が出力端子１０から出力される信号、
すなわち、分周器９の出力信号より進んでいるとき、分
周器９の出力信号の位相を進めるために、現在選択され
ている信号より位相遅れの小さい信号を出力しているタ
ップ、すなわち、遅延時間の小さいタップの方に選択ス
イッチ７のスイッチを切り替える。これにより選択スイ
ッチ７から分周器９に現在より位相の進んだ信号が出力
される。遅延時間の一番小さいタップに来てもまだ位相
を進める必要があるときには、その次は、遅延時間の一
番大きいタップにスイッチを切り替える。タップの数ｎ
は、隣り合ったタップ間の位相差をθとすると、 ３６０″′ θ となっているので、遅延時間の一番大きいタップ（位相
がｎθ）へ切り替えると、 θ−（ｎθ）＝θ−３６０’＝θ となり、角度の差はやはりθとなって位相変化の連続性
は保たれる。このようにして、分周器９への信号の位相
を一定角度づつ、入力デジタル信号と分周器９の出力信
号の位相が一致するまで進めていく。位相を遅らせる場
合も同様である。

ところで、位相切替の際に現在選択している信号と次に
選択しようとする信号のデジタル「１」，「Ｏ」が異っ
ていると位相切替によって出力信号にハザードが生じ、
後にある分周器９の動作に支障を与える。例えば、第３
図において、（ア）．（イ），（力），（キ）はタップ
付遅延回路６のタップから同時に出力されている波形で
あって、（ア），（力）は位相切替前の現在選択してい
る信号の波形（以下、切替前の波形という）、（イ），
（キ）は位相切替の際選択しようとする信号の波形（以
下、切替後の波形という）、（ウ），（ク）は選択スイ
ッチ７の出力波形とし、Ｔ．，Ｔ２は選択スイッチ７の
スイッチを切り替える切替タイミングであるとする。第
３図（ａ）の場合、切替前の波形（ア）と切替後の波形
（イ）のデジタル「ｌ」．「０」がタイミングＴ１にお
いて異っているので、選択スイッチ７の出力波形は（ウ
）に示すようにタイミングＴ，の前後にハザードを生じ
てしまう。

従って、後に続く分周器９が入力波形の立上りをカウン
トすることにまり分周を行うものであるとすると、ハザ
ードにより誤った分周をしてしまうことになる。第３図
（ｂ）に示すように切替前の波形（力）と切替後の波形
（キ）のデジタル「１」，「０」が同一であるタイミン
グＴ２で切り替えを行なえば、同図（ク）に示すように
ハザードは発生しない。第２図に示す遅延回路８はこの
タイミングを決めるために設けられたものである。例え
ば、第２図におけるタップ付遅延回路６のタップから出
力される信号の位相がタップ毎に４５゜づつ順次遅れて
いるものである場合、切替後の波形は、第４図（シ），
（ス）に示すように、（サ）に示す切替前の波形より位
相が４５゜遅れているか、又は４５゜進んでいる。従っ
て、切替前の波形（サ）より位相が９０゜遅れたＴ３の
タイミングで位相切替を行なえばハザードの発生を回避
することができる。この場合、第２図に示す遅延回路８
は入力信号に９０’の位相遅れを与えるように設定され
る。なお、この遅延回路８は通常デジタル的に構威され
ている。

（発明が解決しようとする課題） しかしながら、上記のデジタルＰＬＬ装置では、動作さ
せる周波数が上昇して高速動作を要求されるようになる
と、各部の動作遅延時間が問題になって来る。例えば、
第２図における選択スイッチ７，制御回路４および遅延
回路８自身の遅延時間（これら全体の遅延時間を、以下
、ループ遅延時間と称する）によって、第４図に示す位
相切替タイミングＴ，が後方にずれるようになる．第４
図に示す例では、上記ループ遅延時間が４５゜に相当す
る時間を超えると、第３図（ａ）の（ウ）に示すような
ハザードが発生して、分周器９が誤って動作し、全体の
動作が不適当になる。このため、デジタルＰＬＬ装置の
最高動作周波数はこの４５゜に相当するループ遅延時間
によって制限されていた。

本発明は、以上述べた問題点を除去し、ハザードが発生
しても動作に支障が無いようにしてループ遅延時間の許
容値を大幅に大きくし動作周波数を高めた高速デジタル
ＰＬＬ装置を提供することを目的とする。

（課題を解決するための手段） 本発明は、上記目的を達或するために位相が一定位相づ
つ遅れる複数の信号を出力するタップ付遅延回路と、前
記タップ付遅延回路の出力信号を選択して出力する選択
スイッチと、前記選択スイッチの出力信号を分周する分
周器と、入力デジタル信号と前記分周器の出力信号との
位相を比較する位相比較器と、前記位相比較器の出力に
基づいて前記選択スイッチの信号選択を制御する制御回
路とを有し、前記分周器の出力信号の位相を入力デジタ
ル信号に合せる高速デジタルＰＬＬ装置において、前記
選択スイッチの後に、該選択スイッチで発生するハザー
ドを除去する低域濾波器と、前記低減濾波器の出力信号
の波形を整形する波形整形回路とを設けたものである。

（作用） 入力デジタル信号と分周器の出力信号との位相を位相比
較器により比較する。比較の結果、前記分周器の出力信
号の位相が人力デジタル信号より遅れている場合には、
現在より位相の進んだ信号に切り替えて出力するように
、又、前記分周器の出力信号の位相が入力デジタル信号
より進んでいる場合には、現在より位相の遅れている信
号に切り替えて出力するように、制御回路は選択スイッ
チに指示する。前記選択スイッチはこの指示に基づいて
スイッチを切り替え、タップ付遅延回路から出力される
一定位相づつ位相の遅れた複数の信号のうち所定の信号
を選択して出力する。低域濾波器は前記選択スイッチか
らの出力にハザードが含まれているときにはこれを除去
する。波形整形回路は前記低域濾波器の出力を通常の方
形波に整形し、前記分周器に出力する。

これにより、ハザードは問題にならず、装置は高い動作
周波数においても正常に動作する．（実施例） 第１図は本発明の実施例を示すブロック図であって、１
ｌはアナログ低域炉波器（ＬＰＦ）、ｌ２は波形整形回
路、その他、第２図と同一番号を付したものは、それと
同等のものである。

本実施例の動作を第５図を用いて以下説明する．なお、
第５図は第１図に示す装置の各部波形を示す図であって
、（夕）は位相切替前に選択スイッチ７が選択している
信号の波形、（チ）は位相切替の際選択スイッチ７が選
択しようとしている信号の波形、（ツ）は位相切替が行
われた後の選択スイッチ７の出力信号の波形、（テ）は
ＬＰＦＩＩの出力信号の波形、（ト）は波形整形回路１
２の出力信号の波形である。

本実施例は、第１図に示すように、第２図に宗す従来の
デジタルＰＬＬ装置の選択スイッチ７の出力側にＬＰＦ
ＩＩと波形整形回路ｌ２とを設けたものであり、ＰＬＬ
としての基本的動作は第２図の場合と同様である。

第１図において、出力端子１０から出力される信号、す
なわち分周器９の出力信号の位相が入力端子１に入力さ
れるデジタル信号より遅れているとき、制御回路４は選
択スイッチ７に出力信号の位相を進めるよう指示する。

選択スイッチ７はこの指示に基づきタップ付遅延回路６
からの複数の信号のうち、現在選択している信号より位
相の進んでいる信号を選択し、ＬＰＦＩＩへ出力する。

出力端子１０から出力される信号の位相の方が入力され
るデジタル信号より進んでいる場合も同様にして、選択
スイッチ７は現在選択している信号より位相の遅れてい
る信号をＬＰＦＩＩへ出力する。このようにして、出力
端子ｌＯから出力される信号は入力端子１から入力され
るデジタル信号と同一位相に維持される。

しかし、動作周波数が高くなり、ループ遅延時間の影響
により選択スイッチ７の切替タイミングが遅れ、第５図
の（夕）に示す現在選択している信号および（チ）に示
す次に選択しようとしている信号に対してＴ４に示すタ
イミングで切替が行なわれると、第５図の（ツ）に示す
ように、選択スイッチ７の出力波形にハザードが生じる
。このハザードを含む信号はＬＰＦＩＩに入力される。

ＬＰＦＩＩは前記ハザードの部分を第５図（テ）に示す
ように滑らかにして出力する。波形整形回路１２はＬＰ
ＦＩＩの出力信号をデジタル回路動作に支障のないよう
な方形波に直し、分周器９と遅延回路８へ出力する。

以上説明したように本実施例によれば、ループ遅延時間
の影響により選択スイッチ７の切替タイミングが遅れ、
該選択スイッチ７の出力波形にハザードが含まれること
になっても、ＬＰＦＩＩおよび波形整形回路１２により
前記ハザードを除去しているので回路が誤動作すること
はない。従って、動作限界周波数がループ遅延時間によ
って制限されることは無くなる。

なお、説明の都合上から、遅延回路８によって切替タイ
ミングを一定のタイξングにするようになっているが、
ＬＰＦＩＩおよび波形整形回路１２の働きによって必ず
しも一定のタイ旦ングにする必要は無く、遅延回路８は
必ずしも必要ではないことは明らかである。

第６図は第１図に示すアナログ低域濾波器（ＬＰＦ）１
１の一例である。このアナログ低域濾波器の遮断周波数
を検討してみる。第１図に示すタップ付遅延回路６の出
力信号の位相が４５゜毎であるとすると、第５図（ツ）
に示すようにハザードは４５゜の間に１サイクル生じる
ことになるので、このハザードの周波数は、 となる．すなわち、選択スイッチ７から出力される信号
の８倍の周波数となる。従って、アナログ低域濾波器は
、この８倍の周波数或分を十分減衰させればよいから、
遮断周波数を選択スイッチ７の出力周波数の４〜６倍に
選定すればよい。なお、タップ付遅延回路６の出力信号
の位相が４５゜毎以外の場合にも、上記の場合と同様に
して遮断周波数を決めることができる。

第７図は第１図に示す波形整形回路ｌ２の一例であって
、１２−１はアナログコンパレータ．１２−２は入力端
子，１２−３はリファレンス入力端子，１２−４は出力
端子である。リファレンス入力端子１２−３には、第５
図（テ）に示すアナログ低域濾波器（ＬＰＦ）１１の出
力信号の上限電圧と下限電圧の中央の値を有する電圧を
与える。アナログコンパレータ１２−１は、入力端子１
２−２に入力される信号が前記電圧を超えればデジタル
「１」を、超えなければデジタル「０」を出力端子ｌ２
−４へ出力し、人力波形をきれいな方形波に整形する。

（発明の効果） 以上詳細に説明したように本発明によれば、選択スイッ
チの後に低域炉波器と波形整形回路とを設けたので、位
相の切り替えに伴うハザードの問題が無くなり、ループ
遅延時間の制限が無くなって、デジタルＰＬＬ装置を高
速のものに適用できるようになった。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロック図、第２図は従
来のデジタルＰＬＬ装置のブロック図、第３図は選択ス
イッチの人力・出力波形図、第４図はタップ付遅延回路
６の出力が４５゜毎の場合における選択スイッチの入力
波形図、第５図は第１図の各部の波形図、第６図はアナ
ログ低域濾波器の回路図、第７図は波形整形回路の回路
図である。 ■・・・人力端子、２・・・位相比較器、３・・・低域
濾波器、４・・・制御回路、５・・・発振器、６・・・
タップ付遅延回路、７・・・選択スイッチ、８・・・遅
延回路、９・・・分周器、１０・・・出力端子、１１・
・・アナログ低域濾波器、１２・・・波形整形回路。 本発明の実施例 第１図

Claims (1)

1. 【特許請求の範囲】 位相が一定位相づつ遅れる複数の信号を出力するタップ
   付遅延回路と、前記タップ付遅延回路の出力信号を選択
   して出力する選択スイッチと、前記選択スイッチの出力
   信号を分周する分周器と、入力デジタル信号と前記分周
   器の出力信号との位相を比較する位相比較器と、前記位
   相比較器の出力に基づいて前記選択スイッチの信号選択
   を制御する制御回路とを有し、前記分周器の出力信号の
   位相を入力デジタル信号に合せる高速デジタルＰＬＬ装
   置において、 前記選択スイッチの後に、該選択スイッチで発生するハ
   ザードを除去する低域濾波器と、前記低域濾波器の出力
   信号の波形を整形する波形整形回路とを設けたことを特
   徴とする高速デジタルＰＬＬ装置。