JP3539121B2 - ドットクロック生成回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、同期信号からドットクロックを生成する技術に関し、特に、ドットクロックの位相を適切に設定するための技術に関する。
【０００２】
【従来の技術】
図１５は、従来のドットクロック生成回路を含む映像信号処理装置の一部の構成を示すブロック図である。この映像信号処理装置は、ＰＬＬ回路１００と、遅延回路１０２と、Ａ−Ｄコンバータ１０４とを備えている。
【０００３】
ＰＬＬ回路１００は、水平同期信号ＨＳＹＮＣの周波数を一定の逓倍数で逓倍することによって参照クロック信号ＲＣＬＫを生成する。遅延回路１０２は、この参照クロック信号ＲＣＬＫに遅延φを与えてドットクロックＤＣＬＫを生成する。Ａ−Ｄコンバータ１０４は、このドットクロックＤＣＬＫの立ち上がりエッジでアナログ映像信号ＹＩＮをサンプリングしてデジタル映像信号ＹＯＵＴを生成する。映像信号処理装置では、このデジタル映像信号ＹＯＵＴを用いて映像の処理や表示等を実行する。
【０００４】
図１６は、従来技術におけるアナログ映像信号ＹＩＮと２つのクロック信号ＲＣＬＫ，ＤＣＬＫのタイミングチャートである。図１６（ａ）に示すように、アナログ映像信号ＹＩＮは、安定領域Ｒstと過渡領域Ｒtrとを含んでいる。安定領域Ｒstは、映像の本来の情報を含んでいるのに対して、過渡領域Ｒtrはリンギングやなまりを含んでいる。図１６（ｂ）に示す参照クロック信号ＲＣＬＫは、過渡領域Ｒtrに立ち上がりエッジが存在する。従って、仮に参照クロック信号ＲＣＬＫの立ち上がりエッジでアナログ映像信号ＹＩＮをサンプリングすると仮定すると、得られるデジタル映像信号ＹＯＵＴはノイズを含む不鮮明な映像を表す信号となる。一方、図１６（ｃ）に示すドットクロック信号ＤＣＬＫの立ち上がりエッジは、参照クロックＲＣＬＫの立ち上がりエッジよりも遅延量φだけ遅れており、安定領域Ｒstに存在する。このように、遅延回路１０２は、参照クロック信号ＲＣＬＫに遅延φを与えることによって、映像信号の処理に適した位相を有するドットクロックＤＣＬＫを生成している。
【０００５】
【発明が解決しようとする課題】
しかし、参照クロック信号ＲＣＬＫを遅延させることによって適切な位相を有するドットクロック信号ＤＣＬＫを生成する場合には、図１６（ｃ）に示すように、ドットクロック信号ＤＣＬＫのデューティー比が遅延量に応じてかなり変化するという問題がある。デューティー比が大幅に変化すると、ドットクロック信号ＤＣＬＫの立ち上がりと立ち下がりが不明瞭になり、この結果、ドットクロック信号ＤＣＬＫから正しいタイミングが得られない場合があるという問題があった。
【０００６】
この発明は、従来技術における上述の課題を解決するためになされたものであり、ドットクロック信号のデューティー比をあまり変化させることなくドットクロック信号の位相を調整することのできる技術を提供することを目的とする。
【０００７】
【課題を解決するための手段およびその作用・効果】
上述の課題の少なくとも一部を解決するため、本発明の第１のドットクロック生成回路は、
位相周波数検出器と、ローパスフィルタと、電圧制御発振器と、分周器とを有し、前記ドットクロック信号を出力するＰＬＬ回路と、
前記分周器から出力される帰還信号と前記同期信号とのうちの一方を遅延させるための可変遅延回路と、
前記帰還信号と前記同期信号の２つの信号のうちの一方を選択して前記可変遅延回路に供給するように、前記帰還信号と前記同期信号の接続状態を相補的に切換える切換回路と、を備え、
前記帰還信号と前記同期信号の２つの信号のうちで前記可変遅延回路で遅延された一方の信号と他方の信号とが前記位相周波数検出器の基準入力端子と帰還入力端子とのうちのいずれかにそれぞれに供給されることを特徴とする。
【０００８】
第１のドットクロック生成回路では、位相周波数検出器に入力される２つの信号のうちの一方を遅延させるので、ドットクロック信号のデューティー比をあまり変化させることなくドットクロック信号の位相を調整することができる。また、同期信号を遅延させればドットクロック信号の位相を同期信号に対して遅らせることができ、一方、帰還信号を遅延させればドットクロック信号の位相を同期信号に対して進めることができる。従って、切換回路の切換状態に応じて、ドットクロック信号の位相を同期信号に対して遅らせたり進めたりすることができる。
【０００９】
本発明の第２のドットクロック生成回路は、
位相周波数検出器と、ローパスフィルタと、電圧制御発振器と、分周器とを有し、前記ドットクロック信号を出力するＰＬＬ回路と、
前記分周器から出力される帰還信号と前記同期信号とのうちの一方を遅延させるための可変遅延回路と、
前記帰還信号と前記同期信号の２つの信号のうちで前記可変遅延回路で遅延された一方の信号と他方の信号とを前記位相周波数検出器の基準入力端子と帰還入力端子とに相補的に切換えて供給する切換回路と、
を備えることを特徴とする。
【００１０】
第２のドットクロック生成回路においても、第１のドットクロック生成回路と同様に、ドットクロック信号のデューティー比をあまり変化させることなくドットクロック信号の位相を調整することができる。切換回路の２つの切換状態のうちで、動作がより安定な状態を選択することができる。
【００１１】
本発明の第２のドットクロック生成回路は、
位相周波数検出器と、ローパスフィルタと、電圧制御発振器と、分周器とを有し、前記ドットクロック信号を出力するＰＬＬ回路と、
前記分周器から出力される帰還信号と前記同期信号とのうちの一方を遅延させるための可変遅延回路と、
前記帰還信号と前記同期信号の２つの信号のうちの一方を選択して前記可変遅延回路に供給するように、前記帰還信号と前記同期信号の接続状態を相補的に切換える第１の切換回路と、
前記帰還信号と前記同期信号の２つの信号のうちで前記可変遅延回路で遅延された一方の信号と他方の信号とを前記位相周波数検出器の基準入力端子と帰還入力端子とに相補的に切換えて供給する第２の切換回路と、
を備えることを特徴とする。
【００１２】
第３のドットクロック生成回路においても、第１のドットクロック生成回路と同様に、ドットクロック信号のデューティー比をあまり変化させることなくドットクロック信号の位相を調整することができ、また、第１の切換回路の切換状態に応じて、ドットクロック信号の位相を同期信号に対して遅らせたり進めたりすることができる。さらに、第２のドットクロック生成回路と同様に、第２の切換回路の２つの切換状態のうちで、動作がより安定な状態を選択することができる。
【００１３】
本発明の第４のドットクロック生成回路は、
位相周波数検出器と、ローパスフィルタと、電圧制御発振器と、分周器とを有し、前記ドットクロック信号を出力するＰＬＬ回路と、
前記分周器から出力される帰還信号を遅延させるための第１の可変遅延回路と、
前記第１の可変遅延回路における遅延量とは独立に前記同期信号を遅延させるための第２の可変遅延回路と、
を備えることを特徴とする。
【００１４】
第４のドットクロック生成回路では、第１と第２の可変遅延回路における遅延量をそれぞれ調整することによって、ドットクロック信号と同期信号との相対的な位相を調整することができる。従って、ドットクロック信号のデューティー比をあまり変化させることなくドットクロック信号の位相を調整することができ、また、ドットクロック信号の位相を同期信号に対して遅らせたり進めたりすることができる。また、第４のドットクロック生成回路では切換回路を使用する必要がないので、切換回路における切換時に発生する可能性のあるドットクロック信号の揺れを回避することができる。
【００１５】
【発明の実施の形態】
次に、本発明の実施の形態を実施例に基づき説明する。図１は、本発明の第１実施例としてのドットクロック生成回路を含む映像信号処理装置の一部の構成を示すブロック図である。この映像信号処理装置は、ＰＬＬ回路４０と、可変遅延回路５０と、Ａ−Ｄコンバータ６０と、ＣＰＵ７０と、切換回路８０とを備えている。ＰＬＬ回路４０は、位相周波数検出器（ＰＦＤ）４２と、ローパスフィルタ（ＬＰＦ）４４と、電圧制御発振器（ＶＣＯ）４６と、分周器４８とを備えている。ＰＬＬ回路４０と可変遅延回路５０は、水平同期信号ＨＳＹＮＣからドットクロック信号ＤＣＬＫを生成するためのドットクロック生成回路を構成している。なお、ＰＬＬ回路４０内の４つの回路要素のうちで、分周器４８以外の３つの回路要素４２，４４，４６で構成される回路が「ＰＬＬ回路」と呼ばれることもある。
【００１６】
切換回路８０には、水平同期信号ＨＳＹＮＣと、分周器４８から出力された帰還信号ＲＥＴとが入力されている。切換回路８０は、入力された２つの信号ＨＳＹＮＣ，ＲＥＴの一方を可変遅延回路５０に供給し、他方を位相周波数検出器４２の帰還入力端子ＦＢに供給するように、２つの信号ＨＳＹＮＣ，ＲＥＴの接続状態を相補的に切り換える。可変遅延回路５０の出力は、位相周波数検出器４２の基準入力端子ＲＥＦに供給される。なお、切換回路８０を切り換える切換信号ＳＷは、ＣＰＵ７０から供給される。
【００１７】
図２は、切換回路８０の内部構成を示すブロック図である。この切換回路８０は、２つのデマルチプレクサ８２，８４と、インバータ８６とで構成されている。水平同期信号ＨＳＹＮＣは第１のデマルチプレクサ８２に入力され、帰還信号ＲＥＴは第２のデマルチプレクサ８４に入力されている。第１と第２のデマルチプレクサ８２，８４の第１の出力Ｑ８２ａ，Ｑ８４ａは、ＯＲ接続されて、第１の出力信号Ｑ１として切換回路８０から出力される。同様に、第１と第２のデマルチプレクサ８２，８４の第２の出力Ｑ８２ｂ，Ｑ８４ｂもＯＲ接続されて、第２の出力信号Ｑ２として切換回路８０から出力される。ＣＰＵ７０からの切換信号ＳＷは、そのまま第２のデマルチプレクサ８４に選択信号として供給されているとともに、インバータ８６で反転されて第１のデマルチプレクサ８２に選択信号として供給されている。従って、切換信号ＳＷの１，０のレベルに応じて、２つの信号ＨＳＹＮＣ，ＲＥＴの一方が第１の出力信号Ｑ１として出力され、他方が第２の出力信号Ｑ２として出力されるように、２つのデマルチプレクサ８２，８４において相補的な切換が行われる。
【００１８】
可変遅延回路５０は、切換回路８０の第１の出力信号Ｑ１を遅延させる。可変遅延回路５０における遅延量φは、ＣＰＵ７０からの遅延制御信号ＤＣＯＮによって設定される。
【００１９】
図３は、可変遅延回路５０の内部構成を示すブロック図である。可変遅延回路５０は、多段に直列接続された複数のゲート素子５２と、マルチプレクサ（ＭＰＸ）５４とを備えている。切換回路８０の第１の出力信号（水平同期信号ＨＳＹＮＣまたは帰還信号ＲＥＴ）は、直列接続された複数のゲート素子５２に入力される。複数のゲート素子５２の出力端子は、マルチプレクサ５４に並列に接続されている。マルチプレクサ５４は、ＣＰＵ７０から与えられる遅延制御信号ＤＣＯＮに応じて、複数のゲート素子５２の出力のうちから１つを選択し、遅延信号ＸＱ１として出力する。可変遅延回路５０から出力された遅延信号ＸＱ１は、位相周波数検出器４２の基準入力端子ＲＥＦに供給される。一方、切換回路８０の第２の出力信号Ｑ２は、位相周波数検出器４２の帰還入力端子ＦＢに供給される。
【００２０】
図１に示す第１実施例のドットクロック生成回路は、切換回路８０における２つの切換状態に応じて、図４に示す第１の等価回路と、図６に示す第２の等価回路の構成を実現することができる。
【００２１】
図４に示す第１の等価回路では、水平同期信号ＨＳＹＮＣが可変遅延回路５０で遅延を受け、遅延同期信号ＸＨＳＹＮＣが位相周波数検出器４２の基準入力端子ＲＥＦに入力される。一方、位相周波数検出器４２の帰還入力端子ＦＢには、分周器４８から出力された帰還信号ＲＥＴが供給される。位相周波数検出器４２は、遅延同期信号ＸＨＳＹＮＣと帰還信号ＲＥＴとのエッジ差に応じた電圧レベルを有する信号を出力する。位相周波数検出器４２の出力は、ローパスフィルタ４４を通じて電圧制御発振器４６に与えられる。電圧制御発振器４６の出力は、ドットクロック信号ＤＣＬＫとして出力されるとともに、分周器４８に入力される。分周器４８は、設定された逓倍数Ｎまでパルス数をカウントするカウンタであり、この逓倍数Ｎでドットクロック信号ＤＣＬＫを分周する。ドットクロック信号ＤＣＬＫは、遅延同期信号ＸＨＳＹＮＣのＮ倍の周波数を有しており、また、遅延同期信号ＸＨＳＹＮＣと位相が一致している（すなわち、立ち上がりエッジのタイミングが一致している）。
【００２２】
Ａ−Ｄコンバータ６０は、ドットクロック信号ＤＣＬＫの立ち上がりエッジでアナログ映像信号ＹＩＮをサンプリングしてデジタル映像信号ＹＯＵＴを生成する。映像信号処理装置では、このデジタル映像信号ＹＯＵＴを用いて映像の処理や表示等を実行する。
【００２３】
図５は、図４に示す第１の等価回路における各種の信号ＹＩＮ，ＨＳＹＮＣ，ＸＨＳＹＮＣ，ＤＣＬＫのタイミングチャートである。図５（ａ）はアナログ映像信号ＹＩＮを示しており、図５（ｂ）は遅延のない水平同期信号ＨＳＹＮＣを、また、図５（ｃ）は、この水平同期信号ＨＳＹＮＣと位相が一致しているドットクロック信号ＤＣＬＫａを示している。図５（ｃ）のドットクロック信号ＤＣＬＫａは、可変遅延回路５０（図４）における遅延量φをゼロに設定した場合に得られる信号である。図５（ｃ）の例では、このドットクロック信号ＤＣＬＫａの立ち上がりエッジがアナログ映像信号ＹＩＮの過渡領域Ｒtrに存在するものと仮定している。
【００２４】
図５（ｄ）は遅延同期信号ＸＨＳＹＮＣを示し、図５（ｅ）はこの遅延同期信号ＸＨＳＹＮＣと位相が一致しているドットクロック信号ＤＣＬＫｂを示している。遅延同期信号ＸＨＳＹＮＣは、元の水平同期信号ＨＳＹＮＣから遅延量φだけ遅延している。この結果、図５（ｅ）に示すドットクロック信号ＤＣＬＫｂの立ち上がりエッジは、アナログ映像信号ＹＩＮの安定領域Ｒstに存在する。
【００２５】
前述した図１５に示す従来のドットクロック生成回路では、ドットクロック信号のデューティー比が遅延回路１０２における遅延量φに応じて変化していた。一方、図４に示す第１の等価回路では、水平同期信号ＨＳＹＮＣに遅延を与えているので、遅延同期信号ＸＨＳＹＮＣのデューティー比が変化する可能性がある。しかし、位相周波数検出器４２の出力レベルは２つの入力信号ＸＨＳＹＮＣ，ＲＥＴの立ち上がりエッジの差に対応しており、それらのデューティー比には無関係なので、遅延同期信号ＸＳＹＮＣのデューティー比が変化しても位相周波数検出器４２の出力レベルにはほとんど影響がない。従って、図４の等価回路によれば、遅延量φに係わらず、ほぼ一定のデューティー比を有するドットクロック信号ＤＣＬＫを生成することができる。また、可変遅延回路５０における遅延量φを調整することによって、適切な位相を有するドットクロック信号ＤＣＬＫを生成することが可能である。
【００２６】
図６に示す第２の等価回路では、遅延帰還信号ＸＲＥＴが位相周波数検出器４２の基準入力端子ＲＥＦに供給されており、水平同期信号ＨＳＹＮＣがそのまま位相周波数検出器４２の帰還入力端子ＦＢに供給されている。
【００２７】
図７は、図６に示す第２の等価回路における各種の信号ＹＩＮ，ＨＳＹＮＣ，ＸＲＥＴ，ＲＥＴ，ＤＣＬＫのタイミングチャートである。ＰＬＬ回路４０は、位相周波数検出器４２の基準入力端子ＲＥＦと帰還入力端子ＦＢに入力される２つの信号ＸＲＥＴ，ＨＳＹＮＣ（図７（ｃ），（ｂ））の立ち上がりエッジの差がゼロになるようにドットクロック信号ＤＣＬＫの位相と周波数を調整する。図７（ｄ）に示す帰還信号ＲＥＴは、遅延帰還信号ＸＲＥＴよりも遅延量φだけ位相が進んだ信号である。ドットクロック信号ＤＣＬＫは、帰還信号ＲＥＴと位相が一致しているので、遅延帰還信号ＸＲＥＴよりも位相がφだけ進んでいる。従って、ドットクロック信号ＤＣＬＫは、水平同期信号ＨＳＹＮＣよりも位相がφだけ進んでいることになる。
【００２８】
なお、第２の等価回路では、水平同期信号ＨＳＹＮＣが位相周波数検出器４２の帰還入力端子ＦＢに入力されているので、位相周波数検出器４２の出力信号の符号が図４の場合とは逆になる。これに対処するために、ローパスフィルタ４４は、入力された信号レベルを反転する反転回路（図示せず）を有している。第２の等価回路においては、この反転回路でローパスフィルタ４４への入力信号またはローパスフィルタ４４からの出力信号を逆転している。この反転回路のオン／オフは、切換回路８０に与えられるものと同じ切換信号ＳＷによって制御される。
【００２９】
このように、第２の等価回路では、分周器４８からの帰還信号ＲＥＴを遅延させて位相周波数検出器４２の基準入力端子ＲＥＦに供給することによって、ドットクロック信号ＤＣＬＫの位相を水平同期信号ＨＳＹＮＣから進ませることができる。この結果、ドットクロック信号ＤＣＬＫの立ち上がりエッジがアナログ映像信号ＹＩＮの安定領域Ｒst内に存在するように、ドットクロック信号ＤＣＬＫの位相を調整することができる。
【００３０】
このように、図４に示す第１の等価回路では、水平同期信号ＨＳＹＮＣに対してドットクロック信号ＤＣＬＫの位相を遅らせることができ、一方、図６に示す第２の等価回路では、水平同期信号ＨＳＹＮＣに対してドットクロック信号ＤＣＬＫの位相を進めることができる。従って、図１に示す第１実施例のドットクロック生成回路によれば、切換回路８０を切り換えることによって、ドットクロック信号ＤＣＬＫの位相を水平同期信号ＨＳＹＮＣから遅らせたり進めたりすることができる。可変遅延回路５０における最大遅延量が同じであれば、図１に示す第１実施例の回路は、第１の等価回路または第２の等価回路の２倍の位相調整幅でドットクロック信号ＤＣＬＫの位相を調整することができる。一方、第１実施例の回路において第１の等価回路または第２の等価回路と同じ位相調整幅を達成するためには、可変遅延回路５０における最大遅延量を第１の等価回路または第２の等価回路の１／２にすることができる。
【００３１】
図８は、本発明の第２実施例の映像信号処理装置のブロック図である。この装置は、図１に示す第１実施例と同じ要素で構成されており、要素間の接続が異なるだけである。すなわち、図８の装置では、可変遅延回路５０の出力信号ＸＱ１が位相周波数検出器４２の帰還入力端子ＦＢに供給されており、切換回路８０の第２の出力Ｑ２が位相周波数検出器４２の基準入力端子ＲＥＦに供給されている。
【００３２】
図８に示すドットクロック生成回路は、切換回路８０における２つの切換状態に応じて、図９に示す第３の等価回路と、図１０に示す第４の等価回路の構成を実現することができる。図９に示す第３の等価回路では、帰還信号ＲＥＴに遅延を与えているので、水平同期信号ＨＳＹＮＣに対してドットクロック信号ＤＣＬＫの位相を進めることができる。第３の等価回路の動作は、前述した図６の第２の等価回路の動作（図７）とほぼ同じなので、その説明は省略する。一方、図１０に示す第４の等価回路では、水平同期信号ＨＳＹＮＣに対してドットクロック信号ＤＣＬＫの位相を遅らせることができる。第４の等価回路の動作は、前述した図４の第１の等価回路の動作（図５）とほぼ同じなので、その説明は省略する。但し、第４の等価回路では、遅延水平同期信号ＸＨＳＹＮＣが位相周波数検出器４２の帰還入力端子ＦＢに入力されているので、位相周波数検出器４２の出力信号の符号が図４の場合とは逆になる。第４の等価回路においては、ローパスフィルタ４４内の図示しない反転回路で入力信号を逆転している。
【００３３】
このように、図８に示すドットクロック生成回路でも、切換回路８０を切り換えることによって、ドットクロック信号ＤＣＬＫの位相を水平同期信号ＨＳＹＮＣから遅らせたり進めたりすることができる。
【００３４】
図１１は、本発明の第３実施例の映像信号処理装置のブロック図である。この装置も、図１に示す第１実施例と同じ要素で構成されており、要素間の接続が異なるだけである。すなわち、図１１の装置では、水平同期信号ＨＳＹＮＣが可変遅延回路５０に入力されており、得られた遅延同期信号ＸＨＳＹＮＣが帰還信号ＲＥＴとともに切換回路８０に入力されている。切換回路８０の第１の出力Ｑ１は位相周波数検出器４２の基準入力端子ＲＥＦに供給されており、第２の出力Ｑ２は帰還入力端子ＦＢに供給されている。
【００３５】
図１１に示すドットクロック生成回路は、切換回路８０における２つの切換状態に応じて、図４に示す第１の等価回路と、図１０に示す第４の等価回路の構成を実現することができる。第１と第４の等価回路では、いずれも水平同期信号ＨＳＹＮＣに対してドットクロック信号ＤＣＬＫの位相を遅らせている。しかし、図１１に示す回路においては、切換回路８０を切り換えることによって、第１と第４の２つ等価回路のうちで、より安定した動作を示す回路構成を選択することができる。
【００３６】
図１２は、本発明の第４実施例の映像信号処理装置のブロック図である。この装置も、図１に示す第１実施例と同じ要素で構成されており、要素間の接続が異なるだけである。すなわち、図１２の装置では、帰還信号ＲＥＴが可変遅延回路５０に入力されており、得られた遅延帰還信号ＸＲＥＴが水平同期信号ＨＳＹＮＣとともに切換回路８０に入力されている。切換回路８０の第１の出力Ｑ１は位相周波数検出器４２の基準入力端子ＲＥＦに供給されており、第２の出力Ｑ２は帰還入力端子ＦＢに供給されている。
【００３７】
図１２に示すドットクロック生成回路は、切換回路８０における２つの切換状態に応じて、図６に示す第２の等価回路と図９に示す第３の等価回路の構成を実現することができる。第２と第３の等価回路では、いずれも水平同期信号ＨＳＹＮＣに対してドットクロック信号ＤＣＬＫの位相を進めている。しかし、図１２に示す回路においては、切換回路８０を切り換えることによって、これらの２つ等価回路のうちで、より安定した動作を示す回路構成を選択することができる。
【００３８】
図１３は、本発明の第５実施例の映像信号処理装置のブロック図である。この装置は、可変遅延回路５０の入力側と出力側にそれぞれ切換回路を設けた構成を有している。すなわち、図１３の装置では、水平同期信号ＨＳＹＮＣと帰還信号ＲＥＴが第１の切換回路８０ａに入力されている。第１の切換回路８０ａの第１の出力Ｑ１ａは可変遅延回路５０を介して第２の切換回路８０ｂに入力されている。また、第１の切換回路８０ａの第２の出力Ｑ２ａは、そのまま第２の切換回路８０ｂに入力されている。第２の切換回路８０ｂの第１の出力Ｑ１ａは位相周波数検出器４２の基準入力端子ＲＥＦに供給されており、第２の出力Ｑ２ｂは帰還入力端子ＦＢに供給されている。
【００３９】
２つの切換回路８０ａ，８０ｂの内部構成は、図２に示したものと同じである。また、これらの２つの切換回路８０ａ，８０ｂに与えられる切換信号ＳＷａ，ＳＷｂはそれぞれ独立に設定可能である。従って、図１３に示す回路は、２つの切換回路８０ａ，８０ｂにおける切換状態に応じて、第１ないし第４の等価回路の構成をいずれも実現することができる。すなわち、第５実施例によれば、ドットクロック信号ＤＣＬＫの位相を水平同期信号ＨＳＹＮＣから遅らせたり進めたりすることができ、かつ、より安定な動作を示す回路構成を容易に実現することができる。
【００４０】
図１４は、本発明の第６実施例の映像信号処理装置のブロック図である。この装置は、水平同期信号ＨＳＹＮＣと帰還信号ＲＥＴにそれぞれ専用の可変遅延回路を設けた構成を有している。すなわち、図１４の装置では、水平同期信号ＨＳＹＮＣと帰還信号ＲＥＴがそれぞれ別個の可変遅延回路５０ａ，５０ｂに入力されている。遅延同期信号ＸＨＳＹＮＣは位相周波数検出器４２の基準入力端子ＲＥＦに供給されており、遅延帰還信号ＸＲＥＴは帰還入力端子ＦＢに供給されている。
【００４１】
２つの可変遅延回路５０ａ，５０ｂの内部構成は、図３に示したものと同じである。また、これらの２つの可変遅延回路５０ａ，５０ｂに与えられる遅延制御信号ＤＣＯＮａ，ＤＣＯＮｂはそれぞれ独立に設定可能である。従って、図１４に示す回路は、２つの可変遅延回路５０ａ，５０ｂにおける遅延量φａ，φｂに応じて、ドットクロック信号ＤＣＬＫの位相を水平同期信号ＨＳＹＮＣから遅らせたり進めたりすることができる。前述した第１実施例ないし第５実施例のドットクロック生成回路はいずれも切換回路を含むので、切換回路における切換動作時にドットクロック信号ＤＣＬＫの位相が一時的にずれて、揺れが発生する可能性がある。一方、図１４に示すの第６実施例のドットクロック生成回路は切換回路を含まないので、切換時の一時的な位相はずれによるドットクロック信号ＤＣＬＫの揺れが発生しないという利点がある。
【００４２】
なお、図１４を変形して、遅延同期信号ＸＨＳＹＮＣを位相周波数検出器４２の帰還入力端子ＦＢに入力し、遅延帰還信号ＸＲＥＴを基準入力端子ＲＥＦに入力するようにしてもよい。但し、この場合には、ローパスフィルタ４４内の反転回路がオンに設定される。
【００４３】
なお、この発明は上記の実施例や実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば次のような変形も可能である。
【００４４】
（１）ＰＬＬ回路４０内の電圧制御発振器４６の後段に、もう１つの分周器を設け、電圧制御発振器４６から出力されるクロック信号をこの分周器で１／Ｍ（Ｍは整数）に分周することによって、ドットクロック信号ＤＣＬＫを生成するようにしてもよい。
【図面の簡単な説明】
【図１】本発明の第１実施例としてのドットクロック生成回路を含む映像信号処理装置の一部の構成を示すブロック図。
【図２】切換回路８０の内部構成を示すブロック図。
【図３】可変遅延回路５０の内部構成を示すブロック図。
【図４】第１実施例の第１の等価回路のブロック図。
【図５】第１の等価回路における各種の信号のタイミングチャート。
【図６】第１実施例の第２の等価回路のブロック図。
【図７】第２の等価回路における各種の信号のタイミングチャート。
【図８】本発明の第２実施例のブロック図。
【図９】第２実施例の第３の等価回路のブロック図。
【図１０】第２実施例の第４の等価回路のブロック図。
【図１１】本発明の第３実施例のブロック図。
【図１２】本発明の第４実施例のブロック図。
【図１３】本発明の第５実施例のブロック図。
【図１４】本発明の第６実施例のブロック図。
【図１５】従来のドットクロック生成回路を含む映像信号処理装置の一部の構成を示すブロック図。
【図１６】従来技術におけるアナログ映像信号ＹＩＮと２つのクロック信号ＲＣＬＫ，ＤＣＬＫのタイミングチャート。
【符号の説明】
４０…ＰＬＬ回路
４２…位相周波数検出器
４４…ローパスフィルタ
４６…電圧制御発振器
４８…分周器
５０…可変遅延回路
５２…ゲート素子
５４…マルチプレクサ
６０…Ａ−Ｄコンバータ
７０…ＣＰＵ
８０…切換回路
８２，８４…デマルチプレクサ
８６…インバータ
１００…ＰＬＬ回路
１０２…遅延回路
１０４…Ａ−Ｄコンバータ
【発明の属する技術分野】
この発明は、同期信号からドットクロックを生成する技術に関し、特に、ドットクロックの位相を適切に設定するための技術に関する。
【０００２】
【従来の技術】
図１５は、従来のドットクロック生成回路を含む映像信号処理装置の一部の構成を示すブロック図である。この映像信号処理装置は、ＰＬＬ回路１００と、遅延回路１０２と、Ａ−Ｄコンバータ１０４とを備えている。
【０００３】
ＰＬＬ回路１００は、水平同期信号ＨＳＹＮＣの周波数を一定の逓倍数で逓倍することによって参照クロック信号ＲＣＬＫを生成する。遅延回路１０２は、この参照クロック信号ＲＣＬＫに遅延φを与えてドットクロックＤＣＬＫを生成する。Ａ−Ｄコンバータ１０４は、このドットクロックＤＣＬＫの立ち上がりエッジでアナログ映像信号ＹＩＮをサンプリングしてデジタル映像信号ＹＯＵＴを生成する。映像信号処理装置では、このデジタル映像信号ＹＯＵＴを用いて映像の処理や表示等を実行する。
【０００４】
図１６は、従来技術におけるアナログ映像信号ＹＩＮと２つのクロック信号ＲＣＬＫ，ＤＣＬＫのタイミングチャートである。図１６（ａ）に示すように、アナログ映像信号ＹＩＮは、安定領域Ｒstと過渡領域Ｒtrとを含んでいる。安定領域Ｒstは、映像の本来の情報を含んでいるのに対して、過渡領域Ｒtrはリンギングやなまりを含んでいる。図１６（ｂ）に示す参照クロック信号ＲＣＬＫは、過渡領域Ｒtrに立ち上がりエッジが存在する。従って、仮に参照クロック信号ＲＣＬＫの立ち上がりエッジでアナログ映像信号ＹＩＮをサンプリングすると仮定すると、得られるデジタル映像信号ＹＯＵＴはノイズを含む不鮮明な映像を表す信号となる。一方、図１６（ｃ）に示すドットクロック信号ＤＣＬＫの立ち上がりエッジは、参照クロックＲＣＬＫの立ち上がりエッジよりも遅延量φだけ遅れており、安定領域Ｒstに存在する。このように、遅延回路１０２は、参照クロック信号ＲＣＬＫに遅延φを与えることによって、映像信号の処理に適した位相を有するドットクロックＤＣＬＫを生成している。
【０００５】
【発明が解決しようとする課題】
しかし、参照クロック信号ＲＣＬＫを遅延させることによって適切な位相を有するドットクロック信号ＤＣＬＫを生成する場合には、図１６（ｃ）に示すように、ドットクロック信号ＤＣＬＫのデューティー比が遅延量に応じてかなり変化するという問題がある。デューティー比が大幅に変化すると、ドットクロック信号ＤＣＬＫの立ち上がりと立ち下がりが不明瞭になり、この結果、ドットクロック信号ＤＣＬＫから正しいタイミングが得られない場合があるという問題があった。
【０００６】
この発明は、従来技術における上述の課題を解決するためになされたものであり、ドットクロック信号のデューティー比をあまり変化させることなくドットクロック信号の位相を調整することのできる技術を提供することを目的とする。
【０００７】
【課題を解決するための手段およびその作用・効果】
上述の課題の少なくとも一部を解決するため、本発明の第１のドットクロック生成回路は、
位相周波数検出器と、ローパスフィルタと、電圧制御発振器と、分周器とを有し、前記ドットクロック信号を出力するＰＬＬ回路と、
前記分周器から出力される帰還信号と前記同期信号とのうちの一方を遅延させるための可変遅延回路と、
前記帰還信号と前記同期信号の２つの信号のうちの一方を選択して前記可変遅延回路に供給するように、前記帰還信号と前記同期信号の接続状態を相補的に切換える切換回路と、を備え、
前記帰還信号と前記同期信号の２つの信号のうちで前記可変遅延回路で遅延された一方の信号と他方の信号とが前記位相周波数検出器の基準入力端子と帰還入力端子とのうちのいずれかにそれぞれに供給されることを特徴とする。
【０００８】
第１のドットクロック生成回路では、位相周波数検出器に入力される２つの信号のうちの一方を遅延させるので、ドットクロック信号のデューティー比をあまり変化させることなくドットクロック信号の位相を調整することができる。また、同期信号を遅延させればドットクロック信号の位相を同期信号に対して遅らせることができ、一方、帰還信号を遅延させればドットクロック信号の位相を同期信号に対して進めることができる。従って、切換回路の切換状態に応じて、ドットクロック信号の位相を同期信号に対して遅らせたり進めたりすることができる。
【０００９】
本発明の第２のドットクロック生成回路は、
位相周波数検出器と、ローパスフィルタと、電圧制御発振器と、分周器とを有し、前記ドットクロック信号を出力するＰＬＬ回路と、
前記分周器から出力される帰還信号と前記同期信号とのうちの一方を遅延させるための可変遅延回路と、
前記帰還信号と前記同期信号の２つの信号のうちで前記可変遅延回路で遅延された一方の信号と他方の信号とを前記位相周波数検出器の基準入力端子と帰還入力端子とに相補的に切換えて供給する切換回路と、
を備えることを特徴とする。
【００１０】
第２のドットクロック生成回路においても、第１のドットクロック生成回路と同様に、ドットクロック信号のデューティー比をあまり変化させることなくドットクロック信号の位相を調整することができる。切換回路の２つの切換状態のうちで、動作がより安定な状態を選択することができる。
【００１１】
本発明の第２のドットクロック生成回路は、
位相周波数検出器と、ローパスフィルタと、電圧制御発振器と、分周器とを有し、前記ドットクロック信号を出力するＰＬＬ回路と、
前記分周器から出力される帰還信号と前記同期信号とのうちの一方を遅延させるための可変遅延回路と、
前記帰還信号と前記同期信号の２つの信号のうちの一方を選択して前記可変遅延回路に供給するように、前記帰還信号と前記同期信号の接続状態を相補的に切換える第１の切換回路と、
前記帰還信号と前記同期信号の２つの信号のうちで前記可変遅延回路で遅延された一方の信号と他方の信号とを前記位相周波数検出器の基準入力端子と帰還入力端子とに相補的に切換えて供給する第２の切換回路と、
を備えることを特徴とする。
【００１２】
第３のドットクロック生成回路においても、第１のドットクロック生成回路と同様に、ドットクロック信号のデューティー比をあまり変化させることなくドットクロック信号の位相を調整することができ、また、第１の切換回路の切換状態に応じて、ドットクロック信号の位相を同期信号に対して遅らせたり進めたりすることができる。さらに、第２のドットクロック生成回路と同様に、第２の切換回路の２つの切換状態のうちで、動作がより安定な状態を選択することができる。
【００１３】
本発明の第４のドットクロック生成回路は、
位相周波数検出器と、ローパスフィルタと、電圧制御発振器と、分周器とを有し、前記ドットクロック信号を出力するＰＬＬ回路と、
前記分周器から出力される帰還信号を遅延させるための第１の可変遅延回路と、
前記第１の可変遅延回路における遅延量とは独立に前記同期信号を遅延させるための第２の可変遅延回路と、
を備えることを特徴とする。
【００１４】
第４のドットクロック生成回路では、第１と第２の可変遅延回路における遅延量をそれぞれ調整することによって、ドットクロック信号と同期信号との相対的な位相を調整することができる。従って、ドットクロック信号のデューティー比をあまり変化させることなくドットクロック信号の位相を調整することができ、また、ドットクロック信号の位相を同期信号に対して遅らせたり進めたりすることができる。また、第４のドットクロック生成回路では切換回路を使用する必要がないので、切換回路における切換時に発生する可能性のあるドットクロック信号の揺れを回避することができる。
【００１５】
【発明の実施の形態】
次に、本発明の実施の形態を実施例に基づき説明する。図１は、本発明の第１実施例としてのドットクロック生成回路を含む映像信号処理装置の一部の構成を示すブロック図である。この映像信号処理装置は、ＰＬＬ回路４０と、可変遅延回路５０と、Ａ−Ｄコンバータ６０と、ＣＰＵ７０と、切換回路８０とを備えている。ＰＬＬ回路４０は、位相周波数検出器（ＰＦＤ）４２と、ローパスフィルタ（ＬＰＦ）４４と、電圧制御発振器（ＶＣＯ）４６と、分周器４８とを備えている。ＰＬＬ回路４０と可変遅延回路５０は、水平同期信号ＨＳＹＮＣからドットクロック信号ＤＣＬＫを生成するためのドットクロック生成回路を構成している。なお、ＰＬＬ回路４０内の４つの回路要素のうちで、分周器４８以外の３つの回路要素４２，４４，４６で構成される回路が「ＰＬＬ回路」と呼ばれることもある。
【００１６】
切換回路８０には、水平同期信号ＨＳＹＮＣと、分周器４８から出力された帰還信号ＲＥＴとが入力されている。切換回路８０は、入力された２つの信号ＨＳＹＮＣ，ＲＥＴの一方を可変遅延回路５０に供給し、他方を位相周波数検出器４２の帰還入力端子ＦＢに供給するように、２つの信号ＨＳＹＮＣ，ＲＥＴの接続状態を相補的に切り換える。可変遅延回路５０の出力は、位相周波数検出器４２の基準入力端子ＲＥＦに供給される。なお、切換回路８０を切り換える切換信号ＳＷは、ＣＰＵ７０から供給される。
【００１７】
図２は、切換回路８０の内部構成を示すブロック図である。この切換回路８０は、２つのデマルチプレクサ８２，８４と、インバータ８６とで構成されている。水平同期信号ＨＳＹＮＣは第１のデマルチプレクサ８２に入力され、帰還信号ＲＥＴは第２のデマルチプレクサ８４に入力されている。第１と第２のデマルチプレクサ８２，８４の第１の出力Ｑ８２ａ，Ｑ８４ａは、ＯＲ接続されて、第１の出力信号Ｑ１として切換回路８０から出力される。同様に、第１と第２のデマルチプレクサ８２，８４の第２の出力Ｑ８２ｂ，Ｑ８４ｂもＯＲ接続されて、第２の出力信号Ｑ２として切換回路８０から出力される。ＣＰＵ７０からの切換信号ＳＷは、そのまま第２のデマルチプレクサ８４に選択信号として供給されているとともに、インバータ８６で反転されて第１のデマルチプレクサ８２に選択信号として供給されている。従って、切換信号ＳＷの１，０のレベルに応じて、２つの信号ＨＳＹＮＣ，ＲＥＴの一方が第１の出力信号Ｑ１として出力され、他方が第２の出力信号Ｑ２として出力されるように、２つのデマルチプレクサ８２，８４において相補的な切換が行われる。
【００１８】
可変遅延回路５０は、切換回路８０の第１の出力信号Ｑ１を遅延させる。可変遅延回路５０における遅延量φは、ＣＰＵ７０からの遅延制御信号ＤＣＯＮによって設定される。
【００１９】
図３は、可変遅延回路５０の内部構成を示すブロック図である。可変遅延回路５０は、多段に直列接続された複数のゲート素子５２と、マルチプレクサ（ＭＰＸ）５４とを備えている。切換回路８０の第１の出力信号（水平同期信号ＨＳＹＮＣまたは帰還信号ＲＥＴ）は、直列接続された複数のゲート素子５２に入力される。複数のゲート素子５２の出力端子は、マルチプレクサ５４に並列に接続されている。マルチプレクサ５４は、ＣＰＵ７０から与えられる遅延制御信号ＤＣＯＮに応じて、複数のゲート素子５２の出力のうちから１つを選択し、遅延信号ＸＱ１として出力する。可変遅延回路５０から出力された遅延信号ＸＱ１は、位相周波数検出器４２の基準入力端子ＲＥＦに供給される。一方、切換回路８０の第２の出力信号Ｑ２は、位相周波数検出器４２の帰還入力端子ＦＢに供給される。
【００２０】
図１に示す第１実施例のドットクロック生成回路は、切換回路８０における２つの切換状態に応じて、図４に示す第１の等価回路と、図６に示す第２の等価回路の構成を実現することができる。
【００２１】
図４に示す第１の等価回路では、水平同期信号ＨＳＹＮＣが可変遅延回路５０で遅延を受け、遅延同期信号ＸＨＳＹＮＣが位相周波数検出器４２の基準入力端子ＲＥＦに入力される。一方、位相周波数検出器４２の帰還入力端子ＦＢには、分周器４８から出力された帰還信号ＲＥＴが供給される。位相周波数検出器４２は、遅延同期信号ＸＨＳＹＮＣと帰還信号ＲＥＴとのエッジ差に応じた電圧レベルを有する信号を出力する。位相周波数検出器４２の出力は、ローパスフィルタ４４を通じて電圧制御発振器４６に与えられる。電圧制御発振器４６の出力は、ドットクロック信号ＤＣＬＫとして出力されるとともに、分周器４８に入力される。分周器４８は、設定された逓倍数Ｎまでパルス数をカウントするカウンタであり、この逓倍数Ｎでドットクロック信号ＤＣＬＫを分周する。ドットクロック信号ＤＣＬＫは、遅延同期信号ＸＨＳＹＮＣのＮ倍の周波数を有しており、また、遅延同期信号ＸＨＳＹＮＣと位相が一致している（すなわち、立ち上がりエッジのタイミングが一致している）。
【００２２】
Ａ−Ｄコンバータ６０は、ドットクロック信号ＤＣＬＫの立ち上がりエッジでアナログ映像信号ＹＩＮをサンプリングしてデジタル映像信号ＹＯＵＴを生成する。映像信号処理装置では、このデジタル映像信号ＹＯＵＴを用いて映像の処理や表示等を実行する。
【００２３】
図５は、図４に示す第１の等価回路における各種の信号ＹＩＮ，ＨＳＹＮＣ，ＸＨＳＹＮＣ，ＤＣＬＫのタイミングチャートである。図５（ａ）はアナログ映像信号ＹＩＮを示しており、図５（ｂ）は遅延のない水平同期信号ＨＳＹＮＣを、また、図５（ｃ）は、この水平同期信号ＨＳＹＮＣと位相が一致しているドットクロック信号ＤＣＬＫａを示している。図５（ｃ）のドットクロック信号ＤＣＬＫａは、可変遅延回路５０（図４）における遅延量φをゼロに設定した場合に得られる信号である。図５（ｃ）の例では、このドットクロック信号ＤＣＬＫａの立ち上がりエッジがアナログ映像信号ＹＩＮの過渡領域Ｒtrに存在するものと仮定している。
【００２４】
図５（ｄ）は遅延同期信号ＸＨＳＹＮＣを示し、図５（ｅ）はこの遅延同期信号ＸＨＳＹＮＣと位相が一致しているドットクロック信号ＤＣＬＫｂを示している。遅延同期信号ＸＨＳＹＮＣは、元の水平同期信号ＨＳＹＮＣから遅延量φだけ遅延している。この結果、図５（ｅ）に示すドットクロック信号ＤＣＬＫｂの立ち上がりエッジは、アナログ映像信号ＹＩＮの安定領域Ｒstに存在する。
【００２５】
前述した図１５に示す従来のドットクロック生成回路では、ドットクロック信号のデューティー比が遅延回路１０２における遅延量φに応じて変化していた。一方、図４に示す第１の等価回路では、水平同期信号ＨＳＹＮＣに遅延を与えているので、遅延同期信号ＸＨＳＹＮＣのデューティー比が変化する可能性がある。しかし、位相周波数検出器４２の出力レベルは２つの入力信号ＸＨＳＹＮＣ，ＲＥＴの立ち上がりエッジの差に対応しており、それらのデューティー比には無関係なので、遅延同期信号ＸＳＹＮＣのデューティー比が変化しても位相周波数検出器４２の出力レベルにはほとんど影響がない。従って、図４の等価回路によれば、遅延量φに係わらず、ほぼ一定のデューティー比を有するドットクロック信号ＤＣＬＫを生成することができる。また、可変遅延回路５０における遅延量φを調整することによって、適切な位相を有するドットクロック信号ＤＣＬＫを生成することが可能である。
【００２６】
図６に示す第２の等価回路では、遅延帰還信号ＸＲＥＴが位相周波数検出器４２の基準入力端子ＲＥＦに供給されており、水平同期信号ＨＳＹＮＣがそのまま位相周波数検出器４２の帰還入力端子ＦＢに供給されている。
【００２７】
図７は、図６に示す第２の等価回路における各種の信号ＹＩＮ，ＨＳＹＮＣ，ＸＲＥＴ，ＲＥＴ，ＤＣＬＫのタイミングチャートである。ＰＬＬ回路４０は、位相周波数検出器４２の基準入力端子ＲＥＦと帰還入力端子ＦＢに入力される２つの信号ＸＲＥＴ，ＨＳＹＮＣ（図７（ｃ），（ｂ））の立ち上がりエッジの差がゼロになるようにドットクロック信号ＤＣＬＫの位相と周波数を調整する。図７（ｄ）に示す帰還信号ＲＥＴは、遅延帰還信号ＸＲＥＴよりも遅延量φだけ位相が進んだ信号である。ドットクロック信号ＤＣＬＫは、帰還信号ＲＥＴと位相が一致しているので、遅延帰還信号ＸＲＥＴよりも位相がφだけ進んでいる。従って、ドットクロック信号ＤＣＬＫは、水平同期信号ＨＳＹＮＣよりも位相がφだけ進んでいることになる。
【００２８】
なお、第２の等価回路では、水平同期信号ＨＳＹＮＣが位相周波数検出器４２の帰還入力端子ＦＢに入力されているので、位相周波数検出器４２の出力信号の符号が図４の場合とは逆になる。これに対処するために、ローパスフィルタ４４は、入力された信号レベルを反転する反転回路（図示せず）を有している。第２の等価回路においては、この反転回路でローパスフィルタ４４への入力信号またはローパスフィルタ４４からの出力信号を逆転している。この反転回路のオン／オフは、切換回路８０に与えられるものと同じ切換信号ＳＷによって制御される。
【００２９】
このように、第２の等価回路では、分周器４８からの帰還信号ＲＥＴを遅延させて位相周波数検出器４２の基準入力端子ＲＥＦに供給することによって、ドットクロック信号ＤＣＬＫの位相を水平同期信号ＨＳＹＮＣから進ませることができる。この結果、ドットクロック信号ＤＣＬＫの立ち上がりエッジがアナログ映像信号ＹＩＮの安定領域Ｒst内に存在するように、ドットクロック信号ＤＣＬＫの位相を調整することができる。
【００３０】
このように、図４に示す第１の等価回路では、水平同期信号ＨＳＹＮＣに対してドットクロック信号ＤＣＬＫの位相を遅らせることができ、一方、図６に示す第２の等価回路では、水平同期信号ＨＳＹＮＣに対してドットクロック信号ＤＣＬＫの位相を進めることができる。従って、図１に示す第１実施例のドットクロック生成回路によれば、切換回路８０を切り換えることによって、ドットクロック信号ＤＣＬＫの位相を水平同期信号ＨＳＹＮＣから遅らせたり進めたりすることができる。可変遅延回路５０における最大遅延量が同じであれば、図１に示す第１実施例の回路は、第１の等価回路または第２の等価回路の２倍の位相調整幅でドットクロック信号ＤＣＬＫの位相を調整することができる。一方、第１実施例の回路において第１の等価回路または第２の等価回路と同じ位相調整幅を達成するためには、可変遅延回路５０における最大遅延量を第１の等価回路または第２の等価回路の１／２にすることができる。
【００３１】
図８は、本発明の第２実施例の映像信号処理装置のブロック図である。この装置は、図１に示す第１実施例と同じ要素で構成されており、要素間の接続が異なるだけである。すなわち、図８の装置では、可変遅延回路５０の出力信号ＸＱ１が位相周波数検出器４２の帰還入力端子ＦＢに供給されており、切換回路８０の第２の出力Ｑ２が位相周波数検出器４２の基準入力端子ＲＥＦに供給されている。
【００３２】
図８に示すドットクロック生成回路は、切換回路８０における２つの切換状態に応じて、図９に示す第３の等価回路と、図１０に示す第４の等価回路の構成を実現することができる。図９に示す第３の等価回路では、帰還信号ＲＥＴに遅延を与えているので、水平同期信号ＨＳＹＮＣに対してドットクロック信号ＤＣＬＫの位相を進めることができる。第３の等価回路の動作は、前述した図６の第２の等価回路の動作（図７）とほぼ同じなので、その説明は省略する。一方、図１０に示す第４の等価回路では、水平同期信号ＨＳＹＮＣに対してドットクロック信号ＤＣＬＫの位相を遅らせることができる。第４の等価回路の動作は、前述した図４の第１の等価回路の動作（図５）とほぼ同じなので、その説明は省略する。但し、第４の等価回路では、遅延水平同期信号ＸＨＳＹＮＣが位相周波数検出器４２の帰還入力端子ＦＢに入力されているので、位相周波数検出器４２の出力信号の符号が図４の場合とは逆になる。第４の等価回路においては、ローパスフィルタ４４内の図示しない反転回路で入力信号を逆転している。
【００３３】
このように、図８に示すドットクロック生成回路でも、切換回路８０を切り換えることによって、ドットクロック信号ＤＣＬＫの位相を水平同期信号ＨＳＹＮＣから遅らせたり進めたりすることができる。
【００３４】
図１１は、本発明の第３実施例の映像信号処理装置のブロック図である。この装置も、図１に示す第１実施例と同じ要素で構成されており、要素間の接続が異なるだけである。すなわち、図１１の装置では、水平同期信号ＨＳＹＮＣが可変遅延回路５０に入力されており、得られた遅延同期信号ＸＨＳＹＮＣが帰還信号ＲＥＴとともに切換回路８０に入力されている。切換回路８０の第１の出力Ｑ１は位相周波数検出器４２の基準入力端子ＲＥＦに供給されており、第２の出力Ｑ２は帰還入力端子ＦＢに供給されている。
【００３５】
図１１に示すドットクロック生成回路は、切換回路８０における２つの切換状態に応じて、図４に示す第１の等価回路と、図１０に示す第４の等価回路の構成を実現することができる。第１と第４の等価回路では、いずれも水平同期信号ＨＳＹＮＣに対してドットクロック信号ＤＣＬＫの位相を遅らせている。しかし、図１１に示す回路においては、切換回路８０を切り換えることによって、第１と第４の２つ等価回路のうちで、より安定した動作を示す回路構成を選択することができる。
【００３６】
図１２は、本発明の第４実施例の映像信号処理装置のブロック図である。この装置も、図１に示す第１実施例と同じ要素で構成されており、要素間の接続が異なるだけである。すなわち、図１２の装置では、帰還信号ＲＥＴが可変遅延回路５０に入力されており、得られた遅延帰還信号ＸＲＥＴが水平同期信号ＨＳＹＮＣとともに切換回路８０に入力されている。切換回路８０の第１の出力Ｑ１は位相周波数検出器４２の基準入力端子ＲＥＦに供給されており、第２の出力Ｑ２は帰還入力端子ＦＢに供給されている。
【００３７】
図１２に示すドットクロック生成回路は、切換回路８０における２つの切換状態に応じて、図６に示す第２の等価回路と図９に示す第３の等価回路の構成を実現することができる。第２と第３の等価回路では、いずれも水平同期信号ＨＳＹＮＣに対してドットクロック信号ＤＣＬＫの位相を進めている。しかし、図１２に示す回路においては、切換回路８０を切り換えることによって、これらの２つ等価回路のうちで、より安定した動作を示す回路構成を選択することができる。
【００３８】
図１３は、本発明の第５実施例の映像信号処理装置のブロック図である。この装置は、可変遅延回路５０の入力側と出力側にそれぞれ切換回路を設けた構成を有している。すなわち、図１３の装置では、水平同期信号ＨＳＹＮＣと帰還信号ＲＥＴが第１の切換回路８０ａに入力されている。第１の切換回路８０ａの第１の出力Ｑ１ａは可変遅延回路５０を介して第２の切換回路８０ｂに入力されている。また、第１の切換回路８０ａの第２の出力Ｑ２ａは、そのまま第２の切換回路８０ｂに入力されている。第２の切換回路８０ｂの第１の出力Ｑ１ａは位相周波数検出器４２の基準入力端子ＲＥＦに供給されており、第２の出力Ｑ２ｂは帰還入力端子ＦＢに供給されている。
【００３９】
２つの切換回路８０ａ，８０ｂの内部構成は、図２に示したものと同じである。また、これらの２つの切換回路８０ａ，８０ｂに与えられる切換信号ＳＷａ，ＳＷｂはそれぞれ独立に設定可能である。従って、図１３に示す回路は、２つの切換回路８０ａ，８０ｂにおける切換状態に応じて、第１ないし第４の等価回路の構成をいずれも実現することができる。すなわち、第５実施例によれば、ドットクロック信号ＤＣＬＫの位相を水平同期信号ＨＳＹＮＣから遅らせたり進めたりすることができ、かつ、より安定な動作を示す回路構成を容易に実現することができる。
【００４０】
図１４は、本発明の第６実施例の映像信号処理装置のブロック図である。この装置は、水平同期信号ＨＳＹＮＣと帰還信号ＲＥＴにそれぞれ専用の可変遅延回路を設けた構成を有している。すなわち、図１４の装置では、水平同期信号ＨＳＹＮＣと帰還信号ＲＥＴがそれぞれ別個の可変遅延回路５０ａ，５０ｂに入力されている。遅延同期信号ＸＨＳＹＮＣは位相周波数検出器４２の基準入力端子ＲＥＦに供給されており、遅延帰還信号ＸＲＥＴは帰還入力端子ＦＢに供給されている。
【００４１】
２つの可変遅延回路５０ａ，５０ｂの内部構成は、図３に示したものと同じである。また、これらの２つの可変遅延回路５０ａ，５０ｂに与えられる遅延制御信号ＤＣＯＮａ，ＤＣＯＮｂはそれぞれ独立に設定可能である。従って、図１４に示す回路は、２つの可変遅延回路５０ａ，５０ｂにおける遅延量φａ，φｂに応じて、ドットクロック信号ＤＣＬＫの位相を水平同期信号ＨＳＹＮＣから遅らせたり進めたりすることができる。前述した第１実施例ないし第５実施例のドットクロック生成回路はいずれも切換回路を含むので、切換回路における切換動作時にドットクロック信号ＤＣＬＫの位相が一時的にずれて、揺れが発生する可能性がある。一方、図１４に示すの第６実施例のドットクロック生成回路は切換回路を含まないので、切換時の一時的な位相はずれによるドットクロック信号ＤＣＬＫの揺れが発生しないという利点がある。
【００４２】
なお、図１４を変形して、遅延同期信号ＸＨＳＹＮＣを位相周波数検出器４２の帰還入力端子ＦＢに入力し、遅延帰還信号ＸＲＥＴを基準入力端子ＲＥＦに入力するようにしてもよい。但し、この場合には、ローパスフィルタ４４内の反転回路がオンに設定される。
【００４３】
なお、この発明は上記の実施例や実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば次のような変形も可能である。
【００４４】
（１）ＰＬＬ回路４０内の電圧制御発振器４６の後段に、もう１つの分周器を設け、電圧制御発振器４６から出力されるクロック信号をこの分周器で１／Ｍ（Ｍは整数）に分周することによって、ドットクロック信号ＤＣＬＫを生成するようにしてもよい。
【図面の簡単な説明】
【図１】本発明の第１実施例としてのドットクロック生成回路を含む映像信号処理装置の一部の構成を示すブロック図。
【図２】切換回路８０の内部構成を示すブロック図。
【図３】可変遅延回路５０の内部構成を示すブロック図。
【図４】第１実施例の第１の等価回路のブロック図。
【図５】第１の等価回路における各種の信号のタイミングチャート。
【図６】第１実施例の第２の等価回路のブロック図。
【図７】第２の等価回路における各種の信号のタイミングチャート。
【図８】本発明の第２実施例のブロック図。
【図９】第２実施例の第３の等価回路のブロック図。
【図１０】第２実施例の第４の等価回路のブロック図。
【図１１】本発明の第３実施例のブロック図。
【図１２】本発明の第４実施例のブロック図。
【図１３】本発明の第５実施例のブロック図。
【図１４】本発明の第６実施例のブロック図。
【図１５】従来のドットクロック生成回路を含む映像信号処理装置の一部の構成を示すブロック図。
【図１６】従来技術におけるアナログ映像信号ＹＩＮと２つのクロック信号ＲＣＬＫ，ＤＣＬＫのタイミングチャート。
【符号の説明】
４０…ＰＬＬ回路
４２…位相周波数検出器
４４…ローパスフィルタ
４６…電圧制御発振器
４８…分周器
５０…可変遅延回路
５２…ゲート素子
５４…マルチプレクサ
６０…Ａ−Ｄコンバータ
７０…ＣＰＵ
８０…切換回路
８２，８４…デマルチプレクサ
８６…インバータ
１００…ＰＬＬ回路
１０２…遅延回路
１０４…Ａ−Ｄコンバータ
Claims (4)
- 同期信号からドットクロックを生成するドットクロック生成回路であって、
位相周波数検出器と、ローパスフィルタと、電圧制御発振器と、分周器とを有し、前記ドットクロック信号を出力するＰＬＬ回路と、
前記分周器から出力される帰還信号と前記同期信号とのうちの一方を遅延させるための可変遅延回路と、
前記帰還信号と前記同期信号の２つの信号のうちの一方を選択して前記可変遅延回路に供給するように、前記帰還信号と前記同期信号の接続状態を相補的に切換える切換回路と、を備え、
前記帰還信号と前記同期信号の２つの信号のうちで前記可変遅延回路で遅延された一方の信号と他方の信号とが前記位相周波数検出器の基準入力端子と帰還入力端子とのうちのいずれかにそれぞれに供給されることを特徴とするドットクロック生成回路。 - 同期信号からドットクロックを生成するドットクロック生成回路であって、
位相周波数検出器と、ローパスフィルタと、電圧制御発振器と、分周器とを有し、前記ドットクロック信号を出力するＰＬＬ回路と、
前記分周器から出力される帰還信号と前記同期信号とのうちの一方を遅延させるための可変遅延回路と、
前記帰還信号と前記同期信号の２つの信号のうちで前記可変遅延回路で遅延された一方の信号と他方の信号とを前記位相周波数検出器の基準入力端子と帰還入力端子とに相補的に切換えて供給する切換回路と、
を備えることを特徴とするドットクロック生成回路。 - 同期信号からドットクロックを生成するドットクロック生成回路であって、
位相周波数検出器と、ローパスフィルタと、電圧制御発振器と、分周器とを有し、前記ドットクロック信号を出力するＰＬＬ回路と、
前記分周器から出力される帰還信号と前記同期信号とのうちの一方を遅延させるための可変遅延回路と、
前記帰還信号と前記同期信号の２つの信号のうちの一方を選択して前記可変遅延回路に供給するように、前記帰還信号と前記同期信号の接続状態を相補的に切換える第１の切換回路と、
前記帰還信号と前記同期信号の２つの信号のうちで前記可変遅延回路で遅延された一方の信号と他方の信号とを前記位相周波数検出器の基準入力端子と帰還入力端子とに相補的に切換えて供給する第２の切換回路と、
を備えることを特徴とするドットクロック生成回路。 - 同期信号からドットクロックを生成するドットクロック生成回路であって、
位相周波数検出器と、ローパスフィルタと、電圧制御発振器と、分周器とを有し、前記ドットクロック信号を出力するＰＬＬ回路と、
前記分周器から出力される帰還信号を遅延させるための第１の可変遅延回路と、
前記第１の可変遅延回路における遅延量とは独立に前記同期信号を遅延させるための第２の可変遅延回路と、
を備えることを特徴とするドットクロック生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP08215397A JP3539121B2 (ja) | 1997-03-14 | 1997-03-14 | ドットクロック生成回路 |
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| Application Number | Priority Date | Filing Date | Title |
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| JP08215397A JP3539121B2 (ja) | 1997-03-14 | 1997-03-14 | ドットクロック生成回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10254400A JPH10254400A (ja) | 1998-09-25 |
| JP3539121B2 true JP3539121B2 (ja) | 2004-07-07 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP08215397A Expired - Fee Related JP3539121B2 (ja) | 1997-03-14 | 1997-03-14 | ドットクロック生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3539121B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100393068B1 (ko) * | 2001-07-13 | 2003-07-31 | 삼성전자주식회사 | 액정 디스플레이 시스템의 샘플링 클록신호의 위상 제어장치 및 방법 |
| JP2004356962A (ja) * | 2003-05-29 | 2004-12-16 | Denso Corp | 車両用映像表示装置 |
-
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- 1997-03-14 JP JP08215397A patent/JP3539121B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH10254400A (ja) | 1998-09-25 |
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