JP2878313B2 - ビデオ信号ディジタイズ用クロック発生回路 - Google Patents
ビデオ信号ディジタイズ用クロック発生回路Info
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- JP2878313B2 JP2878313B2 JP14707089A JP14707089A JP2878313B2 JP 2878313 B2 JP2878313 B2 JP 2878313B2 JP 14707089 A JP14707089 A JP 14707089A JP 14707089 A JP14707089 A JP 14707089A JP 2878313 B2 JP2878313 B2 JP 2878313B2
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- frequency divider
- frequency
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Studio Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は位相調整機能を有するビデオ信号ディジタイ
ズ用クロック発生回路に関する。
ズ用クロック発生回路に関する。
第３図は従来回路の一例の構成を示すブロック図で、
１はPLL回路（Phese Locked Loop回路）より構成され、
水平同期信号Hsを入力しそれに同期した発振を行うPLL
発振回路、２はこの回路１の出力を入力しそれを1/2分
周する第１分周器、３はこの第１分周器２の出力Ｑを入
力しそれを1/2分周する第２分周器、Ｎは１つ前の第ｎ
−１分周器の出力Ｑを入力しそれを1/2分周する第ｎ分
周器、５は選択信号ｎよりPLL発振回路１の出力，各第
１〜第ｎ分周器２〜Ｎの出力を順次切替え、PLL発振回
路１の発振周波数の分周比を選択する分周比選択スイッ
チ、６はディレイラインである。
１はPLL回路（Phese Locked Loop回路）より構成され、
水平同期信号Hsを入力しそれに同期した発振を行うPLL
発振回路、２はこの回路１の出力を入力しそれを1/2分
周する第１分周器、３はこの第１分周器２の出力Ｑを入
力しそれを1/2分周する第２分周器、Ｎは１つ前の第ｎ
−１分周器の出力Ｑを入力しそれを1/2分周する第ｎ分
周器、５は選択信号ｎよりPLL発振回路１の出力，各第
１〜第ｎ分周器２〜Ｎの出力を順次切替え、PLL発振回
路１の発振周波数の分周比を選択する分周比選択スイッ
チ、６はディレイラインである。
上記構成の従来回路において第４図示の水平同期信号
HsがPLL発振回路１に入力され、当該水平同期信号Hsに
同期した第４図示の発振出力が得られる。この発振出力
は第１分周器２と分周比選択スイッチ５に送られ、第１
分周器２の出力（第４図参照）は第２分周器３と分周比
選択スイッチ５に送られる。第２分周器３の出力（第４
図参照）も同様にして次の分周器と分周比選択スイッチ
５に送られ、第ｎ分周器Ｎの出力（第４図参照）も分周
比選択スイッチ５に送られる。
HsがPLL発振回路１に入力され、当該水平同期信号Hsに
同期した第４図示の発振出力が得られる。この発振出力
は第１分周器２と分周比選択スイッチ５に送られ、第１
分周器２の出力（第４図参照）は第２分周器３と分周比
選択スイッチ５に送られる。第２分周器３の出力（第４
図参照）も同様にして次の分周器と分周比選択スイッチ
５に送られ、第ｎ分周器Ｎの出力（第４図参照）も分周
比選択スイッチ５に送られる。
分周比選択スイッチ５は選択信号に従いスイッチを切
替え、PLL発振回路１の出力を1/1から1/2nまで分周した
出力を選択し、出力クロックの周波数を決定する。ここ
で、第1,第２……第ｎ分周器2,3……Ｎは水平同期信号H
sでリセットされるため、PLL発振回路１の出力も第1,第
２……第ｎ分周器2,3……Ｎの出力も水平同期信号Hsに
同期した出力となる。
替え、PLL発振回路１の出力を1/1から1/2nまで分周した
出力を選択し、出力クロックの周波数を決定する。ここ
で、第1,第２……第ｎ分周器2,3……Ｎは水平同期信号H
sでリセットされるため、PLL発振回路１の出力も第1,第
２……第ｎ分周器2,3……Ｎの出力も水平同期信号Hsに
同期した出力となる。
しかし実際にはPLL発振回路１や第1,第２……第ｎ分
周器2,3……Ｎ等のディレイタイムなどで位相がずれる
ため、そのずれをディレイライン６で任意に位相を動か
し、水平同期信号Hsとの位相差を解消していた。
周器2,3……Ｎ等のディレイタイムなどで位相がずれる
ため、そのずれをディレイライン６で任意に位相を動か
し、水平同期信号Hsとの位相差を解消していた。
しかしながら上記従来例にあっては、第４図のタイム
チャートからも明らかなように、カウンタ数ｎが増える
と当然出力クロックの周期Ｔも増えることとなる。Ｔは
次式で表される。
チャートからも明らかなように、カウンタ数ｎが増える
と当然出力クロックの周期Ｔも増えることとなる。Ｔは
次式で表される。
Ｔ＝2nT0 ……（１） （ただしT0はPLL発振回路１の出力クロックの周期） したがって、出力波形の位相を１クロック間任意の位
相にするためにはディレイライン６の可変範囲も必然的
に増大させねばならず、その結果、可変ステップを大き
くするか、ライン数を多くするかして、対応しなければ
ならず、回路及び制御の複雑化また調整精度の劣化を招
くという課題があった。
相にするためにはディレイライン６の可変範囲も必然的
に増大させねばならず、その結果、可変ステップを大き
くするか、ライン数を多くするかして、対応しなければ
ならず、回路及び制御の複雑化また調整精度の劣化を招
くという課題があった。
本発明はビデオ信号ディジタイズ用クロック発生回路
において、出力クロックの位相制御時に起きる回路及び
制御の複雑化，調整精度の劣化という課題を，各分周器
2,3……Ｎの出力を任意に制御し、ディレイライン６で
は微調整を行うことにより解決する点にある。
において、出力クロックの位相制御時に起きる回路及び
制御の複雑化，調整精度の劣化という課題を，各分周器
2,3……Ｎの出力を任意に制御し、ディレイライン６で
は微調整を行うことにより解決する点にある。
即ち、本発明回路は第１図示のように、水平同期信号
Hsを入力し、それに同期した発振を行うPLL発振回路１
と、この回路１の出力S1か反転した出力▲▼を選択
する第１出力選択スイッチ７と、このスイッチ７の出力
S1または▲▼を入力しそれを1/2分周する第１分周
器２と、この第１分周器２の出力Ｑかを選択する第２
出力選択スイッチ８と、このスイッチ８の出力Ｑかを
入力しそれを1/2分周する第２分周器３と、この第２分
周器３の出力Ｑかを選択する第３出力選択スイッチ９
と、同様にして1/2分周されていった出力を入力しそれ
を1/2分周する第ｎ分周器Ｎと、その出力Ｑかを選択
する第ｍ出力選択スイッチＭと、各出力選択スイッチ7,
8……Ｍの出力を入力し選択信号に従い分周比を選択す
る分周比選択スイッチ５と、このスイッチ５の出力の位
相調整を行い出力するディレイライン６とよりなり、各
出力選択スイッチ7,8,9……Ｍを切替え、水平同期信号H
sに対してPLL発振回路１の出力クロックの周期T0の1/2
のステップで任意の位相を選択し、ディレイライン６で
1/2周期T0の範囲の位相調整を行い、2n分周後の出力波
形を360゜任意の位相調整を行う機能を有せしめてなる
構成としたものである。
Hsを入力し、それに同期した発振を行うPLL発振回路１
と、この回路１の出力S1か反転した出力▲▼を選択
する第１出力選択スイッチ７と、このスイッチ７の出力
S1または▲▼を入力しそれを1/2分周する第１分周
器２と、この第１分周器２の出力Ｑかを選択する第２
出力選択スイッチ８と、このスイッチ８の出力Ｑかを
入力しそれを1/2分周する第２分周器３と、この第２分
周器３の出力Ｑかを選択する第３出力選択スイッチ９
と、同様にして1/2分周されていった出力を入力しそれ
を1/2分周する第ｎ分周器Ｎと、その出力Ｑかを選択
する第ｍ出力選択スイッチＭと、各出力選択スイッチ7,
8……Ｍの出力を入力し選択信号に従い分周比を選択す
る分周比選択スイッチ５と、このスイッチ５の出力の位
相調整を行い出力するディレイライン６とよりなり、各
出力選択スイッチ7,8,9……Ｍを切替え、水平同期信号H
sに対してPLL発振回路１の出力クロックの周期T0の1/2
のステップで任意の位相を選択し、ディレイライン６で
1/2周期T0の範囲の位相調整を行い、2n分周後の出力波
形を360゜任意の位相調整を行う機能を有せしめてなる
構成としたものである。
第２図示の水平同期信号HsがPLL発振回路１に入力さ
れ、当該水平同期信号Hsに同期した第２図示の発振出力
S1が得られ、この発振出力S1がインバータ４により反転
される。当該発振出力S1とインバータ４を通して反転さ
せた出力▲▼（第２図参照）は第１出力選択スイッ
チ７で切替えられ、第１分周器２と分周比選択スイッチ
５へ送られる。また第1,第２……第ｎ分周器2,3……Ｎ
の出力Ｑかもそれぞれ第1,第２……第ｍ出力選択スイ
ッチ7,8……Ｍで切替えられ分周比選択スイッチ５と次
の分周器に送られる。
れ、当該水平同期信号Hsに同期した第２図示の発振出力
S1が得られ、この発振出力S1がインバータ４により反転
される。当該発振出力S1とインバータ４を通して反転さ
せた出力▲▼（第２図参照）は第１出力選択スイッ
チ７で切替えられ、第１分周器２と分周比選択スイッチ
５へ送られる。また第1,第２……第ｎ分周器2,3……Ｎ
の出力Ｑかもそれぞれ第1,第２……第ｍ出力選択スイ
ッチ7,8……Ｍで切替えられ分周比選択スイッチ５と次
の分周器に送られる。
このスイッチ５の切替えにより第２図のような出力を
任意に選択することができ、ディレイライン６では1/2
T0の可変範囲があれば全ての位相をカバーすることがで
きる。
任意に選択することができ、ディレイライン６では1/2
T0の可変範囲があれば全ての位相をカバーすることがで
きる。
かくして、本発明はPLL発振回路１の出力，その反転
出力と、各第1,第２……第ｎ分周器2,3……Ｎの出力Ｑ
とを制御することにより、任意の位相の出力クロック
を得ることができ、その得られた位相をディレイライン
６を使って更に微調整することができる。
出力と、各第1,第２……第ｎ分周器2,3……Ｎの出力Ｑ
とを制御することにより、任意の位相の出力クロック
を得ることができ、その得られた位相をディレイライン
６を使って更に微調整することができる。
以下図面に基づいて本発明の実施例を説明する。
第１図は本発明回路の一実施例の構成を示すブロック
図で、１はPLL回路より構成され、水平同期信号Hsを入
力しそれに同期した発振を行うPLL発振回路、４はこの
回路１の発振出力S1を入力し反転した出力▲▼を得
るインバータ、７は発振出力S1と反転した出力S1を選択
する第１出力選択スイッチ、２はこのスイッチ７の出力
S1または▲▼を入力しそれを1/2分周する第１分周
器、８はこの第１分周器２の出力Ｑかを選択する第２
出力選択スイッチである。
図で、１はPLL回路より構成され、水平同期信号Hsを入
力しそれに同期した発振を行うPLL発振回路、４はこの
回路１の発振出力S1を入力し反転した出力▲▼を得
るインバータ、７は発振出力S1と反転した出力S1を選択
する第１出力選択スイッチ、２はこのスイッチ７の出力
S1または▲▼を入力しそれを1/2分周する第１分周
器、８はこの第１分周器２の出力Ｑかを選択する第２
出力選択スイッチである。
３はこのスイッチ８の出力Ｑかを入力しそれを1/2
分周する第２分周器、９はこの第２分周器３の出力Ｑか
を選択する第３出力選択スイッチ、Ｎは同様にして1/
2分周されていった出力を入力しそれを1/2分周する第ｎ
分周器、Ｍはこの第ｎ分周器Ｎの出力Ｑかを選択する
第ｍ出力選択スイッチ、５は各出力選択スイッチ7,8…
…Ｍの出力を入力し選択信号に従い分周比を選択する分
周比選択スイッチ、６はこのスイッチ５の出力の位相調
整を行い出力するディレイラインである。
分周する第２分周器、９はこの第２分周器３の出力Ｑか
を選択する第３出力選択スイッチ、Ｎは同様にして1/
2分周されていった出力を入力しそれを1/2分周する第ｎ
分周器、Ｍはこの第ｎ分周器Ｎの出力Ｑかを選択する
第ｍ出力選択スイッチ、５は各出力選択スイッチ7,8…
…Ｍの出力を入力し選択信号に従い分周比を選択する分
周比選択スイッチ、６はこのスイッチ５の出力の位相調
整を行い出力するディレイラインである。
上記の構成において水平同期信号HsがPLL発振回路１
に入力されそれに同期した発振出力S1とインバータ４を
通して反転させた出力▲▼（第２図参照）は、第１
出力選択スイッチ７で切替えられ第１分周器２と分周比
選択スイッチ５に送られ、第１分周器２の出力Ｑと
（第２図参照）は、第２出力選択スイッチ８で切替えら
れ第２分周器３と分周比選択スイッチ５に送られる。第
２分周器３の出力Ｑと（第２図参照）も同様にして第
３出力選択スイッチ９で切替えられ次の分周器と分周比
選択スイッチ５に送られ、第ｎ分周器Ｎの出力Ｑとも
第ｍ出力選択スイッチＭで切替えられ分周比選択スイッ
チ５に送られる。分周比選択スイッチ５は選択信号に従
いスイッチを切替えPLL発振回路１の出力S1を1/1から1/
2nまで分周した出力を選択し、出力クロックの周波数を
決定する。ここで各出力選択スイッチ7,8……Ｍを切替
えることにより第２図（ｎ＝２）のような波形のクロッ
クを得ることができ、これをディレイライン６で位相調
整を行い任意の位相を波形の出力クロックを得る。
に入力されそれに同期した発振出力S1とインバータ４を
通して反転させた出力▲▼（第２図参照）は、第１
出力選択スイッチ７で切替えられ第１分周器２と分周比
選択スイッチ５に送られ、第１分周器２の出力Ｑと
（第２図参照）は、第２出力選択スイッチ８で切替えら
れ第２分周器３と分周比選択スイッチ５に送られる。第
２分周器３の出力Ｑと（第２図参照）も同様にして第
３出力選択スイッチ９で切替えられ次の分周器と分周比
選択スイッチ５に送られ、第ｎ分周器Ｎの出力Ｑとも
第ｍ出力選択スイッチＭで切替えられ分周比選択スイッ
チ５に送られる。分周比選択スイッチ５は選択信号に従
いスイッチを切替えPLL発振回路１の出力S1を1/1から1/
2nまで分周した出力を選択し、出力クロックの周波数を
決定する。ここで各出力選択スイッチ7,8……Ｍを切替
えることにより第２図（ｎ＝２）のような波形のクロッ
クを得ることができ、これをディレイライン６で位相調
整を行い任意の位相を波形の出力クロックを得る。
上述のように本発明によれば、第1,第２……第ｍ出力
選択スイッチ7,8,9……Ｍを切替えることにより第２図
のような水平同期信号Hsに対して、1/2 T0位相のずれた
波形のクロックを得ることができ、ディレイランイン６
は1/2 T0の可変範囲があれば水平同期信号Hsに対して36
0゜任意の位相の波形の出力クロックを得ることができ
る。
選択スイッチ7,8,9……Ｍを切替えることにより第２図
のような水平同期信号Hsに対して、1/2 T0位相のずれた
波形のクロックを得ることができ、ディレイランイン６
は1/2 T0の可変範囲があれば水平同期信号Hsに対して36
0゜任意の位相の波形の出力クロックを得ることができ
る。
従って分周器の数ｎを増やしてもディレイライン６の
可変範囲は常に1/2 T0あれば良く、回路及び制御の複雑
化、また位相調整精度の劣化を防ぐことができる。
可変範囲は常に1/2 T0あれば良く、回路及び制御の複雑
化、また位相調整精度の劣化を防ぐことができる。
以上の効果は、ビデオ信号を頻繁に切替え、そのビデ
オ信号をディジタイズするためのクロック発生回路に特
に有効である。
オ信号をディジタイズするためのクロック発生回路に特
に有効である。
第１図は本発明回路の一実施例の構成を示すブロック
図、第２図はその動作説明用タイムチャート、第３図は
従来回路の一例の構成を示すブロック図、第４図はその
動作説明用タイムチャートである。 １……PLL発振回路、２……第１分周器、３……第２分
周器、Ｎ……第ｎ分周器、４……インバータ、S1……発
振出力、▲▼……インバータ出力、５……分周比選
択スイッチ、６……ディレイライン、7,8……Ｍは第1,
第２……第ｍ出力選択スイッチ。
図、第２図はその動作説明用タイムチャート、第３図は
従来回路の一例の構成を示すブロック図、第４図はその
動作説明用タイムチャートである。 １……PLL発振回路、２……第１分周器、３……第２分
周器、Ｎ……第ｎ分周器、４……インバータ、S1……発
振出力、▲▼……インバータ出力、５……分周比選
択スイッチ、６……ディレイライン、7,8……Ｍは第1,
第２……第ｍ出力選択スイッチ。
Claims (1)
- 【請求項１】水平同期信号Hsを入力し、それに同期した
発振を行うPLL発振回路１と、この回路１の出力S1か反
転した出力▲▼を選択する第１出力選択スイッチ７
と、このスイッチ７の出力S1または▲▼を入力しそ
れを1/2分周する第１分周器２と、この第１分周器２の
出力Ｑかを選択する第２出力選択スイッチ８と、この
スイッチ８の出力Ｑかを入力しそれを1/2分周する第
２分周器３と、この第２分周器３の出力Ｑかを選択す
る第３出力選択スイッチ９と、同様にして1/2分周され
ていった出力を入力しそれを1/2分周する第ｎ分周器Ｎ
と、その出力Ｑかを選択する第ｍ出力選択スイッチＭ
と、各出力選択スイッチ7,8……Ｍの出力を入力し選択
信号に従い分周比を選択する分周比選択スイッチ５と、
このスイッチ５の出力の位相調整を行い出力するディレ
イライン６とよりなり、各出力選択スイッチ7,8,9……
Ｍを切替え、水平同期信号Hsに対してPLL発振回路１の
出力クロックの周期T0の1/2のステップで任意の位相を
選択し、ディレイライン６で1/2周期T0の範囲の位相調
整を行い、2n分周後の出力波形を360゜任意の位相調整
を行う機能を有せしめてなるビデオ信号ディジタイズ用
クロック発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14707089A JP2878313B2 (ja) | 1989-06-09 | 1989-06-09 | ビデオ信号ディジタイズ用クロック発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14707089A JP2878313B2 (ja) | 1989-06-09 | 1989-06-09 | ビデオ信号ディジタイズ用クロック発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0311892A JPH0311892A (ja) | 1991-01-21 |
| JP2878313B2 true JP2878313B2 (ja) | 1999-04-05 |
Family
ID=15421796
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14707089A Expired - Fee Related JP2878313B2 (ja) | 1989-06-09 | 1989-06-09 | ビデオ信号ディジタイズ用クロック発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2878313B2 (ja) |
-
1989
- 1989-06-09 JP JP14707089A patent/JP2878313B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0311892A (ja) | 1991-01-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |