JPH0311892A - ビデオ信号ディジタイズ用クロック発生回路 - Google Patents
ビデオ信号ディジタイズ用クロック発生回路Info
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- JPH0311892A JPH0311892A JP1147070A JP14707089A JPH0311892A JP H0311892 A JPH0311892 A JP H0311892A JP 1147070 A JP1147070 A JP 1147070A JP 14707089 A JP14707089 A JP 14707089A JP H0311892 A JPH0311892 A JP H0311892A
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- 230000010355 oscillation Effects 0.000 claims abstract description 29
- 230000001360 synchronised effect Effects 0.000 abstract description 5
- 230000006866 deterioration Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 2
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
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- Studio Circuits (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronizing For Television (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は位相調整機能を有するビデオ信号ディジタイズ
用クロック発生回路に関する。
用クロック発生回路に関する。
第３図は従来回路の一例の構成を示すブロック図で、１
はＰＬＬ回路（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ回
路）より構成され、水平同期信号ｔｌｓを入力しそれに
同期した発振を行うＰＬＬ発振回路、２はこの回路１の
出力を入力しそれをＡ分周する第１分周器、３はこの第
１分周器２の出力Ｑを入力しそれを２分周する第２分周
器、Ｎは１つ前の第ｎ−１分周器の出力Ｑを入力しそれ
を１４分周する第ｎ分周器、５は選択信号ｎよりＰＬＬ
発振回路１の出力、各第１〜第ｎ分周器２〜Ｎの出力を
順次切替え、ＰＬＬ発振回路１の発振周波数の分周比を
選択する分周比選択スイッチ、６はテ゛イレイラインで
ある。
はＰＬＬ回路（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ回
路）より構成され、水平同期信号ｔｌｓを入力しそれに
同期した発振を行うＰＬＬ発振回路、２はこの回路１の
出力を入力しそれをＡ分周する第１分周器、３はこの第
１分周器２の出力Ｑを入力しそれを２分周する第２分周
器、Ｎは１つ前の第ｎ−１分周器の出力Ｑを入力しそれ
を１４分周する第ｎ分周器、５は選択信号ｎよりＰＬＬ
発振回路１の出力、各第１〜第ｎ分周器２〜Ｎの出力を
順次切替え、ＰＬＬ発振回路１の発振周波数の分周比を
選択する分周比選択スイッチ、６はテ゛イレイラインで
ある。
上記構成の従来回路において第４図示の水平同期信号Ｈ
ｓがＰＬＬ発振発振回路用力され、当該水平同期信号Ｈ
ｓに同期した第４図示の発振出力が得られる。この発振
出力は第１分周器２と分周比選択スイッチ５に送られ、
第１分周器２の出力（第４図参照）は第２分周器３と分
周比選択スイッチ５に送られる。第２分周器３の出力（
第４図参照）も同様にして次の分周器と分周比選択スイ
ッチ５に送られ、第ｎ分周器Ｎの出力（第４図参照）も
分周比選択スイッチ５に送られる。
ｓがＰＬＬ発振発振回路用力され、当該水平同期信号Ｈ
ｓに同期した第４図示の発振出力が得られる。この発振
出力は第１分周器２と分周比選択スイッチ５に送られ、
第１分周器２の出力（第４図参照）は第２分周器３と分
周比選択スイッチ５に送られる。第２分周器３の出力（
第４図参照）も同様にして次の分周器と分周比選択スイ
ッチ５に送られ、第ｎ分周器Ｎの出力（第４図参照）も
分周比選択スイッチ５に送られる。
分周比選択スイッチ５は選択信号に従いスイッチを切替
え、ＰＬＬ発振発振回路用力を１／１から１．７２ｎま
で分周した出力を選択し、出力クロックの周波数を決定
する。ここで、第１２第２・・・・・・第ｎ分周器２．
３・・・・・・Ｎは水平同期信号Ｈｓでリセ・ノドされ
るため、ＰＬＬ発振回路１の出力も第１．第２・・・・
・・第ｎ分周器２．３・・・・・・Ｎの出力も水平同期
信号１１ｓに同期した出力となる。
え、ＰＬＬ発振発振回路用力を１／１から１．７２ｎま
で分周した出力を選択し、出力クロックの周波数を決定
する。ここで、第１２第２・・・・・・第ｎ分周器２．
３・・・・・・Ｎは水平同期信号Ｈｓでリセ・ノドされ
るため、ＰＬＬ発振回路１の出力も第１．第２・・・・
・・第ｎ分周器２．３・・・・・・Ｎの出力も水平同期
信号１１ｓに同期した出力となる。
しかし実際にはＰＬＬ発振回路１や第１．第２・・・・
・・第ｎ分周器２．３・・・・・・Ｎ等のデイレイタイ
ムなどで位相がずれるため、そのずれをディレィライン
６で任意に位相を動かし、水平同期信号Ｈｓとの位相差
を解消していた。
・・第ｎ分周器２．３・・・・・・Ｎ等のデイレイタイ
ムなどで位相がずれるため、そのずれをディレィライン
６で任意に位相を動かし、水平同期信号Ｈｓとの位相差
を解消していた。
しかしながら上記従来例にあっては、第４図のタイムチ
ャートからも明らかなように、カウンタ数ｎが増えると
当然出力クロックの周ＪＵＩＴも増えることとなる。Ｔ
は次式で表される。
ャートからも明らかなように、カウンタ数ｎが増えると
当然出力クロックの周ＪＵＩＴも増えることとなる。Ｔ
は次式で表される。
Ｔ−２’ Ｔｏ ・・・・・・・・・・・・
・・・・・・（１）（ただしＴｏはＰＬＬ発振回路１の
出力クロックの周期） したがって、出力波形の位相を１クロック間任意の位相
にするためにはディレィライン６の可変範囲も必然的に
増大させねばならず、その結果、可変ステップを大きく
するか、ライン数を多くするか１．、て、対応しなけれ
ばならず、回路及び制御の複雑化また調整精度の劣化を
招くという課題があった。
・・・・・・（１）（ただしＴｏはＰＬＬ発振回路１の
出力クロックの周期） したがって、出力波形の位相を１クロック間任意の位相
にするためにはディレィライン６の可変範囲も必然的に
増大させねばならず、その結果、可変ステップを大きく
するか、ライン数を多くするか１．、て、対応しなけれ
ばならず、回路及び制御の複雑化また調整精度の劣化を
招くという課題があった。
本発明はビデオ信号ディジタイズ用クロック発生回路に
おいて、出力クロックの位相制御時に起きる回路及び制
御の複雑化、調整精度の劣化という課題を、各分周器２
，３・・・・・・Ｎの出力を任意に制御し、ディレィラ
イン６では微調整を行うことにより解決する点にある。
おいて、出力クロックの位相制御時に起きる回路及び制
御の複雑化、調整精度の劣化という課題を、各分周器２
，３・・・・・・Ｎの出力を任意に制御し、ディレィラ
イン６では微調整を行うことにより解決する点にある。
即ち、本発明回路は第１図示のように、水平同期信号ｆ
ｌｓを入力し、それに同期した発振を行うＰＬＬ発振発
振回路用この回路１の出力Ｓ１か反転した出力Ｓ１を選
択する第１出力選択スイッチ７と、このスイッチ７の出
力Ｓ１またはＳ１を入力しそれをＡ分周する第１分周器
２と、この第１分周器２の出力Ｑか石を選択する第２出
力選択スイッチ８と、このスイッチ８の出力Ｑか互を入
力しそれを２分周する第２分周器３と、この第２分周器
３の出力Ｑか互を選択する第３出力選択スイッチ９と、
同様にして２分周されていった出力を入力しそれを２分
周する第ｎ分周器Ｎと、その出力Ｑか問を選択する第ｍ
出力選択スイッチＭと、各出力選択スイッチ７、８・・
・・・・Ｍの出力を入力し選択信号に従い分周比を選択
する分周比選択スイッチ５と、このスイッチ５の出力の
位相調整を行い出力するディレィライン６とよりなり、
各出力選択スイッチ７、８．９・・・・・・Ｍを切替え
、水平同期信号Ｉｔｓに対してＰＬＬ発振回路１の出力
クロックの周期Ｔｏの２のステップで任意の位相を選択
し、ディレィライン６で２周期Ｔｏの範囲の位相調整を
行い、２ｎ分周後の出力波形を３６０°任意の位相調整
を行う殿能を有せしめてなる構成としたものである。
ｌｓを入力し、それに同期した発振を行うＰＬＬ発振発
振回路用この回路１の出力Ｓ１か反転した出力Ｓ１を選
択する第１出力選択スイッチ７と、このスイッチ７の出
力Ｓ１またはＳ１を入力しそれをＡ分周する第１分周器
２と、この第１分周器２の出力Ｑか石を選択する第２出
力選択スイッチ８と、このスイッチ８の出力Ｑか互を入
力しそれを２分周する第２分周器３と、この第２分周器
３の出力Ｑか互を選択する第３出力選択スイッチ９と、
同様にして２分周されていった出力を入力しそれを２分
周する第ｎ分周器Ｎと、その出力Ｑか問を選択する第ｍ
出力選択スイッチＭと、各出力選択スイッチ７、８・・
・・・・Ｍの出力を入力し選択信号に従い分周比を選択
する分周比選択スイッチ５と、このスイッチ５の出力の
位相調整を行い出力するディレィライン６とよりなり、
各出力選択スイッチ７、８．９・・・・・・Ｍを切替え
、水平同期信号Ｉｔｓに対してＰＬＬ発振回路１の出力
クロックの周期Ｔｏの２のステップで任意の位相を選択
し、ディレィライン６で２周期Ｔｏの範囲の位相調整を
行い、２ｎ分周後の出力波形を３６０°任意の位相調整
を行う殿能を有せしめてなる構成としたものである。
第２図示の水平同期信号ＨｓがＰＬＬ発振回路１に入力
され、当該水平同期信号１１ｓに同期した第２図示の発
振出力Ｓ、が得られ、この発振出力Ｓ１がインバータ４
により反転される。当該発振出力Ｓ１とインバータ４を
通して反転させた出力寄（第２図参照）は第１出力選択
スイッチ７で切替えられ、第１分周器２と分周比選択ス
イッチ５へ送られる。
され、当該水平同期信号１１ｓに同期した第２図示の発
振出力Ｓ、が得られ、この発振出力Ｓ１がインバータ４
により反転される。当該発振出力Ｓ１とインバータ４を
通して反転させた出力寄（第２図参照）は第１出力選択
スイッチ７で切替えられ、第１分周器２と分周比選択ス
イッチ５へ送られる。
また第１．第２・・・・・・第ｎ分周器２．３・・・・
・・Ｎの出力Ｑか貢もそれぞれ第１．第２・・・・・・
第ｍ出力選択スイッチ７．８・・・・・・Ｍで切替えら
れ分周比選択スイッチ５と次の分Ｉ′１ｉｌＪＢに送ら
れる。
・・Ｎの出力Ｑか貢もそれぞれ第１．第２・・・・・・
第ｍ出力選択スイッチ７．８・・・・・・Ｍで切替えら
れ分周比選択スイッチ５と次の分Ｉ′１ｉｌＪＢに送ら
れる。
このスイッチ５の切替えにより第２図のような出力を任
意に選択することができ、ディレィライン６では’Ａ
Ｔ ｏの可変範囲があれば全ての位相をカバーすること
ができる。
意に選択することができ、ディレィライン６では’Ａ
Ｔ ｏの可変範囲があれば全ての位相をカバーすること
ができる。
かくして、本発明はＰＬＬ発振回路１の出力、その反転
出力と、各第１．第２・・・・・・第ｎ分周器２゜３・
・・・・・Ｎの出力ＱとＱを制御することにより、任意
の位相の出力クロックを得ることができ、その得られた
位相をディレィライン６を使って更に微調整することが
できる。
出力と、各第１．第２・・・・・・第ｎ分周器２゜３・
・・・・・Ｎの出力ＱとＱを制御することにより、任意
の位相の出力クロックを得ることができ、その得られた
位相をディレィライン６を使って更に微調整することが
できる。
以下図面に基づいて本発明の詳細な説明する。
第１図は本発明回路の一実施例の構成を示すブロック図
で、１はＰＬＬ回路より構成され、水平同期信号ｔｌｓ
を入力しそれに同期した発振を行うＰｌ、Ｌ発振回路、
４はこの回路１の発振出力ｓ３を入力し反転した出力桁
を得るインパーク、７は発振出力Ｓ、と反転した出力Ｓ
、を選択する第１出力選択スイッチ、２はこのスイッチ
７の出力Ｓ、またはＳ１を入力しそれを２分周する第１
分周器、８はこの第１分周器２の出力Ｑか寛を選択する
第２出力選択スインチである。
で、１はＰＬＬ回路より構成され、水平同期信号ｔｌｓ
を入力しそれに同期した発振を行うＰｌ、Ｌ発振回路、
４はこの回路１の発振出力ｓ３を入力し反転した出力桁
を得るインパーク、７は発振出力Ｓ、と反転した出力Ｓ
、を選択する第１出力選択スイッチ、２はこのスイッチ
７の出力Ｓ、またはＳ１を入力しそれを２分周する第１
分周器、８はこの第１分周器２の出力Ｑか寛を選択する
第２出力選択スインチである。
３はこのスイッチ８の出力Ｑか頁を入力しそれを２分周
する第２分周器、９はこの第２分周器３の出力Ｑか百を
選択する第３出力選択スイッチ、Ｎは同様にして２分周
されていった出力を入力しそれを２分周する第ｎ分周器
、Ｍはこの第ｎ分周器Ｎの出力Ｑか石を選択する第ｍ出
力選択スイッチ、５は各出力選択スイッチ７．８・・・
・・・Ｍの出力を入力し選択信号に従い分周比を選択す
る分周比選択スイッチ、６はこのスイッチ５の出力の位
相調整を行い出力するディレィラインである。
する第２分周器、９はこの第２分周器３の出力Ｑか百を
選択する第３出力選択スイッチ、Ｎは同様にして２分周
されていった出力を入力しそれを２分周する第ｎ分周器
、Ｍはこの第ｎ分周器Ｎの出力Ｑか石を選択する第ｍ出
力選択スイッチ、５は各出力選択スイッチ７．８・・・
・・・Ｍの出力を入力し選択信号に従い分周比を選択す
る分周比選択スイッチ、６はこのスイッチ５の出力の位
相調整を行い出力するディレィラインである。
上記の構成において水平同期信号ＨｓがＰＬＬ発振回路
１に入力されそれに同期した発振出力Ｓ、とインバータ
４を通して反転させた出力桁（第２図参ｐ、＜ｔ ）は
、第１出力選ＪＪ’Ｎスイッチ７で切替えられ第１分周
器２と分周比選択スイッチ５に送られ、第１分周器２の
出力Ｑと向（第２図参照）は、第２出力選択スイッチ８
で切替えられ第２分周器３と分周比選択スイッチ５に送
られる。第２分周器３の出力Ｑと互（第２図参照）も同
様にして第３出力選択スインチ９で切替えられ次の分周
器と分周比選択スイッチ５に送られ、第ｎ分周器Ｎの出
力Ｑと頁も第ｍ出力選択スイッチＭで切替えられ分周比
選択スイッチ５に送られる。分周比選択スイッチ５は選
択信号に従いスイッチを切替えＰＬＬ発振発振回路比力
Ｓ、を１／１から１／２’まで分周した出力を選択し、
出力クロックの周波数を決定する。
１に入力されそれに同期した発振出力Ｓ、とインバータ
４を通して反転させた出力桁（第２図参ｐ、＜ｔ ）は
、第１出力選ＪＪ’Ｎスイッチ７で切替えられ第１分周
器２と分周比選択スイッチ５に送られ、第１分周器２の
出力Ｑと向（第２図参照）は、第２出力選択スイッチ８
で切替えられ第２分周器３と分周比選択スイッチ５に送
られる。第２分周器３の出力Ｑと互（第２図参照）も同
様にして第３出力選択スインチ９で切替えられ次の分周
器と分周比選択スイッチ５に送られ、第ｎ分周器Ｎの出
力Ｑと頁も第ｍ出力選択スイッチＭで切替えられ分周比
選択スイッチ５に送られる。分周比選択スイッチ５は選
択信号に従いスイッチを切替えＰＬＬ発振発振回路比力
Ｓ、を１／１から１／２’まで分周した出力を選択し、
出力クロックの周波数を決定する。
ここで各出力選択スイッチ７．８・・・・・・Ｍを切替
えることにより第２図（ｎ−２）のような波形のクロッ
クを得ることができ、これをディレィライン６で位相調
整を行い任意の位相を波形の出力クロックを得る。
えることにより第２図（ｎ−２）のような波形のクロッ
クを得ることができ、これをディレィライン６で位相調
整を行い任意の位相を波形の出力クロックを得る。
上述のように本発明によれば、第１．第２・・・・・・
第ｍ出力選択スイッチ７．８．９・・・・・・Ｍを切替
えることにより第２図のような水平同期信号Ｈｓに対し
で、’Ａ Ｔ ｏ位相のずれた波形のクロックを得るこ
とができ、ディレィライン６はｚＴｏの可変範囲があれ
ば水平同期信号Ｈｓに対して３６０°任意の位相の波形
の出力クロックを得ることができる。
第ｍ出力選択スイッチ７．８．９・・・・・・Ｍを切替
えることにより第２図のような水平同期信号Ｈｓに対し
で、’Ａ Ｔ ｏ位相のずれた波形のクロックを得るこ
とができ、ディレィライン６はｚＴｏの可変範囲があれ
ば水平同期信号Ｈｓに対して３６０°任意の位相の波形
の出力クロックを得ることができる。
従って分周器の数ｎを増やしてもディレィライン６の可
変範囲は常にｙ２Ｔｏあれば良く、回路及び制御の複雑
化、また位相調整精度の劣化を防ぐことができる。
変範囲は常にｙ２Ｔｏあれば良く、回路及び制御の複雑
化、また位相調整精度の劣化を防ぐことができる。
以上の効果は、ビデオ信号を頻繁に切替え、そのビデオ
信号をディジタイズするためのクロック発生回路に特に
有効である。
信号をディジタイズするためのクロック発生回路に特に
有効である。
第１図は本発明回路の一実施例の構成を示すブロック図
、第２図はその動作説明用タイムチャート、第３図は従
来回路の一例の構成を示すブロック図、第４図はその動
作説明用タイムチャートである。 １・・・・・・ＰＬＬ発振回路、２・・・・・・第１分
周器、３・・・・・・第２分周器、Ｎ・・・・・・第ｎ
分周器、４・・・・・・イン７＜−タ、Ｓ、・・・・・
・発振出力、寄・・・・・・インバータ出力、５・・・
・・・分周比選択スイッチ、６・・・・・・ディレィラ
イン、７，８・・・・・・Ｍは第１．第２・・・・・・
第ｍ出力選択スイッチ。 ＩＱｓ 毫 ＱＳ 傷 ｑＳ ｇＳ
、第２図はその動作説明用タイムチャート、第３図は従
来回路の一例の構成を示すブロック図、第４図はその動
作説明用タイムチャートである。 １・・・・・・ＰＬＬ発振回路、２・・・・・・第１分
周器、３・・・・・・第２分周器、Ｎ・・・・・・第ｎ
分周器、４・・・・・・イン７＜−タ、Ｓ、・・・・・
・発振出力、寄・・・・・・インバータ出力、５・・・
・・・分周比選択スイッチ、６・・・・・・ディレィラ
イン、７，８・・・・・・Ｍは第１．第２・・・・・・
第ｍ出力選択スイッチ。 ＩＱｓ 毫 ＱＳ 傷 ｑＳ ｇＳ
Claims (1)
- 水平同期信号Ｈ＿ｓを入力し、それに同期した発振を行
うＰＬＬ発振回路１と、この回路１の出力Ｓ＿１か反転
した出力＠Ｓ＿１＠を選択する第１出力選択スイッチ７
と、このスイッチ７の出力Ｓ＿１または＠Ｓ＿１＠を入
力しそれを１／２分周する第１分周器２と、この第１分
周器２の出力Ｑか＠Ｑ＠を選択する第２出力選択スイッ
チ８と、このスイッチ８の出力Ｑか＠Ｑ＠を入力しそれ
を１／２分周する第２分周器３と、この第２分周器３の
出力Ｑか＠Ｑ＠を選択する第３出力選択スイッチ９と、
同様にして１／２分周されていった出力を入力しそれを
１／２分周する第ｎ分周器Ｎと、その出力Ｑか＠Ｑ＠を
選択する第ｍ出力選択スイッチＭと、各出力選択スイッ
チ７、８・・・・・・Ｍの出力を入力し選択信号に従い
分周比を選択する分周比選択スイッチ５と、このスイッ
チ５の出力の位相調整を行い出力するディレイライン６
とよりなり、各出力選択スイッチ７、８、９・・・・・
・Ｍを切替え、水平同期信号Ｈ＿ｓに対してＰＬＬ発振
回路１の出力クロックの周期Ｔ＿ｏの１／２のステップ
で任意の位相を選択し、ディレイライン６で１／２周期
Ｔ＿ｏの範囲の位相調整を行い、２＾ｎ分周後の出力波
形を３６０゜任意の位相調整を行う機能を有せしめてな
るビデオ信号ディジタイズ用クロック発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14707089A JP2878313B2 (ja) | 1989-06-09 | 1989-06-09 | ビデオ信号ディジタイズ用クロック発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14707089A JP2878313B2 (ja) | 1989-06-09 | 1989-06-09 | ビデオ信号ディジタイズ用クロック発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0311892A true JPH0311892A (ja) | 1991-01-21 |
| JP2878313B2 JP2878313B2 (ja) | 1999-04-05 |
Family
ID=15421796
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14707089A Expired - Fee Related JP2878313B2 (ja) | 1989-06-09 | 1989-06-09 | ビデオ信号ディジタイズ用クロック発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2878313B2 (ja) |
-
1989
- 1989-06-09 JP JP14707089A patent/JP2878313B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2878313B2 (ja) | 1999-04-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |