JPH07120941B2 - デイジタルｐｌｌ回路 - Google Patents
デイジタルｐｌｌ回路Info
- Publication number
- JPH07120941B2 JPH07120941B2 JP60050005A JP5000585A JPH07120941B2 JP H07120941 B2 JPH07120941 B2 JP H07120941B2 JP 60050005 A JP60050005 A JP 60050005A JP 5000585 A JP5000585 A JP 5000585A JP H07120941 B2 JPH07120941 B2 JP H07120941B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- phase
- circuit
- switching
- pulse
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、入力信号に位相同期した出力信号を得るディ
ジタルPLL回路に関するものである。
ジタルPLL回路に関するものである。
従来の技術 従来のディジタルPLL回路では、例えば第４図に示すよ
うに基準信号の周波数ｉとほぼ等しい周波数ｏで動
作する固定発振器１を用い、その出力をｍ′個（位相分
割数）のタップをもつ遅延回路２に加え、up/downカウ
ンタ13とデータ・セレクタ14で構成した位相切換回路15
により遅延回路２のタップ位置を切り換えて出力信号の
位相を制御する。
うに基準信号の周波数ｉとほぼ等しい周波数ｏで動
作する固定発振器１を用い、その出力をｍ′個（位相分
割数）のタップをもつ遅延回路２に加え、up/downカウ
ンタ13とデータ・セレクタ14で構成した位相切換回路15
により遅延回路２のタップ位置を切り換えて出力信号の
位相を制御する。
位相比較器11では、基準信号Siとデータ・セレクタ14で
選択された信号Soの位相差を比較し、位相差がΔ/2（Δ
＝２π/2m′）より大きいか小さいかにより位相進み信
号h1、位相遅れ信号h-1位相正常信号h0を出力する。12
は制御パルス発生回路で、位相比較器11からの信号を監
視していて、信号h1またはh-1を連続してｉ回検出する
と位相制御パルスを発生する。位相切換回路15では、位
相制御パルスにより出力信号の位相切換動作を行なう。
選択された信号Soの位相差を比較し、位相差がΔ/2（Δ
＝２π/2m′）より大きいか小さいかにより位相進み信
号h1、位相遅れ信号h-1位相正常信号h0を出力する。12
は制御パルス発生回路で、位相比較器11からの信号を監
視していて、信号h1またはh-1を連続してｉ回検出する
と位相制御パルスを発生する。位相切換回路15では、位
相制御パルスにより出力信号の位相切換動作を行なう。
以上のような制御により最大位相差Δ/2の精度で入力信
号に位相同期した出力信号を取り出すことができる（例
えば、特公昭49−11008号公報）。
号に位相同期した出力信号を取り出すことができる（例
えば、特公昭49−11008号公報）。
発明が解決しようとする問題点 このような従来の回路では、位相分割数ｍ′と遅延回路
の数は等しいので、入力信号と出力信号の位相のずれ
（Δ/2＝2x/2m′）を小さくして位相同期の精度を上げ
るためには、遅延回路の数を増やさなければならず、そ
の結果ディジタルPLL回路全体の規模が大きくなるとい
う問題があった。
の数は等しいので、入力信号と出力信号の位相のずれ
（Δ/2＝2x/2m′）を小さくして位相同期の精度を上げ
るためには、遅延回路の数を増やさなければならず、そ
の結果ディジタルPLL回路全体の規模が大きくなるとい
う問題があった。
本発明はかかる点に鑑みてなされたもので、遅延回路の
規模を大幅に縮小してなおかつ安定で精度の高い同期信
号を取り出すディジタルPLL回路を提供することを目的
としている。
規模を大幅に縮小してなおかつ安定で精度の高い同期信
号を取り出すディジタルPLL回路を提供することを目的
としている。
問題点を解決するための手段 本発明は上記問題点を解決するため、基準信号とは独立
に前記基準信号の整数倍の周波数で動作している発振器
と、前記発振器の出力にいくつかの遅延機能をもつ回路
を有し、所定の位相差を与えたｍ個のパルス信号を発生
させる遅延回路と、前記ｍ個のパルス信号の中から基準
信号の位相差に応じた１個のパルス信号を順次選び出す
ようにスイッチングする位相切換回路と、前記スイッチ
ング動作により選択されたパルス信号の立ち上がり（ま
たは、立ち下がり）で、そのパルス信号をｎ分周する分
周器と、前記分周器の出力信号と前記基準信号の位相を
比較する位相比較器とで同期ループを構成する。そし
て、前記位相切換回路のスイッチングは、ある時刻にお
いて選択されている第ｊ番目（ｊ＝１、・・・、ｎ）の
パルス信号を基準として、第（ｊ＋１）番目のパルス信
号の立ち上がり（または、立ち下がり）から第（ｊ−
１）番目のパルス信号の立ち上がり（または、立ち下が
り）の間で動作するように、前記同期ループ内に遅延素
子を挿入するものである。
に前記基準信号の整数倍の周波数で動作している発振器
と、前記発振器の出力にいくつかの遅延機能をもつ回路
を有し、所定の位相差を与えたｍ個のパルス信号を発生
させる遅延回路と、前記ｍ個のパルス信号の中から基準
信号の位相差に応じた１個のパルス信号を順次選び出す
ようにスイッチングする位相切換回路と、前記スイッチ
ング動作により選択されたパルス信号の立ち上がり（ま
たは、立ち下がり）で、そのパルス信号をｎ分周する分
周器と、前記分周器の出力信号と前記基準信号の位相を
比較する位相比較器とで同期ループを構成する。そし
て、前記位相切換回路のスイッチングは、ある時刻にお
いて選択されている第ｊ番目（ｊ＝１、・・・、ｎ）の
パルス信号を基準として、第（ｊ＋１）番目のパルス信
号の立ち上がり（または、立ち下がり）から第（ｊ−
１）番目のパルス信号の立ち上がり（または、立ち下が
り）の間で動作するように、前記同期ループ内に遅延素
子を挿入するものである。
作用 本発明は上記した構成により、位相切換回路がスイッチ
ング動作するタイミングを管理することによって、入力
信号と出力信号の位相を広い周波数の範囲に渡って同期
させることができる。
ング動作するタイミングを管理することによって、入力
信号と出力信号の位相を広い周波数の範囲に渡って同期
させることができる。
実 施 例 第１図は本発明のディジタルPLL回路の一実施例を示
す。なお従来と同じ回路には第４図に用いた番号と同じ
番号を付し、それらの動作についてはここでは省略す
る。
す。なお従来と同じ回路には第４図に用いた番号と同じ
番号を付し、それらの動作についてはここでは省略す
る。
第１図において、20は基準信号Siの整数Ｎ倍の周波数で
動作している固定発振器、21は位相差Δの信号をｍ個作
る遅延回路、15はup/downカウンタ13とデータ・セレク
タ14で構成した位相切換回路、23はデータ・セレクタ13
で選択された信号をｎ分周して出力する分周器である。
動作している固定発振器、21は位相差Δの信号をｍ個作
る遅延回路、15はup/downカウンタ13とデータ・セレク
タ14で構成した位相切換回路、23はデータ・セレクタ13
で選択された信号をｎ分周して出力する分周器である。
つぎに固定発振器の周波数が基準信号の４倍（Ｎ＝４）
で、分周器の分周比が４（ｎ＝４）の場合について、第
１図の回路の動作を説明する。
で、分周器の分周比が４（ｎ＝４）の場合について、第
１図の回路の動作を説明する。
いま、ある伝送系において許容される位相ずれが11.3度
であるとすると、第４図に示した従来の回路では、位相
の精度を決める位相分割数は遅延回路の数と同じである
ため遅延信号は第２図Ａに示すように信号A0からA15ま
での16個必要となる。
であるとすると、第４図に示した従来の回路では、位相
の精度を決める位相分割数は遅延回路の数と同じである
ため遅延信号は第２図Ａに示すように信号A0からA15ま
での16個必要となる。
すなわち である。これに対し、第１図に示す回路構成では遅延信
号は第２図Ｂに示すa0からa3までの４つだけを作り、こ
れらの信号の一つを選択した信号を同図Ｂに示す信号ｂ
のように順次４分周することにより基本波の位相に対し
位相差が所定の値以下の基本周波数に近い信号を作るこ
とができる。すなわち、これを式で示すと となる。したがって上記の場合、分周器23を一つ加える
ことによって遅延回路の数は1/4にすることができる。
号は第２図Ｂに示すa0からa3までの４つだけを作り、こ
れらの信号の一つを選択した信号を同図Ｂに示す信号ｂ
のように順次４分周することにより基本波の位相に対し
位相差が所定の値以下の基本周波数に近い信号を作るこ
とができる。すなわち、これを式で示すと となる。したがって上記の場合、分周器23を一つ加える
ことによって遅延回路の数は1/4にすることができる。
ところである時刻ｔ＝０において、第２図Ｂに示す信号
a1がデータ・セレクタ13で選択され、信号a14分周出力
である同図Ｂの信号ｂがPLLに入力した基準信号と位相
同期がとれている状況にあるとする。
a1がデータ・セレクタ13で選択され、信号a14分周出力
である同図Ｂの信号ｂがPLLに入力した基準信号と位相
同期がとれている状況にあるとする。
ところが、基準信号Siの周波数ｉと同図Ｂに信号ｂの
周波数は厳密には等しくないため、時間の経過と共にい
つかは位相ずれが生じる。そのため同期を保持するため
には同図Ｂに示す信号a0または信号a2を選択して、出力
信号の位相を切換えなければならない。この位相の切換
えが、例えば の時間内で行われたとすると、信号a1に対し遅れ位相で
ある信号a2は の時刻に選択することができるが、進み位相である信号
a0は の時刻まで選択することができない。その結果PLLの出
力信号の位相を進ませる場合に関しては、位相同期がと
れる周波数範囲は理論的なものの半分になる。これに対
し、次の位相切換動作が の時間内で行われた場合には、進み位相，同位相，遅れ
位相の各信号を、それぞれ位相切換え直後の の時刻に選択することができ、それらの４分周出力は同
図Ｂの信号ｂに実線および１点鎖線で示したようになる
ので、あらゆる位相差に対し、許容されうる広い周波数
範囲で位相同期をとることができる。すなわち、ある時
刻で信号a1が選択されている時、PLLへの入力基準信号
と出力信号の位相同期をとるためには、信号a1の進み位
相である信号a2の立ち上がりから信号a0の立ち上がりま
での間で位相の切り換え動作を完了することが安定な出
力信号を得る条件となる。この位相を切換えるタイミン
グを一般的な表現で表すと、ある時刻において選択され
ている第ｊ番目（ｊ＝１、・・・、ｎ）のパルス信号を
基準として、第（ｊ＋１）番目のパルス信号の立ち上が
り（または、立ち下がり）から第（ｊ−１）番目のパル
ス信号の立ち上がり（または、立ち下がり）の間で動作
することとなる。
周波数は厳密には等しくないため、時間の経過と共にい
つかは位相ずれが生じる。そのため同期を保持するため
には同図Ｂに示す信号a0または信号a2を選択して、出力
信号の位相を切換えなければならない。この位相の切換
えが、例えば の時間内で行われたとすると、信号a1に対し遅れ位相で
ある信号a2は の時刻に選択することができるが、進み位相である信号
a0は の時刻まで選択することができない。その結果PLLの出
力信号の位相を進ませる場合に関しては、位相同期がと
れる周波数範囲は理論的なものの半分になる。これに対
し、次の位相切換動作が の時間内で行われた場合には、進み位相，同位相，遅れ
位相の各信号を、それぞれ位相切換え直後の の時刻に選択することができ、それらの４分周出力は同
図Ｂの信号ｂに実線および１点鎖線で示したようになる
ので、あらゆる位相差に対し、許容されうる広い周波数
範囲で位相同期をとることができる。すなわち、ある時
刻で信号a1が選択されている時、PLLへの入力基準信号
と出力信号の位相同期をとるためには、信号a1の進み位
相である信号a2の立ち上がりから信号a0の立ち上がりま
での間で位相の切り換え動作を完了することが安定な出
力信号を得る条件となる。この位相を切換えるタイミン
グを一般的な表現で表すと、ある時刻において選択され
ている第ｊ番目（ｊ＝１、・・・、ｎ）のパルス信号を
基準として、第（ｊ＋１）番目のパルス信号の立ち上が
り（または、立ち下がり）から第（ｊ−１）番目のパル
ス信号の立ち上がり（または、立ち下がり）の間で動作
することとなる。
具体的には、位相を切り換えるタイミングが前述の条件
を満足するように、同期ループ内に遅延素子が挿入され
る。
を満足するように、同期ループ内に遅延素子が挿入され
る。
発明の効果 以上述べてきたように、本発明によれば入力信号と出力
信号の位相を広い周波数範囲で同期させ、同時にPLL回
路の規模を縮小させることができるので、実用上極めて
有効である。
信号の位相を広い周波数範囲で同期させ、同時にPLL回
路の規模を縮小させることができるので、実用上極めて
有効である。
第１図は本発明の一実施例におけるディジタルPLL回路
を示すブロック図、第２図A,Bは本発明の動作を説明す
るタイムチャート、第３図は本発明の他の実施例を示す
ブロック図、第４図は従来のディジタルPLL回路の一例
を示すブロック図である。 11……位相比較器、12……制御パルス発生回路、13……
up/downカウンタ、14……データ・セレクタ、20……固
定発振器、21……遅延回路、22……分周器、30……遅延
素子。
を示すブロック図、第２図A,Bは本発明の動作を説明す
るタイムチャート、第３図は本発明の他の実施例を示す
ブロック図、第４図は従来のディジタルPLL回路の一例
を示すブロック図である。 11……位相比較器、12……制御パルス発生回路、13……
up/downカウンタ、14……データ・セレクタ、20……固
定発振器、21……遅延回路、22……分周器、30……遅延
素子。
Claims (1)
- 【請求項１】同期の基準となる基準信号とは独立に前記
基準信号の整数倍の周波数で動作している発振器と、前
記発振器の出力にいくつかの遅延機能をもつ回路を有
し、所定の位相差を与えたｍ個のパルス信号を発生させ
る遅延回路と、前記ｍ個のパルス信号の中から基準信号
の位相差に応じた１個のパルス信号を順次選び出すよう
にスイッチングする位相切換回路と、前記スイッチング
動作により選択されたパルス信号の立ち上がり（また
は、立ち下がり）で、そのパルス信号をｎ分周する分周
器と、前記分周器の出力信号と前記基準信号の位相を比
較する位相比較器とで構成された同期ループにおいて、 前記位相切換回路のスイッチングは、ある時刻において
選択されている第ｊ番目（ｊ＝１、・・・、ｍ）のパル
ス信号を基準として、第（ｊ＋１）番目のパルス信号の
立ち上がり（または、立ち下がり）から第（ｊ−１）番
目のパルス信号の立ち上がり（または、立ち下がり）の
間で動作するように、前記同期ループ内に遅延素子を挿
入したことを特徴とするディジタルPLL回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60050005A JPH07120941B2 (ja) | 1985-03-13 | 1985-03-13 | デイジタルｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60050005A JPH07120941B2 (ja) | 1985-03-13 | 1985-03-13 | デイジタルｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61208923A JPS61208923A (ja) | 1986-09-17 |
| JPH07120941B2 true JPH07120941B2 (ja) | 1995-12-20 |
Family
ID=12846881
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60050005A Expired - Lifetime JPH07120941B2 (ja) | 1985-03-13 | 1985-03-13 | デイジタルｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07120941B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH084223B2 (ja) * | 1987-01-21 | 1996-01-17 | ローム株式会社 | ディジタル発振器 |
| JPH0292021A (ja) * | 1988-09-29 | 1990-03-30 | Mitsubishi Rayon Co Ltd | ディジタルｐｌｌ回路 |
| US5457718A (en) * | 1992-03-02 | 1995-10-10 | International Business Machines Corporation | Compact phase recovery scheme using digital circuits |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57104329A (en) * | 1980-12-22 | 1982-06-29 | Hitachi Ltd | Phase synchronizing circuit |
-
1985
- 1985-03-13 JP JP60050005A patent/JPH07120941B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61208923A (ja) | 1986-09-17 |
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