JPS63202129A - 同期式発振回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、発振部の発振出力から、トリガー信号に位相
同期した発振信号を作成する同期式発振回路に関する。

［発明の概要］ 本発明は、トリガー信号に位相同期した発振信号を作成
する同期式発振回路において、任意段数の遅延素子によ
り複数の位相クロックを作成する位相分離手段と、トリ
ガー信号に最も近く立上る遅延信号の検出手段と、その
遅延信号の選択手段とを設け、トリガー信号に対し所望
の間隔で最も近く立上る位相クロックを出力することに
より、 無調整でジッターに対し追従性の高い発振信号が得られ
るようにしたものである。

［従来の技術］ 映像機器ではビデオ信号をＡ／Ｄ変換してデジタル化し
て取り扱うことがある。この場合、水平同期信号に同期
した所定周波数（例えば９１Ｏｆ＋＋（ｆ　４．３１８
　ＭＨｚ）　）のサンプリング信号が必要となる。この
サンプリング信号は、発振器から得ているが、その発振
出力を水平同期信号などのトリガー信号に同期させる必
要がある。

従来、このサンプリング信号を得る回路とじては、アナ
ログ型の位相比較器と発振器をループ内に有するＰＬＬ
　（フェーズロックドループ）を用いて行っていたが、
本出願人は先に特開昭５５−６３１２３号公報に示す位
相調整回路を提案した。

この従来例は、第４図に構成が示され、もともとＰＬＬ
の前段に用いるのが最適な回路であるが、第５図に示す
ごとく発振出力などの入力信号を単発のトリガー信号に
同期させることも可能である。

この位相調整回路は、４段の遅延素子から成る遅延回路
１００により、入力信号Ａの発振周期を４つに均等に分
割した間隔で順次遅延した遅延信号Ａ＋　、Ａｘ　、Ａ
３　、Ａ４を得て、このうち２つの遅延信号をＤタイプ
フリップフロップ１０１，１０２でトリガー信号により
ラッチし、前記４分割した位相のどの相にあるかをコー
ド検出して、例えば、遅延信号Ａ、、Ａ、を検出してそ
のコードが“０．０″であればψ３相であると判断し、
ψ、相で立ち上がる遅延信号Ａ４をスイッチ回路１０３
で選択して発振信号Ａ′とする。以上によってトリガー
信号に近い位相の発振信号を得ることができる。

［発明が解決しようとする問題点］ ＰＬＬを用いる従来の技術では、水平同期信号のジッタ
ーに対して追従性が悪いこと、発振信号波形が均質でな
く不安定であること、回路の調整時間が長くかかること
、ノイズマージンが低いことなどの欠点を有していた。

そこで上記の間層を解決するために、第４図の従来の技
術を用いた場合は、以下のような問題点が予想される。

即ち、この従来技術は発振出力のデユーティファクタが
１／２の場合以外適用が困難であり、また位相の判定を
２個のフリップフロップ１０１，１０２によりコード化
して行うため、判定できる位相差は発振周期を４分割し
た範囲に限定されることである。例え、上記のフリップ
フロップを３個または４個と増加しても、その分割数は
８分割、１６分割というように特定数となり、任意に設
定することができない。さらに、その位相分割も均等に
行わなければ、最終部分では太きな位相差となる虞れが
ある。このため、許容ジッター量に対し最適な位相差の
設定ができないと同時に、高価高精度な遅延素子を使用
しなければならず、また発振出力と遅延回路間には位相
差の均等分割のための調整作業が残ることになる。

本発明は、上記問題点に鑑みて為されたものであり、許
容ジッター量や許容コストに対し、最適なトリガー信号
への追従性を得ることができるとともに、無調整とする
ことが可能な同期式発振回路を提供することを目的とす
る。

［問題点を解決するための手段］ 上記目的を達成するための本発明の同期式発振回路は、 発振部の発振出力を任意段数の遅延素子で順次遅延させ
て任意時間間隔の複数の位相クロックを得る位相分離手
段と、 トリガー信号の人力時点から最初に立上る前記位相クロ
ックの一つを検出する位相比較手段と、前記位相比較手
段の検出信号に基づいて前記検出された位相クロックを
選択し発振信号とする選択手段とを備えたことを特徴と
する。

［作用］ 本発明は発振周期を特定数に分割する必要はなく、任意
の許容差以内の遅延時間を有する遅延素子をその遅延時
間のバラツキを考慮した段数分設け、順次遅延した複数
の位相クロックを得る。上記の段数の回路上の制約はな
く、許容ジッターや許容コストに応じて決めることがで
き、精度は不要である。位相比較手段はこれらの各位相
クロックに対応して設けられ、トリガー信号入力時点か
ら最初に立上る位相クロックの１つを検出し、選択手段
はその位相クロックを発振信号とする。

［実施例］ 以下、本発明の実施例を図面に基づいて詳細に説明する
。

第１図は本発明の一実施例を示す回路図である。

本実施例は発振部１と、位相分離手段２と、位相比較手
段３と、選択手段４とから構成される。発振部ｌは公知
の発振回路が使用でき、特にデユーティファクタは１／
２である必要はない。

位相分離手段２は、遅延素子としてバッファ素子２ａを
必要段数従属に接続して形成し、１つのバッファ素子に
よって６〜７ｎＳの遅延時間を得て、６〜７ｎＳ間隔の
位相クロックφ、〜φＢを得る。上記段数は遅延時間が
バラツキにより最小になることを考慮しても、最終の位
相クロックφ、と先頭の位相クロックφ、の位相差が前
記の６〜７ｎＳ以下となるように決定する。なお遅延素
子としては、中間タップ付のディレィラインや抵抗、コ
ンデンサによる遅延回路などが使用でき、コストやジッ
ター許容量に応じて選択することができる。

位相比較手段３は、Ｄタイプフリップフロップ（以下Ｄ
ＰＦと記す）３ａｌ〜３ａ、と、アントゲ−）３ｂ、〜
３ｈａとＩＯ進大入力２進出力のプライオリティエンコ
ーダ３ｃとから成る。ＤＦＦ３ａ＋のデータ（Ｄ）入力
端子には発振出力φ。が接続され、ＤＦ　Ｆ　３　ａ、
　〜ＤＦ　Ｆ　３　ａ、のそれぞれのＤ入力端子には位
相クロックφ、〜φ。

が接続される。またＤ　Ｆ　Ｆ　３　ａ　＋〜３ａ７の
クロック入力（ＣＫ）端子にはトリガー信号が接続され
、その立上りエツジで位相クロックφ。、φ１〜φ８を
ラッチする。各Ｄ　Ｆ　Ｆ　３　ａ　ｔ〜３ａｔの反転
出力（Ｑ）をアンドゲート３ｂ、〜３ｂ、の一方の入力
端子に接続し、その他方の入力端子には前段の位相クロ
ックのラッチ正転出力（Ｑ）を接続して、両者の論理積
を取ることにより、前段がロー（ｌ、）レベルからハイ
（Ｈ）レベルに変化した直後の次の位相をとらえる。即
ちラッチ後、最も早く立上りエツジが来ると思われる位
相を検出する。上記において発振出力の位相クロックφ
。のラッチは、位相クロックφ、の位相検出のみに使用
される。各検出信号即ちアンドゲート３ｂ１〜３ｂ、の
出力は、プライオリティエンコーダ３ｃの１０進入力端
子に位相の順に接続され、２大群号に変換された２進出
力が選択手段であるセレクタ４のゲート入力端子へ接続
される。プライオリティエンコーダ３ｃは入力か２以上
あった場合、いずれか一つを優先して出力する機能を有
している。

セレクタ４は選択手段の例であり、内部は選択ゲートと
ゲート入力のデコード回路などから構成され、例えばク
ロックφ１の位相が選択された場合はそれに対応するク
ロックφ、が出力側に選択されるように、ゲート人力コ
ードに対応する入力端子に各位相クロックが接続される
。この選択手段はアンドゲートとオアゲートで構成する
こともでき、この場合には位相比較手段３からはエンコ
ーダを介すことなくビット対応の形成でゲート入力を送
出してもらう。

第２図は本発明の他の実施例である。この実施例は発振
周波数９１　Ｏｆ＋（（１４，３１８ＭＨｚ）、許容ジ
ッター１５ｎＳとした回路側である。第１図とほぼ同様
の構成であるが、発振部ｌとして水晶発振回路が使用さ
れ、プライオリティエンコーダ３ｃ′として負論理人力
、負論理出力のＩＣ素子が使用され、その関係と、ナン
トゲート３ｂ、　’〜３ｂ、′が使用され、また、その
ナントゲートによる位相の検出では先頭の位相クロック
φ１の検出に最終段の位相クロックφ５のラッチ出力の
正転出力を用いている。従って位相分離手段２の遅延素
子には最終段の位相クロックφ、と先頭の位相クロック
φ１との位相差が１５ｎＳ以内となるディレーライン２
ａ’　を使用する。ディレーライン２ａ’の出力はイン
バータ２ｂ、〜２ｂ、によって波形整形し位相クロック
φ１〜φ、を得る。

以上のように構成した実施例の作用を述べる。

第３図は第２図の実施例のタイミングチャートを示して
いる。ディレーライン２ａ’　に加えられた発振回路出
力は略１５ｎＳ遅延毎にディレーライン２ａ’　に設け
られた中間タップから１５ｎＳ間隔の位相差を有する位
相クロックφ１〜φ、が作成される。ここでトリガー信
号が入力されるとその立上りエツジで各ＤＦＦ３ａ、’
〜３ａ、′にラッチされ、その正転出力Ｑ、〜Ｑ５は、
例えば図のタイミングでは位相クロックφ１．φ３がラ
ッチされてＱ、、Ｑ、が■］レベルで他はＬレベルとな
る。これらの出方は次段のナントゲートでその段の反転
出力ず、〜ζ５と論理積が取られる結果、トリガー人力
後、最も早く立上ると予想できる位相クロックφ４に対
応するナントゲート３ａ４′から位相検出出力（Ｌレベ
ル）が得られる。

これがプライオリティエンコーダ３Ｃ’で３の２進負論
理出力Ｃ，Ｂ、Ａ−“１．Ｏ，Ｏ”に変換されてセレク
タ４の正論理のゲート入力端子へ人力される。Ｌ記“ｉ
、ｏ、ｏ”は正論理では４を表しセレクタ４の第４入力
端子に接続された位相クロックφ４がその出力端子Ｙへ
発振信号として出力される。

上記においてプライオリティ−の機能はノイズ等で万が
一２個の位相検出出力が発生したときにａ効である。た
だし第１図の実施例では各遅延素子の遅延時間のバラツ
キによっては最終の位相クロックφ８が先頭の位相クロ
ックφ１の後に来る場合も想定され、その場合にはその
オーバラップする位相にトリガー人力があると位相クロ
ックφ１とφ。が位相検出されることになり、そのいず
れを選択しても良いので、プライオリティ−機能を利用
していずれか一つを選択する。

セレクタ４で選択され出力された発振信号は、各相間位
相差が１５ｎＳであるので最大１５ｎＳのジッター成分
が残ることになる。従って許容ジッター量を小さくする
ためには、相間位相差を小さくすれば良く、この場合発
振周期Ｔｏ、相間位相差Ｔｏ、遅延素子段数Ｎとすると
、（Ｎ＋　１　）Ｔｏ≧Ｔｏを満足するように遅延時間
ＴＤの遅延素子をＮ段設ける必要があるが、許容コスト
によりいずれかの実施例を用いて、自由に段数を加減す
ることによって、目的に最適な許容ジッター量を満足す
る性能を容易に得ることができる。また、各遅延素子に
はシビアな精度は要求されず、例えば第１図の実施例で
は各段が位相差以下であることを満足すれば良いし、第
２図の実施例ではそれに加えて発振周期からトータルの
遅延時間を引いた差が位相差以下を満足していれば良い
ので、調整作業は不要である。

なお本発明は上記実施例に限定されることなく、その主
旨に沿って種々の応用と実施態様を取り得るものである
。本発明の各手段は同等な機能を有する回路やＩＣ素子
で構成しても良い。

［発明の効果］ 以上の説明で明らかなように、本発明の同期式発振回路
によれば、無調整で、単発のトリガー信号に許容ジッタ
ー量を満足させて同期した発振信号を得ることができる
。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路図、第２図は本発
明の他の実施例の回路図、第３図は実施例のタイミング
チャート、第４図は従来の回路図、第５図は従来例のタ
イミングチャートである。 ■・・・発振部、２・・・位相分離手段、３・・・位相
比較手段、４・・・選択手段。 本発明−−更、施スｊ 第１図

Claims (1)

1. 【特許請求の範囲】 発振部の発振出力を任意段数の遅延素子で順次遅延させ
   て任意時間間隔の複数の位相クロックを得る位相分離手
   段と、 トリガー信号の入力時点から最初に立上る前記位相クロ
   ックの一つを検出する位相比較手段と、前記位相比較手
   段の検出信号に基づいて前記検出された位相クロックを
   選択し発振信号とする選択手段とを備えたことを特徴と
   する同期式発振回路。