JP2615589B2 - 同期式発振回路 - Google Patents
同期式発振回路Info
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- JP2615589B2 JP2615589B2 JP62034050A JP3405087A JP2615589B2 JP 2615589 B2 JP2615589 B2 JP 2615589B2 JP 62034050 A JP62034050 A JP 62034050A JP 3405087 A JP3405087 A JP 3405087A JP 2615589 B2 JP2615589 B2 JP 2615589B2
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- oscillation
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- Manipulation Of Pulses (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、発振部の発振出力から、トリガー信号に位
相同期した発振信号を作成する同期式発振回路に関す
る。
相同期した発振信号を作成する同期式発振回路に関す
る。
［発明の概要］ 本発明は、トリガー信号に位相同期した発振信号を作
成する同期式発振回路において、 任意段数の遅延素子により複数の位相クロックを作成
する位相分離手段と、トリガー信号に最も近く立上る遅
延信号の検出手段と、その遅延信号の選択手段とを設
け、トリガー信号に対しその所望の間隔で最も近く立上
る位相クロックを出力することにより、 無調整でジッターに対し追従性の高い発振信号が得ら
れるようにしたものである。
成する同期式発振回路において、 任意段数の遅延素子により複数の位相クロックを作成
する位相分離手段と、トリガー信号に最も近く立上る遅
延信号の検出手段と、その遅延信号の選択手段とを設
け、トリガー信号に対しその所望の間隔で最も近く立上
る位相クロックを出力することにより、 無調整でジッターに対し追従性の高い発振信号が得ら
れるようにしたものである。
［従来の技術］ 映像機器ではビデオ信号をA/D変換してデジタル化し
て取り扱うことがある。この場合、水平同期信号に同期
した所定周波数（例えば910fH（14.318MHz））のサンプ
リング信号が必要となる。このサンプリング信号は、発
振器から得ているが、その発振出力を水平同期信号など
のトリガー信号に同期させる必要がある。
て取り扱うことがある。この場合、水平同期信号に同期
した所定周波数（例えば910fH（14.318MHz））のサンプ
リング信号が必要となる。このサンプリング信号は、発
振器から得ているが、その発振出力を水平同期信号など
のトリガー信号に同期させる必要がある。
従来、このサンプリング信号を得る回路としては、ア
ナログ型の位相比較器と発振器をループ内に有するPLL
（フェーズロックドループ）を用いて行っていたが、本
出願人は先に特開昭55−63123号公報に示す位相調整回
路を提案した。
ナログ型の位相比較器と発振器をループ内に有するPLL
（フェーズロックドループ）を用いて行っていたが、本
出願人は先に特開昭55−63123号公報に示す位相調整回
路を提案した。
この従来例は、第４図に構成が示され、もともとPLL
の前段に用いるのが最適な回路であるが、第５図に示す
ごとく発振出力などの入力信号を単発のトリガー信号に
同期させることも可能である。この位相調整回路は、４
段の遅延素子から成る遅延回路100により、入力信号Ａ
の発振周期を４つに均等に分割した間隔で順次遅延した
遅延信号A1,A2,A3,A4を得て、このうち２つの遅延信号
をＤタイプフリップフロップ101,102でトリガー信号に
よりラッチし、前記４分割した位相のどの相にあるかを
コード検出して、例えば、遅延信号A1,A4を検出してそ
のコードが“O,O"であればψ３相であると判断し、ψ３
相で立ち上がる遅延信号A4をスイッチ回路103で選択し
て発振信号Ａ′とする。以上によってトリガー信号に近
い位相の発振信号を得ることができる。
の前段に用いるのが最適な回路であるが、第５図に示す
ごとく発振出力などの入力信号を単発のトリガー信号に
同期させることも可能である。この位相調整回路は、４
段の遅延素子から成る遅延回路100により、入力信号Ａ
の発振周期を４つに均等に分割した間隔で順次遅延した
遅延信号A1,A2,A3,A4を得て、このうち２つの遅延信号
をＤタイプフリップフロップ101,102でトリガー信号に
よりラッチし、前記４分割した位相のどの相にあるかを
コード検出して、例えば、遅延信号A1,A4を検出してそ
のコードが“O,O"であればψ３相であると判断し、ψ３
相で立ち上がる遅延信号A4をスイッチ回路103で選択し
て発振信号Ａ′とする。以上によってトリガー信号に近
い位相の発振信号を得ることができる。
［発明が解決しようとする問題点］ PLLを用いて従来の技術では、水平同期信号のジッタ
ーに対して追従性が悪いこと、発振信号波形が均質でな
く不安定であること、回路の調整時間が長くかかるこ
と、ノイズマージンが低いことなどの欠点を有してい
た。
ーに対して追従性が悪いこと、発振信号波形が均質でな
く不安定であること、回路の調整時間が長くかかるこ
と、ノイズマージンが低いことなどの欠点を有してい
た。
そこで上記の問題を解決するために、第４図の従来の
技術を用いた場合は、以下のような問題点が予想され
る。即ち、この従来技術は発振出力のデューティファク
タが1/2の場合以外適用が困難であり、また位相の判定
を２個のフリップフロップ101,102によりコード化して
行うため、判定できる位相差は発振周期を４分割した範
囲に限定されることである。例え、上記のフリップフロ
ップを３個または４個と増加しても、その分割数は８分
割,16分割というように特定数となり、任意に設定する
ことができない。さらに、その位相分割も均等に行わな
ければ、最終部分では大きな位相差となる虞れがある。
このため、許容ジッター量に対し適当な位相差の設定が
できないと同時に、高価高精度な遅延素子を使用しなけ
ればならず、また発振出力と遅延回路間には位相差の均
等分割のための調整作業が残ることになる。
技術を用いた場合は、以下のような問題点が予想され
る。即ち、この従来技術は発振出力のデューティファク
タが1/2の場合以外適用が困難であり、また位相の判定
を２個のフリップフロップ101,102によりコード化して
行うため、判定できる位相差は発振周期を４分割した範
囲に限定されることである。例え、上記のフリップフロ
ップを３個または４個と増加しても、その分割数は８分
割,16分割というように特定数となり、任意に設定する
ことができない。さらに、その位相分割も均等に行わな
ければ、最終部分では大きな位相差となる虞れがある。
このため、許容ジッター量に対し適当な位相差の設定が
できないと同時に、高価高精度な遅延素子を使用しなけ
ればならず、また発振出力と遅延回路間には位相差の均
等分割のための調整作業が残ることになる。
本発明は、上記問題点に鑑みて為されたものであり、
許容ジッター量や許容コストに対し、最適なトリガー信
号への追従性を得ることができるとともに、無調整とす
ることが可能な同期式発振回路を提供することを目的と
する。
許容ジッター量や許容コストに対し、最適なトリガー信
号への追従性を得ることができるとともに、無調整とす
ることが可能な同期式発振回路を提供することを目的と
する。
［問題点を解決するための手段］ 上記目的を達成するための本発明の同期式発振回路
は、 発振部の発振出力を任意段数の遅延素子で順次遅延さ
せて任意時間間隔の複数の位相クロックを得る位相分離
手段と、 トリガー信号の入力時点から最初に立上る前記位相ク
ロックを検出する位相検出手段と、 前記位相検出手段が前記検出を行う毎に該検出した信
号の一つをエンコードするプライオリティー機能付きの
エンコーダと、 前記エンコーダの出力に基づいて前記検出された位相
クロックを選択し発振信号とする選択手段と、を備えた
ことを特徴とする。
は、 発振部の発振出力を任意段数の遅延素子で順次遅延さ
せて任意時間間隔の複数の位相クロックを得る位相分離
手段と、 トリガー信号の入力時点から最初に立上る前記位相ク
ロックを検出する位相検出手段と、 前記位相検出手段が前記検出を行う毎に該検出した信
号の一つをエンコードするプライオリティー機能付きの
エンコーダと、 前記エンコーダの出力に基づいて前記検出された位相
クロックを選択し発振信号とする選択手段と、を備えた
ことを特徴とする。
［作用］ 本発明は発振周期を特定数に分割する必要はなく、任
意の許容差以内の遅延時間を有する遅延素子をその遅延
時間のバラツキを考慮した段数分設け、順次遅延した複
数の位相クロックを得る。上記の段数の回路上の制約は
なく、許容ジッターや許容コストに応じて決めることが
でき、精度は不要である。位相検出手段はこれらの各位
相クロックに対応して設けられ、トリガー信号入力時点
から最初に立上る位相クロックを検出し、プライオリテ
ィー機能付きエンコーダが、その検出動作毎に常にその
検出信号の一つをエンコードして、選択手段はそのエン
コーダの出力で常に一つの位相クロックを発振信号とす
ることにより、ノイズ等によって周期やデューティ比等
が乱れることのない発振信号を応答性、追従性良く得
る。
意の許容差以内の遅延時間を有する遅延素子をその遅延
時間のバラツキを考慮した段数分設け、順次遅延した複
数の位相クロックを得る。上記の段数の回路上の制約は
なく、許容ジッターや許容コストに応じて決めることが
でき、精度は不要である。位相検出手段はこれらの各位
相クロックに対応して設けられ、トリガー信号入力時点
から最初に立上る位相クロックを検出し、プライオリテ
ィー機能付きエンコーダが、その検出動作毎に常にその
検出信号の一つをエンコードして、選択手段はそのエン
コーダの出力で常に一つの位相クロックを発振信号とす
ることにより、ノイズ等によって周期やデューティ比等
が乱れることのない発振信号を応答性、追従性良く得
る。
［実施例］ 以下、本発明の実施例を図面に基づいて詳細に説明す
る。
る。
第１図は本発明の一実施例を示す回路図である。本実
施例は発振部１と、位相分離手段２と、位相比較手段３
と、選択手段４とから構成される。発振部１は公知の発
振回路が使用でき、特にデューティファクタは1/2であ
る必要はない。
施例は発振部１と、位相分離手段２と、位相比較手段３
と、選択手段４とから構成される。発振部１は公知の発
振回路が使用でき、特にデューティファクタは1/2であ
る必要はない。
位相分離手段２は、遅延素子としてバッファ素子2aを
必要段数従属に接続して形成し、１つのバッファ素子に
よって６〜7nSの遅延時間を得て、６〜7nS間隔の位相ク
ロックφ１〜φ６を得る。上記段数は遅延時間がバラツ
キにより最小になることを考慮しても、最終の位相クロ
ックφ６と先頭の位相クロックφ１の位相差が前記の６
〜7nS以下となるように決定する。なお遅延素子として
は、中間タップ付のディレイラインや抵抗，コンデンサ
による遅延回路などが使用でき、コストやジッター許容
量に応じて選択することができる。
必要段数従属に接続して形成し、１つのバッファ素子に
よって６〜7nSの遅延時間を得て、６〜7nS間隔の位相ク
ロックφ１〜φ６を得る。上記段数は遅延時間がバラツ
キにより最小になることを考慮しても、最終の位相クロ
ックφ６と先頭の位相クロックφ１の位相差が前記の６
〜7nS以下となるように決定する。なお遅延素子として
は、中間タップ付のディレイラインや抵抗，コンデンサ
による遅延回路などが使用でき、コストやジッター許容
量に応じて選択することができる。
位相比較手段３は、Ｄタイプフリップフロップ（以下
DFFと記す）3a1〜3a7とアンドゲート3b1〜3b6で構成さ
れる位相検出手段と、10進入力,2進出力のプライオリテ
ィエンコーダ3cとから成る。DFF3a1のデータ（Ｄ）入力
端子には発振出力φ０が接続され、DFF3a2〜DFF3a7のそ
れぞれのＤ入力端子には位相クロックφ１〜φ６が接続
される。またDFF3a1〜3a7のクロック入力（CK）端子に
はトリガー信号が接続され、その立上りエッジで位相ク
ロックφ0,φ１〜φ６をラッチする。各DFF3a2〜3a7の
反転出力（）をアンドゲート3b1〜3b6の一方の入力端
子に接続し、その他方の入力端子には前段の位相クロッ
クのラッチ正転出力（Ｑ）を接続して、両者の論理積を
取ることにより、前段がロー（Ｌ）レベルからハイ
（Ｈ）レベルに変化した直後の次の位相をとらえる。即
ちラッチ後、最も早く立上りエッジが来ると思われる位
相を検出する。上記において発振出力の位相クロックφ
０のラッチは、位相クロックφ１の位相検出のみに使用
される。各検出信号即ちアンドゲート3b1〜3b6の出力
は、プライオリティエンコーダ3cの10進入力端子に位相
の順に接続され、２進符号に変換された２進出力が選択
手段であるセレクタ４のゲート入力端子へ接続される。
プライオリティエンコーダ3cは入力が２以上あった場
合、いずれか一つを優先して出力する機能を有してい
る。
DFFと記す）3a1〜3a7とアンドゲート3b1〜3b6で構成さ
れる位相検出手段と、10進入力,2進出力のプライオリテ
ィエンコーダ3cとから成る。DFF3a1のデータ（Ｄ）入力
端子には発振出力φ０が接続され、DFF3a2〜DFF3a7のそ
れぞれのＤ入力端子には位相クロックφ１〜φ６が接続
される。またDFF3a1〜3a7のクロック入力（CK）端子に
はトリガー信号が接続され、その立上りエッジで位相ク
ロックφ0,φ１〜φ６をラッチする。各DFF3a2〜3a7の
反転出力（）をアンドゲート3b1〜3b6の一方の入力端
子に接続し、その他方の入力端子には前段の位相クロッ
クのラッチ正転出力（Ｑ）を接続して、両者の論理積を
取ることにより、前段がロー（Ｌ）レベルからハイ
（Ｈ）レベルに変化した直後の次の位相をとらえる。即
ちラッチ後、最も早く立上りエッジが来ると思われる位
相を検出する。上記において発振出力の位相クロックφ
０のラッチは、位相クロックφ１の位相検出のみに使用
される。各検出信号即ちアンドゲート3b1〜3b6の出力
は、プライオリティエンコーダ3cの10進入力端子に位相
の順に接続され、２進符号に変換された２進出力が選択
手段であるセレクタ４のゲート入力端子へ接続される。
プライオリティエンコーダ3cは入力が２以上あった場
合、いずれか一つを優先して出力する機能を有してい
る。
セレクタ４は選択手段の例であり、内部は選択ゲート
とゲート入力のデコード回路などから構成され、例えば
クロックφ１の位相が選択された場合はそれに対応する
クロックφ１が出力側に選択されるように、ゲート入力
コードに対応する入力端子に各位相クロックが接続され
る。この選択手段はアンドゲートとオアゲートで構成す
ることもでき、この場合には位相比較手段３からはエン
コーダを介すことなくビット対応の形成でゲート入力を
送出してもらう。
とゲート入力のデコード回路などから構成され、例えば
クロックφ１の位相が選択された場合はそれに対応する
クロックφ１が出力側に選択されるように、ゲート入力
コードに対応する入力端子に各位相クロックが接続され
る。この選択手段はアンドゲートとオアゲートで構成す
ることもでき、この場合には位相比較手段３からはエン
コーダを介すことなくビット対応の形成でゲート入力を
送出してもらう。
第２図は本発明の他の実施例である。この実施例は発
振周波数910fH（14.318MHz）、許容ジッター15nSとして
回路例である。第１図とほぼ同様の構成であるが、発振
部１として水晶発振回路が使用され、プライオリティエ
ンコーダ3c′として負論理入力，負論理出力のIC素子が
使用され、その関係上、ナンドゲート3b1′〜3b5′が使
用され、また、そのナンドゲートによる位相の検出では
先頭の位相クロックφ１の検出に最終段の位相クロック
φ５のラッチ出力の正転出力を用いている。従って位相
分離手段２の遅延素子には最終段の位相クロックφ５と
先頭の位相クロックφ１との位相差が15nS以内となるデ
ィレーライン2a′を使用する。ディレーライン2a′の出
力はインバータ2b1〜2b5によって波形整形し位相クロッ
クφ１〜φ５を得る。
振周波数910fH（14.318MHz）、許容ジッター15nSとして
回路例である。第１図とほぼ同様の構成であるが、発振
部１として水晶発振回路が使用され、プライオリティエ
ンコーダ3c′として負論理入力，負論理出力のIC素子が
使用され、その関係上、ナンドゲート3b1′〜3b5′が使
用され、また、そのナンドゲートによる位相の検出では
先頭の位相クロックφ１の検出に最終段の位相クロック
φ５のラッチ出力の正転出力を用いている。従って位相
分離手段２の遅延素子には最終段の位相クロックφ５と
先頭の位相クロックφ１との位相差が15nS以内となるデ
ィレーライン2a′を使用する。ディレーライン2a′の出
力はインバータ2b1〜2b5によって波形整形し位相クロッ
クφ１〜φ５を得る。
以上のように構成した実施例の作用を述べる。第３図
は第２図の実施例のタイミングチャートを示している。
ディレーライン2a′に加えられた発振回路出力は略15nS
遅延毎にディレーライン2a′に設けられた中間タップか
ら15nS間隔の位相差を有する位相クロックφ１〜φ５が
作成される。ここでトリガー信号が入力されるとその立
上りエッジで各DFF3a1′〜3a5′にラッチされ、その正
転出力Q1〜Q5は、例えば図のタイミングでは位相クロッ
クφ2,φ３がラッチされてQ2,Q3がＨレベルで他はＬレ
ベルとなる。これらの出力は次段のナンドゲートでその
段の反転出力１〜５と論理積が取られる結果、トリ
ガー入力後、最も早く立上ると予想できる位相クロック
φ４に対応するナンドゲート3a4′から位相検出出力
（Ｌレベル）が得られる。これがプライオリティエンコ
ーダ3C′で３の２進負論理出力C,B,A＝“1,0,0"に変換
されてセレクタ４の正論理のゲート入力端子へ入力され
る。上記“1,0,0"は正論理では４を表しセレクタ４の第
４入力端子に接続された位相クロックφ４がその出力端
子Ｙへ発振信号として出力される。
は第２図の実施例のタイミングチャートを示している。
ディレーライン2a′に加えられた発振回路出力は略15nS
遅延毎にディレーライン2a′に設けられた中間タップか
ら15nS間隔の位相差を有する位相クロックφ１〜φ５が
作成される。ここでトリガー信号が入力されるとその立
上りエッジで各DFF3a1′〜3a5′にラッチされ、その正
転出力Q1〜Q5は、例えば図のタイミングでは位相クロッ
クφ2,φ３がラッチされてQ2,Q3がＨレベルで他はＬレ
ベルとなる。これらの出力は次段のナンドゲートでその
段の反転出力１〜５と論理積が取られる結果、トリ
ガー入力後、最も早く立上ると予想できる位相クロック
φ４に対応するナンドゲート3a4′から位相検出出力
（Ｌレベル）が得られる。これがプライオリティエンコ
ーダ3C′で３の２進負論理出力C,B,A＝“1,0,0"に変換
されてセレクタ４の正論理のゲート入力端子へ入力され
る。上記“1,0,0"は正論理では４を表しセレクタ４の第
４入力端子に接続された位相クロックφ４がその出力端
子Ｙへ発振信号として出力される。
上記においてプライオリティーの機能はノイズ等で万
が一２個の位相検出出力が発生したときに有効である。
が一２個の位相検出出力が発生したときに有効である。
すなわち、第１図で説明すると、プライオリティーエ
ンコーダ3cは、８ライン入力（０〜７）のうちの一つの
入力を２進の３ビット（A,B,C）のコードに変換する機
能を有するものであり、８ライン入力に２個以上の入力
があっても、最上位（ライン入力（７）側に近い方）の
一つのライン入力を優先して上記の変換を行う。第１図
の例では、プライオリティーエンコーダ3cのライン入力
（０〜５）に各位相クロックφ１〜φ６の検出信号が接
続されており、先行する位相クロックφ１側よりも後の
方の位相クロックφ６側が優先されるようになってい
る。このプライオリティー機能を利用して、例えば、ノ
イズ等で、ｄタイプフリップフロップ3a1〜3a6とアンド
ゲート3b1〜3b6とで構成されている位相検出手段が２個
以上の位相を検出してしまったような場合には、最も後
の方の位相クロックを優先してエンコードし、常に一つ
の位相クロックをエンコード出力により選択手段４で選
択するように動作させる。
ンコーダ3cは、８ライン入力（０〜７）のうちの一つの
入力を２進の３ビット（A,B,C）のコードに変換する機
能を有するものであり、８ライン入力に２個以上の入力
があっても、最上位（ライン入力（７）側に近い方）の
一つのライン入力を優先して上記の変換を行う。第１図
の例では、プライオリティーエンコーダ3cのライン入力
（０〜５）に各位相クロックφ１〜φ６の検出信号が接
続されており、先行する位相クロックφ１側よりも後の
方の位相クロックφ６側が優先されるようになってい
る。このプライオリティー機能を利用して、例えば、ノ
イズ等で、ｄタイプフリップフロップ3a1〜3a6とアンド
ゲート3b1〜3b6とで構成されている位相検出手段が２個
以上の位相を検出してしまったような場合には、最も後
の方の位相クロックを優先してエンコードし、常に一つ
の位相クロックをエンコード出力により選択手段４で選
択するように動作させる。
このようなプライオリティーエンコーダを使用した場
合の有効性は次のとおりである。トリガー信号の入力時
点から最初に立ち上がる位相クロックを検出し、それを
選択するのみの回路としては、各位相検出出力と各位相
クロックの論理積（アンド論理）の論理和（オア論理）
をとって出力する回路が考えられる。このような仮定の
回路において、先に示したような安価で無調整の位相分
離手段を用いたときに最初の位相クロックφ１と最後の
位相クロックφ６がオーバラップしたような場合や、上
記のようにノイズ等で該当する位相クロックを複数検出
したような場合には、２個以上の位相クロックが選択さ
れて重畳されることになり、出力信号の周期やデューテ
ィ比が変化する可能性がある。上記の実施例により説明
した本発明では、位相クロックの検出信号をプライオリ
ティーエンコーダで一旦エンコードして常に一つの検出
信号をエンコードすることにより、常に位相クロックを
一つだけ選択させる。従って、ノイズ等で該当する位相
クロックが２個以上検出された場合であっても、必ず１
個の位相クロックが選択され、周期やデューティ比が変
わることはないという効果が得られる。ただし第１図の
実施例では各遅延素子の遅延時間のバラツキによっては
最終の位相クロックφ６が先頭の位相クロックφ１の後
に来る場合も想定され、その場合にはそのオーバランプ
する位相にトリガー入力があると位相クロックφ１とφ
６が位相検出されることになり、そのいずれを選択して
も良いので、プライオリティー機能を利用していずれか
一つを選択する。
合の有効性は次のとおりである。トリガー信号の入力時
点から最初に立ち上がる位相クロックを検出し、それを
選択するのみの回路としては、各位相検出出力と各位相
クロックの論理積（アンド論理）の論理和（オア論理）
をとって出力する回路が考えられる。このような仮定の
回路において、先に示したような安価で無調整の位相分
離手段を用いたときに最初の位相クロックφ１と最後の
位相クロックφ６がオーバラップしたような場合や、上
記のようにノイズ等で該当する位相クロックを複数検出
したような場合には、２個以上の位相クロックが選択さ
れて重畳されることになり、出力信号の周期やデューテ
ィ比が変化する可能性がある。上記の実施例により説明
した本発明では、位相クロックの検出信号をプライオリ
ティーエンコーダで一旦エンコードして常に一つの検出
信号をエンコードすることにより、常に位相クロックを
一つだけ選択させる。従って、ノイズ等で該当する位相
クロックが２個以上検出された場合であっても、必ず１
個の位相クロックが選択され、周期やデューティ比が変
わることはないという効果が得られる。ただし第１図の
実施例では各遅延素子の遅延時間のバラツキによっては
最終の位相クロックφ６が先頭の位相クロックφ１の後
に来る場合も想定され、その場合にはそのオーバランプ
する位相にトリガー入力があると位相クロックφ１とφ
６が位相検出されることになり、そのいずれを選択して
も良いので、プライオリティー機能を利用していずれか
一つを選択する。
セレクタ４で選択され出力された発振信号は、各相間
位相差が15nSであるので最大15nSのジッター成分が残る
ことになる。従って許容ジッター量を小さくするために
は、相間位相差を小さくすれば良く、この場合発振周期
TO,相間位相差TD,遅延素子段数Ｎとすると、（Ｎ＋１）
TD≧TOを満足するように遅延時間TDの遅延素子をＮ段設
ける必要があるが、許容コストによりいずれかの実施例
を用いて、自由に段数を加減することによって、目的に
最適な許容ジッター量を満足する性能を容易に得ること
ができる。また、各遅延素子にはシビアな精度は要求さ
れず、例えば第１図の実施例では各段が位相差以下であ
ることを満足すれば良いし、第２図の実施例ではそれに
加えて発振周期からトータルの遅延時間を引いた差が位
相差以下を満足していれば良いので、調整作業は不要で
ある。
位相差が15nSであるので最大15nSのジッター成分が残る
ことになる。従って許容ジッター量を小さくするために
は、相間位相差を小さくすれば良く、この場合発振周期
TO,相間位相差TD,遅延素子段数Ｎとすると、（Ｎ＋１）
TD≧TOを満足するように遅延時間TDの遅延素子をＮ段設
ける必要があるが、許容コストによりいずれかの実施例
を用いて、自由に段数を加減することによって、目的に
最適な許容ジッター量を満足する性能を容易に得ること
ができる。また、各遅延素子にはシビアな精度は要求さ
れず、例えば第１図の実施例では各段が位相差以下であ
ることを満足すれば良いし、第２図の実施例ではそれに
加えて発振周期からトータルの遅延時間を引いた差が位
相差以下を満足していれば良いので、調整作業は不要で
ある。
なお本発明は上記実施例に限定されることなく、その
主旨に沿って種々の応用と実施態様を取り得るものであ
る。本発明の各手段は同等な機能を有する回路やIC素子
で構成しても良い。
主旨に沿って種々の応用と実施態様を取り得るものであ
る。本発明の各手段は同等な機能を有する回路やIC素子
で構成しても良い。
［発明の効果］ 以上の説明で明らかなように、本発明の同期式発振回
路によれば、無調整で、単発のトリガー信号に許容ジッ
ター量を満足させて同期した発振信号を応答性、追従性
良く得ることができる。また、ノイズ等によって周期や
デューティ比等が乱れることのない発振信号を応答性、
追従性良く得ることができる。
路によれば、無調整で、単発のトリガー信号に許容ジッ
ター量を満足させて同期した発振信号を応答性、追従性
良く得ることができる。また、ノイズ等によって周期や
デューティ比等が乱れることのない発振信号を応答性、
追従性良く得ることができる。
第１図は本発明の一実施例を示す回路図、第２図は本発
明の他の実施例の回路図、第３図は実施例のタイミング
チャート、第４図は従来の回路図、第５図は従来例のタ
イミングチャートである。 １……発振部、２……位相分離手段、３……位相比較手
段、４……選択手段。
明の他の実施例の回路図、第３図は実施例のタイミング
チャート、第４図は従来の回路図、第５図は従来例のタ
イミングチャートである。 １……発振部、２……位相分離手段、３……位相比較手
段、４……選択手段。
Claims (1)
- 【請求項１】発振部の発振出力を任意段数の遅延素子で
順次遅延させて任意時間間隔の複数の位相クロックを得
る位相分離手段と、 トリガー信号の入力時点から最初に立上る前記位相クロ
ックを検出する位相検出手段と、 前記位相検出手段が前記検出を行う毎に該検出した信号
の一つをエンコードするプライオリティー機能付きのエ
ンコーダと、 前記エンコーダの出力に基づいて前記検出された位相ク
ロックを選択し発振信号とする選択手段と、を備えたこ
とを特徴とする同期式発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62034050A JP2615589B2 (ja) | 1987-02-17 | 1987-02-17 | 同期式発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62034050A JP2615589B2 (ja) | 1987-02-17 | 1987-02-17 | 同期式発振回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63202129A JPS63202129A (ja) | 1988-08-22 |
| JP2615589B2 true JP2615589B2 (ja) | 1997-05-28 |
Family
ID=12403471
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62034050A Expired - Fee Related JP2615589B2 (ja) | 1987-02-17 | 1987-02-17 | 同期式発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2615589B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02250429A (ja) * | 1989-03-23 | 1990-10-08 | Matsushita Electric Ind Co Ltd | 位相同期式発振装置 |
| JP2792759B2 (ja) * | 1990-08-03 | 1998-09-03 | 三菱電機株式会社 | 同期クロック発生回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57162894A (en) * | 1981-03-31 | 1982-10-06 | Toshiba Corp | Clock pulse reproducing circuit |
| JPS61228726A (ja) * | 1985-04-02 | 1986-10-11 | Nec Corp | 発振出力制御回路 |
-
1987
- 1987-02-17 JP JP62034050A patent/JP2615589B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63202129A (ja) | 1988-08-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |