JP2825045B2 - 周波数シンセサイザ - Google Patents
周波数シンセサイザInfo
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
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-
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
する。
数シンセサイザは、通信,放送,計測その他産業の広い
分野に用いられる基本的技術である。
うに、1は基準発振器,2は分周器,3は位相比較器,
4はループフィルタ,5は電圧制御発振器(VCO),
6は可変分周器である。今基準発振器1の周波数を
FR ,分周器2の分周比をm,VCO5の出力周波数を
fv ,外部より指定される可変分周比の分周比をNとす
ると、分周器2の出力周波数Δfは(1)式で表され
る。
器6より成るループは、位相同期ループ(PLL)を構
成しており、同期状態においては、位相比較器3の両入
力の周波数は完全に等しくなり、(2)式の関係が成立
する。
v の信号を発生できる。
セサイザは次の欠点がある。すなわち、可変分周器6は
入力周波数を1/Nにするという動作の他に信号処理に
よる遅延を生ずる。その遅延の大きさはほぼ1/Δfの
程度である。即ち周波数ステップΔfが小さい程ループ
内に大きな遅延を含む事になる。帰還路に遅延が含まれ
る制御ループが安定であるためには、ループの応答時間
はその遅延量より充分大きなものである事が必要であ
る。そうするとPLLの位相追随性が低下して、VCO
5に内在する位相雑音を基準発振器1に同期させる事に
より抑圧するという本来の動作が困難になり、VCO5
の内部雑音がそのまま出力される。したがって、出力周
波数が上がる程VCOの内部雑音も増えるので上述の欠
点が助長される。
相雑音の小さな周波数シンセサイザを提供することにあ
る。
イザは高安定な基準発振器のタイミングで外部よりQ
(自然数)ビット2進数で与えられる数値Kを積分する
Qビット2進積分回路と、所望の周波数を発生する電圧
制御発振器(VCO)と、そのVCOの出力を前記基準
発振器と同程度の周波数に分周する分周器と、この分周
器出力のタイミングにより所定の数値Lを積分するP
(Pは自然数)ビット2進積分回路と、前記Qビット及
びPビット2進積分回路の上位Rビットを受けて差を算
出するRビット2進加算器と、このRビット2進加算器
出力を連続量に変換するD/A変換器と、そのD/A変
換器出力を平滑化するループフィルタとを有し、ループ
フィルタの出力により前記VCOを位相制御する事によ
り、前記外部より与えられる数値Kで制御される周波数
信号を発生する。
る。図1は本発明の一実施例の原理構成図、図2は本実
施例の具体的な構成図、図3は本実施例の各部信号のタ
イミング説明図、図4はQビット2進積分回路の説明図
である。図1において、8はQビット2進加算器、9は
Qビットラッチ器、構成要素8,9を合わせてQビット
2進積分回路7を構成し、その出力はQビットラッチ器
9の上位Rビットを出力する。12は固定比の分周器、
14はPビット2進加算器、15はPビットラッチ器、
構成要素14,15を合わせてPビット2進積分回路1
3を構成し、Pビットラッチ器15の出力の上位Rビッ
トを出力する。10はRビット2進加算器、11はD/
A変換器である。
ビット2進積分回路7の動作を図1と図4により説明す
る。今Qビット2進数で与えられる外部から入力する値
KがK=1の場合には、基準クロック1の入力毎にQビ
ットラッチ器9の出力は1づつ増加して行く。その値が
2Q −1に達すると、次には0になるので、結局周期2
Q の鋸歯状のくり返し動作を行う事になる。即ちそのく
り返し周波数はfR /2Q (Hz)となる。K=Kの場
合には単に上の変化がK倍になるだけなので、Qビット
2進積分回路7の出力周波数f7 は(3)式となる。
えられる外部から入力する値Lにより、その出力周波数
f13は(4)式となる。
路の出力は、Rビットの精度で表現された位相情報であ
り、Rビット2進加算器10において両者の差を算出す
る事により位相差検出を行っている事になる。次のD/
A変換器11でアナログ値に変換されると後の動作は通
常の位相同期ループと同じであり、同期状態において
は、f7 =f13となり、(5)式から(6)式が導かれ
る。
すると
なる。その特徴はQを大きくすれば容易にいくらでも細
かな周波数ステップを容易に実現できる。本実施例では
PLLのループ内の遅延は分周器12において生じるの
みであり、基準発振器1の動作速度と同程度に設定すれ
ばよく、ループ内の遅延は小さい。従ってPLLを充分
広帯域にする事ができ、VCOの内部雑音が出力される
のを抑圧する事ができる。又ディジタル化によって生じ
る量子化誤差は、D/A変換器の入力ビット数Rを大き
くすれば抑圧する事ができる。
6,17は単安定マルチバイブレータ、18は2進OR
論理器、19は標本化保持器である。本来Qビット2進
積分回路7とPビット2進積分回路13は異るタイミン
グで動作している。又加算器10とD/A変換器11に
は入力変化が起きてから出力が安定するのに多少の時間
を要するので、その間の出力は不定雑音となる。この具
体例では、この不定雑音を除去する。すなわち、両者の
駆動タイミングから単安定マルチバイブレータ16,1
7とOR18でそれらの不定時を指定して標本化保持器
19を制御してD/A変換器11の出力が不定となる間
は、前の値を保持する様にしている。
と、初期動作時等において、基準クロックと帰還分周ク
ロックに不定時のずれがある状態では、D/A出力が斜
線部に示すような2つの不定出力が表れる。この不定出
力は単安定マルチバイブレータ16と単安定マルチバイ
ブレータ17により検出され、それぞれのパルスを出力
する。このパルスが入力されると標本化保持器19は図
3の標本化保持出力に示すように、ホールドの期間前の
レベルを保持して不定出力を緩和する。
ル回路であるQおよびPビット2進積分回路と、Rビッ
ト2進加算器と、D/A変換器とを備えることにより、
次の効果を実現できる。
より必要なだけ細かなステップの周波数合成が可能にな
る。
COの内部雑音に起因する位相雑音を抑圧する事ができ
る。
ビット数Rを大きくする事により、量子化雑音を抑圧す
る事ができる。
タル回路で構成されるので、動作が確実で、かつLSI
化により装置の小型化が可能となる。
ある。
である。
Claims (2)
- 【請求項1】 高安定な基準発振器のタイミングで外部
よりQ(自然数)ビット2進数で与えられる数値Kを積
分するQビット2進積分回路と、所望の周波数を発生す
る電圧制御発振器(VCO)と、そのVCOの出力を前
記基準発振器と同程度の周波数に分周する分周器と、こ
の分周器出力のタイミングにより所定の数値Lを積分す
るP(Pは自然数)ビット2進積分回路と、前記Qビッ
ト及びPビット2進積分回路の上位Rビットを受けて差
を算出するRビット2進加算器と、このRビット2進加
算器出力を連続量に変換するD/A変換器と、そのD/
A変換器出力を平滑化するループフィルタとを有し、ル
ープフィルタの出力により前記VCOを位相制御する事
により、前記外部より与えられる数値Kで制御される周
波数信号を発生することを特徴とする周波数シンセサイ
ザ。 - 【請求項2】 前記基準発振器の出力に接続される第1
の単安定マルチバイブレータと、前記分周器の出力に接
続される第2の単安定マルチバイブレータと、前記第1
および第2のマルチバイブレータの出力の論理和をとる
OR回路と、前記D/A変換器と前記ループフィルタと
の間に接続され前記OR回路により制御される標本化保
持器とを有することを特徴とする請求項1記載の周波数
シンセサイザ。
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