WO2001013520A1

WO2001013520A1 - Frequenzteilungsverfahren und -anordnung

Info

Publication number: WO2001013520A1
Application number: PCT/DE2000/001157
Authority: WO
Inventors: Hartmut Wilhelm
Original assignee: Siemens Aktiengesellschaft
Priority date: 1999-08-12
Filing date: 2000-04-13
Publication date: 2001-02-22

Abstract

Frequenzteilungsverfahren, insbesondere zur HF-Synthese mittels einer Phasen- oder Frequenzregelschleife, über eine Zähleinrichtung (19, 25) unter Frequenzeinstellung mittels eines Steuerwortes, wobei ein Summand (S) für die Zähleinrichtung als Zweierpotenz S = 2<n> vorgegeben wird und als Steuerwort (r) ein Zähler-Anschlagwert bzw. maximaler Zählbereich vorgegeben wird, bei dessen Erreichen ein Zähler-Überlauf erfolgen würde und ein neuer Zählzyklus beginnt.

Description

Beschreibung

Frequenzteilungsverfahren und -anordnung

Die Erfindung betrifft ein Frequenzteilungsverfahren nach dem Oberbegriff des Anspruchs 1 sowie einen Frequenzteiler zur Durchführung dieses Verfahrens.

Als Frequenzsyntheseverfahren bezeichnet man Verfahren, bei denen ein Signal mit einer gewünschten Frequenz - beispielsweise eine HF-Sendefrequenz eines Funkgerätes - nicht direkt erzeugt, sondern durch Mischung, Vervielfachung oder Teilung von Basis-Frequenzen gewonnen wird, die beispielsweise von einem als Frequenznormal dienenden Quarzoszillator abgeleitet sind. Man unterscheidet direkte und indirekte Syntheseverfahren.

Bei den ersteren Verfahren (Direktsynthese) wird die gewünschte Frequenz in einem Mischer aus zwei Basisfrequenzen fl und f2, die von zwei Quarzoszillatoren abgeleitet sind, durch Summen- oder Differenzbildung zusammengesetzt.

Bei der indirekten Frequenzsynthese wird die gewünschte Frequenz mit einem spannungsgesteuerten Oszillator (VCO) erzeugt, der über einen Phasenregelkreis (PLL = Phase Locked Loop) mit einer Referenzfrequenz synchronisiert wird. Diese wird von einem Quarzoszillator geliefert. Wird eine gegenüber der Referenzfrequenz höhere Ausgangsfrequenz gewünscht, ist eine Teilung der Ausgangsfrequenz auf die Größe der Referenz- frequenz mittels eines Frequenzteilers erforderlich. Den das Kernstück der PLL-Schaltung bildenden Phasenvergleicherschal- tungen werden dann zwei Signale gleicher Frequenz zugeführt, so daß sie den VCO phasengenau synchronisieren kann.

Für Sende- (oder Empfangs-) Anordnungen, die auf einer Mehrzahl von Kanälen mit unterschiedlichen Frequenzen betrieben werden können, ist ein Frequenzteiler mit einstellbarem Tei- lerverhältnis in der Phasenregelschleife einzusetzen - vorteilhaft ein als "Fraktional-N"-Teiler bezeichneter Teiler mit gebrochenem Teilerverhältnis N. Kernstück eines einstellbaren Frequenzteilers ist ein Zähler, der bei Erreichen einer voreingestellten Zählbereichsgrenze einen Impuls ausgibt.

Bei der Entwicklung von Frequenzsyntheseverfahren und -Schaltungen (Synthesizern) speziell für Mobilfunk-Endgeräte besteht ein wesentliches Entwicklungsziel in einem möglichst niedrigen Stromverbrauch. Weiterhin bestehen natürlich auch für diese Komponenten eines Mobilfunk-Endgerätes die allgemeinen Entwicklungsziele minimalen Platzbedarfs und niedriger Kosten.

Dem Ziel einer möglichst niedrigen Stromaufnahme dient der technische Ansatz einer möglichst weitgehenden Erhöhung der Vergleichsfrequenz der PLL-Schaltung, denn damit geht eine Vergrößerung der Loop-Bandbreite und mit dieser eine Verkürzung der Einschwingzeit einher. Eine kurze Einschwingzeit hat zur Folge, daß beim üblichen Zeitmultiplex-Betrieb der bekannten Mobilfunk-Endgeräte nach GSM-Standard die Syntheseschaltung über einen größeren Anteil des TDMA(Time Division Multiple Access) -Rasters abgeschaltet bleiben kann.

Bei einem bekannten Frequenzsyntheseverfahren, des - wie oben erwähnt - im Kern durch einen Zählvorgang realisiert wird, wird das Teilerverhältnis durch den Summanden, mit dem mit jedem Takt inkrementiert wird, eingestellt. Der Summand ist mithin das "Steuerwort" des Teilungsvorganges, und die Aus- gangsfrequenz (Synthesizerfrequenz) und das Steuerwort sind umgekehrt proportional zueinander. Eine direkte Modulation des Ausgangssignals, wie sie in einer sogenannten "reziproken DDS-Schaltung" erfolgt, die durch die Anmelderin in der DE 197 40 196 AI vorgeschlagen wurde, wird durch diesen Um- stand erschwert. Der Wert, um den das Steuerwort für einen bestimmten Frequenz-Offset geändert werden muß, hängt nämlich dann von der aktuell gewählten exakten Tragerfrequenz (d.h. von einer Kanalnummer) ab. Zwar ist es möglich, eine entsprechende ZuOrdnungsvorschrift tabellenartig vorzubestimmen und abzuspeichern, wobei die Offset-Werte in Zuordnung zum Steuerwort für jede Trägerfrequenz bzw. jeden Kanal gespei- chert werden. Ein entsprechender Festwertspeicher (ROM) müßte aber beispielsweise bei einem Mobilfunk-Endgerät schon für einen Frequenzbereich ("Single-Band-Handy") relativ groß und damit teuer sein, und bei Mobiltelefonen für zwei Frequenzbereiche ("Dual-Band-Handys") gilt dies natürlich noch ver- stärkt.

Der Erfindung liegt daher die Aufgabe zugrunde, ein verbessertes Frequenzteilungsverfahren der gattungsgemäßen Art sowie einen entsprechenden Frequenzteiler bereitzustellen, die sich insbesondere durch geringen Stromverbrauch im Betrieb auszeichnen und eine Realisierung der Gesamtanordnung zur Frequenzsynthese und Modulation mit überzeugenden Gebrauchswerteigenschaften und zu niedrigen Gestehungskosten ermöglichen.

Diese Aufgabe wird hinsichtlich ihres Verfahrensaspektes durch ein Frequenzteilungsverfahren mit den Merkmalen des Anspruchs 1 und hinsichtlich ihres Vorrichtungsaspektes durch einen Frequenzteiler mit den Merkmalen des Anspruchs 13 ge- löst.

Die Erfindung schließt zunächst den wesentlichen Gedanken ein, ein Frequenzsyntheseverfahren hinsichtlich der Frequenzteilung so auszugestalten, daß ein zur Oszillatorfrequenz (Ausgangsfrequenz) proportionales Steuerwort eingesetzt werden kann. Hierdurch ergibt sich nämlich eine direkte Proportionalität zwischen einer Änderung des Steuerworts und einer damit bewirkten Frequenzänderung, wobei der Proportionalitätsfaktor kanalunabhängig ist. Zum Zwecke der Modulation lassen sich folglich die Abweichungen der Momentanfrequenz von der Träger- bzw. Mittenfrequenz, d.h. die Frequenzoffset- Werte, in Zuordnung zum Steuerwort kanalunabhängig speichern. Damit wird der erforderliche Hardwareaufwand für den Zuordnungsspeicher wesentlich reduziert.

Die Erfindung schließt weiterhin den wesentlichen Gedanken ein, vom bisher üblichen Einsatz des Summanden als Steuerwort beim Zählvorgang zur Frequenzteilung abzugehen und statt dessen die Zählbereichsgrenze bzw. den "Zähler-Anschlagwert", bei dem der Zähler einer Pulse-Output-DDS überliefe und einen Impuls abgäbe, als Steuerwort zu benutzen und mit einem fest eingestellten Summanden zu arbeiten. Die bei herkömmlichen DDS-Schaltungen erforderliche taktweise Addition von nicht als Zweierpotenzen bestimmten und daher in Binärdarstellung relativ aufwendig darzustellenden ("krummen") Steuerworten, die relativ aufwendig ist, kann daher abgelöst werden durch eine wesentlich leichter und schneller zu bewerkstelligende taktweise Addition eines als Zweierpotenz bestimmten Summanden mit ideal einfacher Binärdarstellung.

Der feste Summand S wird als nächstgrößere Zweierpotenz be- stimmt, die der Beziehung S > F/Δf genügt, wobei Δf die gewünschte Frequenzauflösung des Frequenzsyntheseverfahrens und F die Schwingungsfrequenz eines Referenzoszillators sind.

Das Steuerwort r bzw. dessen Zweierkomplement k (k = -r) wird in Abhängigkeit vom Summanden S gemäß der Beziehung r = S ^• f/F vorgegeben, wobei f die Ausgangs- bzw. Taktfrequenz der Phasenregelschleife und F die Schwingungsfrequenz des Referenzoszillators sind.

Der Zählerstand kann zu Beginn eines Zählzyklus auf Null oder aber auf den Wert (k + R) gesetzt werden, wobei - wie bereits erwähnt - k = -r gilt und R der Rest aus einem vorhergehenden Zählzyklus ist. Von diesem Zählerstand aus wird dann mit jedem Takt um den Summanden S aufwärts gezählt. Alternativ ist - mit entsprechend verändertem Ausgangs-Zählwert - auch ein Herunterzählen möglich, und anstelle des Ausgangs-Zählwertes (k + R) = (R - r) kann auch (r - R) gebildet werden. In einer bevorzugten Ausführung, die eine Zeitersparnis bei nachfolgenden Verarbeitungsschritten zur Erhöhung der spektralen Reinheit in der Nähe der Ausgangsfrequenz sowie auch bei dem Frequenzteilungs-Vorgang selbst erbringen kann, wird der Rest aus einem Zählzyklus mindestens einen Takt vor dessen Beendigung vorab berechnet und an eine nachfolgende Rausch- bzw. Geräuschformungs- und/oder Dithering-Stufe übermittelt und wahlweise zur Berechnung des Zähler-Anfangs- oder Endwertes genutzt.

Eine Zeitersparnis für den Frequenzteilungs-Vorgang bringt auch eine weitere Ausführung, bei der mehrere Frequenzteiler genutzt werden und jeweils während des Betriebs eines Fre- quenzteilers ein anderer geladen wird.

Vorteile und Zweckmäßigkeiten der Erfindung ergeben sich im übrigen aus den Unteransprüchen sowie der nachfolgenden Beschreibung bevorzugter Ausführungsbeispiele anhand der Figur.

Die Figur zeigt eine Frequenzsyntheseschaltung (Synthesizer) 1, die als Teil eines Mobilfunk-Endgerätes eine Sendefrequenz im 900MHz- bzw. lδOOMHz-Bereich an eine Sendeendstufe 3 bzw. eine Empfangsbezugsfrequenz im entsprechenden Bereich an ein Empfangsteil (Direct Conversion Receiver) 5 des Mobilfunk- Endgerätes liefert.

Die Frequenzsyntheseschaltung 1 umfaßt als Referenzoszillator 7 einen 13MHz-Quarzoszillator, und dessen Ausgang ist mit einem Eingang einer Phasenvergleicherstufe 9 verbunden. Deren Ausgang ist über eine PLL-Schleife mit ihrem zweiten Eingang verbunden. Die PLL-Schleife umfaßt zunächst einen der Phasenvergleicherstufe 9 nachgeschalteten Tiefpaß (Loopfilter) 11, dessen Ausgang mit einem spannungsgesteuerten Oszillator (VCO) 13 verbunden ist, der eine Ausgangsfrequenz (Taktfrequenz) im Bereich von 3,6 GHz liefert. Der Ausgang des VCO ist über einen Verzweigungspunkt 15 einerseits über einen :4- bzw. : 2-Frequenzteiler 17 mit dem Eingang der Sendeendstufe 3 bzw. des Empfangsteils 5 verbunden.

Andererseits ist der Ausgang des VCO 13 mit dem Eingang eines Zählers 19 verbunden, wobei er diesem das Taktsignal liefert. Außerdem wird das Ausgangssignal des VCO 13 als Taktsignal einer Rauschformungs- und Dithering-Stufe 21 zugeführt. Der Zähler 19 ist ausgangsseitig über einen Verzweigungspunkt 23 einerseits mit dem Eingang eines Addierers/Akkumulators 25 verbunden und andererseits mit einem Impulseingang der

Rauschformungs- und Dithering-Stufe 21. Der Addierer/Akkumulator 25 weist einen Steuereingang, über den er ein Steuerwort empfängt, und einen Ausgang auf, der mit einem Steuereingang der Rauschformungs- und Ditheringstufe 21 verbunden ist. Durch den Zähler 19 und den Addierer/Akkumulator 25 ist ein einstellbarer Frequenzteiler 27 gebildet.

Der Zähler 19 umfaßt eine Kette 19a aus (m - n) Flip-Flops, wobei n der Exponent des oben erwähnten fest eingestellten Summanden S = 2ⁿ ist, und ein mit deren Ausgängen verbundenes, als Vergleichereinheit wirkendes XOR-Glied 19b. m ist die Bitbreite des größtmöglichen Steuerwortes r, welches dem Steuereingang des Addierers/Akkumulators 25 zugeführt werden kann, und diese Bitbreite hat der Addierer/Akkumulator. Anstelle der Zählbereichsgrenze r wird als Steuerwort deren Zweierkomplement k = -r eingesetzt, das beispielsweise durch Inversion aller Bits und anschließender Addition von 1 gebildet wird. Der Betrieb des Zählers ist in einer Variante so organisiert, daß jeweils im Takt vor Zyklusbeginn ein Rück- setzen auf Null erfolgt und anschließend mit jedem Takt um S hochgezählt wird. Hierbei ist zu beachten, daß durch die Flip-Flop-Kette 19a in der Praxis ein Zählen in Einser- Schritten erfolgt, indem bei dem als Zweierpotenz festgelegten Summanden ein "Abschneiden" der rechts von der "1" ste- henden Nullen erfolgt. Hinsichtlich des funktionellen Zusammenwirkens zwischen der Flip-Flop-Kette 19a und dem XOR-Glied 19b ist noch darauf hinzuweisen, daß der Ausgang des XOR- OJ U) NJ NJ P¹ P¹ π o cπ O cπ o Cπ

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signal dem zweiten Eingang der Phasenvergleicherstufe 9 zugeführt. Der Vergleichsvorgang selbst und somit die Grundfunktion der PLL-Schleife entsprechen denen bei bekannten Frequenzsyntheseschaltungen und werden daher nicht weiter erläu- tert.

Bei einem Fractional-N-Synthesizer treten je nach eingestelltem Teilungsverhältnis unerwünschte Nebenlinien im Spektrum auf. Durch bekannte Verfahren zur Verbesserung der spektralen Reinheit bei der gewünschten Frequenz wie "Noise- S aping", was in der Audiotechnik beispielsweise mit Sigma- Delta-Wandlern höherer Ordnung angewandt wird, und "Dithering", bei dem durch den Einbau pseudozufälliger Schwankungen die die Nebenlinien erzeugende Periodizität des Taktjitters am Teilerausgang durchbrochen wird, lassen sich die störenden Nebenlinien in der spektralen Umgebung von F absenken. Diese Verfahren zur Verbesserung der spektralen Reinheit können sowohl im Addierer/Akkumulator 25 ansetzen, wobei dann hierdurch das Berechnungsschema erweitert würde, als auch auf das heruntergeteilte Signal angewandt werden, wie in der Figur mit Block 21 gezeigt. In letzterem Fall ist eine Timinginformation aus dem Addierer/Akkumulator 25 zweckmäßig, welche die zeitliche Lage des zeitdiskreten Ausgangssignals (in der Figur an Verzweigung 23) gegenüber einem idealen zeitkontinuierlichen Ausgangssignal angibt. Als Timinginformation ist der Rest R gut geeignet: R = 0 bedeutet, daß der Signalwechsel genau zum richtigen Zeitpunkt kommt; R = S - 1 heißt, daß der Signalwechsel fast einen Takt (von f) früher hätte kommen müssen.

Zur weiteren Erläuterung der im Zusammenhang mit der Erfindung interessierenden Funktion des Frequenzteilers 27 soll zunächst ein Beispiel mit Zahlen in Binärdarstellung allgemein erörtert werden: Es seien ein Steuerwort r = 10100 und ein Summand S = 100 gegeben, und es solle ein Aufwärts-Zähl- vorgang bei R = 0 gestartet werden. Es soll überlegt werden, auf welche Weise die Summe größer als oder gleich r wird. Um eine "1" auf den Platz des MSB zu bekommen, muß S zweimal nach links "geschoben" werden, d.h. eine Multiplikation mit 2² oder eine 2²-fache Addition von S erfolgen. Ein hierzu äquivalentes Vorgehen wäre eine zweifach Halbierung der Takt- frequenz f und das Erwarten einer "1" am Ausgang. Dieses Vorgehen ist gleichwertig mit einer Addition von S solange, bis das MSB "1" wird. (Im Vergleich zu einer "echten" Addition ist ein solches Herunterteilen des Taktes schnell und mit geringem Stromverbrauch möglich.) Auf die beschriebene Weise hat man (indirekt) bis 10000 gezählt. Diese Zahl entspricht jedoch noch nicht dem Steuerwort, so daß weiter gezählt werden muß, bis an der dritten Stelle ebenfalls eine "1" erscheint. Das fragliche Bit entspricht dem 2°-fachen von S, so daß nur noch einmal S addiert werden muß. Gleichwertig hiermit ist das Abwarten eines weiteren Taktes.

Nachfolgend werden konkrete Rechenbeispiele gegeben.

Die Referenzfrequenz F betrage 13 MHz. Um eine Frequenzauflö- sung der synthetisierten Schwingung von Δf < 10 Hz zu erreichen, muß der Summand S > 1,3 • 10⁶ gewählt werden. Die nächstgrößere Zweierpotenz ist 2²¹, so daß sich eine Frequenzauflösung von Δf = 6,2 Hz ergibt. Bei f = 900 MHz ergibt sich r = 1,45 ^• 10⁸, so daß der Akku mindestens m = 28 bit breit sein müßte.

Weiteres Beispiel: r = 31 (binär Hill) <=> k = 1 (binär 00001), S = 4 (binär 100), m = 5, n = 2. Der Frequenzteiler muß also f durch 31/4 = 7,75 teilen, indem er dreimal durch 8 und einmal durch 7 teilt. (Danach muß sich der Rest wiederholen.) Der Zähler ist m - n = 3 bit breit; man kann ihn sich mit n = 2 festen Nullen rechts erweitert vorstellen, weil er mit S = 100 hochzählt.

R = 00: k + R = 00001. Nach 4 Perioden von f wird im Zähler das MSB gesetzt; es wird damit ungleich dem MSB von k + R. Derweil wird schon der Rest, mit dem der nach- ste Zyklus startet, durch Abtrennen der n = 2 nieder- wertigsten Bits zu 01 bestimmt und an die Rauschformungs- und Dithering-Stufe weitergegeben. Jetzt werden die nächsten beiden Bits (jeweils zweite Stelle von links) miteinander verglichen. Nach 2 weiteren

Perioden wird auch das zweithöchste Bit im Zähler zu eins und damit ungleich dem entsprechenden Bit von k + R. Nach 1 weiteren Periode gilt das auch für das mittlere Bit, und während der darauf folgenden Takt- periode wird der Impuls ausgegeben und der Zähler zurückgesetzt. Dieser Zyklus besteht aus 4 + 2 + 1 + 1 = 8 Perioden von f.

R = 01: k + R = 00010. Nach 4 Perioden von f wird im Zähler das MSB gesetzt; es wird damit ungleich dem MSB von

(k + R) . Der folgende Rest wird den Wert 10 haben. Die nächsten beiden Bits vom Zähler und (k + R) sind nach 2 weiteren Perioden ungleich. Nach einer weiteren Periode gilt das auch für das mittlere Bit, und während der folgenden Periode wird der Impuls ausgegeben und der Zähler zurückgesetzt. Auch dieser Zyklus besteht aus 4 + 2 + 1 + 1 = 8 Perioden von f.

R = 10: k + R = 00011. Nach 4 Perioden von f wird im Zähler das MSB gesetzt; es wird damit ungleich dem MSB von k + R. Der folgende Rest wird den Wert 11 haben. Die nächsten beiden Bits vom Zähler und k + R sind nach 2 weiteren Perioden ungleich. Nach einer weiteren Periode gilt das auch für das mittlere Bit, und während der folgenden Periode wird der Impuls ausgegeben und der Zähler zurückgesetzt. Dieser Zyklus besteht ebenfalls aus 4 + 2 + 1 + 1 = 8 Perioden von f.

R = 11: k + R = 00100. Nach 4 Perioden von f wird im Zähler das MSB gesetzt; es wird damit ungleich dem MSB von

(k + R) . Der folgende Rest wird wieder den Anfangs- wert 00 haben. Die nächsten beiden Bits vom Zähler und (k + R) sind nach 2 weiteren Perioden ungleich. Gleichzeitig werden auch die mittleren Bits von Zähler und (k + R) ungleich, der Vergleich ist beendet, und während der folgenden Periode wird der Impuls ausgegeben und der Zähler zurückgesetzt. Dieser Zyklus besteht nur aus 4 + 2 + 1 = 7 Perioden von f. Nach ihm geht es wieder mit R = 00 (siehe oben) weiter.

Kritischer Fall: r = 19 (binär 10011) <=> k = 13 (binär

01101), S = 4 (binär 100), m = 5, n = 2. Der Frequenzteiler muß also f durch 19/4 = 4,75 teilen, indem er dreimal durch 5 und einmal durch 4 teilt. (Danach muß sich der Rest wiederholen.) Der Zähler ist (m - n) = 3 bit breit; man kann ihn sich mit n = 2 festen Nullen rechts erweitert vorstellen, weil er mit S = 100 hochzählt.

R = 00: (k + R) = 01101. Nach 4 Perioden von f wird im Zähler das MSB gesetzt; es wird damit ungleich dem MSB von (k + R) . Derweil wird schon der Rest, mit dem der nächste Zyklus startet, durch Abtrennen der n = 2 niederwertigsten Bits zu 01 bestimmt und an das Noise-Shaping weitergegeben. Jetzt werden die nächsten beiden Bits (jeweils zweite Stelle von links) miteinander verglichen. Auch hier ist das entsprechende Bit von 10000 im Zähler ungleich dem entsprechenden Bit von (k + R) . Das gleiche gilt auch für die dritte Stelle von links. Dies muß noch im gleichen Takt erkannt werden, damit in der darauf folgen- den Taktperiode der Impuls ausgegeben und der Zähler zurückgesetzt werden kann.

Es genügt also nicht, pro Takt ein oder zwei Bits zu vergleichen; vielmehr müssen die Bits parallel verglichen und die Ergebnisse aller Vergleiche rasch UND-verknüpft werden. Bei einer hohen Taktfrequenz und einem breiten Zähler kann dies zeitkritisch werden. Deshalb wird eine Variante vorgestellt, bei der es genügt, von links nach rechts fortschreitend die Bits daraufhin zu prüfen, ob sie den Wert eins angenommen haben. Beim Hochzählen werden niemals zwei aufeinanderfolgende Bits gleichzeitig zu "1", so daß pro Takt nur ein Bit geprüft zu werden braucht .

Diese Variante besteht in folgendem: Während des Taktes, bei dem nach dem zuerst vorgestellten Verfahren der Zähler auf 00000 zurückgesetzt würde, wird nun (k + R) = 01101 in den Zähler geladen. Zum besseren Verständnis wird der Zähler hier mit dem n = 2 Bit breiten Rest R nach rechts erweitert dargestellt. Der Zähler zählt, bis er lllxx erreicht. Während des danach folgenden Taktes wird der Impuls ausgegeben und der neue Wert von (k + R) in den Zähler geladen.

R = 00: Der Zähler startet mit (k + R) = 01101 und zählt als Frequenzteiler, der in der Mitte gespeist wird und nach links teilt, mit S = 100 hoch: 10001 (linkes Bit eins) 10101

H001 (nächstes Bit eins)

11101 (im nächsten Takt Impuls ausgeben und Zähler neu laden) Nun sind nacheinander alle drei Bits des Frequenztei- lers zu eins geworden. Dieser Zyklus besteht aus

4 + 1 = 5 Perioden von f. Derweil wurde schon der Rest, mit dem der folgende Zyklus startet, durch Abtrennen der n = 2 niederwertigsten Bits zu 01 bestimmt und an die Rauschformungsstufe weitergegeben sowie (k + R) für den folgenden Zyklus berechnet.

R = 01: Der Zähler startet mit (k + R) = OHIO und zählt dann weiter hoch: 10010 10110 11010

11110 (Die Kette der unterstrichenen Einsen verlängert sich um maximal eine Eins pro Takt.) Nun sind nacheinander alle drei Bits des Frequenzteilers zu eins geworden. Dieser Zyklus besteht ebenfalls aus 4 + 1 = 5 Perioden von f. Mittlerweile wurde schon der Rest, mit dem der nachfolgende Zyklus startet, zu 10 bestimmt und an die Rauschformung weitergegeben sowie (k + R) für den folgenden Zyklus berechnet. Dieser startet nach dem Ausgeben des Impulses mit R = 10 und (k + R) = 01111 im Zähler und zählt dann weiter: 10011

10111 11011

Hill . Während dieses dritten 4 + 1 = 5 Takte dauernden Zyklus wird der folgende Rest zu 11 bestimmt. Nach dem Ausgeben des Impulses und dem Laden des Zählers für R = 11 mit k + R = 10000 startet der vierte und letzte Zyklus der vier Zyklen umfassenden Abfolge: 10100 H000

11100

Nach diesem nur 3 + 1 = 4 Perioden von f dauernden Zyklus geht es wieder mit R = 00 (siehe oben) weiter.

Die Ausführung der Erfindung ist nicht auf die oben beschriebenen Beispiele und die gezeigte Anordnung beschränkt, sondern auch in einer Vielzahl von Abwandlungen möglich.

Solche können insbesondere die konkrete Organisation des Zählvorganges betreffen. Neben den bereits oben erwähnten

Abwandlungen ist noch darauf hinzuweisen, daß beispielsweise der Zähler auf Einsen statt auf Nullen zurückgesetzt werden kann und die Bits auf Gleichheit statt auf Ungleichheit und/oder gleichzeitig oder in anderer als der beschriebenen Reihenfolge vergleichen werden können. Die oben erwähnte Bildung des Zweierkomplementes k = -r ist nur erforderlich, wenn sich das Steuerwort r ändert. Sie kann ganz entfallen, wenn von vornherein mit der negativen Zahl k gesteuert wird.

Der Begriff "Zähleinrichtung" ist im breitestmöglichen Sinne zu verstehen und schließt auch parallel arbeitende Strukturen ein, bei denen kein als Register zu verstehender Zähler vorgesehen ist.

Das vorgeschlagene Verfahren und die entsprechende Anordnung sind zwar besonders geeignet zur Frequenzteilung mit nicht- ganzzahligem Teilerverhältnis, können aber auch für Teilungsvorgänge mit ganzzahligem Teilungsverhältnis benutzt werden.

Die Nachschaltung einer Rauschformungs- und Dithering-Stufe ist nicht notwendiger Bestandteil der Erfindung, und ihre

Funktion der Erhöhung der spektralen Reinheit des Ausgangs- signals ist in einem breiten Sinne so zu verstehen, daß eine Bereinigung in der Umgebung der Ausgangsfrequenz erfolgen soll, während die Rauschleistung insgesamt nicht vermindert werden muß, bzw. sich sogar erhöhen kann.

Claims

Patentansprüche

1. Frequenzteilungsverfahren insbesondere zur HF-Synthese mittels einer Phasen- oder Frequenzregelschleife, über eine Zähleinrichtung (19, 25) unter Frequenzeinstellung mittels eines Steuerwortes, d a d u r c h g e k e n n z e i c h n e t, daß ein Summand (S) für die Zähleinrichtung als Zweierpotenz S = 2ⁿ vorgegeben wird und über ein Steuerwort (r, k) ein Zähler-Anschlagwert bzw. maximaler Zählbereich vorgegeben wird, bei dessen Erreichen ein Zähler-Überlauf erfolgen würde und ein neuer Zählzyklus beginnt .

2. Frequenzteilungsverfahren nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t, daß der Summand (S) fest vorgegeben wird und/oder das Steuerwort (r) variabel ist.

3. Frequenzteilungsverfahren nach einem der vorangehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, daß in der Zähleinrichtung der Summand S = 2ⁿ so auf 1 bit verkürzt dargestellt wird, daß nur jeweils um 1 herauf- oder heruntergezählt wird.

4. Frequenzteilungsverfahren nach einem der vorangehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, daß zum Zählen die Taktfrequenz insbesondere mittels einer Flip- Flop-Kette durch Zweierpotenzen geteilt wird.

5. Frequenzteilungsverfahren nach einem der vorangehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, daß der Startwert und/oder der Endwert der Zähleinrichtung sich aus einer Berechnung ergeben.

6. Frequenzteilungsverfahren nach einem der vorangehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, daß durch Subtraktion oder Addition eines Rests oder Übertrags aus einem vorangegangenen Zählzyklus der Zählbereich eines folgenden Zyklus verkleinert oder vergrößert wird.

7. Frequenzteilungsverfahren nach einem der vorangehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, daß ein Zählzyklus beendet wird, wenn der Zählerstand einen festen oder einen variablen, berechneten Endwert erreicht, wobei insbesondere dann eine Impulsabgabe ausgelöst wird.

8. Frequenzteilungsverfahren nach Anspruch 7, d a d u r c h g e k e n n z e i c h n e t, daß die Prüfung des Zählerstandes daraufhin, ob das Zyklusende erreicht ist, vom höchst- zum niederwertigsten Bit hin erfolgt.

9. Frequenzteilungsverfahren nach einem der vorangehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, daß der Summand (S) gemäß der Beziehung S > F/Δf vorgegeben wird, wobei Δf die gewünschte Frequenzauflösung und F die Schwingungsfrequenz eines Referenzoszillators (7) sind.

10. Frequenzteilungsverfahren nach einem der vorangehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, daß das Steuerwort (r) in Abhängigkeit vom Summanden gemäß der Beziehung r = S ^• f/F vorgegeben wird, wobei f eine Ausgangsfrequenz der Phasenregelschleife bzw. Taktfrequenz und F die Schwingungsfrequenz eines Referenzoszillators (7) sind.

11. Frequenzteilungsverfahren nach einem der vorangehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, daß zu Beginn eines Zählzyklus des Zählers der Zählerstand auf Null oder auf den Wert (k + R) , wobei k = -r und R der Rest aus einem vorhergehenden Zählzyklus ist, gesetzt und aufwärts gezählt wird.

12. Frequenzteilungsverfahren nach einem der vorangehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, daß der am Ende eines Zählzyklus auftretende Rest (R) bereits vor dem Ende dieses Zählzyklus berechnet wird.

13. Frequenzteilungsverfahren nach einem der vorangehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, daß die Berechnung für Start- und/oder Endwert durch Verfahren zur Erhöhung der spektralen Reinheit, insbesondere Noise- Shaping und/oder Dithering, erweitert wird.

14. Frequenzteilungsverfahren nach einem der vorangehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, daß der Rest (R) oder ein diesem entsprechendes Timingsignal aus einem Zählzyklus mindestens einen Takt vor dessen Beendigung an nachfolgende Mittel (21) zur Erhöhung der spektralen Reinheit des Ausgangssignals im Bereich der Ausgangsfrequenz übermittelt und wahlweise zur Berechnung eines Zähler-An- fangswertes genutzt wird.

15. Frequenzteilungsverfahren nach einem der vorangehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, daß die Zähleinrichtung in mindestens einem der letzten Takte vor Beginn eines neuen Zählzyklus geladen wird.

16. Frequenzteilungsverfahren nach einem der vorangehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, daß ein Initialisierungswert, mit dem die Zähleinrichtung für den folgenden Zählzyklus geladen wird, oder ein Vergleichswert bereits vor dem Ende eines vorhergehenden Zählzyklus, insbesondere aus dem Steuerwort (r, k) und einem Rest (R) , berechnet wird.

17. Frequenzteilungsverfahren nach Anspruch 16, d a d u r c h g e k e n n z e i c h n e t, daß der aktuelle Zählerstand im laufenden Zählzyklus in die Berechnung des Initialisierungswertes für mindestens einen der nachfolgenden Zählzyklen einfließt.

18. Frequenzteilungsverfahren nach einem der vorangehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, daß zur Frequenzteilung alternierend mehrere Frequenzteiler be- trieben werden, wobei diese jeweils während des Betriebs eines anderen Frequenzteilers geladen werden.

19. Frequenzteilungsverfahren nach einem der vorangehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, daß der Endwert so gewählt wird, daß nach der Zählerinitialisierung die Bits des Zählerstandes mit mindestens jeweils einem Takt Abstand sugzessive vom höchstwertigen Bit zum niederwer- tigsten Bit hin Ihre Endwerte annehmen, insbesondere lauter Einsen beim Heraufzählen oder lauter Nullen beim Herunterzählen.

20. Frequenzsyntheseverfahren, g e k e n n z e i c h n e t d u r c h ein Frequenzteilungsverfahren nach einem der vorangehenden Ansprüche .

21. Frequenzteilerschaltung zur Durchführung des Verfahrens nach einem der vorangehenden Ansprüche, g e k e n n z e i c h n e t d u r c h eine Zähleinrichtung (19, 25) , deren Summand (S) als Zweier- potenz S = 2ⁿ eingestellt ist und die einen Steuereingang zum Empfang eines Steuerwortes (r, k) aufweist oder in die ein Steuerwort fest eingegeben ist, das den Zähler-Anschlagwert bzw. maximalen Zählbereich bestimmt.

22. Frequenzteilerschaltung nach Anspruch 21, g e k e n n z e i c h n e t d u r c h

Mittel zur Initialisierung der Zähleinrichtung und/oder zum Vergleich (19b) des Zählerstandes mit einem Endwert.

23. Frequenzteilerschaltung nach Anspruch 21 oder 22, g e k e n n z e i c h n e t d u r c h

Zählermittel (19a) , eine mit dem Ausgang der Zählermittel verbundene Vergleichereinheit (19b) und eine sowohl eingangs- wie auch ausgangsseitig mit den Vergleichermitteln verbunden Additions- oder Subtraktionseinheit (25) , wobei die Vergleichereinheit ausgangsseitig auch mit einem Rücksetzeingang der Zählermittel (19a) verbunden ist.

24. Frequenzteilerschaltung nach Anspruch 21 oder 22, g e k e n n z e i c h n e t d u r c h

Zählermittel, eine mit dem Ausgang der Zählermittel verbundene Vergleichereinheit mit intern fest vorgegebenem Vergleichswert und eine eingangsseitig mit der Vergleichereinheit und ausgangsseitig mit einem Steuereingang der Zähler- mittel verbundene Additions- oder Subtraktionseinheit, wobei der Ausgang der Vergleichereinheit auch mit einem Initialisierungssignaleingang der Zählermittel verbunden ist.

25. Frequenzteilerschaltung nach einem der Ansprüche 21 bis 24, g e k e n n z e i c h n e t d u r c h

Mittel (21) zur Erhöhung der spektralen Reinheit des Aus- gangssignals im Bereich der Ausgangsfrequenz der Zähleinrichtung (19, 25) .

26. Frequenzteilerschaltung nach Anspruch 24, d a d u r c h g e k e n n z e i c h n e t, daß die Mittel (21) zur Erhöhung der spektralen Reinheit über einen ersten Eingang mit einem Signalausgang der Zähleinrichtung (19, 25) und über einen zweiten Eingang mit einem Rest- Ausgang der Zähleinrichtung verbunden sind.

27. Frequenzsyntheseschaltung (1), insbesondere zur HF-Synthese mittels einer Phasen- oder Frequenzregelschleife, g e k e n n z e i c h n e t d u r c h eine Frequenzteilerschaltung nach einem der Ansprüche 20 bis 25.