DE60217164T2

DE60217164T2 - Kaskadierte verzögerungs-regelkreis-schaltung

Info

Publication number: DE60217164T2
Application number: DE60217164T
Authority: DE
Inventors: Jui-Kuo Coral Springs JUAN; E. Robert Pompano Beach STENGEL; L. Frederick Plantation MARTIN; E. David Dripping Springs BOCKELMAN
Original assignee: Motorola Inc
Current assignee: Motorola Solutions Inc
Priority date: 2001-11-02
Filing date: 2002-10-23
Publication date: 2007-10-31
Anticipated expiration: 2022-10-24
Also published as: DE60217164D1; JP4566560B2; WO2003041276A2; EP1444783A2; EP1444783A4; EP1444783B1; AU2002337964A1; KR20050039727A; CN100424992C; KR100635248B1; HK1069025A1; US7154978B2; CN1608342A; WO2003041276A3; ATE349809T1; US20030099321A1; JP2005509350A

Description

BEREICH DER ERFINDUNG
Die Erfindung betrifft allgemein den Bereich der Verzögerungs-Regelkreise. Insbesondere betrifft diese Erfindung auf Verzögerungs-Regelkreis basierende Frequenzsynthesizer mit verbesserter Frequenzauflösung.
HINTERGRUND DER ERFINDUNG
Ein Verzögerungs-Regelkreis-(DLL – delay locked loop)-Synthesizer kann als Frequenzsynthesizer potentiell in vielen elektronischen Vorrichtungen wie drahtlosen Telefonen (z.B. Mobiltelefonen), 2-Wege-Transceivern, Funksendern und Funkempfängern verwendet werden. Solche Synthesizer werden manchmal als Digital-Phasen-Wandler (DPC – digital to phase converter) bezeichnet. Um jedoch einen DLL in solchen Anwendungen effektiv zu verwenden, sollte die Frequenzausgabe akkurat und weitgehend störfrei sein. In vielen Anwendungen kann es auch wichtig sein, dass die DLL-Architektur zur Optimierung von Rauschen und Verlustleistungsparametern ausgerichtet ist.
Um die DLL-Technologie in vielen direkten digitalen Synthese(DDS)-Anwendungen zu verwenden, ist die mit gängiger Technologie erhältliche Frequenzauflösung im Bezug auf Rauscheindämmung, Stromverbrauch und Störerzeugungsparameter unzureichend.
US 2001/0035784 beschreibt einen digitalen Phasen-Steuerregelkreis, in dem die Phase eines Taktsignals bei einer vorgeschriebenen Auflösung in Bezug auf ein empfangenes Referenztaktsignal gesteuert wird.
US 6100735 beschreibt einen dualen Verzögerungsregelkreis mit einem groben DLL und einem feinen DLL zur Modifizierung der Phase eines Taktsignals.
EP 0704975 beschreibt einen digitalen Phasen-Regelkreis mit einem groben DLL und einem feinen DLL zur Modifizierung der Phase eines Taktsignals.
US 6292040 beschreibt, wie Frequenz-Multiplikation bei einem Faktor von 2/n (wobei n eine Ganzzahl größer als 2 ist) durch die Verwendung einzelner oder dualer Verzögerungs-Regelkreise hergestellt werden kann.
ZUSAMMENFASSUNG DER ERFINDUNG
Gemäß einem Aspekt der vorliegenden Erfindung wird ein Verzögerungs-Regelschaltkreis gemäß den anliegenden Ansprüchen bereitgestellt.
KURZBESCHREIBUNG DER ZEICHNUNGEN
Die als neu geltenden Merkmale der Erfindung werden in den anliegenden Ansprüchen genau dargelegt. Die Erfindung selbst jedoch, sowohl in Bezug auf ihren Aufbau und ihre Wirkungsweise, zusammen mit ihren Zielen und Vorteilen kann unter Bezugnahme auf die folgende detaillierte Beschreibung der Erfindung, die bestimmte exemplarische Ausführungsformen der Erfindung beschreibt, zusammen mit den anliegenden Zeichnungen, in denen folgendes dargestellt wird, am besten verstanden werden:
1 ist ein exemplarisches Blockdiagramm eines grundlegenden Verzögerungs-Regelschaltkreises;
2 ist ein exemplarisches Timing-Diagramm für einen DLL mit einer 32stufigen Verzögerungsleitung;
3 ist ein exemplarisches Ablaufdiagramm, das einen Algorithmus zur Auswahl von Anzapfungsausgaben gemäß einer Ausführungsform der vorliegenden Erfindung allgemein darstellt;
4 ist ein Ablaufdiagramm, das einen exemplarischen Anschlussauswahl-Algorithmus in Übereinstimmung mit Ausführungsformen der vorliegenden Erfindung darstellt;
5 ist ein exemplarisches Diagramm einer Differenz-Verzögerungsleitung in Übereinstimmung mit bestimmten Ausführungsformen der vorliegenden Erfindung;
6 ist eine exemplarische Ausführungsform eines DLL-Generators in Übereinstimmung mit der vorliegenden Erfindung, der eine Hauptverzögerungsleitung mit einer Vielzahl von kaskadenförmigen sekundären Verzögerungsleitungen verwendet;
7 ist eine exemplarische Ausführungsform in Übereinstimmung mit der vorliegenden Erfindung, die eine kaskadenförmige Anordnung von Verzögerungsleitungen zur Bereitstellung eines Eingangs für eine einzelne sekundäre Verzögerungsleitung verwendet;
8 ist eine exemplarische Ausführungsform in Übereinstimmung mit der vorliegenden Erfindung, die ein passives sekundäres Verzögerungselement verwendet;
9 ist ein Ablaufdiagramm, das ein exemplarisches Verfahren zur Abstimmung eines passiven sekundären Verzögerungselements darstellt;
10 stellt ein Ablaufdiagramm eines passiven Verzögerungsleitungselements in Übereinstimmung mit Ausführungsformen der vorliegenden Erfindung dar;
11 ist eine exemplarische Ausführungsform in Übereinstimmung mit der vorliegenden Erfindung die ein passives sekundäres Verzögerungselement mit allgemeinen und individuellen Abstimmungen am passiven Verzögerungselement verwendet; und
12 stellt eine exemplarische Multiplexer-Modifikation zur Aufnahme von Fensterungs- und Verzögerungsfunktionen zur Verwendung in verschiedenen Ausführungsformen der vorliegenden Erfindung dar.
AUSFÜHRLICHE BESCHREIBUNG DER ERFINDUNG
Während diese Erfindung auf Ausführungsformen in vielen unterschiedlichen Formen anwendbar ist, werden besondere Ausführungsformen in den Zeichnungen dargestellt und hierin ausführlich beschrieben, in dem Wissen, dass die vorliegende Offenbarung als ein Beispiel der Grundsätze der Erfindung zu sehen ist und nicht dazu gedacht ist, die Erfindung auf die dargestellten und beschriebenen spezifischen Ausführungsformen zu beschränken. In der nachfolgenden Beschreibung werden ähnliche Bezugszeichen verwendet, um dieselben, ähnliche oder sich entsprechende Teile in den verschiedenen Ansichten der Zeichnungen zu beschreiben.
Nun Bezug nehmend auf 1 ist ein grundlegender Verzögerungs-Regelschaltkreis 20 dargestellt. Dieser Schaltkreis ähnelt dem in der U.S. Patentanmeldung mit der Seriennummer 09/633,705 gefundenen, die am 7. August 2000 auf Frederick Lee Martin mit dem Titel "Digital-to-Phase-Converter" eingereicht wurde.
In diesem Verzögerungs-Regelschaltkreis 20 besteht eine Verzögerungsleitung 24 aus einer Vielzahl von kaskadenförmigen gesteuerten Verzögerungselementen 32, 34, 36 bis 38, von denen jedes einen Eingang und einen Ausgang aufweist. In der Verzögerungsleitung 24 werden N solcher Verzögerungselemente, von denen jedes eine Verzögerung D aufweist, bereitgestellt. Eine solche Verzögerungsleitung kann zum Beispiel durch die Verwendung einer Reihe von Umkehr-Puffern implementiert werden, von denen jeder eine spannungsgesteuerte Verzögerung für die Anpassung des Wertes von D aufweist. Auf diese Weise hat die Verzögerungsleitung 24 eine Gesamtverzögerung von N × D. Die Gesamtverzögerung der Verzögerungsleitung 24 wird durch eine Spannung (oder ein anderes geeignetes Steuersignal), die auf einen Steuereingang 44 angewendet wird, abgestimmt. Ein geeignetes Signal, das auf Eingang 44 angewendet wird, passt gleichzeitig die Verzögerung jedes der N Verzögerungselemente an (die vorzugsweise eng aufeinander abgestimmt sind), um eine Gesamtanpassung in der Verzögerung N × D zu erzeugen. Ein angezapfter Ausgang steht an jedem der Verzögerungselemente 32, 34, 36 bis 38 zur Verfügung, mit einem Gesamtvolumen an Verzögerung, das von der Anzahl der am Eingang der Verzögerungsleitung 24 angetroffenen Verzögerungselemente abhängt.
Im Verzögerungs-Regelkreis 20 wird ein Taktsignal auf einen Eingang 48 angewendet, und nach dem Antreffen von N × D Verzögerung an Ausgang 52 beendet. Der Ausgang bei 52 und der Eingang bei 48 werden beide auf einen Phasendetektor 56 angewendet, der eine Ausgabe erzeugt, die die Phasendifferenz zwischen den beiden Eingängen darstellt. Dieser Ausgang wird von einem Tiefpass-Filter 60 gefiltert. Die Ausgabe des Tiefpass-Filters 60 veranlasst den Steuereingang 44 dazu, eine Abstimmung der Verzögerungsleitung 24 zu verursachen, so dass die Verzögerungsleitung 24 zur Erzeugung einer Ausgabe an Ausgang 52 angepasst wird, die die Summe einer vorher festgelegten Verzögerung vom Eingabesignal an Eingang 48 ist. Eine Wahlmöglichkeit für die Verzögerung wäre ein Eingangs-Taktzyklus oder 1/F_REF.
Wie dargestellt, hat die Verzögerungsleitung 24 einen Eingang 48, der zur 0ten Anzapfung äquivalent ist, und einen Ausgang 52, der der Ausgang des letzten (Nten) Verzögerungselements der Verzögerungsleitung in der dargestellten Ausführungsform ist. Demnach kann man die Verzögerungsleitung 24 so sehen, dass sie einen Eingang 48 und N+1 Ausgänge hat. Wenn jedoch der Eingang 48 und der Ausgang 52 in der dargestellten Verzögerungs-Regelkreis-Anordnung eingerastet sind, bilden sie im Wesentlichen dasselbe Signal (nach einer Startperiode, in der der Regelkreis einrastet). Dementsprechend können alternative äquivalente Ausführungsformen den Ausgang 52 anstatt der 0ten Anzapfungsposition, oder zusätzlich zu ihr, verwenden, ohne sich von der vorliegenden Erfindung zu entfernen. Aus Gründen der Einheitlichkeit verwenden alle hier dargestellten Beispiele die 0te Anzapfung als einen Anzapfungs-Ausgang, wobei der Ausgang des Nten Verzögerungselements vom Regelkreis nur als Eingang zum Phasenvergleicher verwendet wird. Mit anderen Worten verwendet die gegenwärtige Ausführungsform die Anzapfungen 0 bis N-1 als Ausgangs- Anzapfungen für die direkte Digitalsynthese, aber die Fachleute werden es zu schätzen wissen, dass die Verwendung der Anzapfungen 1 bis N vollkommen äquivalent ist zu der Ausführungsform, die die Anzapfungen 0 bis N verwendet.
In bestimmten Ausführungsformen, in denen die Ausgangsfrequenz entscheidend niedriger als die Eingangsrefereneztakfrequenz ist, besteht die Chance, den Stromverbrauch durch das Ausschalten von Teilen des Verzögerungs-Regelkreises zu reduzieren. Das bedeutet, dass der Verzögerungs-Regelkreis in manchen Zeitabschnitten potentiell als offener Regelkreis läuft. Für solche Ausführungsformen kann der Tiefpassfilter 60 so implementiert werden, dass er einen Halteeingang 64 zum Anhalten des Ausgangswerts des Filters 60 an einem festgelegten Wert ansprechend auf ein geeignetes Eingangssignal bei 64 verwendet (dadurch die Gesamtverzögerung des Verzögerungselements 24 festlegend), wann immer es nötig ist, den Verzögerungs-Regelkreis auf einer festgelegten Abstimmungsspannung zu halten. Eine solche Halte-Anordnung kann auf ähnliche Weise wie bei konventionellen Abtast-und-Halte-Schaltungen (oder anders) implementiert werden und wird nur für die beschriebene gepulste Ausführungsform benötigt. Das Haltesignal kann durch einen Mikrocontroller oder eine geeignete festverdrahtete logische Schaltung erzeugt werden. Folglich können die einmal eingerasteten Verzögerungen durch das Anhalten von Abstimmungssignalen für einen bestimmten Zeitraum fixiert und nur gelegentlich zur Anpassung der Sperre angeschaltet werden.
Fachleute werden es zu schätzen wissen, dass der Verzögerungs-Regelkreis 20 von 1 keine besonderen Schaltungen darstellt, die manchmal verwendet werden, um falsche Sperren zu vermeiden. Solche Schaltungen können leicht hinzugefügt werden, zu entfer nen, sind aber für das Verständnis der vorliegenden Erfindung nicht erforderlich.
Um ein Signal mit einer aus einer Taktsignal-Eingabe bei 48 aufgebauten Frequenz zu synthetisieren, kann eine geeignete Kombination von Ausgangssignalen aus den Anzapfungsausgängen der Verzögerungsleitungen zusammengetragen werden, um sich dem gewünschten Signal anzunähern. Betrachtet man zum Beispiel und ohne darauf beschränkt zu sein einen Verzögerungs-Regelschaltkreis 20 mit folgenden Schaltparametern im eingerastetem Zustand:
Referenz-Taktfrequenz = F_ref = 450Mhz
Anzahl der Verzögerungselemente = N = 32
Durchschnittspufferverzögerung = D = 69,444 Pikosekunden
Gesamtverzögerung der Verzögerungsleitung = N × D = 2222,2 Pikosekunden
Für dieses Beispiel werden 32 Puffer oder andere geeignete Verzögerungselemente mit jeweils 69,444 Pikosekunden an Verzögerung mit einem 450 MHz Eingangstaktsignal angetrieben und auf eine Gesamtverzögerung von 2222,2 Pikosekunden eingerastet. Jeder der Anzapfungen liefert ein 450 MHz Ausgabesignal, wobei jede Anzapfung 11,25 Grad an Abweichung (69,444 Pikosekunden Verzögerung) zu dem vorhergehenden Anzapfungs-Ausgang aufweist.
Die vorliegende Schaltkreis-Anordnung kann dazu verwendet werden, direkte digital auswählbare Signale mit genauer takt- oder phasenverschobenen Beziehung zum Eingangssignal herzustellen. Jedes der N+1 ausgewählten Signale der Anzapfungsausgänge der Verzögerungsleitung 24 haben einen Frequenz- und Arbeitszyklus, der dem des Eingangssignals entspricht, werden aber rechtzeitig von einer vorhersehbaren Verzögerung zeitverschoben. Diese zeitverschobenen Ausgangssignale werden (unter Verwendung einer Ausgabesteuerungs-Schaltkreis-Anordnung) auf eine geordnete Art und Weise als Zeitfunktion ausgewählt, um ein neues Signal mit vom ursprünglichen Eingangstaktsignal unabhängigen Parametern zu erzeugen.
Die Ausgangsabweichung jedes Anzapfungssignals wird in 2 grafisch dargestellt, wobei die Nummern der Anzapfungen mit denen in 1 übereinstimmen. Anzapfung 0 ist um 180 Grad phasenverschoben zu Anzapfungsnummer 16; und Anzapfung 0 ist identisch mit Anzapfung N an Ausgang 52. Für den Idealfall, in dem jeder der Verzögerungspuffer die gleiche Zeitverzögerung hat, sind die 360 Grad gleichmäßig auf 32 Phasenabweichungssignale an jedem der 33 Anzapfungs-Ausgangsanschlüsse aufgeteilt (0- 31 wie dargestellt, sowie der N Ausgang 52). Um ein gewünschtes Ausgangssignal an einer ausgewählten Frequenz zu erhalten, wird eine Funktion entwickelt, die die Auswahl der Ausgangsanzapfungen erleichtert.
Führt man das Beispiel bei einem Referenztakt von 450 MHz fort und geht von einem gewünschten Ausgangssignal von 375 MHz aus, so ist ein Eingangs- zu Ausgangsverhältnis gegeben bei:
F_ref/F_aus = K.C = 450MHz/375MHz = 1,2
So dass:
K = 1
C = 0,2
wobei K die Nummer der Ganzzahlzyklen und C der Bruchteil des Eingangsreferenztakts F_ref bezüglich des gewünschten Ausgangssignals F_aus ist. In dem Algorithmus für die Anzapfungsauswahl ist K die Anzahl der Zyklen des Eingangstaktsignals, die durchlaufen werden, bevor die Anzapfung ausgewählt wird. Der Dezimalwert C definiert die Anzapfungsadresse für das erste Anzapfungsauswahl-Ereignis. Aus Erörterungszwecken wird hier die Anzapfungsnummer als Anzapfungsadresse genommen. Eine neue Anzapfungsadresse C_j wird über durch Hinzufügen des Bruchteils C zur vorhergehenden Anzapfungsadresse C_j-1 definiert. Dies wird wiederholt, bis ein Überlauf eintritt, das heißt, bis die neue Anzapfungsadresse größer oder gleich 1 ist. Bei einem Überlauf darf ein zusätzlicher Zyklus des Eingangstakts ablaufen und der Bruchteil des aufgelaufenen Wertes wird zur neuen Adresse. Also ist die Anzapfungsadresse gegeben, wenn: Anzapfungsadresse(j)Binär = RND {Frac(Summe(C(j))} für j = 0, 1, 2, 3... Bis Anzapfungsadresse (j) ≥ N
Die Implementierung dieser Anzapfungsselektionsfunktion wird mithilfe eines Akkumulator-Funktionsblocks erreicht, der denen ähnelt, die in der digitalen Signalverarbeitung weitgehend verwendet werden.
Die Auswahl des Ausgangs unter Verwendung des oben genannten Algorithmus umfasst die Auswahl von bei ungefähr C × N über die Verzögerungsleitung verteilten Anzapfungen. Im ersten Zyklus könnte jede Anzapfung zur Bereitstellung einer zeitversetzten Abweichung von dem Referenz-Taktsignal verwendet werden. Zurückkommend auf das Beispiel wird im ersten Zyklus als Anfangsauswahl die Anzapfung 0 angenommen. Der Wert C = 0,2 wird in einer Akkumulation oder Summierung mit der Abweichung des ersten Ausgangszykluses von 0,0 für ein zweites Zyklusergebnis von 0,2 verarbeitet. Für dieses Beispiel mit 32 oder 2⁵ Phasenabweichun gen (Anzapfungs-Ausgängen) würde die genaue Verzögerung durch eine Anzapfungsposition von 6,4 dargestellt. Das bedeutet:
0,2/1,0 = 6,4/32.
Natürlich stehen nur Ganzzahl-Ausgaben zur Verfügung, deshalb führt das Runden auf die nächste Ganzzahl zur Auswahl der 6ten Anzapfung. (Das Runden wird in diesem Beispiel als einfache Methode zur Annäherung an den genannten Anzapfungswert verwendet. Andere Techniken können, wie später beschrieben, ebenfalls verwendet werden.) Der nächste Akkumulationswert ist gegeben durch:
0,2 + 0,2 = 0,4
Das Durchführen einer Berechnung ähnlichen Berechnung für 0,4/1.0 führt zu einer Anzapfungsposition von 12,8 (das heißt 0,4 × 32 = 12,8). In diesem Zyklus betrifft die Ganzzahl-Rundung die 13te Anzapfung. Dies setzt sich fort bei der vierten und fünften Zyklus-Akkumulation von 0,6 × 32 = 19,2 und 0,8 × 32 = 25,6. Diese Werte werden jeweils auf die Anzapfungspositionen 19 bzw. 26 gerundet. Im sechsten Zyklus läuft die Akkumulation über oder wird gleich oder größer als eins (in diesem Beispiel mit einem Rest von Null). Deshalb wiederholt sich der Vorgang mit jedem fünften Zyklus. Um daher ein 375MHz-Taktsignal zu synthetisieren, wird ein Ausgangsauswahl-Schaltkreis bereitgestellt, der sequentiell Anzapfungen C_j für die in TABELLE 1 dargestelle Ausgabe in der gezeigten Reihenfolge auswählt, wobei x den Taktzyklus bestimmt, während dem die Anzapfung ausgewählt wird, wie in 2 dargestellt ist:
TABELLE 1
Wie zuvor erläutert, kann das Runden als Methode zur Annäherung an den genauen Anzapfungswert wie im Beispiel oben verwendet werden. Es sind jedoch andere Rundungs-Algorithmen möglich, die die Leistung bei Reduzierung von unerwünschten Störsignalebenen verbessern. Verwendet man Anzapfung 6,4 als Beispiel, so könnte sie in sechs mal von zehn Anzapfungszyklen auf Anzapfung 6 abgerundet und in vier der zehn Anzapfungszyklen auf 7 aufgerundet werden. Ausfürhlichere Anzapfungsauswahl-Algorithmen können verwendet werden, um die Genauigkeit, wenn nötig, auf zusätzliche Stellen zu erweitern. Weitere Algorithmen können ebenfalls verwendet werden, wie zum Beispiel Dreiecks-Interpolation oder Delta-Simga- (oder Sigma-Delta)-Verarbeitung, die Manipulation von C bei der Zykluszeit usw. Solche Techniken können zur Erweiterung der längerfristigen Durchschnittsgenauigkeit auf eine einzelne Anzapfung oder auf eine Sequenz von Anzapfungen angewendet werden, ohne sich von der Erfindung zu entfernen. Auf diese Weise kann in einer Frequenzsynthetisierungsvorrichtung gemäß der vorliegenden Erfindung der Ausgangsregelkreis so konzipiert werden, dass er Anzapfungen auswählt, die auf einem Algorithmus basieren, der Teil-Anzapfungswerte durch die Auswahl von ganzzahligen Anzapfungswerten interpoliert, welche sich verändern, während sich der Anzapfungszyklus wiederholt, um die Genauigkeit der Frequenzsynthese zu erhöhen.
TABELLE 2 unten listet zahlreiche zusätzliche Beispiele von Anzapfungssequenzn auf, die zur Erzeugung verschiedener Ausgangssignale verwendet werden, indem Anzapfungen für den Ausgang in der dargestellten Reihenfolge unter Verwendung von DLL und einer Eingangs-Taktfrequenz von 450MHz sequentiell ausgewählt werden (wobei die Einzelheiten dem Leser überlassen bleiben).
TABELLE 2
Diese Beispiele zeigen, dass die Anzapfungssequenz zwischen einer kurzen Sequenz und einer sehr langen Sequenz, abhängig von der synthetisierten Frequenz und ihrer Beziehung zur Taktfrequenz variieren kann.
Die Anzahl der Anzapfungen in der Anzapfungssequenz vor ihrer Wiederholung kann durch die Reduzierung des Frequenzverhältnisses F_ref/F_aus auf ihre kleinsten gemeinsame Teiler bestimmt werden. Der ganzzahlige Nenner des kleinsten gemeinsamen Teilers im Verhältnis F_ref/F_aus ist die Länge der Anzapfungssequenz vor ihrer Wiederholung. Zum Beispiel: F_ref = 450 MHz und F_aus = 1100MHz, K.C = 450 × 10⁶/1100 × 10⁶ = 9/22. Also gibt es 22 Anzapfungen in der Sequenz, bevor sie wiederholt wird.
Für die Fälle, in denen es weder für die Eingangstaktfrequenz noch für die Ausgangsfrequenz gemeinsamen Teiler gibt, gäbe es theoretisch keine Wiederholungsfolge. Aufgrund der begrenzten Auflösung eines Akkumulators, wird sich das Muster für die meis ten praktischen Anwendungen wahrscheinlich wiederholen, wenngleich erst nach einer sehr langen Sequenz. Es ist außerdem festzuhalten, dass dieselbe Sequenz von Anzapfungsadressen verwendet werden kann, um eine Anzahl von unterschiedlichen Frequenzen (z.B. 120 MHz und 600 MHz) zu synthetisieren. Das liegt daran, dass bis zu diesem Punkt die Anzapfungsadressen zwar festgelegt worden sind, es jedoch keine Festlegung des Zeitpunkts gab, an dem die Anzapfungsadressen ausgewählt werden, um die gewünschte Frequenzsynthese von F_aus zu erreichen – lediglich die Anzapfungsadressen und die Reihenfolge ihrer Auswahl wurden bislang festgelegt. Das heißt, nichts wurde bisher dazu gesagt, wann eine der ausgewählten Anzapfungen als Ausgang adressiert werden soll.
Um die Frequenz F_aus unter Verwendung des aktuellen DLL 20 zu synthetisieren, wird ein Ausgangssignal von einer ausgewählten Anzapfung in Inkrementierungen in Echtzeit von einer durch 1/F_aus definierten Dauer erzeugt. Um dieses Intervall unter Verwendung einer einzelnen begrenzten Längen-Verzögerungsleitung 24 genau abschätzen zu können, müssten Anzapfungen während jedem Zyklus des Eingangsreferenztakts ausgewählt werden, oder es gäbe Eingangsreferenztakt-Zyklen, bei denen kein Anzapfungsausgang ausgewählt wird. Im obigen Beispiel, in dem F_aus 375 MHz beträgt und F_ref/F_aus = K.C = 450MHz/375MHz = 1,2 ist, definiert das Verhältnis K.C das Zeitintervall in Bezug auf einen einzelnen Referenztaktzyklus, der die Auswahl einer Anzapfung zur Erzeugung eines Ausgangs trennt. Das heißt, in diesem Beispiel wird ein Ausgang nach jedem Verstreichen von 1,2 × N × D Sekunden erzeugt. Somit wird eine Anzapfungsausgabe jedes Mal ausgewählt, wenn 1,2 × N × D Sekunden verstreichen. Wenn es keine Anfangsphasenabweichung gibt und wenn die erste ausgewählte Anzapfung die Anzapfung 0 der Verzögerungsleitung 24 ist, legt die nach folgende TABELLE 3 die Anzapfungs-Auswahlsequenz fest, wobei sie sich auf einen gegebenen Referenztaktzyklus für mehrere der im Beispiel genannten Ausgangsfrequenzen bezieht, unter Annahme der Anzapfung 0 als erster Anzapfung (d.h., keine Phasenabweichung):
TABELLE 3
3 stellt allgemein den Vorgang der Anzapfungsauswahl beginnend bei 80 dar. Bei 81 wird die Beziehung zwischen Eingangsre ferenzfrequenz und der gewünschten Ausgangsfrequenz festgelegt, zum Beispiel durch die Berechnung von F_ref/F_aus = K.C. Bei 82 wird eine Anfangs-Anzapfungsadresse als Startausgang C₀ = A ausgewählt, wobei A jede gewünschte Abweichung ist. Bei 83 wird die nächste ideale Anzapfungszeit durch Hinzufügen von K.C × N × D (das Frequenzverhältnis legt die Gesamtverzögerung der Verzögerungsleitung zeitlich fest; oder das Frequenzverhältnis legt die Zeitspanne des Referenztakts fest) zu der vorhergehenden idealen Anzapfungszeit berechnet – in diesem Fall, die Zeit des Ausgangs von C₀. Idealerweise wird eine Anzapfung ausgewählt, die zu dieser Zeit einen Ausgang erzeugt, aber abhängig von der berechneten tatsächlichen Zeit kann sie an die einer physischen Anzapfung angenähert werden, deren Ausgang diesem Idealwert bei 84 zeitlich am nächsten liegt. Die ausgewählte Anzapfung wird dann während des sich aus dem Ausgang zur gewünschten angenäherten Zeit von 85 ergebenden Referenztaktzykluses ausgegeben. Der Vorgang wird dann für den nächsten Ausgang durch die Rückkehr zu 83 wiederholt.
Zusammenfassend wählt die Ausgangs-Steuerschaltung Anzapfungen basierend auf einem Algorithmus aus, der ein Verhältnis K.C der Taktsignal-Frequenz zu einer gewünschten Ausgangsfrequenz berechnet, aus, wobei C der Bruchteil und K ein ganzzahliger Teil des Verhältnisses ist. Der Algorithmus identifiziert dann eine Sequenz von Anzapfungen zu annähernd gleich beabstandeten Verzögerungsintervallen, wobei eine j-te Anzapfungsadresse C_j durch C_j = C_j-1+ C definiert ist. Die Anzapfungen werden dann sequentiell ausgewählt, um einen Ausgang an K.C mal die Referenztaktzeitspanne angenäherten Zeitintervallen zu erzeugen.
Während dieser Vorgang wie in Verbindung mit 3 beschrieben eine dynamische Auswahl von Anzapfungen vorschlägt, sollte dies nicht als einschränkend angesehen werden. Anzapfungswerte für gewünschte Ausgangsfrequenzen können im Voraus berechnet und im Speicher oder in einer Nachschlage-TABELLE zur Weiterverwendung gespeichert werden, oder bei der Auswahl einer Ausgangsfrequenz nach Bedarf berechnet oder wie in 3 vorgeschlagen, dynamisch ausgewählt werden.
Eine detailliertere Beschreibung des Anzapfungsauswahl-Algorithmus unter Berücksichtigung der Verwendung von Überläufen in der Rechenzeit zwischen den Anzapfungen (aufgrund der begrenzten Länge der Verzögerungsleitung) ist in 4 dargestellt. Der Vorgang beginnt bei 86, wonach die Werte der Zähler j, x, und i bei 87 mit Null initialisiert werden. Zähler i ist ein Zähler, der gesamte Zyklen zählt, bis K als Nachweis für alle im Ereignis F_aus < F_ref benötigten Gesamtverzögerungszyklen erreicht wird. Der Zähler j stellt die Anzahl der Zyklen der Phasenakkumulation vor der Wiederholung der Anzapfungsauswahlwerte dar. Der Zähler x zählt eine Anzahl von Taktverzögerungen. Das Frequenzverhältnis K.C wird bei 88 für die gewünschte Ausgangsfrequenz berechnet. Bei 89 wird die Anfangs-Anzapfungsadresse C₀ gleich A ausgewählt, wobei A jeden beliebigenPhasenabweichungswert zwischen 1 und 0 darstellt. (In den oben genannten Beispielen war der Wert auf 0 gesetzt, so dass die erste Anzapfungsadresse bei der 0ten Anzapfungsposition liegt, aber im Allgemeinen könnte jede beliebige Phasenabweichung zwischen 0 und 1 verwendet werden.) Die Anzapfungsadressen C_j stellen einen normalisierten dezimalen Anzapfungsadresswert zwischen 0 und 1, der die ausgewählte Anzapfung indiziert, dar. Im Fall einer Verzögerungsleitung mit 32 Verzögerungselementen würde zum Beispiel eine normalisierte dezimale Anzapfungsadresse mit beliebigem Wert y zwischen 1 und 0 auf eine Anzapfungsnummer y/32 abgebildet werden. Bei der Konvertierung in Binärwerte können die wesentlichsten Bits als Adresse für die ausgewählte Anzapfung dienen. Im obigen Beispiel mit den 32 Verzögerungselementen können bei der Binärumwandlung die fünf wesentlichsten Bits der Anzapfungsadresse die entsprechende Anzapfungsadresse direkt adressieren.
Nach der Initialisierung von Anzapfung C0 geht die Steuerung zu 91 über, wo der Wert von K mit 1 verglichen wird. Wenn K < 1, geht der Vorgang direkt zu 93 unter Umgehung einer Schleife, die aus 91, 94 und 95 besteht, und die ausgewählten Anzapfungswerte benötigen zwischen der Auswahl der Anzapfungen keine dazwischenliegenden Verzögerungen. Wenn jedoch K ≥ 1, durchläuft der Vorgang abhängig von den werten von i and K ein- oder mehrfach die aus 91, 94, 95 zusammengesetzte Schleife. Beim Ereignis F_ref ≥ F_aus ≥ F_ref/2, das heißt, wenn K = 1 und i < 1 ist, dann wird nur ein Zyklus dieser Schleife verarbeitet. Ansonsten werden mehrere Zyklen verarbeitet, die angeben, dass die Ausgangsfrequenz weniger als die Hälfte der Referenzfrequenz beträgt und zusätzliche Verzögerungen zwischen den ausgewählten Anzapfungswerten benötigt werden könnten.
Immer wenn bei 92 i + 1 ≥ K ist, geht die Steuerung zu 92, wo der Zähler i auf den Wert 0 zurückgesetzt wird. Die genaue theoretische Anzapfungsadresse (Phase) wird bei 93 durch Hinzufügen von C zu den vorhergehenden Anzapfungsadressen in einem Akkumulierungsvorgang ermittelt. Sofern der Dezimalwert der Phase bei 100 nicht größer oder gleich 1 ist, wird die Phase auf eine Anzapfungsadresse abgebildet und auf die nächste tatsächliche Anzapfungsadresse bei 102 gerundet. Bei 104 wird diese Anzapfungsadresse zur Verwendung gespeichert und der Wert von j bei 106 erhöht. Wenn C_j bei 100 größer oder gleich 1 ist (was eine Verzögerung bedeutet, die größer als ein Taktzyklus ist), wird der Bruchteil seines Werts bei 98 erhalten und x bei 96 erhöht, und ein zusätzlicher Taktzyklus wird ausgeführt (um die Schleife 100, 98 und 96 herum). Nachdem j bei 106 auf 0 erhöht oder zurückgesetzt wird (abhängig davon ob C_j = C₀ ist oder nicht), geht die Steuerung zu 91 zurück, wo sich der Vorgang bis zum Auftreten eines Überlaufs bei 91 wiederholt. Fachleute werden es zu schätzen wissen, dass viele Variationen dieses Vefahrens umgesetzt werden, ohne sich von der vorliegende Erfindung zu entfernen.
Zurückkommend auf 1, können die Ausgänge der Anzapfungen 0 bis N-1 unter Verwendung eines N:1-Multiplexers 70, der unter der Steuerung eines ausgewählten Signaleingangs (oder einer Reihe von Ausgängen, zum Beispiel einem ausgewählten Bus) arbeite, um einen Ausgang bei 80 wie oben beschrieben zur Erzeugung eines gewünschten Ausgangssignals zu erzeugen, ausgewählt werden. Das ausgewählte Signal 74 kann unter Verwendung eines oben beschriebenen Akkumulators erzeugt werden, der in einem Beispiel einen Teil einer getakteten logischen Schaltung mit einem von einem Mikrocomputer gesteuerten Eingang bildet. In weiteren Ausführungsformen kann die Auswahl direkt über einen Mikrocomputer oder eine Mikrosteuerung erfolgen, oder sie kann festverdrahtet, manuell geschaltet oder durch eine Nachschlage-TABELLE festgelegt werden. Andere äquivalente Ausführungsformen werden denjenigen mit durchschnittlichen Kenntnissen in der Technik nach Betrachtung der vorliegenden Erörterung einleuchtend erscheinen.
Natürlich liefert der Ausgang im ersten Beispiel durch die für die Annäherung verwendete Rundung kein reines 375 MHz-Signal. Während dies bei vielen Anwendungen nicht kritisch ist, kann es bei anderen Anwendungen zu Problemen führen. Zu betrachten sind beispielsweise und ohne auf das Folgende beschränkt zu sein, dass die Unreinheiten eines 375 MHz-Signals im Falle der Verwendung des DLL zur Synthese von lokalen Oszillatorsignalen für einen Funkfrequenzsender und/oder -empfänger zu unerwünschten und inakzeptablen fehlerhaften Sende- und Empfangsreaktionen führen können.
Um die Auflösung des DLL-Schaltkreises zu erhöhen, können zusätzliche Verzögerungselemente hinzugefügt werden. Jedoch kann das direkte Hinzufügen solcher Verzögerungen zu einer schlechten Rauschleistung führen, wie später beschrieben wird.
5 stellt eine alternative Ausführungsform der Verzögerungsleitung 20 (als 120 dargestellt) dar, die unter Verwendung von Differentialpufferstufen als Verzögerungselemente implementiert wird. Wie dargestellt, kann ein Referenztakt als ein Differential-Eingang zur Bereitstellung eines phasenrichtigen und gegenphaisgen Takts bereitgestellt werden, wobei dies nicht einschränkend sein darf, da ein unsymmetrisch Takteingangssignal ebenfalls bereitgestellt werden könnte. Aufgrund des Differentialablaufs der Puffer können alle der 0 bis N Ausgangsanzapfungen mit N/2 Pufferelementen, die als 132, 134, 136 und 138 dargestellt sind, erhalten werden. Falls ein Differenz-Referenztakt verwendet wird, kann Anzapfung N/2 entweder vom Ausgang des Puffers 138 oder direkt vom Eingangstakt genommen werden. Falls ein unsymmetrischer Referenztakt verwendet wird, steht die N/2 Ausgangsanzapfung immer noch über einen Ausgang an Puffer 138 zur Verfügung. Die Verzögerung der Puffer kann auf konventionelle Weise eingestellt werden.
Für einen in 5 dargestellter Differentialsatz von Verzögerungspuffern hat jeder ein Paar von Ausgangsanschlüssen mit Ausgangssignalen mit aufeinander bezogenen 180 Grad Phasenver schiebung. Damit könnte eine Verzögerungsleitung mit ganzen 360 Grad-Wellenlänge mit 32 gleichen unsymmetrischen Verzögerungspuffern oder 16 gleichen Verzögerungs-Differenzpuffern implementiert werden, wie (zum Beispiel):

1 – Verwerfung von Gleichtakt-Geräuschstörungen;
2 – Der Verzögerungsregelkreis kann über genaue Einrastung bei ganzer oder halber Wellenlänge verfügen;
3 – eine Faktor-2-Reduzierung in der Länge der Verzögerungsleitung reduziert das Rauschen um 3 dB;
4 – der Verzögerungspuffer kann mit einem Signalwandler in jedem Pfad implementiert werden.

Es gibt jedoch einen potentiellen Nachteil, nämlich die Abhängigkeit vom Arbeitszyklus des Eingangsreferenztakts. Dies kann zu einer Verschiebung der Zeitabweichung zwischen den Differenz-Ausgangssignalen führen. Die vorliegende Erfindung kann entweder unsymmetrische Verzögerungsleitungen oder Differenz-Verzögerungsleitungen ohne Einschränkung verwenden.
Wie zu erwarten ist mit dem Digital-Analog-Umwandlungsprozess einer DLL ein Quantisierungseinfluss auf den Störleistungsgrad verbunden. Dieser ist ähnlich zu der Quantisierungsleistung eines Digital-Analog-Wandlers. Die Frequenzabweichung und der Störgrad sind eine vorhersagbare Funktion, die auf der Anzahl von Akkumulationszyklen vor der Wiederholung des Vorgangs und auf den Digital-Phasen-Auflösungsfehlern basiert.
Eine Art, das Störverhalten (die Reduzierung des Störgrads relativ zum gewünschten Ausgangssignal) zu verbessern, ist es, die Anzahl der Anzapfungen zu erhöhen oder auf andere Art die Phasenauflösung zu verbessern. Jedoch bedeutet das zusätzliche Hin zufügen von Verzögerungspuffern kleinere Phasenverschiebungen oder Zeitverzögerungen pro Stufe für eine Wellenlängen-Verzögerungsleitung. Dies wird schwierig, sobald die niedrigste Verzögerungsgrenze erreicht ist und die Länge der Verzögerungsleitung mehr als eine Wellenlänge der Eingangsreferenztakt-Frequenz umfassen muss. Wenn die Anzahl der sequentiellen Verzögerungsstufen steigt, wird es ebenfalls zu einem gesteigerten Grad an Abweichung des Ausgangssignal-Grundrauschpegels von der Basisfrequenzausgabe des DLL kommen.
Die Steigerung der Anzahl an Verzögerungspuffern durch das Erhöhen der Phasenauflösung oder das Verringern des Quantisierungsfehlers wird den Störpegel verbessern. Es gibt eine Senkung um 6dB beim Störpegel für jede Faktor-2-Erhöhung bei der Anzahl der Anzapfungs- oder Verzögerungspufferstufen. Jedoch gibt es eine entsprechende 3dB-Steigerung beim Grundrauschpegel, wenn die Anzahl der Pufferstufen um einen Faktor 2 erhöht wird. Um das gewünschte Ausgangssignal-Rausch-Verhältnis zu erreichen, ist es wünschenswert, den Grundrauschpegel so niedrig wie möglich zu halten und den Ausgangssignalpegel gleichzeitig zu maximieren. Dies wird mit dem größtmöglichen Netzspannungspegel und der kleinstmöglichen Anzahl an Verzögerungspufferstufen erreicht. Um die sich widersprechenden Leistungsziele von minimalem Ausgangsstör- und Grundrauschpegeln relativ zu dem gewünschten Trägersignal aufzulösen, benutzt die vorliegende Erfindung in ihren unterschiedlichen Ausführungsformen verschiedene alternative DLL-Strukturen.
Gemäß bestimmter Ausführungsformen der vorliegenden Erfindung wird ein Verzögerungsregelkreis-Frequenzsynthesizer bereitgestellt, in dem Anordnungen von sekundären Verzögerungsleitungen zur Erhöhung der Auflösung der primären DLLs verwendet werden.
In einer Ausführungsform wird ein Haupt-DLL verwendet, um den Frequenzausgang grob auszuwählen, während ein entweder aktives oder passives sekundäres Verzögerungselement zur Erhöhung der Auflösung des primären DLL verwendet wird. In der passiven Ausführungsform wird eine grobe und eine feine Frequenzauswahl durch die Auswahl von Komponenten aus den Ausgangsanzapfungen der Haupt-DLL als treibendes Signal für das passive sekundäre Verzögerungselement zur Bereitstellung der groben Anpassung, und durch die Auswahl eines Ausgangs vom sekundären Verzögerungselement zur Bereitstellung der Feinabstimmung ermöglicht. In einer weiteren Ausführungsform hat ein Verzögerungs-Regelschaltkreis eine Hauptverzögerungsleitung mit einem ein Taktsignal empfangenden Eingang, einem Ausgang und einer Vielzahl von N Ausgangsanzapfungen von einer Vielzahl von Verzögerungselementen und einen Steuereingang, der die Menge an Verzögerungen D der Verzögerungselemente, die auf diesen auf sie angewendeten Steuersignalen basieren, steuert. Die primäre Verzögerungsleitung hat eine Gesamtverzögerung von N × D. Ein Phasenvergleicher vergleicht die Phase des primären Verzögerungsleitungseingangs mit dem primären Verzögerungsleitungsausgang und erzeugt das Steuersignal, welches die Gesamtverzögerung auf eine gewünschte Verzögerung setzt. Eine sekundäre Verzögerungsschaltung hat einen Eingang, der ein Signal von einer ausgewählten von den N Ausgangsanzapfungen empfängt, sowie eine Vielzahl von M Ausgangsanzapfungen an jedem aus der Vielzahl Verzögerungselementen, von denen jeder eine Verzögerung D_S aufweist. Die sekundäre Verzögerungsschaltung hat eine Gesamtverzögerung von M × D_S, wobei sich M × D_S von N × D unterscheidet. Eine Ausgangssteuerschaltung wählt entweder von der primären Verzögerungsleitung oder von der sekundären Verzögerungsschaltung eine oder mehrere Anzapfungen als Ausgang aus. Andere Ausführungsformen sind ebenfalls durch den Umfang der vorliegenden Erfindung abgedeckt.
Nun Bezug nehmend auf 6 wird eine alternative Architektur gemäß einer Ausführungsform der vorliegenden Erfindung dargestellt, die zwei oder mehr Verzögerungsleitungen zur Erhöhung der Phasenauslösung kaskadiert. In dieser spezifischen Ausführungsform wird die Verzögerungsleitung 24 als Haupt- und primäre Verzögerungsleitung angesehen. Eine Vielzahl von N sekundären Vrzögerungsleitungen 162, 164, 166 bis 168 wird zur Erhöhung der Phasenauflösung des DLL 200 verwendet. Jede der N Verzögerungsleitungen 162, 164, 166 bis 168 hat eine Vielzahl von M Ausgangsanzapfungen, wobei M nicht gleich N ist. M und N besitzen vorzugsweise keine gemeinsamen Ganzzahlfaktoren, um eine gleichmäßige Verteilung von als Ausgängen verfügbaren Verzögerungen zu gewährleisten, welche zu Teilintervallen zwischen denen an Anzapfungen 0 bis M-1 verfügbaren Ausgängen auftreten. Aber auf jeden Fall ist jede der N sekundären Verzögerungsleitungen 162, 164, 166 bis 168 auch zum Referenztakt eingerastet, entweder unter Verwendung einer einfachen oder mit vielfachen Schleifen verzögert, ähnlich der die Hauptverzögerungsleitung 24 steuernden Hauptschleife. Die Verzögerungsleitungen 270, 162, 164, 166 bis 168 können als Differenz- oder als unsymmetrische Verzögerungsleitungen implementiert werden.
Da M und N nicht gleich sind, stehen unterschiedliche Phasenverzögerungen an jeder der M × N Anzapfungen der N Verzögerungsleitungn 162, 164, 166 bis 168 zur Verfügung. Jede dieser M × N Anzapfungen werden auf einen M × N:1-Multiplexer 204 angewendet, und der Ausgang wird unter Steuerung eines ausgewählten Signals 208 zur Erzeugung des Ausgangssignals 212 ausgewählt. Der genaue Algorithmus, der zur Auswahl der spezifischen Anzapfung verwendet wird, hängt vom Wert von N bzw. M und dem Teilungsverhältnis, das für den Erhalt der gewünschten Ausgangsfrequenz notwen dig ist, ab, ist aber ähnlich wie der zuvor beschriebene Algorithmus.
In der Ausführungsform von 6 wird die Phasenauflösung erhöht, ohne die Anzahl der sequentiellen Verzögerungspufferstufen zu erhöhen. Die maximale Anzahl der sequentiellen Verzögerungspufferstufen ist gleich der Summe der höchsten Anzahl von Anzapfungen in jedem der Verzögerungspfade (das heißt, M+N). Mit der Anzahl der Anzapfungen, die mit den zur Absicherung der maximalen Phasenvariation ausgewählten kaskadenförmigen Abschnitten verbunden sind, wird die Phasenauflösung um das Produkt aus der Anzahl der Anzapfungen in den kaskadenförmigen Verzögerungsleitungen (das heißt, M × N) erhöht. Bei dem in 6 dargestellten Beispiel mit gleicher Verzögerung bezogen auf jede Verzögerung in der Haupt-Verzögerungsleitung und gleicher Verzögerung bezogen auf jede Verzögerung in der sekundären Verzögerungsleitung, und unter Annahme der für jeden Pfad konstanten Phasenverzögerungsvariation, ist die Auflösung das Produkt aus der Anzahl der Anzapfungen in jeder Verzögerungsleitung (das heißt, M × N). Eine Vielzahl an Pufferverzögerungswerten und Anzapfungszahlen können in der obigen Verzögerungsleitungsstruktur verwendet werden, unter der Annahme, dass jede Verzögerungsleitung eine ganzzahlige Wellenlänge lang ist. Diese Annahme erlaubt es, das jede der Verzögerungsleitungen auf ähnliche Weise wie den in 6 dargestellten Verzögerungsregelkreis eingestellt wird.
Als Beispiel und nicht als Einschränkung soll der folgende einfache Fall betrachtet werden:
Anzahl der Anzapfungen in der Hauptverzögerungsleitung = N = 3 = Anzahl der sekundären Verzögerungsleitungsauswahl
Anzahl der Anzapfungen in den sekundären Verzögerungsleitungen = M = 5
In diesem Beispiel kann eine Abbildung erstellt werden, um die Anzapfungsadressen mit einer Zeitverzögerung relativ zu einem Zyklus des Referenztakts abzugleichen. Um M × N eindeutige und gleich beabstandete Verzögerungen. zu erzeugen, werden M und N so ausgewählt, dass sie keinen gemeinsamen ganzzahligen Faktor haben. In diesem Beispiel ist das M × N = 15, und somit können 15 eindeutige Verzögerungswerte ermittelt werden. Die verfügbaren Verzögerungswerte sind in TABELLE 4 nachfolgend dargestellt, wobei die Variable mAnzapfung(k) die k-te Anzapfung der Hauptverzögerungsleitung, die als sekundäre Verzögerungsleitung ausgewählt wird, dargestellt ist, und Anzapfung (I_j) die j-te Anzapfung der sekundären Verzögerungsleitung i darstellt.
TABELLE 4
Zu beachten ist, das die groben Verzögerungswerte zwischen 0 und 22/15 Zyklen des Referenztaktsignals liegen. Wenn man sich die periodische Beschaffenheit des Referenztakts zu Nutze macht und die Verzögerung der Gesamtzyklen abzieht, wenn eine Verzögerung größer als 0 ist, ergeben sich 15 eindeutige gleichmäßig beabstandete Verzögerungen im Bereich von 0 bis 14/15. Bei entsprechender Auswahl der Anzapfungen unter Verwendung eines Akkumulators, Multiplexers und einer Auslöseschaltung, kann ein Digital-Phasen-Wandler leicht eingerichtet werden. Da jeder DLL in dem System nur einen Verzögerungszyklus aufweist, gibt es kein Problem des falschen Einrastens in dieser Struktur. Da die maximale Anzahl von Verzögerungsstufen für die kaskadenförmige Struktur M+N beträgt (statt M × N für eine einzelne DLL-Struktur mit äquivalenter Auflösung), kann das Flimmer-Rauschen reduziert werden.
Zur Erläuterung der Rausch- und Spannungsverringerung kann ein 10 Bit-(1024 Stufen-)Wandler herangezogen werden. Unter Verwendung von N = 32 and M = 33 kann eine Summe von 1056 Stufen (größer als 10 Bits) unter Verwendung der Kaskaden-Ausführungsform der vorliegenden Erfindung erzeugt werden. Die maximale Stufenzahl im Signalpfad ist 32 + 33 = 65 verglichen mit 1024 in einer Einzel-DLL-Ausführungsform. Unter Annahme von für jede Stufe gleichen, sich nicht entsprechendem Flimmer-Rausch-Anteilen, beträgt die Rauschverringerung:
10 log (Verhältnis Anzahl Stufen) = 10 log(1024/65) ≈ 12db.
Diese kaskadenförmige Verzögerungsleitungsstruktur kann eine ähnliche Anzapfungsauswahl-Anordnung wie die vorher beschriebene durch Festlegung aller verfügbaren Ausgangsverzögerungswerte verwenden, so dass die Adresse eines gegebenen Verzögerungswertes bekannt ist. Eine äquivalente, wie in TABELLE 4 dargestellte Anzapfungsadresse wird dann definiert und wie zuvor im Algorithmus verwendet. Damit wäre die Adresssequenz für das Frequenzverhältnis von 1,2 für den Schaltkreis in 6 gegeben durch:
0 → Anzapfung(0,0) {oder mAnzapfung(0)}
.2 × 16 = 3,2 → 3 → Anzapfung(0,1)
.4 × 16 = 6,4 → 6 → Anzapfung(0,2)
.6 × 16 = 9,6 → 10 → Anzapfung (2,0) {oder mAnzapfung (2)}
.8 × 16 = 12,8 → 13 → Anzapfung (2,1)
Die in 6 dargestellte Kaskadenstruktur der Verzögerungsleitung kann durch die Verwendung eines Multiplexers zur Auswahl der Verzögerungsleitungs-Anzapfung zwischen einer Haupt- und sekundäre Verzögerungsleitung zur Verringerung von Kosten, Schaltkreisgröße und Komplexität vereinfacht werden. Die vorherige DLL-Anordnung 200 mit N Verzögerungsleitungen der zweiten Stufe wird durch ein Multiplexer-Netzwerk und eine einzelne sekundäre Verzögerungsleitungsstruktur wie bei der Schaltkreis- Anordnung 300 in 7 dargestellt, ersetzt. Die Rausch- und Störleistung ist unverändert im Vergleich zur vorigen Implementierung der kaskadenförmigen Verzögerungsleitung. In dieser Ausführungsform sind die Ausgangsanzapfungen mAnzapfung(0) bis mAnzapfung(N) der Hauptverzögerungsleitung jeweils durch einen bei Auswahlbus 260 ausgewählten Ausgang 254 mit einem Eingang des N:1-Multiplxers 250 verbunden. Ausgang 254 ist mit einem Eingang 264 einer sekkundären M-Stufenverzögerungsleitung 270 verbunden. Dabei ist es erneut empfehlenswert, dass M und N keine gemeinsamen ganzzahligen Faktoren aufweisen, um die Erzielung von gleichmäßig beabstandeten Teilverzögerungen zwischen Ausgängen der Verzögerungsleitung 24 zu gewährleisten.
Jede der Anzapfungen der sekundären Verzögerungsleitung 270, mit sAnzapfung(0) bis sAnzapfung(M) bezeichnet, ist verbunden mit einem M:1-Multiplexer 274, dessen Ausgang 278 von einem Auswahl-Bus 280 zur passenden Auswahl eines Anzapfungsausgangs für den Gesamtausgang des Synthesizers gesteuert wird. Die Verzögerungsleitung 270 kann als eine Differenz- oder als eine unsymmetrische Verzögerungsleitung implementiert werden. Erneut können die verfügbaren Ausgangsverzögerungen tabellarisch dargestellt und abgeglichen werden, um einen Mechanismus für die Auswahl einer passenden Verzögerung bereitzustellen.
Im Allgemeinen sollte jede Verzögerungsleitung auf eine Art an ein Taktsignal eingerastet werden, die das Erreichen von korrekten, vorhersagbaren Verzögerungen an jeder Anzapfungsadresse gewährleistet. Dies kann auf verschiedene Arten erreicht werden. In einer Ausführungsform der Anordnung 200 in 6 können ein einzelner zugeordneter Phasendetektor und ein Tiefpassfilter-Netzwerk für die Abstimmungsteuerung der Verzögerungspuffer mit einem einzelnen Abstimmungssignal zur Korrektur der Verzögerung aller sekundären Verzögerungsleitungen geteilt werden. Natürlich kann in anderen Ausführungsformen jede Verzögerungsleitung einzeln korrigiert werden. Dies ist möglich, da jede der Verzögerungsleitungen ein konstantes Eingangs- und Ausgangssignal aufweist, das als Funktion der Anzapfungsauswahl nicht verändert wird.
Jedoch hat die multiplexte Kaskadenstruktur der Verzögerungsleitung 300 in 7 unter Verwendung einer einzelnen sekundären Verzögerungsleitung in Verbindung mit der Hauptverzögerungsleitung ein Eingangssignal auf der sekundären Verzögerungsleitung 270, das sich gemäß der Anzapfungsauswahl in Verbindung zur Hauptverzögerungsleitung 24 verändert. Das bedeutet, dass das Eingangssignal am Eingang 264 der Nebenleitung 270 nicht zur kontinuierlichen Abstimmung der sekundären Verzögerungsleitung 270 als Funktion ihres letzten Verzögerungspuffer-Ausgangssignals verwendet werden kann. Um die sekundäre Verzögerungsleitung abzustimmen, verwendet die vorliegende Ausführungsform einen passenden, am Referenztakt eingerasteten M-stufigen Verzögerungs-Regelkreis 280, um die Verzögerungsleitung 270 abzustimmen. Sein Abstimmungssteuerungs-Ausgangssignal 284 wird auf Eingang Abstimmung2 der Verzögerungsleitung 270 angewendet. Dieser Abstimmungsverzögerungs-Regelkreis 280 verwendet eine zusätzliche Verzögerungsleitung, die eng auf die Verzögerungsleitung 270 der Kaskadenstruktur der Verzögerungsleitung abgestimmt ist und die hierin als Dummy-Verzögerungsleitung oder Abstimmungsverzögerungsleitung bezeichnet wird.
Der Anzapfungsauswahl-Algorithmus für diese Verzögerungs-Regelkreisstruktur 300 ist ähnlich dem vorherigen Beispiel für N = 3 und M = 5, wobei Anzapfung(x,y) auf Anzapfung_M(x) und Anzapfung_S(y) abgebildet wird. Anzapfung_M(x) wird auf den X:1-Multi plexer 250 bei Auswahl1 260 angewendet, während Anzapfung_S(y) auf den M:1-Multiplexer 274 bei Auswahl 2 280 angewendet wird. Ein Nachteil der Implementierung in 7 ist eine Verzögerung bei der Verarbeitung eines Signals durch sowohl Haupt- als auch sekundäre Verzögerungsleitungen, den man bei der Verzögerungsleitungskonfiguration in 6 nicht erkennen kann.
Eine weitere Ausführungsform der vorliegenden Erfindung ist als Schaltkreis-Anordnung 400 in 8 dergestellt. Die Verzögerungsleitungsarchitektur ersetzt die zweite aktive kaskadenförmige Verzögerungsleitung 270 der Schaltkreis-Anordnung 300 durch einen passiven Satz von M Verzögerungsleitungselementen 310. Diese passiven Verzögerungsleitungselemente stellen einen viel kleineren Verzögerungswert zur Verfügung, der zur Vergrößerung der relativ großen Verzögerungswerte der Hauptverzögerungsleitung verwendet wird. Idealerweise würde eine solche passive Verzögerungsleitung kein zusätzliches Rauschen erzeugen. Diese Struktur 400 erzeugt eine grobe Auswahl von Verzögerungen von der Hauptverzögerungsleitung 24 und eine Feinauswahl von Verzögerungen von der passiven Verzögerungsleitung 310.
In dieser Ausführungsform beträgt die Gesamtverzögerung der Verzögerungsleitung 310 M × D_p, wobei D_p die Verzögerung jedes passiven Verzögerungselements 332, 334, 336 bis 338 ist. Gemäß dieser Anordnung ist die Gesamtverzögerung der passiven Verzögerungsleitung M × D_p gleich der Verzögerung eines einzelnen Elements in der Hauptverzögerungsleitung 24, so dass M × D_p = D. Der Ausgang 254 des Multiplexers 250 treibt den Eingang der passiven sekundären Verzögerungsleitung 310. Die Ausgangsanzapfungen pAnzapfung(0) bis pAnzapfung(M) werden auf einen M:1-Multiplexer 344 zur Erzeugung eines beim Auswahl2-Bus 356 ausgewählten Ausgangs 350 verwendet.
Um die Schaltkreis-Anordnung 400 abzustimmen, kann das folgende Verfahren sowohl auf die groben als auch auf die feinen (Haupt- und sekundären)Verzögerungsleitungen angewendet werden. Mit dem auf den Phasendetektor der Hauptverzögerungsleitung angewendeten Eingang und Ausgang, reguliert sich der Regelkreis auf einen Dauerleistungszustand. Sobald dieser Dauerleistungszustand erreicht ist, wird die Abstimmungsspannung auf der Hauptverzögerungsleitung 24 stabil gehalten und der Eingang des sekundären Verzögerungselements 310 (die passive Verzögerungsleitung) wird mit dem Ausgang des N-1 Ausgangs unter Verwendung des Multiplexers 250 verbunden. Da davon ausgegangen wird, dass die Gesamtverzögerung des sekundären Verzögerungsleitungsausgangs die gleiche wie die Verzögerung zwischen zwei Anzapfungen der Hauptverzögerungsleitung ist, wird das letzte Verzögerungselement (oder eines der Verzögerungselemente) der Verzögerungsleitung 24 durch die Gesamtverzögerung der Verzögerungsleitung 310 ersetzt. Somit wird der Ausgang des sekundären Verzögerungselements und das Eingangstaktsignal 48 auf den Phasendetektor 66 und der Ausgang des Tiefpassfilters 68 auf den Abstimmungseingang der sekundären Verzögerungsleitung 310 angewendet.
Dann kann ein Abstimmung2-Signal für die sekundäre Verzögerungsleitung durch Ermöglichen des Einrastens des Regelkreises erzeugt werden, und dieses Abstimmung2-Signal kann am Abstimmung2-Eingang der sekundären Verzögerungsleitung 310 gehalten werden. Sobald die sekundäre Verzögerungsleitung 310 abgestimmt ist, wird der Ausgang auf seine normale Betriebsposition wie dargestellt zurückgesetzt. In der beschriebenen Ausführungsform ersetzt die sekundäre Verzögerungsleitung 310 das letzte Verzögerungselement der Verzögerungsleitung 24, jedoch werden Fachleute verstehen, dass der Vorgang durch den Austausch eines anderen Verzögerungselements in der Hauptverzögerungsleitung gegen die sekundäre Verzögerungsleitung während des Abstimmungsprozesses modifiziert werden kann, ohne sich von der vorliegenden Erfindung zu entfernen. Diese Abstimmung der sekundären Verzögerungsleitung kann ohne Auswirkung auf die sich in einer eingerasteten Schleife befindende Hauptverzögerungsleitung durchgeführt werden.
Unter Bezugnahme auf 9 wird nun ein bei 366 beginnender Einrastungsvorgang für den DLL von 8 beschrieben, nach dem der Hauptregelkreis bei 368 einrasten darf. Einmal eingerastet, wird das Abstimmungssignal festgelegt, um die Verzögerung auf der Hauptverzögerungsleitung bei 370 konstant zu halten. Bei 372 wird eines der Verzögerungselemente der Hauptverzögerungsleitung durch die sekundäre Verzögerungsleitung ersetzt und das Abstimmungssignal der sekundären Verzögerungsleitung wird angepasst, bis die Schleife bei 374 wieder einrastet. Das Abstimmungssignal für die sekundäre Verzögerungsleitung wird dann bei 376 festgelegt. Dann werden die Haupt- und die sekundäre Verzögerungsleitung auf ihre Ausgangskonfiguration bei 378 rekonfiguriert und der Vorgang wiederholt sich bei Bedarf nach einer angemessenen Wartezeit 380.
Idealerweise weisen alle passiven Komponenten einen statischen Verzögerungswert über alle Umgebungsbedingungen und Herstellerparameter hinweg auf, ohne weitere Abstimmung während des Betriebs zu benötigen. Ein Verfahren, die passive Verzögerungsleitung, falls erforderlich, abzustimmen, ist, wie in 10 dargestellt, eine in ein Verteilungsleiterelement eingebaute Parallelkapazität zu verwenden, dessen Wert mithilfe einer Gleichstrom-Vorspannung angepasst werden kann. Eine wie in 10 dargestellte Beispielstruktur verwendet eine aktiven n- oder p-dotierten Halbleiter 382, der unter einem verteilten Übertragungsleitungselement 386 vorhanden und durch eine Isolierschicht 390 getrennt ist. Die Anwendung eines Gleichstrom-Potentials 390 zwischen dem Leiter der Übertragungsleitung und dem dotierten Halbleitermaterial würde zu einer regulierbaren Kapazität führen. Sobald die grobe Hauptverzögerungsleitung 24 abgestimmt ist und das Abstimmungssteuersignal bei 44 auf seinem Wert gehalten wird, kann die regulierbare feine Verzögerungsleitung 31 mit dem eingerasteten Detektor-Tiefpass-System durch Auswahl des nächsten bis letzten groben Leitungsanzapfungswerts wie zuvor beschrieben platziert werden.
Die Festlegung der Anzapfungsauswahladresse ist im Vergleich zu den Strukturen 300 oder 200 für die Struktur 400 stark vereinfacht, wobei die grobe Adresse die Bits mit dem höchsten Stellenwert (most significant bits, MSB) der Teilphase und die feine Adresse die Bits mit dem niedrigsten Stellenwert (least significant bits, LSB) derselben Teilphasenwerte ansprechen, so dass: AuswahlAdresse = Auswahl1 + Auswahl2
Wobei:
Auswahl1 = MSB der AuswahlAdresse = auf Hauptverzögerungsleitung angewendete AuswahlAdresse;
und
Auswahl2 = LSB der AuswahlAdresse = auf sekundäre Verzögerungsleitung angewendete AuswahlAdresse.
Auswahl1 ist zum Beispiel eine Zwei-Bit-Adresse zur Adressierung von N = 4 Hauptverzögerungsanzapfungen. Auswahl2 ist eine Drei-Bit-Adresse zur Adressierung von M = 8 sekundären Verzögerungsanzapfungen. Diese erzeugt eine Phasenauflösung von 4 × 8 oder 32 Gesamtanzapfungen, die bei einer Summe von 5 Auswahl- Bits ausgewählt werden. Die beiden Bits mit dem höchsten Stellenwert (MSB) werden auf Auswahl1 und die drei Bits mit dem niedrigsten Stellenwert (LSB) auf Auswahl2 angewendet. Der Anzapfungszyklus mit C = 0,2 aus dem vorherigen Beispiel fortgeführt, wird unten in TABELLE 5 dargestellt:
TABELLE 5
Eine Verfeinerung der Verzögerungs-Regelkreis-Struktur von 8 wird als Schaltkreis 500 in 11 dargestellt, in der die Abstimmung jedes einzelnen Verzögerungselements der sekundären Verzögerungsleitung 310 oder der Hauptverzögerungsleitung 510 erreicht wird, um die Genauigkeit des Digital-Phasen-Wandlungsprozesses ohne eine eingerastete Schleife zu erhöhen. In dieser Ausführungsform wird ein Mechanismus zur Fehlanpassungs-Neutralisierung für die Verringerung der Schwankung bei den Verzögerungen zwischen den Verzögerungselementen 332, 334, 336 bis 338 mit ausgeschaltetem Tiefpassfilter verwendet. Die Verzögerung durch jede Zelle wird auf ungefähr den gleichen Wert abgestimmt, wodurch die Verzögerungsabweichung entlang der Verzögerungsleitung verringert wird. Eine allgemeine Anpassung wird als ein Ausgang aus der Abstimmung der Verzögerungsleitung des DLL 510, der in einer analogen Speicherzelle 514 gespeichert wird, realisiert. Das Abstimmungssignal von 514 wird als ein allgemeiner auf einen Summations-Schaltkreis, wie zum Beispiel den analogen Summations-Schaltkreis 518, angewendeter Durchschnitts-Abstimmungseingang verwendet. Einzelne Abstimmungswerte für lokale Korrekturen an der Verzögerungsleitung 310 werden in einer Anordnung von M analogen Speicherzellen oder einem Äquivalent wie bei 524 gespeichert. Lokale Korrekturwerte können als kleine Korrekturen am allgemeinen Abstimmungswert in den analogen Speicherzellen gespeichert werden. Da die Gerät-zu-Gerät-Fehlanpassung ein statischer Effekt ist, kann die lokale Kalibrierung einmalig vorgenommen werden, und der allgemeine Abstimmungswert verfolgt die Änderungen bei Temperatur und Versorgungsspannung. Die lokalen Korrekturwerte werden zum allgemeinen Abstimmungswert im Summations-Schaltkreis 518 hinzugefügt und einzeln auf die Verzögerungselemente 332, 334, 366 bis 338 der Verzögerungsleitung 310 zur Aufrechteherltung einer verringerten Verzögerungsabweichung angewendet.
Diese Fehlanpassungskalibrierung kann einmalig in der Fabrik durch die Messung eines bestimmten Verzögerungsleitungsteils und durch Erzeugung von lokalen Korrekturwerten, die dann in den analogen Speicherzellen 524 unter Verwendung des Fahlanpassungs-Abstimmungseingangs gespeichert werden, durchgeführt werden, oder Schaltungen können zur Kalibrierung im Schaltkreis hinzugefügt werden. Ein Verfahren zur Messung der Verzögerungen ist die Verwendung eines Phasendetektors zum Vergleich von Eingang und Ausgang vpn einer Verzögerungszelle. Der Phasendetektor wird einen Gleichstromwert erzeugen, und jede Verzögerungszelle kann so angepasst werden, dass sie den gleichen Gleichstromwert am Ausgang des Phasendetektors erzeugt. Der zur Erzeugung dieses Werts erforderliche Spannungswert kann als lokaler Korrekturwert gespeichert werden. Dieser eindeutige lokale Korrekturwert stellt einen einzelnen Korrekturwert als Fehlanpassungs-Ausgleich für seinen eindeutigen integrierten Schaltkreis oder einen anderen Prozess, der auf den entsprechenden Verzögerungspuffer angewendet wird, dar. Diese Schwankungen sind statisch mit einem Einmal-Abgleich und einer möglicherweise periodischen Alterungs-Rekalibrierung über große Zeitspannen hinweg. Versorgungsspannung und Temperatur sind zusätzliche langsame Fehlanpassungs-Verzögerungsschwankungen, die im Vergleich zur Alterung eventuell einen häufigeren Abgleich benötigen. Dies könnte mit einer kontinuierlichen Phasen-Vergleichsmessung 510 aus 11 erreicht werden, wobei eine Änderung des Werts als allgemeiner auf den analogen Summationsblock 518 angewendeter Abstimmungsfaktor verwendet wird. Als Ergebnis ist der eindeutige, mit jeder der Verzögerungen 332, 334, 336 bis 338 in Verbindung gebrachte Abgleichungswert mit einer eindeutigen Anpassung zum Aufweisen von Versorgungsspannung, Temperatur und anderen umgebungsrelevanten Verzögerungs-Fehlanpassungskorrekturen ausgestattet. Fachleute werden es selbstverständlich zu schätzen wissen, dass in einer alternativen Ausführungsform anstelle von analogen Speicherzellen Digitalspeicher verwendet werden können, wobei beide mit entsprechendem Speicher zum Speichern von Abstimmungsinformationen versehen sind.
Für die oben beschriebene Beispiel-Verzögerungsleitung 24 mit 32 Anzapfungen beträgt die Schwankung normalerweise bis zu +/– 1 Pikosekunde bei der durchschnittlichen Pufferverzögerung von 65,1 Pikosekunden (beim aktuellen Stand der Technik). Die vom Phasendetektor 56 des Verzögerungs-Regelkreis-Netzwerks verarbeiteten Anzapfungspositionen der Verzögerungsleitung (d.h. die erste und die letzte Anzapfung) werden an eine verbesserte Verzögerungsschwankung mit einem Idealwert von Null angepasst. Die Verzögerungsschwankung der anderen Pufferstufen steigt für die weiter von der ersten und letzten Anzapfung entfernten Anzapfungspositionen. Somit tritt die maximale Verzögerungsschwankung bei der sich in der Mitte zwischen den eingerasteten Anzapfungen befindenden Anzapfungsposition auf. Für das zuvor beschriebe Beispiel der 32 Anzapfungen mit den eingerasteten Wellenlän gen-Anzapfungspositionen 0 und 32 kann die Schwankung bei Anzapfung 16 bis zu 16 Pikosekunden oder 25% der gewünschten einzelnen Pufferstufenverzögerung betragen.
In jedem der oben beschriebenen Beispiele arbeitet die Phasendetektor-Funktion auf der hohen Frequenz des Referenztakts. Für das Referenztakt-Ausgangssignal ist ein Eingang zum Phasendetektor üblich und sollte einen Arbeitszyklus von 50% aufweisen. Jedoch ist der zweite Eingang zum Phasendetektor durch alle abgestimmten Verzögerungspuffer-Schaltkreise hindurch verarbeitet worden. Unausgewogenheit und eine Anzahl von anderen praktischen Implementierungsaspekten in diesen Verzögerungspuffer-Schaltkreisen werden zu einer Verlagerung des Arbeitszykluses weg von 50% führen. Dies wird zu einem Phasendetektorausgang ungleich Null, dem Idealwert für die Einrastung, führen. Implementierungen von Verzögerungspuffern wie der Schmitt-Trigger-Inverter stellen potentielle Verfahren zur Kompensation von Inverter-Unterschieden bei Anstiegs- und Abfallzeit dar. Ein alternativer Phasendetektor würde eine flankengesteuerte Implementierung wie zum Beispiel eine "Geteilt durch 2"-Funktion statt einer exklusiven NOR-Funktion für den Phasendetektor verwenden.
Das Routing der ausgewählten verzögerten Referenztakt-Signalimpulse zur nächsten Verzögerungsleitung oder zum nächsten Ausgangsanschluss verwendet gemäß der vorliegenden Erfindung ein modifiziertes M:1 Multiplexer-Gate-Netz. Die Modifizierung verwendet, wie in 12 dargestellt, eine zusätzliche Verzögerung bei jeder der M adressierten oder ausgewählten Gate-Switches. Die Verzögerung wird in jeder der M Leitungen stufenweise erhöht, um mit dem auf sie angewendeten entsprechenden Multiplexer-Gate der Verzögerungsleitungsanzapfung zu korrelieren. Somit werden, zum Beispiel im Falle des Gate-Switch 604, zwei zusätzliche Verzögerungselemente 612 und 614 passend zur Auswahlsteuerung für das Gate-Switch eingefügt. Bei 620 wird ein Auslöse-Fensterungssignal, beispielsweise mit einem monostabilen Impuls-Schaltkreis, angewendet oder erzeugt, und als Eingang auf den Schaltkreis angewendet. Die Impulsdauer des Trigger-Fensterungssignals wird etwas größer als die Summe des Referenztaktimpulses und der Verzögerungsschwankungen angesetzt. Für das vorherige Beispiel mit 32 Anzapfungen könnte die Verzögerungsschwankung im ungünstigsten Fall ungefähr 16 Pikosekunden betragen. Somit würde das Auslöse-Fenster für dieses Beispiel 16 Pikosekunden, führend und hängend aufweisen, um ein Trigger-Fenster von 32 Pikosekunden sowie eine Impulsbreite zu erzeugen.
Das Auslösesignal verbindet in Kombination mit der hinzugefügten Auswahlleitung einen von M Verzögerungsleitungs-Anzapfungsanschlüssen mit dem Multiplexer-Ausgangsanschluss. Diese Verbindung existiert für ein von einer Aulöse-Fensterfunktion definiertes Zeitfenster zur Erleichterung des Routings des gewünschten zeitverzögerten Referenztaktsignals. Für die erste Verzögerungsleitung wird das Auslösesignal mit dem Eingangsreferenztaktsignal ausgelöst. Jedoch wird die sekundäre Verzögerungsleitungs-Auslösung für eine kaskadenförmige Verzögerungsleitung mit dem Ausgang der ersten oder der Hauptverzögerungsleitungsgruppe ausgelöst.
Die vorliegende Erfindung ist gemäß ihrer hierin beschriebenen Ausführungsformen so implementiert, dass sie Hardwarevorrichtungen verwendet (das heißt, Verzögerungsleitungen, Phasendetektoren usw.). Jedoch werden es diejenigen mit durchschnittlichen Kenntnissen in der Technik zu schätzen wissen, dass die Erfindung ebenso gut in bestimmten Ausführungsformen, vollständig oder teilweise, einen programmierten Prozessor zur Ausführung der Programmierungsanweisungen verwenden könnte. Diese Programmanweisungen können auf jedem geeigneten elektronischen Speichermedium gespeichert oder über jedes beliebige geeignete elektronische Kommunikationsmittel übertragen werden.
Fachleute werden erkennen, dass die vorliegende Erfindung im Bezug auf exemplarische Ausführungsformen, die auf der Verwendung eines programmierten Prozessors basieren können, beschrieben ist. Jedoch sollte die Erfindung nicht so beschränkt sein, da die vorliegende Erfindung unter Verwendung von äquivalenten Hardware-Komponenten wie beispielsweise Spezial-Hardware und/oder zugeordneten Prozessoren implementiert werden könnte, die äquivalent zur beschriebenen und beanspruchten Erfindung sind. Auf ähnliche Weise können Universalrechner, auf Mikroprozessoren basierende Computer, Mikro-Controller, optische Computer, analoge Computer, festgeschaltete Prozessoren und/oder zugeordnete logische Schaltugen zur Konstruktion alternativer äquivalenter Ausführungsformen der vorliegenden Erfindung verwendet werden.
Die vorliegende Erfindung mit ihren hier beschriebenen Ausführungsformen ist implementiert unter Verwendung eines programmierten Prozessors, der Programmanweisungen ausführt, die oben grob in Form von Ablaufdiagrammen beschrieben sind, die auf jedem geeigneten elektronischen Speichermedium gespeichert oder über jedes geeignete elektronische Kommunikationssystem übertragen werden können, beschrieben sind. Jedoch werden es Fachleute zu schätzen wissen, dass die oben beschriebenen Verfahren in jeder Anzahl von Variationen und in vielen geeigneten Programmiersprachen implementiert werden können, ohne sich von der vorliegenden Erfindung zu entfernen. Beispielsweise kann die Rei henfolge bestimmter Abläufe oft verändert werden, zusätzliche Abläufe können hinzugefügt oder Abläufe gelöscht werden, ohne sich von der vorliegenden Erfindung zu entfernen. Fehlerverfolgung kann hinzugefügt und/oder erweitert werden, und Variationen bei der Benutzerschnittstelle und bei der Darstellung von Informationen können vorgenommen werden, ohne sich von der vorliegenden Erfindung zu entfernen. Solche Variationen wurden in Betracht gezogen und werden als gleichwertig betrachtet.
Während die Erfindung in Verbindung mit bestimmten Ausführungsformen beschrieben wurde, ist es offensichtlich, dass viele Alternativen, Modifikationen, Vertauschungen und Variationen denjenigen mit durchschnittlichen Kenntnissen in der Technik im Licht der vorausgegangenen Beschreibungen ersichtlich werden.
Dementsprechend ist es vorgesehen, dass die vorliegende Erfindung all diese Alternativen, Veränderungen und Variationen, die in den Rahmen der anliegenden Ansprüche fallen, miteinschließt.

Claims

Verzögerungs-Regelkreis (20), welcher Folgendes aufweist: eine primäre Verzögerungsleitung (24) mit einem Eingang (48), welcher ein Taktsignal empfängt, und mit einer Vielzahl von primären Ausgangs-Anzapfungen; einen sekundären VerzögerungsRegelkreis (270, 310) mit einer Vielzahl von sekundären Ausgangs-Anzapfungen, wobei der sekundäre VerzögerungsRegelkreis (270, 310) weiter einen Eingang (264) aufweist, welcher ein Signal von einer ausgewählten Anzapfung der primären Ausgangs-Anzapfungen empfängt; und einen Ausgangs-SteuerRegelkreis, welcher eine oder mehrere Anzapfungen von entweder der primären Verzögerungsleitung (24) oder dem sekundären VerzögerungsRegelkreis (270, 310) als Ausgang auswählt, dadurch gekennzeichnet, dass der Ausgangs-SteuerRegelkreis Anzapfungen basierend auf einem Algorithmus auswählt, welcher folgende Schritte ausführt: Berechnen eines Verhältnisses K.C der Frequenz des Taktsignals zu einer gewünschten Ausgangsfrequenz, wobei C ein Bruchteil und K eine ganzer Teil des Verhältnisses ist; und Identifizieren einer Folge von Anzapfungen, damit diese aufeinanderfolgend von dem Ausgangs-SteuerRegelkreis ausgewählt werden, wobei die Anzapfunen einen sich wiederholenden Anzapfungszyklus bei in etwa gleichmäßig beabstandeten Verzögerungsinkrementen oder -schrittweiten bilden, wobei eine j^te Anzapfungsadresse C_j in der Folge von Anzapfungen durch C_j = C_j-1 + C definiert ist.
Regelkreis (20) nach Anspruch 1, dadurch gekennzeichnet, dass die primäre Verzögerungsleitung (24) N Verzögerungselemente (32, 34, 36, 38) aufweist, wobei jedes Verzögerungselement eine Verzögerung D aufweist, so dass die primäre Verzögerungsleitung (24) eine Gesamtverzögerung von N × D aufweist; und dass der sekundäre VerzögerungsRegelkreis (270, 310) M Verzögerungselemente aufweist, wobei jedes Verzögerungselement eine Verzögerung D_S aufweist, so dass der sekundäre VerzögerungsRegelkreis (270, 310) eine Gesamtverzögerung von M × D_S aufweist.
Regelkreis (20) nach Anspruch 2, dadurch gekennzeichnet, dass sich M × D_S von N × D unterscheidet.
Regelkreis (20) nach Anspruch 2, dadurch gekennzeichnet, dass M und N keine gemeinsamen ganzzahligen Faktoren aufweisen.
Regelkreis (20) nach Anspruch 2, dadurch gekennzeichnet, dass der sekundäre VerzögerungsRegelkreis eine passive Verzögerungsleitung (310) aufweist.
Regelkreis (20) nach Anspruch 5, dadurch gekennzeichnet, dass die passive Verzögerungsleitung (310) eine festgelegte Gesamtverzögerung von M × D_S aufweist.
Regelkreis (20) nach Anspruch 6, dadurch gekennzeichnet, dass die festgelegte Gesamtverzögerung M × D_S in etwa gleich D ist.
Regelkreis (20) nach Anspruch 5, dadurch gekennzeichnet, dass die passive Verzögerungsleitung eine anpassbare Gesamtverzögerung aufweist.
Regelkreis (20) nach Anspruch 1, dadurch gekennzeichnet, dass die primäre Verzögerungsleitung (24) eine Vielzahl in Reihe geschalteter Differenz-Verzögerungspuffer aufweist.
Regelkreis (20) nach Anspruch 1, dadurch gekennzeichnet, dass der sekundäre VerzögerungsRegelkreis (270, 310) eine Vielzahl in Reihe geschalteter Differenz-Verzögerungspuffer aufweist.