CN109450441B - 锁定检测电路及其构成的锁相环 - Google Patents

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Abstract

本发明提供一种锁定检测电路，包括：第一输入信号和第二输入信号均输入所述或门和与门，所述或门输出信号输入延迟单元，所述延迟单元输出信号选择器，所述与门输出信号至第一D触发器触发输入端和计数器计数触发输入端，所述选择器输出信号至第一D触发器D端并由锁定检测电路输出信号控制，所述第一D触发器Q端Q输出信号至计数器复位端，所述计数器输出端作为该锁定检测电路输出端。本发明还提供了一种具有所述锁定检测电路的锁相环。本发明能避免由于延迟和或相位差引起误失锁。

Description

锁定检测电路及其构成的锁相环
技术领域
本发明涉及集成电路领域，特别是涉及一种用于锁相环(PLL)的锁定指示电路。本发明还涉及一种具有所述锁定指示电路的锁相环(PLL)。
背景技术
锁相环路是一种反馈控制电路，简称锁相环(PLL,Phase-Locked Loop)。锁相环的特点是：利用外部输入的参考信号控制环路内部振荡信号的频率和相位。因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住。
锁相环(PLL)中传统的锁定指示电路有两种方式，一是相位比较方式，二是频率比较方式。
相位比较的方式是将两个时钟CLK1和CLK2经过鉴频鉴相器(PFD)，输出U和D信号，再经过一个或门，此时或门的输出(Y)占空比表示CLK1和CLK2的相位差。然后将此相位差与一个固定的相位延迟作比较。但是在一些特殊条件下(例如电容漏电、电荷泵失配等等)即使PLL输出频率稳定，但CLK1和CLK2相位差仍然维持在一个比较高的水平，这时，相位比较式锁定指示器中的固定参考相移就难以满足需要，导致锁定指示电路就会认为PLL没有锁定而失效。
早期提出的频率比较式锁定指示电路，是对CLK1和CLK2两个频率进行比较，只要PLL处于稳定状态，就不会造成误判的情况。但由于结构和工艺等因素，在目前的设计中，两个信号CLK1和CLK2完全同频同相的情况下，CLK1对CLK2采样时，时钟沿可能会采到高电平，也可能采到低电平，因此会出现误判的情况。
如图1所示,一种现有的锁定指示电路。其原理是，通过鉴频鉴相器的输出信号QU与QD，比较两者的相位差，再经过计数器计数，判定相位差是否稳定(小于延迟窗口且相位差稳定)，若相位差小于延迟窗口且稳定，那么就表明系统已经锁定。
该锁定指示窗口具有以下局限性：
1)锁定指示的计数器位数较小，所以计数较少，在系统不稳定的情况下，容易出现锁定-失锁-锁定的循环状态；
2)类锁定指示的延迟窗口是固定的，在判断锁定时较严格，由于工艺、失配误差等影响，容易引起窗口的变化(或者相位差的变化范围较大)导致锁定后容易引起误失锁。
发明内容
本发明要解决的技术问题是提供一种能避免由于延迟和或相位差引起误失锁的锁定检测电路，包括：或门OR、与门AND、延迟单元Delay、选择器MUX、第一触发器和计数器；
第一输入信号UP和第二输入信号DN均输入所述或门OR和与门AND，所述或门OR输出信号输入延迟单元Delay，所述延迟单元Delay输出信号至选择器MUX，所述与门AND输出信号UAD至第一D触发器DFF1触发输入端CP和计数器COUNT计数触发输入端，所述选择器MUX输出信号UOD至第一D触发器DFF1D端D并由锁定检测电路输出信号LOCKOUT控制，所述第一D触发器DFF1Q端Q输出信号UDS至计数器COUNT复位端，所述计数器COUNT输出端作为该锁定检测电路输出端输出信号LOCKOUT。
进一步改进所述的锁定检测电路，所述与门AND输出信号UAD作为时钟信号对所述选择器MUX输出信号UOD进行采样，未锁时，采样输出“1”；锁定状态，采样输出“0”。
进一步改进所述的锁定检测电路，当处于未锁定状态，所述第一D触发器DFF1Q端Q输出信号UDS为“1”，计数器不工作；所述第一D触发器DFF1Q端Q输出信号UDS为“0”时，计数器开始工作。
进一步改进所述的锁定检测电路，所述延迟单元Delay具有第一延迟窗口Delay1和第二延迟窗口Delay2，第二延迟窗口Delay1大于第一延迟窗口Delay1。
进一步改进所述的锁定检测电路，所述延迟单元Delay默认执行第一延迟窗口Delay1，所述延迟单元Delay控制信号LOCKOUT跳变为高电平时，所述延迟单元Delay切换至第二延迟窗口Delay2，当相位差超过第二延迟窗口Delay2的延迟时间，判定为失锁，所述延迟单元Delay控制信号LOCKOUT重新跳变为低电平。
进一步改进所述的锁定检测电路，在未锁定状态，所述延迟单元Delay控制信号LOCKOUT处于低电平，执行第一延迟窗口Delay1，通过第一输入信号UP和第二输入信号DN上升沿的相位差与第一延迟窗口Delay1延时时间进行比较，相位差小于第一延迟窗口Delay1延时时间则表示锁定，大于第一延迟窗口Delay1延时时间则表示未锁定。
进一步改进所述的锁定检测电路，所述计数器COUNT包括第二～第七第一D触发器DFF2～DFF7；
所述第二～第七D触发器DFF2～DFF7其各自D端D连接QB端QB,所述第二～第七D触发器DFF2～DFF7复位端相连作为该计数器COUNT复位端,所述第二D触发器DFF2CP端CP作为该计数器COUNT计数触发输入端，所述第二～第七D触发器DFF2～DFF7按顺序串接，前一D触发器的Q端连接其后一D触发器的CP端，第七D触发器DFF7Q端作为该计数器COUNT输出端。
本发明提供一种具有上述任意一项所述锁定检测电路的锁相环,包括：第一～第三分频器NDivider、MDivider、ODivider、鉴频检相器PFD、电荷泵CP、滤波器LPF、锁定检测电路和压控振荡器VCO；
参考频率CLK_REF经过第一分频器NDivider作为鉴频检相器PFD第一输入信号，反馈频率Fback作为鉴频检相器PFD第二输入信号，所述鉴频检相器PFD第一输出信号UP连接电荷泵CP并作为所述锁定检测电路第一输入信号，所述鉴频检相器PFD第二输出信号DN连接电荷泵CP并作为所述锁定检测电路第二输入信号，所述电荷泵CP输出信号经过滤波器LPF和压控连接振荡器VCO后输入第三分频器ODivider作为该锁相环输出PLL_OUT，所述压控振荡器VCO的输出信号经第二分频器MDivider作为反馈频率Fback。
本发明的锁定检测电路是利用鉴频检相器输出的UP和DN信号在锁相环锁定时的宽度相同的重叠窄脉冲来产生一个锁定信号，通知系统锁相环的频率输出已经进入锁定状态，能够输出稳定的时钟信号。当锁相环未锁时，UP和DN信号的高电平宽度相差较大，锁定检测电路的输出的LOCKOUT为低电平。一旦电路进入锁定状态，UP和DN相互重叠(由于器件、工艺等方面的原因，实际上UP与DN之间存在一个很小的相位差)，锁定检测电路的输出LOCKOUT为高电平，表明电路以及锁定，PLL输出频率满足设定要求。
本发明的锁相环主要是利用鉴频鉴相器的UP与DN信号做相应的运算，UP与DN信号分别通过“或运算”与“与运算”，其中“或运算”的输出经过一个Delay窗口输出UOD信号，“与运算”的输出信号是UAD；其次UAD作为时钟信号对UOD进行采样，输出UDS信号(未锁定时，采样输出“1”；锁定状态，采样输出“0”)。计数器结构如图2(此处由6位触发器以及锁定判断逻辑电路组成)，UDS作为计数器的复位信号，UAD作为时钟采样信号。计数器的工作原理是，当处于未锁定状态，由于UDS＝“1”，计数器不工作；而当UDS＝“0”时，计数器开始正常工作(即对“0”进行计数，当计满64个“0”时，表明已经锁定，输出LOCKOUT高电平；而只要有一次UDS＝“1”，则表示未锁定，计数器重新复位，重新计数，直到锁定为止)。系统开始工作时，LOCKOUT处于低电平，Delay窗口默认为Delay1，当LOCKOUT跳变为高电平时，延迟窗口切换到Delay2(Delay2窗口大于Delay1)。
图5所示，为本发明锁相环锁定过程中的信号逻辑运算示意图。在未锁定时，相位差大于Delay窗口；初次判定为锁定状态时，LOCKOUT由低电平跳变为高电平，同时Delay窗口由Delay1切换到Delay2；当相位差超过Delay2的延迟时间，那么判定为失锁，
LOCKOUT重新跳变为低电平。
附图说明
下面结合附图与具体实施方式对本发明作进一步详细的说明：
图1是一种现有的锁定指示电路结构示意图。
图2是本发明的锁定指示电路一实施例结构示意图。
图3是本发明计数器一实施例结构示意图。
图4是本发明锁相环一实施例结构示意图。
图5是本发明锁相环锁定过程中信号逻辑运算示意图。
具体实施方式
如2所示，本发明提供锁定检测电路一实施例，包括：或门OR、与门AND、延迟单元Delay、选择器MUX、第一触发器和计数器；
第一输入信号UP和第二输入信号DN均输入所述或门OR和与门AND，所述或门OR输出信号输入延迟单元Delay，所述延迟单元Delay输出信号至选择器MUX，所述与门AND输出信号UAD至第一D触发器DFF1触发输入端CP和计数器COUNT计数触发输入端，所述选择器MUX输出信号UOD至第一D触发器DFF1D端D并由锁定检测电路输出信号LOCKOUT控制，所述第一D触发器DFF1Q端Q输出信号UDS至计数器COUNT复位端，所述计数器COUNT输出端作为该锁定检测电路输出端输出信号LOCKOUT。
所述与门AND输出信号UAD作为时钟信号对所述选择器MUX输出信号UOD进行采样，未锁时，采样输出“1”；锁定状态，采样输出“0”。
所述延迟单元Delay具有第一延迟窗口Delay1和第二延迟窗口Delay2，第二延迟窗口Delay21大于第一延迟窗口Delay1。
所述延迟单元Delay默认执行第一延迟窗口Delay1，所述延迟单元Delay控制信号LOCKOUT跳变为高电平时，所述延迟单元Delay切换至第二延迟窗口Delay2，当相位差超过第二延迟窗口Delay2的延迟时间，判定为失锁，所述延迟单元Delay控制信号LOCKOUT重新跳变为低电平。
当处于未锁定状态，所述第一D触发器DFF1Q端Q输出信号UDS为“1”，计数器不工作；所述第一D触发器DFF1Q端Q输出信号UDS为“0”时，计数器开始工作。即对“0”进行计数，当计满64个“0”时，表明已经锁定，输出LOCKOUT高电平；而只要有一次UDS＝“1”，则表示未锁定，计数器重新复位，重新计数，直到锁定为止。
在未锁定状态，所述延迟单元Delay控制信号LOCKOUT处于低电平，执行第一延迟窗口Delay1，通过第一输入信号UP和第二输入信号DN上升沿的相位差与第一延迟窗口Delay1延时时间进行比较，相位差小于第一延迟窗口Delay1延时时间则表示锁定，大于第一延迟窗口Delay1延时时间则表示未锁定。
本发明的计数器结构不限，其作用是记录特定数量的上升沿之后输出为高。
如图3所示，本发明提供一种记录64个上升沿的计数器COUNT一实施例，包括第二～第七第一D触发器DFF2～DFF7；
所述第二～第七D触发器DFF2～DFF7其各自D端D连接QB端QB,所述第二～第七D触发器DFF2～DFF7复位端相连作为该计数器COUNT复位端,所述第二D触发器DFF2CP端CP作为该计数器COUNT计数触发输入端，所述第二～第七D触发器DFF2～DFF7按顺序串接，前一D触发器的Q端连接其后一D触发器的CP端，第七D触发器DFF7Q端作为该计数器COUNT输出端。
如图4所示，本发明提供一种具有上述任意一项所述锁定检测电路的锁相环一实施,包括：第一～第三分频器NDivider、MDivider、ODivider、鉴频检相器PFD、电荷泵CP、滤波器LPF、锁定检测电路和压控振荡器VCO；
参考频率CLK_REF经过第一分频器NDivider作为鉴频检相器PFD第一输入信号，反馈频率Fback作为鉴频检相器PFD第二输入信号，所述鉴频检相器PFD第一输出信号UP连接电荷泵CP并作为所述锁定检测电路第一输入信号，所述鉴频检相器PFD第二输出信号DN连接电荷泵CP并作为所述锁定检测电路第二输入信号，所述电荷泵CP输出信号经过滤波器LPF和压控连接振荡器VCO后输入第三分频器ODivider作为该锁相环输出PLL_OUT，所述压控振荡器VCO的输出信号经第二分频器MDivider作为反馈频率Fback。
以上通过具体实施方式和实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (8)

1.一种锁定检测电路，其特征在于，包括：或门（OR）、与门（AND）、延迟单元（Delay）、选择器（MUX）、第一D触发器（DFF1）和计数器(COUNT)；
第一输入信号（UP）和第二输入信号（DN）均输入所述或门（OR）和与门（AND），所述或门（OR）输出信号输入延迟单元（Delay），所述延迟单元（Delay）输出信号至选择器（MUX），所述与门（AND）输出信号（UAD）至第一D触发器（DFF1）触发输入端（CP）和计数器(COUNT)计数触发输入端，所述选择器（MUX）输出信号（UOD）至第一D触发器（DFF1）D端（D）并由锁定检测电路输出信号（LOCKOUT）控制，所述第一D触发器（DFF1）Q端（Q）输出信号（UDS）至计数器(COUNT)复位端，所述计数器(COUNT) 输出端作为该锁定检测电路输出端。
2.如权利要求1所述的锁定检测电路，其特征在于：所述与门（AND）输出信号（UAD）作为时钟信号对所述选择器（MUX）输出信号（UOD）进行采样，未锁时，采样输出“1”；锁定状态，采样输出“0”。
3.如权利要求2所述的锁定检测电路，其特征在于：当处于未锁定状态，所述第一D触发器（DFF1）Q端（Q）输出信号（UDS）为“1”，计数器不工作；所述第一D触发器（DFF1）Q端（Q）输出信号（UDS）为“0”时，计数器开始工作。
4.如权利要求1所述的锁定检测电路，其特征在于：所述延迟单元（Delay）具有第一延迟窗口（Delay1）和第二延迟窗口（Delay2），第二延迟窗口（Delay2）大于第一延迟窗口（Delay1）。
5.如权利要求4所述的锁定检测电路，其特征在于：所述延迟单元（Delay）默认执行第一延迟窗口（Delay1），所述延迟单元（Delay）控制信号（LOCKOUT）跳变为高电平时，所述延迟单元（Delay）切换至第二延迟窗口（Delay2），当相位差超过第二延迟窗口（Delay2）的延迟时间，判定为失锁，所述延迟单元（Delay）控制信号（LOCKOUT）重新跳变为低电平。
6.如权利要求5所述的锁定检测电路，其特征在于：在未锁定状态，所述延迟单元（Delay）控制信号（LOCKOUT）处于低电平，执行第一延迟窗口（Delay1），通过第一输入信号（UP）和第二输入信号（DN）上升沿的相位差与第一延迟窗口（Delay1）延时时间进行比较，相位差小于第一延迟窗口（Delay1）延时时间则表示锁定，大于第一延迟窗口（Delay1）延时时间则表示未锁定。
7.如权利要求1所述的锁定检测电路，其特征在于：所述计数器(COUNT)包括第二~第七D触发器（DFF2~ DFF7）；
所述第二~第七D触发器（DFF2~ DFF7）其各自D端（D）连接QB端（QB）, 所述第二~第七D触发器（DFF2~ DFF7）复位端相连作为该计数器(COUNT) 复位端, 所述第二D触发器（DFF2）触发输入端（CP）作为该计数器(COUNT)计数触发输入端，所述第二~第七D触发器（DFF2~DFF7）按顺序串接，前一D触发器的Q端连接其后一D触发器的触发输入端，第七D触发器（DFF7）Q端作为该计数器(COUNT) 输出端。
8.一种具有权利要求1-7任意一项所述锁定检测电路的锁相环,其特征在于，包括：第一~第三分频器（NDivider、MDivider、ODivider）、鉴频检相器（PFD）、电荷泵（CP）、滤波器（LPF）、锁定检测电路和压控振荡器（VCO）；
参考频率（CLK_REF）经过第一分频器（NDivider）作为鉴频检相器（PFD）第一输入信号，反馈频率（Fback）作为鉴频检相器（PFD）第二输入信号，所述鉴频检相器（PFD）第一输出信号（UP）连接电荷泵（CP）并作为所述锁定检测电路第一输入信号，所述鉴频检相器（PFD）第二输出信号（DN）连接电荷泵（CP）并作为所述锁定检测电路第二输入信号，所述电荷泵（CP）输出信号经过滤波器（LPF）和压控连接振荡器（VCO）后输入第三分频器（ODivider）作为该锁相环输出（PLL_OUT），所述压控振荡器（VCO）的输出信号经第二分频器（MDivider）作为反馈频率（Fback）。
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