CN101977053A - 应用于动态可重配分频比的pll的锁定检测电路 - Google Patents

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石大勇
陈怒兴
陈宝民
蒋仁杰
李俊丰
郭斌
谭晓强
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Abstract

本发明公开了一种应用于动态可重配分频比的PLL的锁定检测电路，它包括一个异或门X1、两个D触发器D1和D2、一个或非门N1和一个N位的计数器C1。所述的锁定检测电路通过D1和D2对X1输出的数据进行采样，X1的A、B端连接到鉴频鉴相器输出的UP和DOWN信号，N1用来判断UP和DOWN信号的脉宽是否相等，若UP和DOWN信号脉宽相等，则N1输出为高，C1开始工作，当N1的输出维持了N个周期的高电平后，C1输出有效的LOCK信号，表示PLL已经锁定；若UP和DOWN信号脉宽不等，则N1输出为低，C1保持复位状态，LOCK为低，表示PLL还没有锁定。本发明结构简单，在任意的输入参考频率和输出频率下，都可以非常快速准确的检测出PLL的锁定状态。

Description

应用于动态可重配分频比的PLL的锁定检测电路
技术领域
本发明主要涉及到PLL及其锁定检测电路设计领域，特指一种应用于动态可重配分频比的PLL的锁定检测电路。
背景技术
锁相环（PLL，Phase Locked Loop）作为模拟电路和数模混合电路中非常重要的一个模块，被广泛应用于系统级芯片（SOC，System on Chip）中，以提供精确且稳定的时钟信号。
图1所示为最基本的一种锁相环结构，主要包含有以下几个组成部分：鉴频鉴相器（Phase Frequency Detector，PFD）、电荷泵（Charge Pump，CP）、环路滤波器（Low Pass Filter，LPF）、压控振荡器（Vo1tage Control Oscillator，VCO），为了能够实现动态可重配分频比的的功能，还需要在输入参考频率和VCO输出与PFD的输入中间引入一个可编程的预分频器（Pre-Divider）和反馈分频器（Feedback Divider）来达到参考频率和输出频率可以任意设置的功能。
PFD检测经过预分频后的参考时钟信号Fref2和反馈时钟信号Ffd的频差和相差，产生脉冲控制信号UP、DN，并送入到CP中，在CP中脉冲控制信号UP、DN被转换成电流信号ICP对LPF中的电容进行充放电并产生控制电压Vctrl送入到VCO中，VCO在控制电压Vctrl升高时加快或降低输出时钟信号Fout的振荡频率，在控制电压Vctrl降低时降低或加快输出时钟信号Fout的振荡频率。VCO的输出时钟信号Fout经过反馈分频器N分频后产生反馈时钟信号Ffd，整个系统形成一个反馈系统，当输出时钟信号Fout的频率和相位被锁定到一个的固定频率和相位时，锁相环进入锁定状态。锁相环的输出时钟信号是否精确且稳定对系统级芯片中的下一级电路的工作状况有直接影响，因此，用于检测锁相环锁定状态的锁定检测电路（Lock Detector）就十分重要，当锁相环锁定时，锁定检测电路输出有效的锁定信号(如高电平“1”)至下一级电路，以提示下一级电路可以开始工作。
现有的一种锁定检测电路是在一个预设的固定时间内，分别对参考时钟信号和反馈时钟信号进行计数，若该固定时间内参考时钟信号的计数值与反馈时钟信号的计数值相同，锁定检测装置输出有效的锁定信号。这种锁定检测电路的结构虽然实现了锁相环频率锁定的判断而且实现过程较为简单，但是并不一定能够正确地反映锁相环的锁定状态，因为在锁定前，反馈时钟信号会不稳定（时快时慢），如果预设的固定时间较短，在该固定时间内参考时钟信号的计数值与反馈时钟信号的计数值可能会相同，但实际上此时锁相环的输出时钟信号还是不稳定的，这样就会产生锁定状态的误判断问题。为了确保正确检测到锁相环的锁定状态，通常会将固定时间设置得足够长，这样即使输出时钟信号已经稳定，也需要等待到固定时间后才会启动下一级电路，因而不能及时地检测到锁相环的锁定状态，而且由于在固定时间内进行检测，对频率锁定过程中可能出现的短暂失锁现象无法处理。
发明内容
本发明要解决的问题就在于：针对现有技术存在的技术问题，本发明提供了一种结构简单、适用于动态可重配分频比的PLL的锁定检测电路。
为解决上述技术问题，本发明提出的解决方案为：一种应用于动态可重配分频比的PLL的锁定检测电路，其特征在于：它包括一个异或门单元（X1）、两个D触发器单元（D1，D2）、一个或非门单元（N1）和一个N位的计数器单元（C1），所述的应用于动态可重配PLL的锁定检测电路采用异或门单元X1作为输入级，异或门单元X1的两个输入端（A，B）为鉴频鉴相器（PFD）输出的UP和DOWN信号，输出连接到两个D触发器单元（D1,D2）的D端，D1，D2单元采用UP和DOWN信号作为D触发器的时钟，对异或门单元X1输出的数据进行采样，D1，D2单元的输出连接到或非门N1的A，B端，N1来判断UP和DOWN信号的脉宽是否对齐，N1的输出控制一个N位的计数器单元C1的复位端，当输入的参考时钟频率与反馈信号的频率和相位不相等时，鉴频鉴相器输出的UP和DOWN信号的脉宽不相等，导致两个D触发器采样的值不同，一个为高，一个为低，或非门N1的输出为低，使得计数器单元C1输出的LOCK信号为低电平；当输入的参考时钟频率与反馈信号的频率和相位相等时，鉴频鉴相器输出的UP和DOWN信号的脉宽相等，导致两个D触发器输出的值相同，都为低电平，或非门N1的输出为高，使得计数器单元C1开始工作，等N1的输出维持N个周期的高电平后，计数器单元C1输出有效的LOCK信号，表示PLL已经锁定。本发明结构简单，在任意的输入参考频率和任意的输出频率下，都可以非常快速准确的检测出PLL的锁定状态。
与现有技术相比，本发明的优点就在于：1、结构简单，本发明的核心电路主要由一个异或门，两个D触发器和一个或非门组成，可见电路结构并不复杂，易于实现。2、性能优良：虽然本发明提出的结构很简单，但是，本发明中提出的电路却可以适用于产生任意频率输出和任意输入参考频率的高带宽PLL中，并可以有效快速准确的检测出PLL的锁定状态，这是现有电路所无法比拟的。3、使用方便：由于本发明提出的电路结构简单，易于实现，所以使用十分方便，不会给设计增加复杂度。
附图说明
图1是可重配分频比的锁相环结构的示意图；
图2是本发明提出的锁定检测电路的示意图；
图3是本发明提出的锁定检测电路模拟结果示意图。
具体实施方式
以下将结合附图和具体实施例对本发明做进一步详细说明。
如图2所示，本发明的应用于动态可重配分频比的PLL的锁定检测电路，它包括一个异或门单元（X1）、两个D触发器单元（D1，D2）、一个或非门单元（N1）和一个N位的计数器单元（C1），所述的应用于动态可重配分频比的PLL的锁定检测电路采用异或门单元X1作为输入级，异或门单元X1的两个输入端（A，B）为鉴频鉴相器（PFD）输出的UP和DOWN信号，输出连接到两个D触发器单元（D1,D2）的D端，D1，D2单元采用UP和DOWN信号作为D触发器的时钟，对异或门单元X1输出的数据进行采样，D1，D2单元的输出连接到或非门N1的A，B端，N1来判断UP和DOWN信号的脉宽是否对齐，N1的输出控制一个N位的计数器单元C1的复位端，当输入的参考时钟频率与反馈信号的频率和相位不相等时，鉴频鉴相器输出的UP和DOWN信号的脉宽不相等，导致两个D触发器采样的值不同，一个为高，一个为低，或非门N1的输出为低，使得计数器单元C1输出的LOCK信号为低电平；当输入的参考时钟频率与反馈信号的频率和相位相等时，鉴频鉴相器输出的UP和DOWN信号的脉宽相等，导致两个D触发器输出的值相同，都为低电平，或非门N1的输出为高，使得计数器单元C1开始工作，等N1的输出维持N个周期的高电平后，计数器单元C1输出有效的LOCK信号，表示PLL已经锁定。本发明结构简单，在任意的输入参考频率和任意的输出频率下，都可以非常快速准确的检测出PLL的锁定状态，本发明特别适用于要求PLL的分频比能够动态重配，且对锁定状态以及输出时钟的相位和抖动有特别高要求的电路中。
如图3所示，本发明在输入参考频率不变，通过修改预分频比和反馈分频比的参数来调整VCO输出频率的条件下的模拟结果。可以看见,本发明在这种不同的频率要求下，都可以快速准确的给出锁定信号。

Claims (5)

1.一种应用于动态可重配分频比的PLL的锁定检测电路，其特征在于：它包括一个异或门单元、两个D触发器单元、一个或非门单元和一个N位的计数器单元，或非门的输出控制计数器单元的复位端，当或非门的输出为高时，N位计数器单元开始计数，等N个周期后输出有效的LOCK信号，否则计数器单元的输出一直保持低。
2.根据权利要求1所述的应用于动态可重配分频比的PLL的锁定检测电路，其特征在于：采用异或门单元作为第一级，异或门单元用来判断UP和DOWN信号脉宽是否相等，然后用UP和DOWN信号作为采样时钟的两个D触发器单元对UP和DOWN信号的差值进行采样，根据采样值的不同来控制后面的N位计数器单元输出的信号值。
3.根据权利要求2所述的应用于动态可重配分频比的PLL的锁定检测电路，其特征在于：N位计数器单元的Reset端为复位端，输入端为计数周期的时钟，输出端为LOCK信号，当Reset为低电平时，计数器单元开始清0，输出变低并保持低电平不变；当Reset变为高电平并维持N个周期不变时，计数器单元的输出变为高电平并输出有效的LOCK信号。
4.根据权利要求3所述的应用于动态可重配分频比的PLL的锁定检测电路，其特征在于其具体步骤为：
A、当PLL处于低功耗模式时，VCO处于非工作状态，没有反馈时钟，锁定检测电路输出的LOCK信号一直保持低不变；
B、当PLL处于正常工作模式时，在每个输入时钟周期内，锁定检测电路第一级的异或门单元都要检测PFD输出的UP、DOWN信号脉宽是否相等，如果UP、DOWN信号相等，则后面的计数器单元开始计数，否则计数器单元保持复位状态；
C、当PLL处于失锁的状态时，PFD输出的UP信号大于或者小于DOWN信号，使得或非门输出保持低，计数器单元复位，LOCK信号始终保持低；
D、当PLL处于锁定的状态时，PFD输出的UP和DOWN信号脉宽相等，或非门输出为高，计数器单元开始计数，当UP和DOWN信号脉宽保持N个周期不变时，计数器单元开始输出有效的LOCK信号，PLL达到锁定状态。
5.根据权利要求4所述的应用于动态可重配分频比的PLL的锁定检测电路，其特征在于其具体工作流程如下：
所述的应用于动态可重配分频比的PLL的锁定检测电路采用异或门单元X1作为输入级，异或门单元X1的两个输入端（A，B）为鉴频鉴相器（PFD）输出的UP和DOWN信号，输出连接到两个D触发器单元（D1,D2）的D端，D1，D2单元采用UP和DOWN信号作为D触发器的时钟，对异或门单元X1输出的数据进行采样，D1，D2单元的输出连接到或非门N1的A，B端，N1来判断UP和DOWN信号的脉宽是否对齐，N1的输出控制一个N位的计数器单元C1的复位端，当输入的参考时钟频率与反馈信号的频率和相位不相等时，鉴频鉴相器输出的UP和DOWN信号的脉宽不相等，导致两个D触发器采样的值不同，一个为高，一个为低，或非门N1的输出为低，对后面的N位计数器单元C1进行复位,使得计数器单元C1输出的LOCK信号保持为低电平，表示PLL还没有锁定；当输入的参考时钟频率与反馈信号的频率和相位相等时，鉴频鉴相器输出的UP和DOWN信号的脉宽相等，导致两个D触发器输出的值相同，都为低电平，或非门N1的输出为高，使得计数器单元C1开始工作，当N1的输出维持了N周期的高电平后，计数器单元C1输出有效的LOCK信号，表示PLL已经锁定。
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Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102281060A (zh) * 2011-04-02 2011-12-14 长沙景嘉微电子有限公司 一种应用于时钟数据恢复的鉴相器电路
CN103441759A (zh) * 2013-08-28 2013-12-11 电子科技大学 一种鉴频鉴相器
CN107342767A (zh) * 2017-07-07 2017-11-10 广东中星微电子有限公司 判断锁相环锁定状态的方法和装置
CN107579736A (zh) * 2016-07-05 2018-01-12 综合器件技术公司 混合锁定检测器
CN108712168A (zh) * 2018-07-26 2018-10-26 四川知微传感技术有限公司 一种适用于模拟锁相环的锁定检测电路
CN109450441A (zh) * 2018-12-27 2019-03-08 上海华力集成电路制造有限公司 锁定检测电路及其构成的锁相环
CN109698696A (zh) * 2017-10-24 2019-04-30 比亚迪股份有限公司 时钟分频方法、装置、系统、片上系统及存储介质
CN111010173A (zh) * 2019-12-20 2020-04-14 湖北大学 一种自适应的小数频率合成器毛刺移除系统及方法
CN112311387A (zh) * 2019-08-01 2021-02-02 张伟林 不同触发器组合的高阻型数字鉴相器
CN112702043A (zh) * 2021-03-24 2021-04-23 上海海栎创科技股份有限公司 一种双向去毛刺电路
CN113225072A (zh) * 2021-05-19 2021-08-06 西安博瑞集信电子科技有限公司 一种基于过采样算法的锁定检测电路
CN112311387B (zh) * 2019-08-01 2024-06-07 张伟林 不同触发器组合的高阻型数字鉴相器

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH066213A (ja) * 1992-06-22 1994-01-14 Hitachi Ltd Ｐｌｌ回路のロック検出回路
JPH09214333A (ja) * 1996-01-31 1997-08-15 Nec Corp 半導体集積回路
US6133769A (en) * 1998-11-30 2000-10-17 Vantis Corporation Phase locked loop with a lock detector
US6998889B2 (en) * 2003-08-11 2006-02-14 Rambus Inc. Circuit, apparatus and method for obtaining a lock state value
CN1926765A (zh) * 2004-03-02 2007-03-07 三洋电机株式会社 锁定检测电路和锁定检测方法
CN101621297A (zh) * 2009-08-03 2010-01-06 和芯微电子(四川)有限公司 锁相环频率锁定的检测方法及电路
CN101640536A (zh) * 2009-08-31 2010-02-03 捷顶微电子（上海）有限公司 锁相环的锁定探测器及其探测方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH066213A (ja) * 1992-06-22 1994-01-14 Hitachi Ltd Ｐｌｌ回路のロック検出回路
JPH09214333A (ja) * 1996-01-31 1997-08-15 Nec Corp 半導体集積回路
US6133769A (en) * 1998-11-30 2000-10-17 Vantis Corporation Phase locked loop with a lock detector
US6998889B2 (en) * 2003-08-11 2006-02-14 Rambus Inc. Circuit, apparatus and method for obtaining a lock state value
CN1926765A (zh) * 2004-03-02 2007-03-07 三洋电机株式会社 锁定检测电路和锁定检测方法
CN101621297A (zh) * 2009-08-03 2010-01-06 和芯微电子(四川)有限公司 锁相环频率锁定的检测方法及电路
CN101640536A (zh) * 2009-08-31 2010-02-03 捷顶微电子（上海）有限公司 锁相环的锁定探测器及其探测方法

Cited By (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102281060A (zh) * 2011-04-02 2011-12-14 长沙景嘉微电子有限公司 一种应用于时钟数据恢复的鉴相器电路
CN102281060B (zh) * 2011-04-02 2012-09-26 长沙景嘉微电子股份有限公司 一种应用于时钟数据恢复的鉴相器电路
CN103441759A (zh) * 2013-08-28 2013-12-11 电子科技大学 一种鉴频鉴相器
CN103441759B (zh) * 2013-08-28 2015-12-23 电子科技大学 一种鉴频鉴相器
CN107579736B (zh) * 2016-07-05 2023-09-19 综合器件技术公司 混合锁定检测器
CN107579736A (zh) * 2016-07-05 2018-01-12 综合器件技术公司 混合锁定检测器
CN107342767B (zh) * 2017-07-07 2020-07-28 广东中星微电子有限公司 判断锁相环锁定状态的方法和装置
CN107342767A (zh) * 2017-07-07 2017-11-10 广东中星微电子有限公司 判断锁相环锁定状态的方法和装置
CN109698696B (zh) * 2017-10-24 2021-06-18 比亚迪半导体股份有限公司 时钟分频方法、装置、系统、片上系统及存储介质
CN109698696A (zh) * 2017-10-24 2019-04-30 比亚迪股份有限公司 时钟分频方法、装置、系统、片上系统及存储介质
CN108712168A (zh) * 2018-07-26 2018-10-26 四川知微传感技术有限公司 一种适用于模拟锁相环的锁定检测电路
CN108712168B (zh) * 2018-07-26 2023-09-26 四川知微传感技术有限公司 一种适用于模拟锁相环的锁定检测电路
CN109450441A (zh) * 2018-12-27 2019-03-08 上海华力集成电路制造有限公司 锁定检测电路及其构成的锁相环
CN112311387A (zh) * 2019-08-01 2021-02-02 张伟林 不同触发器组合的高阻型数字鉴相器
CN112311387B (zh) * 2019-08-01 2024-06-07 张伟林 不同触发器组合的高阻型数字鉴相器
CN111010173B (zh) * 2019-12-20 2023-05-23 湖北大学 一种自适应的小数频率合成器毛刺移除系统及方法
CN111010173A (zh) * 2019-12-20 2020-04-14 湖北大学 一种自适应的小数频率合成器毛刺移除系统及方法
CN112702043A (zh) * 2021-03-24 2021-04-23 上海海栎创科技股份有限公司 一种双向去毛刺电路
CN113225072A (zh) * 2021-05-19 2021-08-06 西安博瑞集信电子科技有限公司 一种基于过采样算法的锁定检测电路
CN113225072B (zh) * 2021-05-19 2022-10-04 西安博瑞集信电子科技有限公司 一种基于过采样算法的锁定检测电路

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