CN106603071A - Pll双边沿锁定检测器 - Google Patents
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- 230000009977 dual effect Effects 0.000 title description 3
- 230000000630 rising effect Effects 0.000 claims abstract description 9
- 238000001514 detection method Methods 0.000 claims description 25
- 238000000034 method Methods 0.000 claims description 20
- 239000003990 capacitor Substances 0.000 claims description 15
- 230000003111 delayed effect Effects 0.000 claims description 12
- 230000001360 synchronised effect Effects 0.000 claims description 5
- 230000004044 response Effects 0.000 claims description 3
- 230000007423 decrease Effects 0.000 claims description 2
- 238000005070 sampling Methods 0.000 claims 6
- 238000007599 discharging Methods 0.000 claims 1
- 230000005611 electricity Effects 0.000 description 5
- 238000007688 edging Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000004088 simulation Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 238000006386 neutralization reaction Methods 0.000 description 2
- 230000001960 triggered effect Effects 0.000 description 2
- 241000208340 Araliaceae Species 0.000 description 1
- 241001203771 Eudonia echo Species 0.000 description 1
- 235000005035 Panax pseudoginseng ssp. pseudoginseng Nutrition 0.000 description 1
- 235000003140 Panax quinquefolius Nutrition 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 235000008434 ginseng Nutrition 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 230000002045 lasting effect Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D13/00—Circuits for comparing the phase or frequency of two mutually-independent oscillations
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- H—ELECTRICITY
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- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
- H03L7/199—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division with reset of the frequency divider or the counter, e.g. for assuring initial synchronisation
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Abstract
指示目标信号与参考信号同相的锁定信号包括在目标信号的上升和下降边沿检测参考信号。在参考信号的上升和下降边沿检测目标信号。在目标与参考信号之间的异相状况用来将定时装置置于重置状态中。在允许定时装置超时时，确立如下信号，该信号指示目标信号被视为锁定到参考信号。
Description
分案申请说明
本申请是于2013年4月15日进入中国国家阶段的、申请号为201180049897.1、名称为“PLL双边沿锁定检测器”的专利申请的分案申请。
有关申请的交叉引用
本公开要求于2010年10月26日提交的第61/406,953号美国临时申请的优先权，出于所有目的而通过引用将该申请的内容结合于此。
技术领域
本公开内容涉及锁相环(PLL)电路，并且具体地涉及用于检测PLL的输出何时已经锁定到参考信号上的电路部分。
背景技术
除非这里另有明示，在这一章节中描述的方式不是本申请中的权利要求的现有技术，并且不因包含于这一章节中而承认为现有技术。
在通信电子设备和数字电子设备中广泛使用锁相环(PLL)。在无线产品中，PLL通常用来生成高速系统时钟。在对用于PLL的电子设备上电时，PLL输出信号的频率可能需要约数十微秒以变得稳定。通常提供锁定检测器电路以检测PLL输出信号的频率何时已经稳定。锁定检测器可以生成可以由系统用于时钟门控的锁定信号。
在图1中图示典型PLL电路配置。PLL电路100的主要块通常包括相位频率检测器112、电荷泵114、低通滤波器116、压控振荡器(VCO)118和反馈计数器120。相位频率检测器112检测在参考信号(时钟)Fref与反馈信号(时钟)Ffb之间的相位频率差，并且基于反馈信号Ffb的频率(反馈频率)是否滞后或者超前于参考信号Fref的频率(参考频率)生成“向上”(U)或者“向下”(D)控制信号。
相位频率检测器112向电荷泵114输出这些“向上”和“向下”信号。如果电荷泵接收“向上”信号，则向低通滤波器116中驱动电流。反言之，如果电荷泵114接收“向下”信号，则从低通滤波器116汲取电流。低通滤波器116将这些信号转换成用来控制VCO 118的控制电压(DC电平)。
基于控制电压，VCO 118的PLL输出信号Fo以更高或者更低频率振荡，这影响反馈信号Ffb的相位和频率。因此如果相位检测器112产生“向上”信号，则PLL输出信号Fo的频率增加。“向下”信号减少PLL输出信号Fo的频率。一旦参考信号Fref和反馈信号Ffb具有相同相位和频率，则VCO 118的输出稳定。在对准参考信号Fref和反馈信号Ffb时，PLL输出信号Fo不同地称为“锁定”、“锁定到参考信号”等。
可以在反馈环中插入除以N的计数器120以将PLL输出信号Fo的幅度增加至参考信号Fref以上。PLL输出信号Fo等于参考信号Fref的N倍。
锁定检测器102比较参考信号Fref与反馈信号Ffb以确定锁定状况何时已经出现。在锁定状况已经出现时输出锁定信号。
图1还图示简单时序图。当在时间t0向电路部分施加功率时，PLL输出信号Fo的频率开始增加。在t0与t1之间的时间段期间，PLL频率不稳定并且不能由系统使用。在时间t1，PLL频率已经稳定，但是通常允许时间段(t2-t1)流逝以保证PLL输出信号Fo已经完全稳定。因而在t0与t2之间的时间段期间，锁定信号保持“LO”。在时间t2，锁定信号变“高”以表明PLL输出信号Fo准备好钟控系统逻辑。
图2图示用于锁定检测器102的常规实现方式，该锁定检测器基于参考信号Fref和反馈信号Ffb的上升边沿确定信号锁定。锁定检测器包括两个触发器电路，诸如除法器202和204。参考信号Fref由反相延迟线206延迟，并且延迟的信号Fref’向触发器202中馈送。反馈信号Ffb钟控触发器202。类似地，对于触发器204而言，反馈信号Ffb由反相延迟线208延迟，并且延迟的信号Ffb’向触发器204中馈送。反馈信号Fref钟控触发器204。触发器202和204的输出向NAND门210中馈送。
定时电路212包括由电流源224充电的电容器222。只要晶体管228保持于OFF状况，在与I/C成比例的某一数量的时间之后，其中I是电流并且C是电容，电容器222将充电至如下电压电平(即阈值电压电平)，该电压电平足以触发缓冲器228并且输出构成锁定检测信号的信号。晶体管228由NAND门210的输出控制。在上电期间，在参考信号Fref与反馈信号Ffb之间的相位将变化直至反馈信号达到用参考信号锁定。
参照图3，针对锁定状况图示参考信号Fref和反馈信号Ffb的时序图。在这一幅图和后续图中，时序图中的阴影区域代表依赖于信号Fref和Ffb的先前相位关系的在先输出状态(“高”或者“低”)。分别在Ffb和Fref的上升边沿上钟控图2中所示触发器202和204。因而触发器将锁定被延迟τ(反相延迟线206和208的传播延迟)的相应反相的信号Fref’和Ffb’。可见在图3中所示锁定状况中对准参考信号Fref和反馈信号Ffb的上升边沿。触发器输出Q202和Q204是“高”，因而NAND门210的输出是“低”。因此，晶体管228为OFF并且只要锁定状况存在就将保持于OFF状态中从而允许电容器222继续充电并且锁定检测信号确立。
参照图4，针对其中参考信号Fref和反馈信号Ffb未同相的“无锁定”状况图示时序图。时序图示出触发器202的输出由于Ffb的上升边沿的、相对于反相和延迟的参考信号Fref’的定时而为“低”。因而NAND门210针对这一状况为“高”。晶体管228被接通，因而电容器222未充电。
参照图5，图示针对“无锁定”状况的时序图，在该状况中，在参考信号Fref与反馈信号Ffb之间的相位关系在时间tx产生如下状况，该状况使NAND门210不正确地输出“低”逻辑电平。NAND门21的“低”输出关断晶体管228，从而允许电容器222充电并且锁定检测信号错误地确立。
发明内容
在一些实施例中，一种电路包括用于接收参考信号和目标信号的输入。该电路包括用于在目标信号的上升和下降边沿输出参考信号的第一电平的第一电路部分。第二电路部分在参考信号的上升和下降边沿输出目标信号的第二电平。第三电路部分在第一和第二电平指示目标信号未与参考信号同相时确立第三电平。
在一些实施例中，第四电路部分在时间量已经流逝之后输出第四信号并且操作用于响应于出现第三电平来重置。第四电路部分可以包括计数器，计数器包括连接到第三电路部分的重置输入。在其它一些实施例中，第四电路部分可以包括电流源、晶体管和电容器。电容器由来自电流源的电流充电并且可以由晶体管放电。在其它一些实施例中，第四电路部分可以包括执行固件的数字处理单元。
在一些实施例中，第一电路部分包括用于输出延迟的参考信号的延迟元件，其中第一电平基于延迟的参考信号。在一些实施例中，第二电路部分包括输出延迟的目标信号的延迟元件，其中第三和第四电平基于延迟的目标信号。
在一个实施例中，该电路还包括锁相环(PLL)电路，PLL电路具有用于接收参考信号的输入并且具有基于PLL电路的输出的PLL反馈信号，其中PLL反馈信号是目标信号。
在一些实施例中，一种操作电路的方法包括接收参考信号和目标信号。在目标信号的上述和下降边沿生成参考信号的第一电平。在参考信号的上升和下降边沿生成目标信号的第二电平。执行操作，操作包括在时间量已经流逝之后确立时钟信号。在第一和第二电平指示目标信号未与参考信号同相时重启操作。
附图说明
图1和图2示出现有技术的锁定检测器。
图3-图5图示基于现有技术的锁定检测器的时序图。
图6示出根据本公开内容的原理的锁定检测器的一个示例实施例。
图6A图示将固件用于定时电路部分。
图7-图9示出用于根据本公开内容的原理的在参考信号与目标信号之间的各种相位关系的时序图。
图10示出本公开内容的使用基于模拟定时电路的锁定检测器的一个实施例。
具体实施方式
在下文描述中，出于说明的目的，参数许多例子和具体细节以便提供对本公开内容的透彻理解。然而本领域技术任一将清楚，如权利要求限定的本公开内容可以单独或者在与下文描述的其它特征的组合中包括这些例子中的特征中的一些或者所有特征并且还可以包括这里描述的特征和概念的修改以及等效特征和概念。
根据本公开内容的原理的一种锁定检测器电路可以提供在参考信号与目标信号之间的锁定状况的指示。在一些实施例中，参考信号可以是锁相环(PLL)电路中的参考信号，并且目标信号可以是PLL电路的反馈环中的反馈信号。在图1中图示PLL电路的例子。然而可以在其中希望确定一个信号(例如目标信号)是否已经实现用另一信号(例如参考信号)锁定的任何电路部分中使用根据本公开内容的原理的锁定检测器电路。
参照图6，在一些实施例中，锁定检测器600可以包括触发器602、604、606和608。如随后将变得清楚的那样，触发器602和604构成双边沿触发的检测器。类似地，触发器606和608也构成双边沿触发的检测器。在图6中所示具体实施例中，触发器602、604、606和608是D型触发器。然而将理解可以替换为其它类型的触发器。
锁定检测器600接收参考信号Fref和目标信号Ftarget并且可以输出锁定检测信号。参考信号Fref向反相延迟线610中馈送。反相延迟线610与传播延迟τ关联。反相延迟线610的输出是相对于传入参考信号Fref被延迟基于传播延迟τ的数量的反相的信号Fref’。反相的信号Fref’向触发器602和604中馈送。触发器602和604由目标信号Ftarget钟控。具体而言，触发器602被配置有非反相时钟输入，因此由目标信号Ftarget的上升边沿触发；而触发器604被配置有反相时钟输入，因此在目标信号的下降边沿上被触发。
目标信号Ftarget向反相器612中馈送以除了用作触发之外还用于检测。在一些实施例中，反相器612可以具有与反相器610基本上相同的传播延迟τ。反相器612的输出是相对于传入目标信号Ftarget被延迟与τ成比例的数量的反相的信号Ftarget’。反相的信号Ftarget’向触发器606和608中馈送。触发器606被配置有非反相时钟输入。因此在参考信号Fref的上升边沿上被触发。触发器608被配置有反相时钟输入，因此在参考信号Fref的下降边沿上被触发。
可以理解，可以使用任何用于检测并且与目标信号Ftarget的上升边沿和下降边沿同步保持参考信号Fref的电平的适当装置取代触发器602和604。类似地，可以使用任何用于检测并且与参考信号Fref的上升边沿和下降边沿同步保持目标信号Ftarget的电平的适当装置取代触发器606和608。
在一些实施例中，锁定检测器600还可以包括用于接收相应的触发器604和608的输出Q604和Q608的NAND门614。NAND门614的输出向AND门616的输入中馈送。输出Q604和Q608分别代表分别在信号Ftarget和Fref的下降边沿上检测到的反相和延迟的信号Fref’和Ftarget’的电平。
AND门616除了来自NAND门614的输入之外还接收来自触发器602和606的输入。来自触发器602的输出Q602和来自触发器606的输出Q606向AND门616中馈送。输出Q602和Q606分别代表分别在信号Ftarget和Fref的上降边沿上检测到的反相和延迟的信号Fref’和Ftarget’的电平。
在一些实施例中，锁定检测器600还可以包括定时电路618。定时电路618从初始状态操作持续给定的时间量T，然后在输出618a确立信号。定时电路618可以包括重置线618a，该重置线将定时电路重置成初始状态，因此从该初始状态重启定时操作。在一些实施例中，时间量T可以是可配置的。AND门616的输出连接到定时电路618的重置线618b。
在一个实施例中，定时电路618可以包括计数器622。例如计数器622可以从初始状态零计数到某一最大计数值。可以理解，可以运用用于计数器的许多实现方式中的任何实现方式。计数器622的输出可以用作定时电路618的输出618a。例如，可以在计数器已经达到它的最大计数值时确立输出。计数器622包括重置输入(该图示出反相重置输入)，该重置输入连接到定时电路618的重置线618b，该重置线又连接到AND门616的输出。在重置输入由AND门616确立时，计数器622重置成初始状态并且重启计数序列；例如开始从零计数。
计数器622可以使用参考信号Fref来钟控并且可以被配置用于在已经达到最大计数值之后在它的输出确立信号。因而计数器622可以被配置用于通过适当配置最大计数值来运行持续适当时间量T。在一些实施例中，最大计数值可以是可编程的，因此可以对时间量T编程。在其它一些实施例中，最大计数值可以是固定值。
参照图6A，在另一实施例中，锁定检测器600可以运用定时电路618’，该定时电路用包括在适当数字处理单元622’(诸如通用IO(GPIO)处理器)上执行的可执行程序代码的固件来实施。重置线618b和参考信号Fref可以连接到GPIO处理器622’的输入管脚。输出618a可以连接到GPIO处理器622’的输出管脚。固件可以被编程用于对输入管脚上的信号做出响应以在输出管脚上输出信号以用如上文针对图6中所示定时电路618讨论的相同方式表现。
可以结合时序图说明锁定检测器600的操作。参照图7，将讨论用于锁定状况的时序图，在该锁定状况中，目标信号Ftarget被锁定到参考信号Fref(即与参考信号Fref同相)。在这一幅图和后续图中，时序图中的阴影区域代表触发器的、依赖于信号Fref和Ftarget的先前相位关系的在先输出状态。然而由于附图未示出用于Fref和Ftarget的细节，所以触发器的在先输出状态未知，因此加阴影。
输出Q604在触发器604由目标信号Ftarget的下降边沿触发时为“低”，因为反相的信号Fref’的信号电平在触发时为“低”。类似地，输出Q608在触发器608由目标信号Ftarget的下降边沿触发时为“低”，因为反相的信号Ftarget’的信号电平在触发时为“低”。因而NAND门614的输出为“高”。
输出Q602在触发器602由目标信号Ftarget的上升边沿触发时为“高”，因为反相的信号Fref’的信号电平在触发时为“高”。类似地，输出Q606在触发器606由参考信号Fref的上升边沿触发时为“高”，因为反相的信号Ftarget’的信号电平在触发时为“高”。由于向AND门616的所有三个输入为“高”，所以AND门在定时电路618的重置线618b上确立“高”电平。
由于计数器622的重置输入为反相的输入，所以计数器未重置并且继续以如下速率计数，该速率基于时钟信号的频率，该时钟信号在图6中所示实施例中为参考信号Fref。在基于最大计数值的时间段已经流逝时，计数器622将在定时电路618的输出618a上确立信号(例如“高”电平)。
可以理解，可以根据需要多少时间以确定已经实现锁定状况来调整时间段。参照图1，在上电期间，反馈信号Ffb(即目标信号)可以进入如下时段，在该时段中，它的频率在参考频率(信号Fref)以上和以下波动，因此尚未实现锁定。计数器622提供的时间段因此应当长到足以在那些波动期间避免误判锁定指示。
将理解，与图7相似的时序图可以用来得到在Fref与Ftarget之间的其它“无锁定”(异相)状况将使定时电路618保持于重置状态中这样的结论。因此，在Fref与Ftarget之间的异相状况将定时电路618置于重置，并且防止它超时。仅在用Fref锁定Ftarget时使能定时电路618，其中定时电路618可以超时，从而可以确立锁定检测信号，因此指示目标信号Ftarget视为锁定到参考信号Fref。例如考虑图8，该图针对图4中所示的在Fref与Ftarget之间的相位关系示出了锁定检测器600的时序图。如从图可见，AND门616的输出为“低”，这将使计数器622保持于重置。
图9针对图5中所示“无锁定”情形示出锁定检测器600的时序图，其中常规锁定检测器给予锁定的误判指示。如图中所示，在时间tx，AND门616的输出在目标信号Ftarget的下降边沿钟控反相的信号Fref’时输出“低”。回顾图6，在AND门616的输出的“低”逻辑电平重置定时电路618中的计数器622。如图8中可见，AND门616将针对在Fref与Ftarget之间的给定的相位关系维持“低”输出，因此将使计数器622保持于重置。因而在这一无锁定情形将使用图2中所示常规锁定检测器102已经造成误判锁定指示时，根据本公开内容的原理的锁定检测器将正确地指示无锁定情形(即通过未确立锁定检测信号)。
在图6中，锁定检测器600运用定时电路618，该定时电路包括在一些实施例中为数字电路的计数器622。在其它一些实施例中，根据本公开内容的原理的锁定检测器可以运用基于模拟的定时电路。因此在诸如图10中所示一些实施例中，锁定检测器1000可以包括模拟定时电路1018。例如定时电路1018可以运用与图2中所示电路212相似的电路。定时电路1018的初始状态可以是全放电的电容器1022。在电容器1022充电至缓冲器1024的触发电平以上的电平时，缓冲器将确立如下信号，该信号构成锁定检测信号。可以在AND门616的输出确立如下信号时将定时电路1018重置成初始状态，该信号接通晶体管1026以对电容器1022放电。电容器1022的充电时间与进入电容器的电流流量I和电容器的电容成比例。结合图6讨论的时序图适用于锁定检测器1000的定时。
数字计数器(诸如图6中的计数器622)使用更小部件(因此在面积方面更高效)并且可以消耗比模拟的对应计数器更少的功率。数字计数器更容易可配置。例如可以通过去除或者向计数器622添加计数级(通常为触发器)来变化时间而未显著影响硅面积。然而将理解根据本公开内容的原理的锁定检测器可以运用基于模拟的定时电路1018而不是数字电路。
如在这里的说明书中和贯穿所附权利要求所用，“一个/一种”和“该”除非上下文另有明示则包括复数引用。也如在这里的说明书中和贯穿所附权利要求所用，“在……中”的含义除非上下文另有明示则包括“在……中”和“在……上”。
上文说明书举例说明本公开内容的各种实施例以及可以如何对它们的方面进行实施的例子。上述例子和实施例不应视为仅有的实施例并且被呈现用于举例说明如所附权利要求限定的本公开内容的灵活性和优点。基于上述公开内容和所附权利要求，其它布置、实施例、实现方式和等效物将为本领域技术人员所清楚并且可以在未脱离权利要求的精神实质和范围时加以运用。
Claims (38)
1.一种用于确定第一周期性信号和第二周期性信号是否同步的方法，所述方法包括：
基于所述第二周期性信号的第一边沿图案对所述第一周期性信号进行采样，以生成第一样本集合；
基于所述第一周期性信号的第二边沿图案对所述第二周期性信号进行采样，以生成第二样本集合；以及
响应于确定所述第一样本集合和所述第二样本集合对应于所述第一边沿图案和所述第二边沿图案，生成指示所述第一周期性信号和所述第二周期性信号得以同步的锁定信号。
2.根据权利要求1所述的方法，其中所述第一边沿图案包括所述第二周期性信号的值相对的第一边沿和第二边沿，并且其中所述第二边沿图案包括所述第一周期性信号的值相对的第一边沿和第二边沿。
3.根据权利要求1所述的方法，其中对所述第一周期性信号进行采样包括：
基于所述第二周期性信号的在所述第一边沿图案中的第一边沿，生成所述第一周期性信号的第一值；以及
基于所述第二周期性信号的在所述第一边沿图案中的第二边沿，生成所述第一周期性信号的第二值。
4.根据权利要求3所述的方法，其中对所述第二周期性信号进行采样包括：
基于所述第一周期性信号的在所述第二边沿图案中的第一边沿，生成所述第二周期性信号的第三值；以及
基于所述第一周期性信号的在所述第一边沿图案中的第二边沿，生成所述第二周期性信号的第四值。
5.根据权利要求4所述的方法，还包括：
将所述第一值与所述第三值进行比较以确定所述第一值是否与所述第三值匹配；以及
将所述第二值与所述第四值进行比较以确定所述第二值是否与所述第四值匹配，其中当所述第一值与所述第三值匹配并且所述第二值与所述第四值匹配时，所述第一样本集合和所述第二样本集合与所述第一边沿图案和所述第二边沿图案匹配。
6.根据权利要求1所述的方法，其中当所述第一样本集合中的样本之一的值对应于用于生成所述样本的边沿的值时，所述第一样本集合与所述第一边沿图案匹配。
7.根据权利要求1所述的方法，其中:
对所述第一周期性信号进行采样包括基于所述第二周期性信号的第一边沿生成表示所述第一周期性信号的第一电平；以及
对所述第二周期性信号进行采样包括基于所述第二周期性信号的第一边沿生成表示所述第二周期性信号的第二电平。
8.根据权利要求7所述的方法，还包括：基于所述第一周期性信号的第二边沿和所述第二周期性信号的第二边沿中的至少一个，生成表示第一周期性信号和第二周期性信号中的至少一个的第三电平，其中基于所述第一电平、所述第二电平和所述第三电平的组合生成所述锁定信号。
9.根据权利要求1所述的方法，其中所述第一周期性信号和所述第二周期性信号是时钟信号。
10.根据权利要求1所述的方法，其中所述第一边沿图案包括第一多个相邻的边沿并且所述第二边沿图案包括第二多个相邻的边沿。
11.一种用于确定第一周期性信号和第二周期性信号是否同步的系统，所述系统包括控制电路部分，所述控制电路部分：
基于所述第二周期性信号的第一边沿图案对所述第一周期性信号进行采样以生成第一样本集合；
基于所述第一周期性信号的第二边沿图案对所述第二周期性信号进行采样以生成第二样本集合；以及
响应于确定所述第一样本集合和所述第二样本集合对应于所述第一边沿图案和所述第二边沿图案，生成指示所述第一周期性信号和所述第二周期性信号得以同步的锁定信号。
12.根据权利要求11所述的系统，其中所述第一边沿图案包括所述第二周期性信号的值相对的第一边沿和第二边沿，并且其中所述第二边沿图案包括所述第一周期性信号的值相对的第一边沿和第二边沿。
13.根据权利要求11所述的系统，其中所述控制电路部分通过如下步骤对所述第一周期性信号进行采样：
基于所述第二周期性信号的在所述第一边沿图案中的第一边沿，生成所述第一周期性信号的第一值；以及
基于所述第二周期性信号的在所述第一边沿图案中的第二边沿，生成所述第一周期性信号的第二值。
14.根据权利要求13所述的系统，其中所述控制电路部分通过如下步骤对所述第二周期性信号进行采样：
基于所述第一周期性信号的在所述第二边沿图案中的第一边沿，生成所述第二周期性信号的第三值；以及
基于所述第一周期性信号的在所述第一边沿图案中的第二边沿，生成所述第二周期性信号的第四值。
15.根据权利要求14所述的系统，其中所述控制电路部分:
将所述第一值与所述第三值进行比较以确定所述第一值是否与所述第三值匹配；以及
将所述第二值与所述第四值进行比较以确定所述第二值是否与所述第四值匹配，其中当所述第一值与所述第三值匹配并且所述第二值与所述第四值匹配时，所述第一样本集合和所述第二样本集合与所述第一边沿图案和所述第二边沿图案匹配。
16.根据权利要求11所述的系统，其中当所述第一样本集合中的样本之一的值对应于用于生成所述样本的边沿的值时，所述第一样本集合与所述第一边沿图案匹配。
17.根据权利要求11所述的系统，其中:
所述控制电路部分通过基于所述第二周期性信号的第一边沿生成表示所述第一周期性信号的第一电平来对所述第一周期性信号进行采样；以及
所述控制电路部分通过基于所述第二周期性信号的第一边沿生成表示所述第二周期性信号的第二电平来对所述第二周期性信号进行采样。
18.根据权利要求17所述的系统，所述控制电路部分通过基于所述第一周期性信号的第二边沿和所述第二周期性信号的第二边沿中的至少一个来生成表示第一周期性信号和第二周期性信号中的至少一个的第三电平，其中基于所述第一电平、所述第二电平和所述第三电平的组合生成所述锁定信号。
19.根据权利要求11所述的系统，其中所述第一周期性信号和所述第二周期性信号是时钟信号。
20.根据权利要求11所述的系统，其中所述第一边沿图案包括第一多个相邻的边沿并且所述第二边沿图案包括第二多个相邻的边沿。
21.一种电路，被配置成接收参考信号和目标信号，所述电路包括：
电路部分，被配置成：
基于所述目标信号的第一边沿生成表示所述参考信号的第一电平；
基于所述参考信号的第一边沿生成表示所述目标信号的第二电平；
基于所述目标信号的第二边沿和所述参考信号的第二边沿中的至少一个，生成表示所述参考信号和所述目标信号中的至少一个的第三电平，其中所述目标信号的所述第二边沿与所述目标信号的所述第一边沿相对，以及其中所述参考信号的所述第二边沿与所述参考信号的所述第一边沿相对；以及
基于所述第一电平、所述第二电平和所述第三电平是否组合地指示所述目标信号与所述参考信号同相，输出第四电平。
22.根据权利要求21所述的电路，其中所述电路部分被进一步配置成在经过一定时间量之后输出第五电平，以及其中所述电路还包括附加的电路部分，所述附加的电路部分被配置成当所述电路部分输出所述第四电平时被复位。
23.根据权利要求22所述的电路，其中所述电路部分被进一步配置成当所述目标信号与所述参考信号不同相时输出与所述第四电平不同的第五电平，其中所述附加的电路部分在所述电路部分输出所述第五电平时不被复位。
24.根据权利要求21所述的电路，其中所述电路部分包括被配置成输出反相延迟参考信号的第一延迟元件，其中所述第一电平是基于所述延迟参考信号的。
25.根据权利要求24所述的电路，其中所述电路部分包括被配置成反相延迟目标信号的第二延迟元件，其中所述第二电平、所述第三电平和所述第四电平是基于所述延迟目标信号的。
26.根据权利要求21所述的电路，其中：
所述目标信号的所述第一边沿对应于所述目标信号的上升边沿；
所述目标信号的所述第二边沿对应于所述目标信号的下降边沿；
所述第一电平对应于第一检测电平，所述第一检测电平表示与所述目标信号的所述上升边沿同步地检测的所述参考信号；以及
所述第三电平表示所述参考信号并且基于所述目标信号的所述第二边沿而生成，以及其中所述第三电平对应于第二检测电平，所述第二检测电平表示与所述目标信号的下降边沿同步地检测的所述参考信号。
27.根据权利要求21所述的电路，其中：
所述参考信号的所述第一边沿对应于所述参考信号的上升边沿；
所述参考信号的所述第二边沿对应于所述参考信号的下降边沿；
所述第一电平对应于第一检测电平，所述第一检测电平表示与所述参考输出信号的所述上升边沿同步地检测的所述目标信号；以及
所述第三电平表示所述目标信号并且基于所述参考信号的所述第二边沿生成，以及其中所述第三电平对应于第四检测电平，所述第四检测电平表示与所述参考输出信号的所述下降边沿同步地检测的所述目标信号。
28.根据权利要求21所述的电路，其中所述电路部分包括定时电路，所述定时电路具有连接至所述附加的电路部分的输出的复位输入。
29.根据权利要求21所述的电路，其中所述电路部分包括电流源、晶体管和电容器，其中所述电容器由来自所述电流源的电流充电，其中所述晶体管的控制栅极连接至所述电路部分的输出并且被配置成当所述晶体管导通时对所述电容器进行放电，其中第五电平是基于所述晶体管的电压电平的。
30.根据权利要求21所述的电路，还包括锁相环(PLL)电路具有接收所述参考信号的输入并且具有基于所述PLL电路的输出的PLL反馈信号，其中所述PLL反馈信号构成所述目标信号。
31.一种方法，包括：
接收参考信号；
接收目标信号；
基于所述目标信号的第一边沿，生成表示所述参考信号的第一电平；
基于所述参考信号的第一边沿，生成表示所述目标信号的第二电平；
基于所述目标信号的第二边沿和所述参考信号的第二边沿中的至少一个，生成表示所述参考信号和所述目标信号中的至少一个的第三电平，其中所述目标信号的所述第二边沿与所述目标信号的所述第一边沿相对，以及其中所述参考信号的所述第二边沿与所述参考信号的所述第一边沿相对；以及
基于所述第一电平、所述第二电平和所述第三电平组合地是否指示所述目标信号与所述参考信号同相，针对输出生成第四电平。
32.根据权利要求31所述的方法，还包括持续地监视所述目标信号是否与所述参考信号同相，以选择性地重启包括确立锁定信号的操作。
33.根据权利要求31所述的方法，还包括：在经过一定时间量之后针对输出生成第五电平，其中附加的电路部分被配置成当所述第四电平被输出时被复位。
34.根据权利要求31所述的方法，还包括：生成反向延迟参考信号，其中所述第一电平是基于所述延迟参考信号的。
35.根据权利要求34所述的方法，还包括：生成第二延迟元件，所述第二延迟元件被配置成输出反向延迟目标信号，其中所述第二电平、所述第三电平和所述第四电平是基于所述延迟目标信号的。
36.根据权利要求31所述的方法，还包括：
当所述目标信号不与所述参考信号同相时针对输出生成不同于所述第四电平的第五电平，其中当所述第五电平被输出时附加的电路部分不被复位。
37.根据权利要求31所述的方法，其中：
所述目标信号的所述第一边沿对应于所述目标信号的上升边沿；
所述目标信号的所述第二边沿对应于所述目标信号的下降边沿；
所述第一电平对应于第一检测电平，所述第一检测电平表示与所述目标信号的所述下降边沿同步地检测的所述参考信号；以及
所述第三电平表示所述参考信号并且基于所述目标信号的所述第二边沿生成，以及其中所述第三电平对应于第二检测电平，所述第二检测电平表示与所述目标信号的所述下降边沿同步地检测的所述参考信号。
38.根据权利要求31所述的方法，其中：
所述参考信号的所述第一边沿对应于所述参考信号的上升边沿；
所述参考信号的所述第二边沿对应于所述参考信号的下降边沿；
所述第一电平对应于第一检测电平，所述第一检测电平表示与所述参考输出信号的所述上升边沿同步地检测的所述目标信号；以及
所述第三电平表示所述目标信号并且基于所述参考信号的所述第二边沿生成，以及其中所述第三电平对应于第四检测电平，所述第四检测电平表示与所述参考输出信号的所述下降边沿同步地检测的所述目标信号。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US40695310P | 2010-10-26 | 2010-10-26 | |
| US61/406,953 | 2010-10-26 | ||
| CN201180049897.1A CN103563249B (zh) | 2010-10-26 | 2011-10-13 | Pll双边沿锁定检测器 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201180049897.1A Division CN103563249B (zh) | 2010-10-26 | 2011-10-13 | Pll双边沿锁定检测器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN106603071A true CN106603071A (zh) | 2017-04-26 |
| CN106603071B CN106603071B (zh) | 2020-06-05 |
Family
ID=45972499
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201611208651.5A Active CN106603071B (zh) | 2010-10-26 | 2011-10-13 | Pll双边沿锁定检测器 |
| CN201180049897.1A Active CN103563249B (zh) | 2010-10-26 | 2011-10-13 | Pll双边沿锁定检测器 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201180049897.1A Active CN103563249B (zh) | 2010-10-26 | 2011-10-13 | Pll双边沿锁定检测器 |
Country Status (5)
| Country | Link |
|---|---|
| US (3) | US8519756B2 (zh) |
| EP (1) | EP2633620B1 (zh) |
| KR (1) | KR101811020B1 (zh) |
| CN (2) | CN106603071B (zh) |
| WO (1) | WO2012058010A2 (zh) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8519756B2 (en) * | 2010-10-26 | 2013-08-27 | Marvell World Trade Ltd. | PLL dual edge lock detector |
| KR101950320B1 (ko) * | 2012-06-29 | 2019-02-20 | 에스케이하이닉스 주식회사 | 위상 검출 회로 및 이를 이용한 동기 회로 |
| KR20140112656A (ko) * | 2013-03-13 | 2014-09-24 | 한국전자통신연구원 | 디지털 위상 고정 루프 |
| US9594100B2 (en) * | 2013-09-06 | 2017-03-14 | Analog Devices Global | Apparatus and method for evaluating the performance of a system in a control loop |
| US9077512B2 (en) | 2013-09-18 | 2015-07-07 | Analog Devices, Inc. | Lock detector for phase-locked loop |
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| KR102375952B1 (ko) | 2015-01-22 | 2022-03-17 | 삼성전자주식회사 | 위상 고정 검출 장치 및 검출 방법 |
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2011
- 2011-10-13 US US13/272,560 patent/US8519756B2/en active Active
- 2011-10-13 WO PCT/US2011/056097 patent/WO2012058010A2/en active Application Filing
- 2011-10-13 EP EP11836846.3A patent/EP2633620B1/en active Active
- 2011-10-13 KR KR1020137009588A patent/KR101811020B1/ko active IP Right Grant
- 2011-10-13 CN CN201611208651.5A patent/CN106603071B/zh active Active
- 2011-10-13 CN CN201180049897.1A patent/CN103563249B/zh active Active
-
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- 2013-07-25 US US13/950,427 patent/US8624642B2/en not_active Expired - Fee Related
- 2013-12-09 US US14/100,274 patent/US8749283B2/en active Active
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Also Published As
| Publication number | Publication date |
|---|---|
| WO2012058010A3 (en) | 2014-04-03 |
| KR20140000224A (ko) | 2014-01-02 |
| US20130307596A1 (en) | 2013-11-21 |
| US8624642B2 (en) | 2014-01-07 |
| CN106603071B (zh) | 2020-06-05 |
| CN103563249B (zh) | 2017-02-15 |
| EP2633620B1 (en) | 2018-02-28 |
| US20120098570A1 (en) | 2012-04-26 |
| US8749283B2 (en) | 2014-06-10 |
| WO2012058010A2 (en) | 2012-05-03 |
| US20140097879A1 (en) | 2014-04-10 |
| EP2633620A4 (en) | 2015-04-01 |
| KR101811020B1 (ko) | 2017-12-20 |
| US8519756B2 (en) | 2013-08-27 |
| CN103563249A (zh) | 2014-02-05 |
| EP2633620A2 (en) | 2013-09-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20200509 Address after: Singapore City Applicant after: Marvell Asia Pte. Ltd. Address before: Ford street, Grand Cayman, Cayman Islands Applicant before: Kaiwei international Co. Effective date of registration: 20200509 Address after: Ford street, Grand Cayman, Cayman Islands Applicant after: Kaiwei international Co. Address before: Hamilton, Bermuda Applicant before: Marvell International Ltd. Effective date of registration: 20200509 Address after: Hamilton, Bermuda Applicant after: Marvell International Ltd. Address before: Saint Michael Applicant before: MARVELL WORLD TRADE Ltd. |
|
| TA01 | Transfer of patent application right | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |