TWI390853B - 鎖住偵測器與其方法，與應用其之鎖相迴路 - Google Patents

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    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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Description

鎖住偵測器與其方法，與應用其之鎖相迴路
本發明是有關於一種鎖住偵測器與其方法，與應用其之鎖相迴路(PLL,Phase Lock Loop)，且特別是有關於一種能指示是否已處在鎖住狀態之鎖住偵測器與其方法，與應用其之鎖相迴路。
在時脈產生器架構中，少不了鎖相迴路。鎖相迴路可用於時脈或頻率的精確控制。舉凡無線電波的頻率調諧或是數位產品的時脈控制，皆可使用PLL來設計頻率控制迴路，以簡化電路的複雜度，增加精確性。
習知鎖相迴路原則上乃是利用類比的鎖住偵測器(lock detector)來指示鎖相迴路的工作狀態：鎖住(locked)狀態或未鎖住(unlocked)狀態。然而，類比鎖住偵測器會佔據大電路面積且消耗高功率。當然，現也已發展出數位鎖住偵測器。不過，現有類比/數位鎖住偵測器皆無法精準地定義鎖住狀態(lock state)。
本發明實施例之全數位鎖住偵測器可精準定義鎖住狀態；亦即，可定量(quantitatively)地且定性(qualitatively)地定義出鎖住狀態。而且，可動態地設計鎖住狀態。
本發明之一例提出一種狀態偵測器，應用於一鎖相迴路中。狀態偵測器包括：一第一與一第二脈波寬度延長單元，分別對一第一脈波與一第二脈波進行脈波寬度延長，以成為一第三脈波與一第四脈波；一第一與一第二延遲電路，分別將該第三脈波與該第四脈波延遲成為一第一取樣時脈與一第二取樣時脈；以及一交叉取樣電路，根據該第二取樣時脈來取樣該第三脈波，及根據該第一取樣時脈來取樣該第四脈波，來指示該鎖相迴路是否處於一鎖住狀態。
本發明之另一例提供一種鎖相迴路，包括：一相位/頻率偵測器，比較並偵測一參考時脈與一輸出時脈，以輸出一第一脈波與一第二脈波；一鎖住偵測器，耦接至該相位/頻率偵測器，根據該第一脈波來取樣該第二脈波，並根據該第二脈波來取樣該第一脈波，以指示該鎖相迴路是否為鎖住；一電荷幫浦，耦接至該相位/頻率偵測器，將該第一與該第二脈波轉換為一控制電壓；以及一電壓控制振盪器，耦接至該電荷幫浦，根據該控制電壓而產生該輸出時脈。
本發明之又另一例提供一種鎖住偵測方法，用以偵測一輸出時脈是否鎖住至一參考時脈。該方法包括：比較並偵測該參考時脈與該輸出時脈，以輸出一第一脈波與一第二脈波；延長該第一脈波之一脈波寬度，以成為一第三脈波；延長該第二脈波之一脈波寬度，以成為一第四脈波；延遲該第三脈波，以成為一第一取樣時脈；延遲該第四脈波，以成為一第二取樣時脈；以及，根據該第二取樣時脈來取樣該第三脈波，並根據該第一取樣時脈來取樣該第四脈波，以指示該輸出時脈是否鎖住至該參考時脈。
為讓本發明之上述內容能更明顯易懂，下文特舉實施例，並配合所附圖式，作詳細說明如下：
現請參考第1圖，其顯示根據本發明實施例之鎖相迴路之功能方塊圖。如第1圖所示，鎖相迴路100包括：相位/頻率偵測器(Phase/Frequency Detector，PFD)110、鎖住偵測器120、電荷幫浦(charge pump)130、電壓控制振盪器(Voltage Controlled Oscillator,VCO)140與除頻器150。
相位/頻率偵測器110會比較參考時脈CLKREF與回饋時脈CLKFB，以偵測出兩者間的相位差異量與頻率差異量。當參考時脈CLKREF的頻率高於回饋時脈CLKFB的頻率時，PFD輸出UP脈波。反之若是參考時脈CLKREF的頻率低於回饋時脈CLKFB的頻率時，PFD輸出DN脈波。相位/頻率偵測器110產生的UP/DN脈波信號經由電荷幫浦(亦可稱為電流控制器)130轉換成為控制電壓。此控制電壓會控制電壓控制振盪器140，以產生輸出時脈CLKOUT。
如果輸出時脈CLKOUT直接成為回饋時脈CLKFB(未經過除頻器)，則是「相位鎖定迴路」，輸出時脈CLKOUT鎖定參考時脈CLKREF，使得輸出時脈CLKOUT與參考時脈CLKREF保持同步相位與頻率狀態。
如果輸出時脈CLKOUT經過除頻器150的除頻後才成為回饋時脈CLKFB，當PLL處於穩定鎖定狀態時，PFD的兩輸入端的頻率與相位應為相等，故CLKOUT/M=CLKREF，其中M是除頻器的除頻倍數。
第2圖顯示相位/頻率偵測器110之功能方塊圖。如第2圖所示，相位/頻率偵測器110包括：栓鎖器(flip-flop,FF)210_1與210_2、延遲單元220與反及閘(NAND Gate)230。反及閘230之延遲時間參數為t1；延遲單元220之延遲時間參數為t2；而栓鎖器210_1與210_2之延遲時間參數為t3。第3圖顯示當參考時脈CLKREF與回饋時脈CLKFB處於相位定位(phase alignment)且頻率定位(frequency alignment)下之脈波UP與DN之波形圖。
第4圖顯示出參考時脈CLKREF與回饋時脈CLKFB處於定位(alignment)時之放大波形圖。由第4圖可看出，當(1)參考時脈CLKREF之上升/下降邊緣與回饋時脈CLKFB之上升/下降邊緣之出現時序相近時且(2)參考時脈CLKREF之頻率與回饋時脈CLKFB之頻率大致相近時(亦即，T1≒T2)，即可視為參考時脈CLKREF與回饋時脈CLKFB處於定位。
由第4圖更可看出，即使將參考時脈CLKREF與回饋時脈CLKFB視為已處於定位狀態。但參考時脈CLKREF之上升/下降邊緣與回饋時脈CLKFB之上升/下降邊緣之出現時序仍落於不確定範圍內，如第4圖之符號410所示。此不確定範圍可能會被電路實作上之許多因子所影響。故而，於本實施例中，透過鎖住偵測器120，可更明確地定義鎖住工作狀態，以避免被不良因子影響。
第5A圖顯示出當處於定位狀態下之脈波UP/DN之波形圖。由第5A圖可看出，在此狀態下，脈波UP與脈波DN之脈寬基本上相等(tpulse=t1+t2+t3)。第5B圖顯示出當處於未定位狀態下(回饋時脈CLKFB為落後(behind))之脈波UP/DN之波形圖。由第5B圖可看出，在此狀態下，脈波UP與脈波DN之脈寬tpulse基本上不相等。第5C圖顯示出當處於未定位狀態下(回饋時脈CLKFB為領先(ahead))之脈波UP/DN之波形圖。由第5C圖可看出，在此狀態下，脈波UP與脈波DN之脈寬tpulse基本上不相等。
在此，“定位”乃是指兩信號(如CLKREF與CLKFB)間之頻率與相位相近，亦即，“定位”只是定性定義。但“鎖住”則是定量分析，亦即其可明確指出兩信號間之相位差到底落在何等範圍內。
在本實施例中，鎖住偵測器120將脈波UP當成取樣時脈與被取樣資料，且將脈波DN當成取樣時脈與被取樣資料。進一步說，鎖住偵測器120根據脈波DN來取樣脈波UP；以及根據脈波UP來取樣脈波DN。
第6圖顯示根據本發明實施例之鎖住偵測器之功能方塊圖。如第6圖所示，根據本發明實施例之鎖住偵測器120包括：脈波寬度延長單元(pulse width extender)610_1與610_2、延遲電路620_1與620_2，栓鎖器(flip-flop)630_1與630_2以及邏輯閘640。在偵測PLL是否鎖住時，鎖住偵測器120會對脈波UP與DN進行：延長脈波寬度、延遲及交叉取樣。底下將分別說明鎖住偵測器120之各功能方塊。邏輯閘640為及邏輯閘。
第7A圖顯示根據本發明實施例之脈波寬度延長單元610之一例。如第7A圖所示，脈波寬度延長單元610包括N個延遲單元710與邏輯閘720。延遲單元710與第2圖之延遲單元220具有相同延遲時間參數t2。邏輯閘720為或邏輯(logic OR)閘。脈波寬度延長單元610可當成第6圖中之脈波寬度延長單元610_1與610_2。
第7B圖顯示脈波UP與脈波UPE(脈波寬度延長後)之波形圖。由第7A圖與第7B圖可知，脈波UP之脈波寬度原本為t1+t2+t3；經過脈波寬度延長後，脈波UPE之脈波寬度為N*t2。而且，脈波UPE沒有突波(glitch)，因為(1)脈波UP之脈波寬度為t1+t2+t3；(2)每個延遲單元之延遲時間都是t2；(3)對該些延遲單元之輸出信號進行邏輯或運算。對於脈波UPE/DNE而言，沒有突波是很重要的。脈波寬度延長單元610之目的在於，(1)使得輸出脈波UPE之脈波寬度N*t2為已知(因為N與t2皆為已知)；以及(2)相較於原始脈波UP與DN，脈波UPE與DNE之脈波寬度較寬，所以，當栓鎖器FF在進行栓鎖時，可以較無問題地對脈波UPE與DNE進行栓鎖。
第8圖顯示根據本實施例之延遲電路620之一例。延遲電路620可用於第6圖之延遲電路620_1與620_2。如第8圖所示，延遲電路620包括N/2個延遲單元810。延遲單元810與第2圖之延遲單元220有相同延遲時間參數t2。延遲電路620_1將脈波UPE延遲為取樣時脈信號DN_CLK，用以取樣脈波DN(準確地說，應該是用於取樣脈波DNE)。第9圖顯示根據本發明實施例之脈波UP、UPE與取樣時脈信號DN_CLK之一例。
如第6圖所示，當栓鎖器630_1與630_2皆輸出邏輯1時，鎖住信號L才會為邏輯1。當鎖住信號L為邏輯1時，代表PLL已處在鎖住狀態。
第10圖顯示PLL處在鎖住狀態之信號波形圖。第10圖之上半部代表栓鎖器630_1輸出邏輯1之情況；第10圖之下半部代表栓鎖器630_2輸出邏輯1之情況。進一步說，當脈波UP之上升邊緣(或是下降邊緣)與脈波DN之上升邊緣(或是下降邊緣)間之時間差小於(N/2)*t2時，代表PLL處在鎖住狀態；反之，當脈波UP之上升邊緣(或是下降邊緣)與脈波DN之上升邊緣(或是下降邊緣)間之時間差大於(N/2)*t2時，代表PLL尚未處在鎖住狀態。更進一步說，在本發明實施例中，當參考時脈CLKREF的上升邊緣(或是下降邊緣)與回饋時脈CLKFB的上升邊緣(或是下降邊緣)間之時間差小於(N/2)*t2時，代表PLL處在鎖住狀態。所以，由此可知，本發明實施例不但可以定性地定義“鎖住狀態”更可以定量地定義“鎖住狀態”。
而且，在本發明實施例中，鎖住狀態可視需求而動態地改變，藉由改變N值即可，亦即，在本發明實施例中，藉由改變N值可以改變鎖住偵測器之靈敏度。當N值愈小時，鎖住偵測器之靈敏度愈高，因為參考時脈CLKREF的上升邊緣(或是下降邊緣)與回饋時脈CLKFB的上升邊緣(或是下降邊緣)間之時間差必須愈小才能使得鎖住偵測器處於鎖住狀態。反之亦然。
本發明上述實施例所揭露之全數位鎖住偵測器與應用其之鎖相迴路，具有多項優點，以下僅列舉部分優點說明如下：
本發明實施例之全數位鎖住偵測器可精準定義鎖住狀態，而且，動態地設計鎖住狀態。此外，本發明實施例之全數位鎖住偵測器佔據小電路面積，且消耗功率低。鎖住偵測器之靈敏度可動態地設計。
綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100．．．鎖相迴路
110．．．相位/頻率偵測器
120．．．鎖住偵測器
130．．．電荷幫浦
140．．．電壓控制振盪器
150．．．除頻器
210_1、210_2．．．栓鎖器
220、710、810．．．延遲單元
230、640、720．．．邏輯閘
410．．．不確定範圍
610_1、610_2．．．脈波寬度延長單元
620_1、620_2．．．延遲電路
630_1、630_2．．．栓鎖器
第1圖顯示根據本發明實施例之鎖相迴路之功能方塊圖。
第2圖顯示相位/頻率偵測器之功能方塊圖。
第3圖顯示當參考時脈CLKREF與回饋時脈CLKFB處於相位定位且頻率定位下之脈波UP與DN之波形圖。
第4圖顯示出參考時脈CLKREF與回饋時脈CLKFB處於定位時之放大波形圖。
第5A圖顯示定位狀態下之脈波UP/DN之波形圖。
第5B圖顯示未定位狀態下(回饋時脈CLKFB為落後(behind))之脈波UP/DN之波形圖。
第5C圖顯示未定位狀態下(回饋時脈CLKFB為領先(ahead))之脈波UP/DN之波形圖。
第6圖顯示根據本發明實施例之鎖住偵測器之功能方塊圖。
第7A圖顯示根據本發明實施例之脈波寬度延長單元之一例。
第7B圖顯示根據本發明實施例之脈波UP與脈波UPE(脈波寬度延長後)之波形圖。
第8圖顯示根據本實施例之延遲電路之一例。
第9圖顯示根據本發明實施例之脈波UP、UPE與取樣時脈信號DN_CLK之一例。
第10圖顯示PLL處在鎖住狀態之信號波形圖。
120．．．鎖住偵測器
610_1、610_2．．．脈波寬度延長單元
620_1、620_2．．．延遲電路
630_1、630_2．．．栓鎖器
640．．．邏輯閘

Claims (15)

  1. 一種狀態偵測器，應用於一鎖相迴路中，該狀態偵測器包括：一第一與一第二脈波寬度延長單元，分別對一第一脈波與一第二脈波進行脈波寬度延長，以成為一第三脈波與一第四脈波；一第一與一第二延遲電路，分別將該第三脈波與該第四脈波延遲成為一第一取樣時脈與一第二取樣時脈；以及一交叉取樣電路，根據該第二取樣時脈來取樣該第三脈波，及根據該第一取樣時脈來取樣該第四脈波，以指示該鎖相迴路是否處於一鎖住狀態。
  2. 如申請專利範圍第1項所述之狀態偵測器，其中，該第三脈波與該第四脈波之脈波寬度為已知。
  3. 如申請專利範圍第2項所述之狀態偵測器，其中：該第一延遲電路對該第三脈波之一延遲時間為該第三脈波之該脈波寬度之一半；以及該第二延遲電路對該第四脈波之一延遲時間為該第四脈波之該脈波寬度之一半。
  4. 如申請專利範圍第2項所述之狀態偵測器，其中，該交叉取樣電路包括：一第一栓鎖電路，根據該第二取樣時脈來取樣該第三脈波；一第二栓鎖電路，根據該第一取樣時脈來取樣該第四脈波；以及一邏輯電路，接收該第一與該第二栓鎖電路之輸出，該邏輯電路之一輸出指示該鎖相迴路是否處於該鎖住狀態。
  5. 如申請專利範圍第2項所述之狀態偵測器，其中，當該第一脈波與該第二脈波間之一相位差小於該第三脈波之該脈波寬度之一半或小於該第四脈波之該脈波寬度之一半時，該交叉取樣結果指示該鎖相迴路處於該鎖住狀態。
  6. 一種鎖相迴路，包括：一相位/頻率偵測器，比較並偵測一參考時脈與一輸出時脈，以輸出一第一脈波與一第二脈波；一鎖住偵測器，耦接至該相位/頻率偵測器，根據該第一脈波來取樣該第二脈波，並根據該第二脈波來取樣該第一脈波，以指示該鎖相迴路是否為鎖住；一電荷幫浦，耦接至該相位/頻率偵測器，將該第一與該第二脈波轉換為一控制電壓；以及一電壓控制振盪器，耦接至該電荷幫浦，根據該控制電壓而產生該輸出時脈。
  7. 如申請專利範圍第6項所述之鎖相迴路，其中，該鎖住偵測器包括：一第一與一第二脈波寬度延長單元，分別對該第一脈波與該第二脈波進行脈波寬度延長，以成為一第三脈波與一第四脈波；一第一與一第二延遲電路，分別將該第三脈波與該第四脈波延遲成為一第一取樣時脈與一第二取樣時脈；以及一交叉取樣電路，根據該第二取樣時脈來取樣該第三脈波，及根據該第一取樣時脈來取樣該第四脈波，並根據一交叉取樣結果來指示該鎖相迴路是否處於一鎖住狀態。
  8. 如申請專利範圍第7項所述之鎖相迴路，其中，該第三脈波與該第四脈波之脈波寬度為已知。
  9. 如申請專利範圍第7項所述之鎖相迴路，其中：該第一延遲電路對該第三脈波之一延遲時間為該第三脈波之該脈波寬度之一半；以及該第二延遲電路對該第四脈波之一延遲時間為該第四脈波之該脈波寬度之一半。
  10. 如申請專利範圍第7項所述之鎖相迴路，其中，該交叉取樣電路包括：一第一栓鎖電路，根據該第二取樣時脈來取樣該第三脈波；一第二栓鎖電路，根據該第一取樣時脈來取樣該第四脈波；以及一邏輯電路，接收該第一與該第二栓鎖電路之輸出，該邏輯電路之一輸出指示該鎖相迴路是否處於該鎖住狀態。
  11. 如申請專利範圍第7項所述之鎖相迴路，其中，當該第一脈波與該第二脈波間之一相位差小於該第三脈波之該脈波寬度之一半或小於該第四脈波之該脈波寬度之一半時，該交叉取樣結果指示該鎖相迴路處於該鎖住狀態。
  12. 一種鎖住偵測方法，用以偵測一輸出時脈是否鎖住至一參考時脈，該方法包括：比較並偵測該參考時脈與該輸出時脈，以輸出一第一脈波與一第二脈波；延長該第一脈波之一脈波寬度，以成為一第三脈波；延長該第二脈波之一脈波寬度，以成為一第四脈波；延遲該第三脈波，以成為一第一取樣時脈；延遲該第四脈波，以成為一第二取樣時脈；以及根據該第二取樣時脈來取樣該第三脈波，並根據該第一取樣時脈來取樣該第四脈波，以指示該輸出時脈是否鎖住至該參考時脈。
  13. 如申請專利範圍第12項所述之方法，其中，該第三脈波與該第四脈波之脈波寬度為已知。
  14. 如申請專利範圍第13項所述之方法，其中：根據該第三脈波之該脈波寬度之一半，延遲該第三脈波成為該第一取樣時脈；以及根據該第四脈波之該脈波寬度之一半，延遲該第四脈波成為該第二取樣時脈。
  15. 如申請專利範圍第13項所述之方法，其中，當該第一脈波與該第二脈波間之一相位差小於該第三脈波之該脈波寬度之一半或小於該第四脈波之該脈波寬度之一半時，代表該輸出時脈鎖住至該參考時脈。
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