CN102811053B - 防止假锁定的电路及方法以及使用该电路及方法的延迟锁定回路 - Google Patents

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Abstract

本发明涉及一种在延迟锁定回路(DLL)中出现假锁定时的假锁定防止电路及用于使DLL脱离假锁定例如谐波锁定或固定锁定的方法，以及使用所述电路及方法的DLL。所述假锁定防止电路包括：谐波锁定检测器，被配置以检测谐波锁定；以及固定锁定检测器，被配置以检测固定锁定。所述谐波锁定检测器包括：多个触发器，被配置以采样多个延迟时钟；以及逻辑单元。所述谐波锁定检测器比较参考时钟信号与多个延迟时钟信号，并且检测正边沿是否偏离参考时钟信号的一个周期。

Description

防止假锁定的电路及方法以及使用该电路及方法的延迟锁定回路
技术领域
本发明涉及一种延迟锁定回路(DLL)，尤其涉及一种用于当使用参考时钟信号产生多相位时钟信号时防止假锁定的技术。
背景技术
通常，DLL是指产生通过延迟线延迟参考时钟信号REF所获得的多相位时钟信号的电路。
图1为说明传统的DLL的配置的框图。
参考图1，传统的DLL30包括相位检测器31、电荷泵32、低通滤波器33、压控延迟线(VCDL)34。所述相位检测器31被配置以比较参考时钟信号REF的第N个正边沿与反馈时钟信号FEB的第(N-1)个正边沿，并且输出与其间的相位差对应的相位差信号UP/DOWN。所述电荷泵32被配置以产生与相位差信号UP/DOWN对应的相位差电流。所述低通滤波器33被配置以将相位差电流转换为电压信号并且产生控制电压Vctrl。所述VCDL 34被配置以通过调节参考时钟信号REF的延迟时间产生多相位时钟信号，以响应控制电压Vctrl。
多相位时钟信号包括通过延迟参考时钟信号REF预定的相位差所获得的延迟时钟信号。在多相位时钟信号中，通过延迟参考时钟信号REF一个周期而与参考时钟信号REF同步的最终延迟时钟信号变为向相位检测器31提供的反馈时钟信号FEB。
图2为说明图1的相位检测器的配置的框图。
参考图2，当参考时钟信号REF的相位超前于反馈时钟信号FEB的相位时，第一触发器FF1首先激活并输出向上信号UP。第二触发器FF2在基于参考时钟信号REF与反馈时钟信号FEB之间的相位差的时间之后激活并输出向下信号DOWN。当向上信号UP与向下信号DOWN都被激活时，与门AD复位第一触发器FF1和第二触发器FF2。
当反馈时钟信号FEB的相位超前于参考时钟信号REF的相位时，第二触发器FF2首先激活并输出向下信号DOWN。当第一触发器FF1在基于相位差的时间之后激活并输出向上信号UP时，与门AD复位第一触发器FF1和第二触发器FF2。
当参考时钟信号REF的相位与反馈时钟信号FEB的相位一致时，第一触发器FF1和第二触发器FF2同时激活向上信号UP和向下信号DOWN，并且通过与门AD复位。当反馈时钟信号FEB延迟于参考时钟信号REF一个周期并且与参考时钟信号REF同步时，DLL30变为正常锁定状态。
当设计DLL30时，如此设计DLL30以便于不出现假锁定是非常重要的。DLL30的假锁定问题包括谐波锁定和固定锁定。
谐波锁定是指这样的一种状态，即当反馈时钟信号FEB延迟于参考时钟信号REF的延迟时间对应于参考时钟信号REF的一个周期T1的整数倍数例如，两个周期T2、三个周期T3、以及四个周期T4时，DLL30保持假锁定状态。在谐波锁定状态中，参考时钟信号REF与反馈时钟信号FEB同步并且无相位差。因此，DLL30确定谐波锁定状态为正常锁定状态。
图3为当传统的DLL处于正常锁定状态时多相位时钟信号的时序图。图4为当传统的DLL处于谐波锁定状态(两个周期)时多相位时钟信号的时序图。图5为当传统的DLL处于另一种谐波锁定状态(三个周期)时多相位时钟信号的时序图。
在图3至图5中，多相位时钟信号包括第1至第14延迟时钟信号CLK1至CLK14，并且第14延迟时钟信号变为通过最终延迟参考时钟信号REF所获得的反馈时钟信号FEB。在向下信号DOWN下面所示的箭头表示参考时钟信号REF和第1至第14延迟时钟信号CLK1至CLK14的正边沿。这里，使用包含有14个延迟时钟信号CLK1至CLK14的多相位时钟信号作为示例，并且各自箭头之间的相位差彼此相等。因此，在如图3所示的正常锁定状态中，相位差对应于将一个周期1T平均分为14份所获得的值。此外，在如图4所示的两个周期2T的谐波锁定状态中，相位差对应于将两个周期2T平均分为14份所获得的值。再者，在如图5所示的三个周期3T的谐波锁定状态中，相位差对应于将三个周期3T平均分为14份所获得的值。
参考图3至图5，参考时钟信号REF与反馈时钟信号FEB的相位在传统的DLL的正常锁定状态和谐波锁定状态中通常彼此相一致。因此，传统的DLL可以确定正常锁定状态和谐波锁定状态都是正常锁定状态。
当DLL30在一方向中操作以连续地降低延迟时间时，即使VCDL34的延迟时间已经接近最小延迟时间，也会出现固定锁定。如上所述，相位检测器31比较参考时钟信号REF的第N个正边沿与反馈时钟信号FEB的第(N-1)个正边沿，并且产生相位差信号UP/DOWN。当相位检测器31错误地比较参考时钟信号REF与反馈时钟信号FEB并且产生假相位差信号UP/DOWN时，出现固定锁定状态。例如，假定控制电压Vctrl已经接近DLL中的电源供应电压VDD，其中VCDL34具有最小延迟时间。在此情况下，对于正常操作而言，相位检测器31必须通过产生向下信号DOWN来增加延迟时间，以降低控制电压Vctrl。然而，当相位检测器31错误地比较参考时钟信号REF与反馈时钟信号FEB并且产生向上信号UP以增加控制电压Vctrl时，DLL30处于固定锁定状态，其中DLL30不操作，因为控制电压Vctrl已经接近作为最大电压的电源供应电压VDD，并且固定于电源供应电压VDD。
图6为当传统的DLL处于固定锁定状态时，多相位时钟信号、异常信号、以及正常信号的时序图。这里，使用当控制电压为电源供应电压时VCDL具有最小延迟时间的DLL作为示例。
参考图6，当相位检测器31比较参考时钟信号REF的第N个正边沿与反馈时钟信号FEB的第(N-1)个正边沿时，相位检测器31可以确定的是反馈时钟信号FEB的相位超前于参考时钟信号REF的相位，并且输出正常信号作为向下信号DOWN。在此情况下，DLL30正常地操作。
在另一方面，当相位检测器31比较参考时钟信号REF与反馈时钟信号FEB的相位时，相位检测器31可以比较参考时钟信号REF的第N个正边沿与反馈时钟信号FEB的第N个正边沿，错误地判断参考时钟信号REF的相位超前于反馈时钟信号FEB的相位，并且输出异常信号作为向上信号UP。在此情况下，DLL30处于固定锁定状态，并且不是正常地操作。
虽然图6未显示，当控制电压Vctrl为接地电压VSS时，固定锁定可以出现在DLL中，其中VCDL34具有最小延迟时间。
对于正常操作而言，当控制电压Vctrl为接地电压VSS时，相位检测器31必须通过产生向上信号UP来降低延迟时间，以增加控制电压Vctrl。然而，当相位检测器31错误地比较参考时钟信号REF与反馈时钟信号FEB并且产生向下信号DOWN以降低控制电压Vctrl时，DLL30处于固定锁定状态，其中DLL30不操作，因为控制电压Vctrl已经接近作为最小电压的接地电压VSS并且固定于接地电压VSS。
图7为传统的DLL的相位检测器的状态图。
参考图7，当参考时钟信号REF的相位超前于反馈时钟信号FEB的相位时(先前的REF)，向上信号UP被置位为“1”；当反馈时钟信号FEB的相位超前于参考时钟信号REF的相位时(之后的REF)，向下信号DOWN被置位为“1”。当参考时钟信号REF与反馈时钟信号FEB的相位彼此相一致并且彼此同步时(相同的REF&FEB)，向上信号UP与向下信号DOWN最终都被复位为“0”，以保持其所处的锁定状态。然而，参考图7，可以看出，传统的DLL的相位检测器的状态图不是提供有防止假锁定如谐波锁定或固定锁定的功能。
近年来，正在对在DLL中防止假锁定以及扩展锁定范围的各种方法进行积极地研究。所述方法的其中之一是使用具有复位电路的相位检测器(IEEE期刊：固态电路，第37卷，第11号，2002年11月)(题目：低功耗小面积+-7.28ps抖动1-GHz的基于DLL的时钟发生器)。下面，这篇文章被简称为参考文献1。
然而，参考文献1所揭露的方法具有局限性，即它必须从一时间点出发，该时间点即为在DLL操作之前VCDL的延迟时间是最小的，并且VCDL的延迟范围VCDL_delay必须满足“0＜VCDL_delay＜1.5周期”的条件。
此外，在参考文献1所揭露的方法中，当DLL的初始状态因为某个原因不同时或者相位检测器在DLL的操作期间至少曾经是因为各种因素而错误地比较反馈时钟信号和参考时钟信号时，可能出现固定锁定。
在DLL中防止假锁定以及扩展锁定范围的另一种方法是使用复制延迟线(IEEE期刊，固态电路，第35卷，第3号，2002年3月)(题目：使用复制延迟线的所有模拟多相位延迟锁定回路以实现宽范围操作和低抖动性能)。下面，这篇文章被简称为参考文献2。
参考文献2提出了使用复制延迟线的宽范围DLL。在参考文献2所揭露的方法中，复制延迟线包括电流导引相位检测器(CSPD)和低通滤波器，并且CSPD的电荷泵的电流比必须精确地设置。
然而，当参考时钟信号的占空比为预定比例如50％时，可以仅使用在参考文献2中所提出的宽范围DLL，并且在复制延迟线中使用的电流泵的电流比必须精确地设计。
发明内容
技术问题
因此，本发明致力于解决在现有技术中出现的问题，并且本发明的一个目的是提供一种用于当产生通过延迟参考时钟信号所同步的多相位时钟信号时，通过检测谐波锁定状态来防止假锁定的假锁定防止电路及方法，以及使用上述电路及方法的DLL。
本发明的另一目的是提供一种用于当产生通过延迟参考时钟信号所同步的多相位时钟信号时，通过检测固定锁定状态来防止固定锁定状态的假锁定防止电路及方法。
技术方案
为了实现上述目的，根据本发明的一个方面，提供一种假锁定防止电路，其产生多个延迟于参考时钟信号的时钟信号，并且包括检测器，被配置以检测假锁定状态，其中在多个延迟时钟信号中一个或多个时钟信号的过渡沿偏离参考时钟信号的一个周期，并且错误地锁定在参考时钟信号的整数倍数周期，例如两个周期或三个周期。所述检测器包括具有多个触发器的时钟采样器、具有多个触发器的另一时钟采样器、以及逻辑单元，并且通过采样延迟时钟信号来检测假锁定状态。
根据本发明的另一方面，DLL包括相位检测器，被配置以检测参考时钟信号与反馈时钟信号之间的相位差；电荷泵，被配置以流入或流出电流，以响应检测结果；以及假锁定防止电路，被配置以通过使用多个延迟时钟信号来检测参考时钟信号与反馈时钟信号的假锁定，其中多个延迟时钟信号由压控延迟线(VCDL)产生，并且在多个延迟时钟信号中，延迟时间间隔根据由低通滤波器产生的控制电压的变化增加或降低。假锁定防止电路包括一个或多个检测器，以检测两种具有不同原因的假锁定状态。
仍然根据本发明的另一方面，一种假锁定防止电路包括假锁定检测器，被配置以选择相位检测器的输出信号和延迟于参考时钟信号的多个时钟信号的其中之一，对所选择的信号执行逻辑运算，并且检测根据运算结果出现的假锁定。所述相位检测器通过检测来设置，并且脱离假锁定状态。
有益效果
根据本发明的实施例，由于当检测DLL的谐波锁定状态时，假锁定防止电路使用延迟时钟信号的正边沿检测谐波锁定状态，假锁定防止电路在不接收参考时钟信号的占空比的效果的情况下可以防止假锁定。此外，假锁定防止电路选择延迟时钟信号的其中之一，并且使用所选择的时钟信号作为采样时钟信号，用于检测谐波锁定状态，藉以扩展最大延迟范围。
再者，由于当参考时钟信号与反馈时钟信号被错误地比较时，可以使用固定锁定信号来设置相位检测器，可以防止DLL处于固定锁定状态。
附图说明
在结合所附图式阅读下面详细的描述后，本发明的上述目的、以及其他特点和优点将变得更加明显。图式中：
图1为说明传统的DLL的配置的框图；
图2为说明图1的相位检测器的配置的框图；
图3为当传统的DLL处于正常锁定状态时多相位时钟信号的时序图；
图4为当传统的DLL处于谐波锁定状态(两个周期)时多相位时钟信号的时序图；
图5为当传统的DLL处于另一谐波锁定状态(三个周期)时多相位时钟信号的时序图；
图6为当传统的DLL处于固定锁定状态时，多相位时钟信号、异常信号、以及正常信号的时序图；
图7为传统的DLL的相位检测器的状态图；
图8为根据本发明一实施例中DLL的框图；
图9为说明图8假锁定防止电路的配置的框图；
图10为图9所示的谐波锁定检测器的电路图；
图11为在正常锁定状态中谐波锁定检测器的操作时序图；
图12为谐波锁定检测器的操作时序图，显示了谐波锁定检测器可以检测正常锁定状态的最大范围；
图13为当谐波锁定检测器偏离其检测正常锁定状态的最大范围时，谐波锁定检测器的操作时序图；
图14为当自VCDL输出的反馈时钟信号FEB的延迟时间对应于参考时钟信号的两个周期时，谐波锁定检测器的操作时序图；
图15为当自VCDL输出的反馈时钟信号的延迟时间对应于参考时钟信号的三个周期时，谐波锁定检测器的操作时序图；
图16为当反馈时钟信号的延迟时间小于参考时钟信号的一个周期时，谐波锁定检测器的操作时序图；
图17为图9所示的固定锁定检测器的电路图；
图18为图8所示的相位检测器的框图；
图19为当VCDL的延迟时间小于参考时钟信号的0.5周期且参考时钟信号和反馈时钟信号被正确地比较时，相位检测器和固定锁定检测器的操作时序图；
图20为当VCDL的延迟时间小于参考时钟信号的0.5周期且参考时钟信号和反馈时钟信号被错误地比较时，相位检测器和固定锁定检测器的操作时序图；
图21为当参考时钟信号和反馈时钟信号在可以检测正常锁定状态的最大范围内被正确地比较时，相位检测器和固定锁定检测器的操作时序图；
图22为当参考时钟信号和反馈时钟信号在可以检测正常锁定状态的最大范围内被错误地比较时，相位检测器和固定锁定检测器的操作时序图；以及
图23为图8所示的相位检测器的状态图。
具体实施方式
现在参考所附图式对本发明的首选实施例进行更加详细的描述，其示例在所附图式中说明。无论如何，相同的附图标记用于整个图式及说明书中，以代表相同或相似的部件。
图8为根据本发明一实施例中的DLL的框图。
参考图8，根据本发明实施例中的DLL600包括假锁定防止电路100、相位检测器200、电荷泵300、低通滤波器400、压控延迟线(VCDL)500。DLL600被配置以通过VCDL500延迟参考时钟信号REF一个周期来产生反馈时钟信号FEB，并且同步参考时钟信号REF和反馈时钟信号FEB。
VCDL500包括第1至第14延迟元件DL1至DL14，并且被配置以通过控制参考时钟信号REF的相位延迟来产生延迟时钟信号CK1至CK14，以响应通过低通滤波器400所施加的控制电压Vctrl。当控制电压Vctrl为电源供应电压VDD时，VCDL500具有最小延迟时间，并且具有如此结构以使延迟时间随着控制电压Vctrl逐渐地降低而增加。
取决于设计者的选择，所述VCDL500可以设计为当控制电压Vctrl为电源供应电压VDD时具有最小延迟时间，或者当控制电压Vctrl为接地电压VSS时具有最小延迟时间。
延迟时钟信号CK1至CK14包括对应于第1至第14延迟元件DL1至DL14而产生的第1至第14时钟信号CK1至CK14。在第1至第14延迟时钟信号CK1至CK14中的相位差彼此相等。在正常锁定状态中，各自延迟时钟信号CK1至CK14之间的相位差可以通过将参考时钟信号REF的一个周期分为14份来获得，其中14为延迟时钟的数量。
在延迟时钟信号CK1至CK14中，最后输出的第14延迟时钟信号CK14可以用作为向相位检测器200输入的反馈时钟信号FEB。在延迟时钟信号CK1至CK14中，第4延迟时钟信号CK4、第6延迟时钟信号CK6、第8延迟时钟信号CK8、第10延迟时钟信号CK10、以及第12延迟时钟信号CK12可以用作为向假锁定防止电路100输入的采样时钟信号。在延迟时钟信号CK1至CK14中，具有中间延迟值的延迟时钟信号例如第5延迟时钟信号CK5可以用作为向假锁定防止电路100输入的中间延迟时钟信号。
假锁定防止电路100通过使用时钟信号CK4、CK6、CK8、CK10、以及CK12采样参考时钟信号REF来产生谐波锁定信号HD，并且使用相位差信号UP/DOWN和中间延迟时钟信号CK5来产生固定锁定信号RST_CONT。相位差信号UP/DOWN包括向下信号DOWN，以降低控制电压Vctrl；以及向上信号UP，以增加控制电压Vctrl。
相位检测器200被配置以比较参考时钟信号REF和反馈时钟信号FEB，并且基于参考时钟信号REF与反馈时钟信号FEB之间的相位差来输出相位差信号UP或DOWN。当参考时钟信号REF的相位超前于反馈时钟信号FEB的相位时，相位检测器200激活并且输出向上信号UP；当反馈时钟信号FEB的相位超前于参考时钟信号REF的相位时，相位检测器200激活并且输出向下信号DOWN。
相位检测器200比较参考时钟信号REF的第N个正边沿与反馈时钟信号FEB的第(N-1)个正边沿，以正确地比较参考时钟信号REF与反馈时钟信号FEB。反馈时钟信号FEB的第(N-1)个正边沿通过VCDL500延迟参考时钟信号REF的第N个正边沿一个周期1T而获得。
当谐波锁定信号HD被激活并且输入时，相位检测器200产生向上信号UP，以降低VCDL500的相位延迟。当固定锁定信号RST_CONT被激活并且输入时，相位检测器200被复位，以再次从开始执行正确地比较参考时钟信号REF与反馈时钟信号FEB的操作。
电荷泵300被配置以产生向上电流，以响应向上信号UP，并且产生向下电流，以响应向下信号DOWN。电荷泵300可以包括PMOS晶体管P1和NMOS晶体管N1，其在电源供应电压VDD与接地电压GND之间串联连接。向上信号UP可以通过反相器I1输入至PMOS晶体管P1的控制端，向下信号DOWN可以输入至NMOS晶体管N1的控制端。
低通滤波器400被配置以将向上电流或向下电流转换为电压信号，并且产生控制电压Vctrl，其中高频成分从该控制电压Vctrl中移除。低通滤波器400可以包括电容器C1，其一端连接至电荷泵300的输出终端，另一端连接至地GND。
图9为说明图8的假锁定防止电路的配置的框图。
参考图9，假锁定防止电路100包括谐波锁定检测器110，被配置以采样参考时钟信号REF与时钟信号CK4、CK6、CK8、CK10、以及CK12，然后产生谐波锁定信号HD。此外，假锁定防止电路100包括固定锁定检测器120，被配置以通过使用相位差信号UP/DOWN和中间延迟时钟信号CK5来产生固定锁定信号RST_CONT。假锁定防止电路100可以仅包括谐波锁定检测器110和固定锁定检测器120的其中之一或两个。
图10为图9所示的谐波锁定检测器110的电路图。
参考图10，谐波锁定检测器110包括分配器111、第一采样器112A、第二采样器112B、以及与门113。
分配器111被配置以输出将参考时钟信号REF分为2份的信号REF 2。
第一采样器112A包括第1至第5触发器FF11至FF15。所述分为2份的信号REF_2分别使用时钟信号CK4、CK6、CK8、CK10、以及CK12通过第1至第5触发器FF11至FF15来采样，然后转换为输出信号Q11至Q15。第1至第5触发器FF11至FF15可以包括D触发器。
第二采样器112B包括第6至第9触发器FF21至FF24。在第一采样器112A的输出信号Q11至Q15中，输出信号Q11至Q14再次被第6至第9触发器FF21至FF24采样，其被设计以识别输出信号Q12至Q15作为时钟信号，然后转换为输出信号Q21至Q24。第6至第9触发器FF21至FF24可以包括D触发器。
与门113被配置以对自第6至第9触发器FF21至FF24输出的输出信号Q21至Q24执行与运算，并且输出谐波锁定信号HD。
此后，将更加详细地描述谐波锁定检测器110检测谐波锁定的原理。
当在第一采样器112A中使用的时钟信号CK4、CK6、CK8、以及CK10的所有正边沿均存在于参考时钟信号REF的一个循环周期内时，谐波锁定检测器110在高电平输出谐波锁定信号HD，以使DLL600正常地操作。
当谐波锁定信号HD在高电平输出时，相位检测器200比较参考时钟信号REF与反馈时钟信号FEB的相位，并且输出向上信号UP或向下信号DOWN。即，由于还未出现谐波锁定，DLL处于正常锁定状态，其中参考时钟信号REF与反馈时钟信号FEB之间的同步被向上信号UP或向下信号DOWN连续地保持。
当在第一采样器112A中使用的时钟信号CK4、CK6、CK8、以及CK10的一个或多个正边沿不存在于参考时钟信号REF的一个循环周期中时，谐波锁定检测器110确定出现的谐波锁定状态或者电流状态偏离谐波锁定检测器110可以检测正常锁定状态的范围，并且将谐波锁定信号HD置为低电平(有效低电平)。当谐波锁定信号HD在低电平输出时，这意味着出现谐波锁定。因此，相位检测器200输出向下信号DOWN，以降低VCDL500的延迟时间，不管在参考时钟信号REF与反馈时钟信号FEB之间有多大电位差。根据该操作，当VCDL具有与参考时钟信号REF的一个循环延迟时间时，反馈时钟信号FEB的延迟时间逐渐地降低，并且DLL最终处于正常锁定状态。
在本发明的实施例中，根据是否存在时钟信号的正边沿来确定是否出现谐波锁定。然而，取决于设计变化，根据是否存在时钟信号的负边沿来确定是否出现谐波锁定。
在本发明的实施例中，已经描述了当检测谐波锁定状态时，谐波锁定检测器110将谐波锁定信号HD置为低电平，并且当未检测谐波锁定状态时，向高电平输出谐波锁定信号HD。然而，本发明不限于此，但是谐波锁定信号HD可以在不同的逻辑电平输出。
此外，已经描述了第一采样器112A使用5个触发器FF11至FF15采样分为2份的信号REF_2，第二采样器112B使用4个触发器FF21至FF24采样第1至第4采样信号Q11至Q14。然而，触发器和分割信号的数量可以根据应用的电路和环境以各种方式变化。
图11为在正常锁定状态中谐波锁定检测器的操作时序图。在图11中，“4”、“6”、“8”、“10”、以及“12”表示在谐波锁定方向中使用的时钟信号CK4、CK6、CK8、CK10、以及CK12的正边沿。
参考图11，由于时钟信号CK4、CK6、CK8、CK10、以及CK12的所有正边沿均存在于参考时钟信号REF的每一个周期内，谐波锁定检测器110在高电平输出谐波锁定信号HD。这意味着DLL600正常地操作。在此情况下，第一采样器112A的第1至第5触发器FF11至FF15输出具有与各自的时钟信号CK4、CK6、CK8、CK10、以及CK12之间的延迟间隔相同的延迟间隔的第1至第5输出信号Q11至Q15。
第二采样器112B的第6至第9触发器FF21至FF24使用第2至第5输出信号Q12至Q15采样第1至第4输出信号Q11至Q14。由于第1至第4输出信号Q11至Q14在第2至第5输出信号Q12至Q15的正边沿处于高电平状态，第6至第9输出信号Q21至Q24均在高电平输出。因此，与门113在高电平输出谐波锁定信号HD，以显示DLL600处于正常锁定状态。
图12为谐波锁定检测器的操作时序图，显示谐波锁定检测器可以检测正常锁定状态的最大范围。
参考图12，第12延迟时钟信号CK12的正边沿12位于与参考时钟信号REF的正边沿一致的一点，其中第12延迟时钟信号CK12的相位在第1至第5触发器FF11至FF15的时钟信号CK4、CK6、CK8、CK10、以及CK12的正边沿中是最后的。这种状态显示谐波锁定检测器可以检测正常锁定状态的最大范围。在此情况下，由于时钟信号CK4、CK6、CK8、CK10、以及CK12的所有正边沿均存在于参考时钟信号REF的每一个循环周期内，谐波锁定检测器110的与门113在高电平输出谐波锁定信号HD。因此，当具有与延迟时钟信号CK1至CK14中的时钟信号CK4、CK6、CK8、CK10、以及CK12不同相位的延迟时钟信号被用作为采样时钟时，谐波锁定检测器110可以检测正常锁定状态的最大范围可以改变。
图13为当谐波锁定检测器偏离其可以检测正常锁定状态的最大范围时，谐波锁定检测器的操作时序图。
参考图13，可以看出，第12延迟时钟信号CK12的正边沿12偏离参考时钟信号REF的一个周期，其中第12延迟时钟信号CK12的相位在时钟信号CK4、CK6、CK8、CK10、以及CK12的正边沿中是最后的，但是第2至第10延迟时钟信号CK2至CK10的正边沿属于参考时钟信号REF的一个周期。
由于时钟信号CK4、CK6、CK8、CK10、以及CK12的所有正边沿均不存在于参考时钟信号REF的每一个周期内，谐波锁定检测器110的与门113将谐波锁定信号HD置为低电平。这意味着出现谐波锁定。当谐波锁定信号HD在低电平输出时，DLL600的相位检测器200在一方向中操作，以降低VCDL500的延迟时间，从而移除谐波锁定。
下面将更加详细地描述这种操作。当如上所述出现谐波锁定时，第一采样器112A的第5触发器FF15在第12延迟时钟信号CK12的正边沿采样分为2份的信号REF_2的逻辑电平，并且输出第5输出信号Q15。
第二采样器112B的第6至第9触发器FF21至FF24采样第1至第4输出信号Q11至Q14到第2至第5输出信号Q12至Q15。由于第1至第3输出信号Q11至Q13在第2至第4输出信号Q12至Q14的正边沿处于高电平状态，第6至第8触发器FF21至FF23在高电平输出第6至第8输出信号Q21至Q23。在另一方面，由于第4输出信号Q14在第5输出信号Q15的正边沿处于低电平状态，第9触发器FF24在低电平输出第9输出信号Q24。因此，谐波锁定检测器110的与门113在低电平输出谐波锁定信号HD，以显示出现的谐波锁定。
图14和图15为当自VCDL输出的反馈时钟信号FEB的延迟时间对应于参考时钟信号REF的两个周期或三个周期时，谐波锁定检测器110的操作时序图。
参考图14，当反馈时钟信号FEB的延迟时间对应于参考时钟信号REF的两个周期时，第二采样器112B的第7触发器FF22根据第8延迟时钟信号CK8输出低电平信号，其中第8延迟时钟信号CK8为第一个偏离参考时钟信号REF的一个周期范围的信号。因此，谐波锁定检测器110的与门113在低电平输出谐波锁定信号HD，以显示出现的谐波锁定状态。
参考图15，当反馈时钟信号FEB的延迟时间对应于参考时钟信号REF的三个周期时，第二采样器112B的第6触发器FF21根据第6延迟时钟信号CK6输出低电平信号Q21，其中第6延迟时钟信号CK6为第一个偏离参考时钟信号REF的一个周期范围的信号。因此，谐波锁定检测器110的与门113在低电平输出谐波锁定信号HD，以显示出现的谐波锁定状态。
图16为当反馈时钟信号FEB的延迟时间小于参考时钟信号REF的一个周期时，谐波锁定检测器的操作时序图。
参考图16，由于延迟时钟信号CK1至CK14的所有正边沿均存在于参考时钟信号REF的一个周期内，谐波锁定检测器110确定的是电流状态处于正常锁定状态，并且在高电平输出谐波锁定信号HD。
然而，虽然延迟时钟信号CK1至CK14的所有正边沿均存在于参考时钟信号REF的一个周期内，并且反馈时钟信号FEB的延迟时间小于参考时钟信号REF的一个周期，相位检测器200可以产生假相位差信号，例如，向上信号UP。在此情况下，由于DLL600在一方向中操作，以降低VCDL500的延迟时间，可以出现固定锁定状态。
这里，将描述出现固定锁定状态的情形。图17为图9所示的固定锁定检测器的电路图。
参考图17，固定锁定检测器120包括正边沿检测单元121、第二与门AD12、第三与门AD13、以及第一或门OR11。正边沿检测单元121被配置以产生具有基于中间延迟时钟信号CK5的正边沿的预定宽度的正边沿检测信号RST_CK。第二与门AD12被配置以对向上信号UP和正边沿检测信号RST_CK执行与运算。第三与门AD13被配置以对向下信号DOWN和正边沿检测信号RST_CK执行与运算。第一或门OR11被配置以对第二与门AD12的输出和第三与门AD13的输出执行或运算。
正边沿检测单元121包括第一反相器I11、第一延迟DL11、以及第一与门AD11。第一反相器I11被配置以反相中间延迟时钟信号CK5的相位。第一延迟DL11被配置以延迟第一反相器I11的输出。第一与门AD11被配置以对第一延迟DL11和中间延迟时钟信号CK5的输出D_CK5_B执行与运算，并且输出运算结果作为正边沿检测信号RST_CK。预定宽度可以通过第一延迟DL11来确定。在本发明的实施例中，第5延迟时钟信号CK5被用作为中间延迟时钟信号，但是本发明不限于此。虽然使用具有大于第一延迟时钟信号CK1的延迟时间且小于第14延迟时钟信号CK14的延迟时间的其他延迟时钟信号CK2至CK4以及CK6至CK13的任意一个，可以获得相同的效果。
图18为图8所示的相位检测器的框图。
参考图18，相位检测器200包括第一触发器FF1、第二触发器FF2、向上信号输出单元211、向下信号输出单元212、以及复位控制单元213。
第一触发器FF1具有与电源供应电压VDD连接的数据输入终端D；与参考时钟信号REF连接的时钟终端CK；以及输出终端Q，被配置以产生向上信号UP作为输出信号。第二触发器FF2具有与电源供应电压VDD连接的数据输入终端D；与反馈时钟信号FEB连接的时钟终端CK；以及输出终端Q，被配置以产生向下信号DOWN。当参考时钟信号REF的相位超前于反馈时钟信号FEB的相位时，向上信号UP自第一触发器FF1输出；当反馈时钟信号FEB的相位超前于参考时钟信号REF的相位时，向下信号DOWN自第二触发器FF2输出。
向上信号输出单元211包括第一开关TG1和第二开关TG2。第一开关TG1位于第一触发器FF1的输出终端Q与向上信号输出终端之间，并且被配置以控制向上信号UP的输出，以响应谐波锁定信号对HD和HD_B。第二开关TG2位于电源供应电压VDD与向上信号输出终端之间，并且被配置以控制电源供应电压VDD的输出，以响应谐波锁定信号HD_B和HD。第一开关TG1和第二开关TG2可以彼此互补地操作，以响应谐波锁定信号对HD和HD_B。
向下信号输出单元212包括第三开关TG3和第四开关TG4。第三开关TG3位于第二触发器FF2的输出终端Q与向下信号输出终端之间，并且被配置以控制向下信号DOWN的输出，以响应谐波锁定信号对HD和HD_B。第四开关TG4位于地GND与向下信号输出终端之间，并且被配置以控制地GND与向下信号输出终端之间的连接，以响应谐波锁定信号对HD_B和HD。第三开关TG3和第四开关TG4可以彼此互补地操作，以响应谐波锁定信号对HD和HD_B。
复位控制单元213包括与门AD1和或门OR1。与门AD1被配置以对自第一触发器FF1和第二触发器FF2的输出终端Q输出的信号执行与运算，并且或门OR1被配置以对固定锁定信号RST_CONST和与门AD1的输出执行或运算。
当VCDL500的延迟时间存在于可以检测正常锁定状态的最大范围内时，假锁定防止电路100的谐波锁定检测器110在高电平向相位检测器200提供谐波锁定信号HD。因此，电源供应电压VDD被向上信号输出单元211的第二开关TG2封锁并且不作为向上信号UP输出，接地电压GND被向下信号输出单元212的第四开关TG4封锁并且不作为向下信号DOWN输出。自第一触发器FF1输出的向上信号UP通过向上信号输出单元211的第一开关TG1朝向电荷泵300输出，并且自第二触发器FF2输出的向下信号DOWN通过向下信号输出单元212的第三开关TG3朝向电荷泵300输出。
当谐波锁定信号HD被置为低电平并且被提供至相位检测器200时，这意味着反馈时钟信号FEB的延迟时间超过参考时钟信号REF的一个周期或者出现谐波锁定状态。因此，相位检测器200可以增加控制电压Vctrl的电平，以降低延迟时间。对于此操作而言，向上信号输出单元211通过第二开关TG2输出电源供应电压VDD作为向上信号UP，并且向下信号输出单元212通过第四开关TG4输出接地电压GND作为向下信号DOWN。因此，由于在VCDL500中参考时钟信号REF的延迟时间急剧下降，可以防止谐波锁定状态。
与此同时，当VCDL500的延迟时间存在于假锁定防止电路100的谐波锁定检测器110可以检测正常锁定状态的最大范围内时，在假锁定防止电路100内部的谐波锁定检测器110不向相位检测器200提供激活的复位信号RST_CONST。因此，相位检测器200的第一触发器FF1和第二触发器FF2仅基于向上信号UP和向下信号DOWN的运算结果被复位控制单元213的输出信号复位。然而，当假锁定防止电路100的谐波锁定检测器110向相位检测器200提供固定锁定信号RST_CONST时，第一触发器FF1和第二触发器FF2被复位控制单元213复位。紧接地，整个相位检测器200被复位。
图19为当VCDL的延迟时间小于参考时钟信号的0.5周期并且参考时钟信号和反馈时钟信号被正确地比较时，相位检测器和固定锁定检测器的操作时序图。
参考图19，由于反馈时钟信号FEB的第(N-1)个正边沿的相位超前于参考时钟信号REF的第N个正边沿的相位，相位检测器200在对应于相位差的周期期间将向下信号DOWN置为高电平，并且输出与负边沿同步的瞬时脉冲，在负边沿处向下信号DOWN转换为低电平，作为向上信号UP(图未示)。这里，相位差显示正常锁定状态增加的延迟量。
根据本发明实施例中的DLL被设计为随着控制电压Vctrl的增加而降低VCDL500的延迟时间。因此，正常信号为向下信号DOWN。当向下信号DOWN从高电平转换为低电平时，向上信号UP从低电平转换为高电平，然后转换为低电平一非常短的时间。此时，向下信号DOWN从高电平转换为低电平的时间与向上信号UP从高电平转换为低电平的时间相一致。向上信号UP的高周期为复位相位检测器200的触发器所需的非常短的时间。
由于所有采样时钟信号CK1至CK14均存在于参考时钟信号REF的一个周期内，谐波锁定检测器110在高电平输出谐波锁定信号HD，以显示电流状态不是谐波锁定状态。固定锁定检测器120的正边沿检测单元121对通过反相和延迟中间延迟时钟信号CK5所获得的中间延迟时钟信号CK5和信号D_CK5_B执行与运算，并且产生正边沿检测信号RST_CK。正边沿检测信号RST_CK在由VCDL500延迟的时间内产生。
当在正边沿检测信号RST_CK和向下信号DOWN同时出现高电平期间，固定锁定检测器120的或门OR1将固定锁定信号RST_CONT置为高电平。在本发明的实施例中，由于向下信号DOWN和正边沿检测信号RST_CK的高周期彼此不重叠，固定锁定信号RST_CONT保持低状态。在此情况下，相位检测器200被对向下信号DOWN和向上信号UP执行的与运算复位，其中第一触发器FF1在参考时钟信号REF的正边沿处瞬时地产生。
图20为当VCDL的延迟时间小于参考时钟信号的0.5周期并且参考时钟信号与反馈时钟信号被错误地比较时，相位检测器和固定锁定检测器的操作时序图。
参考图20，当相位检测器200因为某个原因例如初始值错误而比较参考时钟信号REF的第(N-1)个正边沿与反馈时钟信号FEB的第(N-1)个正边沿时，相位检测器200确定的是其间的相位差对应于一电平，以降低VCDL500的延迟时间，因为参考时钟脉冲REF的第(N-1)个正边沿的相位超前于反馈时钟脉冲FEB的第(N-1)个正边沿的相位。
因此，相位检测器200产生异常向上信号Abnormal UP，以增加控制电压Vctrl，并且DLL在一方向中操作，以降低参考时钟信号REF的第(N-1)个正边沿与反馈时钟信号FEB的第(N-1)个正边沿之间的相位差，以响应控制电压Vctrl。异常向上信号Abnormal UP为高电平的周期是被认为通过相位检测器200降低的相位差的延迟时间。在过延迟时间之后，由反馈时钟信号FEB的正边沿产生异常向下信号Abnormal DOWN。
这里，异常向上信号Abnormal UP是指假锁定状态中的向上信号，并且在正常锁定状态中不产生。此外，异常向下信号Abnormal DOWN是指假锁定状态中的向下信号，并且在下面的描述中具有相同的含义。
当根据本发明实施例中的固定锁定检测器120不是存在于传统的DLL中时，相位检测器120再次比较参考时钟信号REF的第N个正边沿与反馈时钟信号FEB的第N个正边沿，DLL600在一方向中连续地操作，以降低VCDL500的延迟时间，并且因此不脱离固定锁定状态。
然而，当提供根据本发明实施例中的固定锁定检测器120时，固定锁定检测器120的正边沿检测单元121在VCDL500的延迟时间内产生正边沿检测信号RST_CK。固定锁定检测器120通过与运算输出在异常向上信号Abnormal UP与正边沿检测信号RST_CK的高电平状态彼此重叠的周期中激活的固定锁定信号RST_CONT。固定锁定信号RST_CONT通过复位控制单元213的或门OR1复位相位检测器200的第一触发器FF1和第二触发器FF2，以使异常向上信号Abnormal UP校正为正常向上信号Normal UP。
然后，由于被固定锁定信号RST_CONT复位的相位检测器200比较反馈时钟信号FEB的第(N-1)个正边沿与参考时钟信号REF的第N个正边沿，相位检测器200产生正确的向下信号Corrected DOWN和正确的向上信号Corrected UP，以在一方向中操作DLL600，以增加VCDL 500的延迟时间，并且DLL600返回至正常锁定状态。
因此，虽然相位检测器200因为某个原因通过比较参考时钟信号REF的第(N-1)个正边沿与反馈时钟信号FEB的第(N-1)个正边沿而产生异常向上信号Abnormal UP，相位检测器200可以被由固定锁定检测器120产生的复位信号RST_CONT复位，然后正确地比较参考时钟信号REF的第N个正边沿与反馈时钟信号FEB的第(N-1)个正边沿。因此，固定锁定状态可以防止发生在DLL600中，并且参考时钟信号REF和反馈时钟信号FEB可以通过延迟参考时钟信号REF一个周期来同步。
图21为当参考时钟信号和反馈时钟信号在可以检测正常锁定状态的最大范围内被正确地比较时，相位检测器和固定锁定检测器的操作时序图。参考图21，由于参考时钟信号REF的第N个正边沿的相位超前于反馈时钟信号FEB的第(N-1)个正边沿的相位，相位检测器200产生向上信号UP，并且在一方向中操作，以根据控制电压Vctrl来降低VCDL500的延迟时间。向上信号UP的高周期对应于VCDL500降低的延迟量。固定锁定检测器120的正边沿检测单元121在VCDL500的延迟时间内产生正边沿检测信号RST_CK。
当相位检测器200在谐波锁定检测器110可以检测正常锁定状态的最大范围内正确地比较参考时钟信号REF和反馈时钟信号FEB时，固定锁定检测器120不激活固定锁定信号RST_CONT，因为不存在正边沿检测信号RST_CK与向上信号UP的高电平状态彼此相互重叠的周期。
因此，相位检测器200不是被固定锁定信号RST_CONT复位，而是在一方向中正常地操作，以降低参考时钟信号REF与反馈时钟信号FEB之间的相位差。
图22为当参考时钟信号和反馈时钟信号在可以检测正常锁定状态的最大范围内被错误地比较时，相位检测器和固定锁定检测器的操作时序图。
参考图22，由于在参考时钟信号REF的第N个正边沿与反馈时钟信号FEB的第(N-1)个正边沿之间参考时钟信号REF的相位超前于反馈时钟信号FEB的相位一个周期，反馈时钟信号FEB的延迟量必须降低，以同步参考时钟信号REF与反馈时钟信号FEB。
然而，当相位检测器200因为某个原因例如初始值错误而比较参考时钟信号REF的第N个正边沿与反馈时钟信号FEB的第(N-2)个正边沿时，相位检测器200确定增加反馈时钟信号FEB的延迟量，以同步参考时钟信号REF与反馈时钟信号FEB，因为在反馈时钟信号FEB的第(N-2)个正边沿与参考时钟信号REF的第N个正边沿之间反馈时钟信号FEB的相位超前于参考时钟信号REF的相位一个周期。然后，相位检测器200输出异常向下信号Abnormal DOWN。
在不存在根据本发明实施例中的固定锁定检测器120的传统DLL中，相位检测器200连续地比较参考时钟信号REF的第(N+1)个正边沿与反馈时钟信号FEB的第(N-1)个正边沿，然后比较参考时钟信号REF的第(N+2)个正边沿与反馈时钟信号FEB的第N个正边沿。因此，DLL500不脱离固定锁定状态。
当提供根据本发明实施例中的固定锁定检测器120时，固定锁定检测器120的正边沿检测单元121在VCDL500的延迟时间内产生正边沿检测信号RST_CK。固定锁定检测器120对正边沿检测信号RST_CK和异常向下信号Abnormal DOWN执行与运算，并且输出固定锁定信号RST_CONT，其中固定锁定信号RST_CONT为在异常向下信号Abnormal DOWN与正边沿检测信号RST_CK的高电平状态彼此重叠的周期中激活。固定锁定信号RST_CONT通过复位控制单元213的或门OR1复位相位检测器200的第一触发器FF1和第二触发器FF2，并且校正异常向下信号Abnormal DOWN为正常向下信号Normal DOWN。
然后，由于被固定锁定信号RST_CONT复位的相位检测器200比较反馈时钟信号FEB的第(N-1)个正边沿与参考时钟信号REF的第N个正边沿，相位检测器200产生正确的向下信号Corrected DOWN，以在一方向中操作DLL600，以降低VCDL500的延迟时间。
因此，甚至当相位检测器200比较参考时钟信号REF的第N个正边沿与反馈时钟信号FEB的第(N-2)个正边沿时，可以防止发生固定锁定状态，并且参考时钟信号REF与反馈时钟信号FEB可以通过延迟参考时钟信号REF一个周期来同步。
根据本发明实施例中的DLL600可以下面两种状态的任意一个来实现。
首先，当假锁定防止电路100在高电平输出谐波锁定信号HD和固定锁定信号RST_CONT时，相位检测器200可以通过固定锁定信号RST_CONT复位，不仅当如图20所示比较参考时钟信号REF的第(N-1)个正边沿的相位与反馈时钟信号FEB的第(N-1)个正边沿的相位时，而且当如图22所示比较参考时钟信号REF的第N个正边沿的相位与反馈时钟信号FEB的第(N-2)个正边沿的相位时。由于相位检测器200通过固定锁定信号RST_CONT复位，相位检测器200可以正常地比较参考时钟信号REF的第N个正边沿与反馈时钟信号FEB的第(N-1)个正边沿。即，相位检测器200正确地比较参考时钟信号REF的相位与反馈时钟信号FEB的相位，以使DLL
600处于正常锁定状态。
其次，当假锁定防止电路100在高电平输出谐波锁定信号HD并且在低电平输出固定锁定信号RST_CONT时，DLL600根据相位检测器200的操作处于正常锁定状态，因为相位检测器200正确地比较参考时钟信号REF与反馈时钟信号FEB的相位。
图23为图8所示的相位检测器的状态图。
参考图23，根据本发明实施例中的相位检测器200包括这样的逻辑，即当谐波锁定信号HD为“0”(逻辑低电平)时，向上信号UP变为“1”(逻辑高电平)并且向下信号变为“0”(逻辑低电平)，不管DLL600处于什么状态。因此，根据本发明实施例中的DLL 600可以在一方向中操作，以降低VCDL500的延迟时间，从而在谐波锁定状态中同步参考时钟信号REF的相位与反馈时钟信号FEB的相位。
当谐波锁定信号HD为“1”并且参考时钟信号REF的相位超前于反馈时钟信号FEB的相位时，向上信号UP变为“1”，向下信号DOWN变为“0”。此外，当谐波锁定信号HD为“1”并且参考时钟信号REF的相位滞后于反馈时钟信号FEB的相位时，向上信号UP变为“0”，向下信号DOWN变为“1”。此外，当谐波锁定信号HD为“1”并且参考时钟信号REF的相位与反馈时钟信号FEB的相位一致时，向上信号UP变为“0”，向下信号DOWN也变为“0”。
当复位信号RST_CONT在向上信号UP为“1”且向下信号DOWN为“0”或者向上信号UP为“0”且向下信号DOWN为“1”的状态中变为“1”时，这表示相位检测器200错误地比较参考时钟信号REF的相位与反馈时钟信号FEB的相位。根据本发明实施例中的相位检测器200包括这样的逻辑，即当相位检测器200因为某个原因而错误地比较参考时钟信号REF与反馈时钟信号FEB以使DLL600处于固定锁定状态时，可以通过固定锁定信号RST_CONT来校正。
因此，当复位信号RST_CONT在向上信号UP为“1”且向下信号DOWN为“0”的状态中变为“1”时，向上信号UP被校正为“0”并且向下信号DOWN被校正为“1”；当复位信号RST_CONT在向上信号UP为“0”且向下信号DOWN为“1”的状态中变为“1”时，向上信号UP被校正为“1”并且向下信号DOWN被校正为“0”。因此，参考时钟信号REF与反馈时钟信号FEB的相位可以彼此同步。
锁定状态表示这样的一个状态，即在向上信号UP和向下信号DOWN均为“0”的状态中，谐波锁定信号HD为“1”并且参考时钟信号REF与反馈时钟信号FEB之间的相位差保持为“0”。
根据本发明实施例中的假锁定防止电路100应用于DLL600中的VCDL500的延迟范围VCDL_delay被设置为0＜VCDL_delay＜2*T*N。这里，N表示VCDL500的延迟元件DL1至DLn的数量。因此，当VCDL500使用如图8所示的14个延迟元件时，VCDL500的延迟范围VCDL_delay被设置为0＜VCDL_delay＜28*T。
再者，根据本发明实施例中的假锁定防止电路100的谐波锁定检测器110和固定锁定检测器120使用由VCDL500产生的第1至第14延迟时钟信号CK1至CK14的正边沿来检测谐波锁定状态和固定锁定状态。因此，DLL600可以在不接收参考时钟信号的占空比的效果的情况下操作。
在本发明的实施例中，当控制电压Vctrl为电源供应电压VDD时，VCDL500具有最小延迟时间，并且当控制电压Vctrl根据向下信号DOWN而逐渐地降低时，VCDL500的延迟时间增加。然而，本发明不限于此结构。例如，当控制电压Vctrl为接地电压VSS时，VCDL500可以具有最小延迟时间，并且当控制电压Vctrl根据向上信号UP逐渐地增加时，VCDL500的延迟时间可以增加。当控制电压Vctrl为接地电压VSS时，具有最小延迟时间的VCDL500的配置和操作可以通过熟悉本领域的技术人员从说明书中很容易地理解，其中当控制电压Vctrl为电源供应电压VDD时，VCDL500具有最小延迟时间。因此，这里省略对其详细的描述。
在本发明的实施例中，已经描述了VCDL500具有14个延迟元件并且包括与各自延迟元件对应的14个延迟时钟。然而，本发明不限于此，并且VCDL500可以根据所应用的系统具有不同数量的延迟元件。
虽然本发明的首选实施例已经作为解释性目的而描述，熟悉本领域的技术人员可以理解地是，在不脱离所附权利要求所揭露的本发明的范围和精神的情况下，可以对本发明作出各种修改、添加及替换。

Claims (22)

1.一种假锁定防止电路，其特征在于，该电路包括：
参考时钟信号；
多个自参考时钟信号延迟的时钟信号；以及
检测器，被配置以检测多个延迟时钟信号的至少一部分偏离参考时钟信号的一个周期，
其中，当延迟时钟信号的一个或多个过渡沿不存在于参考时钟信号的一个周期内时，检测器显示出现假锁定；
其中，所述检测器包括：
分配器，被配置以分割参考时钟信号；
第一采样器，被配置以使用部分或全部的多个延迟时钟信号来采样分配器的输出信号；
第二采样器，被配置以采样第一采样器的输出信号；以及
逻辑单元，被配置以对第二采样器的输出信号执行逻辑运算。
2.如权利要求1所述的假锁定防止电路，其特征在于，所述第一采样器和第二采样器的每一个包括多个触发器。
3.一种延迟锁定回路(DLL)，其通过延迟参考时钟信号一预定的时间来同步参考时钟信号与反馈时钟信号，其特征在于，所述延迟锁定回路包括：
假锁定防止电路，被配置以分割参考时钟信号，使用多个延迟时钟信号在多个时段采样分割的时钟信号，对采样结果执行逻辑运算，并且产生谐波锁定信号；
相位检测器，被配置以产生向上信号和向下信号，以便于当激活并输入谐波锁定信号时，使参考时钟信号与反馈时钟信号之间的相位差降低，并且被复位以便于当激活并输入固定锁定信号时检测参考时钟信号与反馈时钟信号之间的相位差；
电荷泵，被配置以流入或流出电流，以响应向上信号或向下信号；
低通滤波器，被配置以产生与电流对应的控制电压；以及
压控延迟线(VCDL)，被配置以产生多个延迟时钟信号，在该多个延迟时钟信号中，延迟时间间隔根据控制电压的变化增加或降低。
4.如权利要求3所述的延迟锁定回路(DLL)，其特征在于，当参考时钟信号的相位超前于反馈时钟信号的相位一个周期或多于一个周期时，相位检测器产生信号以降低延迟时间间隔，并且当参考时钟信号的相位滞后于反馈时钟信号的相位一个周期或少于一个周期时，相位检测器产生信号以增加延迟时间间隔。
5.如权利要求3所述的延迟锁定回路(DLL)，其特征在于，所述假锁定防止电路进一步包括固定锁定检测器，被配置以使用多个延迟时钟信号的其中之一来产生正边沿检测信号，并且通过对正边沿检测信号以及向上信号或向下信号执行逻辑运算来产生固定锁定信号。
6.如权利要求3所述的延迟锁定回路(DLL)，其特征在于，所述假锁定防止电路包括：
第一假锁定检测器，被配置以使用多个延迟时钟信号基于参考时钟信号来采样分割的时钟信号，并且执行逻辑运算；以及
第二假锁定检测器，被配置以使用所检测的向上信号或向下信号以及多个延迟时钟信号的一部分执行不同的逻辑运算。
7.如权利要求3所述的延迟锁定回路(DLL)，其特征在于，所述假锁定防止电路检测到反馈时钟信号的延迟时间超过参考时钟信号的一个周期。
8.如权利要求3所述的延迟锁定回路(DLL)，其特征在于，所述假锁定防止电路包括：
分配器，被配置以分割参考时钟信号；
第一采样器，被配置以使用部分或全部的所述多个延迟时钟信号来采样分配器的输出信号；
第二采样器，被配置以采样第一采样器的输出信号；以及
逻辑单元，被配置以对第二采样器的输出信号执行逻辑运算。
9.如权利要求3所述的延迟锁定回路(DLL)，其特征在于，当检测谐波锁定状态时，所述相位检测器连续地降低反馈时钟信号的延迟时间直至延迟锁定回路脱离谐波锁定状态。
10.如权利要求3所述的延迟锁定回路(DLL)，其特征在于，所述相位检测器包括：
第一触发器，被配置以接收参考时钟信号；
第二触发器，被配置以接收反馈时钟信号；
向上信号输出单元，被配置以输出向上信号；
向下信号输出单元，被配置以输出向下信号；
复位控制单元，与第一触发器和第二触发器的复位终端相连接。
11.如权利要求10所述的延迟锁定回路(DLL)，其特征在于，所述向上信号输出单元选择与固定电压连接的第一路径和与第一触发器的输出终端连接的第二路径的其中之一，以及
所述向下信号输出单元选择与另一固定电压连接的第三路径和与第二触发器的输出终端连接的第四路径的其中之一。
12.如权利要求11所述的延迟锁定回路(DLL)，其特征在于，当所述延迟锁定回路处于谐波锁定状态时向上信号输出单元选择第一路径，当所述延迟锁定回路不处于谐波锁定状态时向上信号输出单元选择第二路径。
13.如权利要求11所述的延迟锁定回路(DLL)，其特征在于，当所述延迟锁定回路处于谐波锁定状态时向下信号输出单元选择第三路径，当所述延迟锁定回路不处于谐波锁定状态时向下信号输出单元选择第四路径。
14.如权利要求3所述的延迟锁定回路(DLL)，其特征在于，所述假锁定防止电路包括假锁定检测器，被配置以选择所检测的向上或向下信号以及一个或多个所述多个延迟时钟信号，对所选择的时钟信号执行逻辑运算，并且产生特定的信号作为运算结果，以显示出现的谐波锁定状态。
15.如权利要求14所述的延迟锁定回路(DLL)，其特征在于，所述假锁定检测器根据特定的信号复位相位检测器。
16.如权利要求14所述的延迟锁定回路(DLL)，其特征在于，所述特定的信号包括基于通过使用所选择的时钟信号产生的脉冲信号的信号以及延迟于所选择的时钟信号一预定的时间的时钟信号。
17.如权利要求16所述的延迟锁定回路(DLL)，其特征在于，所述脉冲信号通过检测所选择的时钟信号、延迟时钟信号、以及自延迟时钟信号选择的时钟信号的一个或多个过渡沿来产生。
18.一种假锁定防止方法，其特征在于，该方法包括：
(a)产生多个延迟于参考时钟信号的时钟信号；
(b)产生自参考时钟信号分割的时钟信号；
(c)使用延迟时钟信号的至少一部分来采样所分割的时钟信号，并且对采样信号执行逻辑运算；以及
(d)仅有当延迟时钟信号的延迟时间的至少一部分等于或大于与参考时钟信号的预定延迟时间时，根据逻辑运算结果降低延迟时钟信号的延迟时间。
19.如权利要求18所述的假锁定防止方法，其特征在于，所述预定的延迟时间对应于参考时钟信号的一个周期或者参考时钟信号的一个周期的两个或多个整数倍数。
20.一种假锁定防止方法，其特征在于，该方法包括：
(a)产生多个延迟于参考时钟信号的延迟时钟信号；
(b)选择延迟时钟信号的其中之一，并且通过比较所选择的信号与参考时钟信号的相位来计算相位差；
(c)选择另一个延迟时钟信号，并且检测过渡沿；
(d)对检测结果和相位比较结果执行逻辑运算；以及
(e)根据逻辑运算的结果复位相位比较。
21.如权利要求20所述的假锁定防止方法，其特征在于，所述过渡沿的检测结果包括短于参考时钟信号的周期的脉冲信号。
22.如权利要求21所述的假锁定防止方法，其特征在于，所述脉冲信号包括通过对在步骤(c)中选择的时钟信号执行逻辑运算所产生的信号以及延迟于在步骤(c)中选择的时钟信号的信号。
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