TWI504151B - 防止假鎖定的電路和方法以及使用該電路和方法的延遲鎖定迴路 - Google Patents

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Description

防止假鎖定的電路和方法以及使用該電路和方法的延遲鎖定迴路
本發明涉及一種延遲鎖定迴路(Delay Lock Loop，DLL)，尤其涉及一種用於當使用參考時脈信號產生多相位(multi-phase)時脈信號時防止假鎖定的技術。
通常，延遲鎖定迴路是指產生藉由通過延遲線(delay line)延遲參考時脈信號REF所獲得的多相位時脈信號的電路。
第1圖為說明傳統的延遲鎖定迴路的配置的方塊圖。
參考第1圖，傳統的延遲鎖定迴路30包括相位偵測器31、電荷幫浦(charge pump)32、低通濾波器33以及壓控延遲線(Voltage Controlled Delay Line，VCDL)34。該相位偵測器31被配置以比較參考時脈信號REF的第N個正邊緣(positive edge)與回饋時脈信號FEB的第(N-1)個正邊緣，並且輸出與其間的相位差對應的相位差信號UP/DOWN。該電荷幫浦32被配置以產生與相位差信號UP/DOWN對應的相位差電流。所述低通濾波器33被配置以將相位差電流轉換為電壓信號並且產生控制電壓Vctrl。所述VCDL 34被配置以藉由調整參考時脈信號REF的延遲時間產生多相位時脈信號，以響應控制電壓Vctrl。
該等多相位時脈信號包括藉由延遲參考時脈信號REF預定的相位差所獲得的延遲的時脈信號。在該等多相位時脈信號中，藉由延遲參考時脈信號REF一個週期而與參考時脈信號REF同步的最終延遲的時脈信號便成為向相位偵測器31提供的回饋時脈信號FEB。
第2圖為說明第1圖的相位偵測器的配置的方塊圖。
參考第2圖，當參考時脈信號REF的相位超前於回饋時脈信號FEB的相位時，第一正反器FF1首先啟動(activate)並輸出向上信號(up signal)UP。第二正反器FF2在根據參考時脈信號REF與回饋時脈信號FEB之間的相位差的時間之後啟動並輸出向下信號(down signal)DOWN。當向上信號UP與向下信號DOWN都被啟動時，及閘AD重置第一正反器FF1和第二正反器FF2。
當回饋時脈信號FEB的相位超前於參考時脈信號REF的相位時，第二正反器FF2首先啟動並輸出向下信號DOWN。當第一正反器FF1在根據相位差的時間之後啟動並輸出向上信號UP時，及閘AD重置第一正反器FF1和第二正反器FF2。
當參考時脈信號REF的相位與回饋時脈信號FEB的相位一致時，第一正反器FF1和第二正反器FF2同時啟動向上信號UP和向下信號DOWN，並且藉由及閘AD重置。當回饋時脈信號FEB延遲於參考時脈信號REF一個週期並且與參考時脈信號REF同步時，延遲鎖定迴路30成為一正常鎖定狀態。
當設計延遲鎖定迴路30時，如何設計不發生假鎖定的延遲鎖定迴路30是非常重要的。延遲鎖定迴路30的假鎖定問題包括諧波鎖定(harmonic lock)和阻塞鎖定(stuck lock)。
諧波鎖定是指當回饋時脈信號FEB延遲於參考時脈信號REF的延遲時間對應於參考時脈信號REF的一個週期T1的整數倍數，例如：兩個週期T2、三個週期T3、以及四個週期T4時，延遲鎖定迴路30保持一假鎖定狀態的一種狀態。在諧波鎖定狀態中，參考時脈信號REF與回饋時脈信號FEB同步並且無相位差。因此，延遲鎖定迴路30判定諧波鎖定狀態為一正常鎖定狀態。
第3圖為當傳統的延遲鎖定迴路處於正常鎖定狀態時多相位時脈信號的時序圖。第4圖為當傳統的延遲鎖定迴路處於諧波鎖定狀態(兩個週期)時多相位時脈信號的時序圖。第5圖為當傳統的延遲鎖定迴路處於另一種諧波鎖定狀態(三個週期)時多相位時脈信號的時序圖。
在第3圖至第5圖中，多相位時脈信號包括第1至第14延遲的時脈信號CLK1至CLK14，並且第14延遲的時脈信號成為藉由最終延遲參考時脈信號REF所獲得的回饋時脈信號FEB。在向下信號DOWN下面所示的箭頭表示參考時脈信號REF和第1至第14延遲的時脈信號CLK1至CLK14的正邊緣。這裏，使用包含有14個延遲的時脈信號CLK1至CLK14的多相位時脈信號作為示例，並且各自箭頭之間的相位差彼此相等。因此，在如第3圖所示的正常鎖定狀態中，相位差對應於將一個週期1T平均分為14份所獲得的值。此外，在如第4圖所示的兩個週期2T的諧波鎖定狀態中，相位差對應於將兩個週期2T平均分為14份所獲得的值。再者，在如第5 圖所示的三個週期3T的諧波鎖定狀態中，相位差對應於將三個週期3T平均分為14份所獲得的值。
參考第3圖至第5圖，參考時脈信號REF與回饋時脈信號FEB的相位在傳統的延遲鎖定迴路的正常鎖定狀態和諧波鎖定狀態中通常彼此相一致。因此，傳統的延遲鎖定迴路可以判定正常鎖定狀態和諧波鎖定狀態都是正常鎖定狀態。
當延遲鎖定迴路30在一方向中運作以連續地降低延遲時間時，即使VCDL 34的延遲時間已經接近最小延遲時間，阻塞鎖定也會發生。如上所述，相位偵測器31比較參考時脈信號REF的第N個正邊緣與回饋時脈信號FEB的第(N-1)個正邊緣，並且產生相位差信號UP/DOWN。當相位偵測器31錯誤地比較參考時脈信號REF與回饋時脈信號FEB並且產生假相位差信號UP/DOWN時，阻塞鎖定狀態發生。例如，假設控制電壓Vctrl已經接近延遲鎖定迴路中的電源供應電壓VDD，其中VCDL 34具有最小延遲時間。在此情況下，對於正常運作而言，相位偵測器31必須藉由產生向下信號DOWN來增加延遲時間，以降低控制電壓Vctrl。然而，當相位偵測器31錯誤地比較參考時脈信號REF與回饋時脈信號FEB並且產生向上信號UP以增加控制電壓Vctrl時，延遲鎖定迴路30處於阻塞鎖定狀態，其中延遲鎖定迴路30不運作，因為控制電壓Vctrl已經接近作為最大電壓的電源供應電壓VDD，並且固定於電源供應電壓VDD。
第6圖為當傳統的延遲鎖定迴路處於阻塞鎖定狀態時，多相位時脈信號、異常信號、以及正常信號的時序圖。這裏，使用當控制電壓Vctrl為電源供應電壓時VCDL具有最小延遲時間的延遲鎖定迴路作為示例。
參考第6圖，當相位偵測器31比較參考時脈信號REF的第N個正邊緣與回饋時脈信號FEB的第(N-1)個正邊緣時，相位偵測器31可以判定的是回饋時脈信號FEB的相位超前於參考時脈信號REF的相位，並且輸出正常信號作為向下信號DOWN。在此情況下，延遲鎖定迴路30正常地運作。
在另一方面，當相位偵測器31比較參考時脈信號REF與回饋時脈信號FEB的相位時，相位偵測器31可以比較參考時脈信號REF的第N個正邊緣與回饋時脈信號FEB的第N個正邊緣，錯誤地判斷參考時脈信號REF的相位超前於回饋時脈信號FEB的相位，並且輸出異常信號作為向上信號UP。在此情況下，延遲鎖定迴路30處於阻塞鎖定狀態，並且不是正常地運 作。
雖然第6圖未顯示，當控制電壓Vctrl為接地電壓VSS時，阻塞鎖定可以發生在延遲鎖定迴路中，其中VCDL 34具有最小延遲時間。
對於正常運作而言，當控制電壓Vctrl為接地電壓VSS時，相位偵測器31必須藉由產生向上信號UP來降低延遲時間，以增加控制電壓Vctrl。然而，當相位偵測器31錯誤地比較參考時脈信號REF與回饋時脈信號FEB並且產生向下信號DOWN以降低控制電壓Vctrl時，延遲鎖定迴路30處於阻塞鎖定狀態，其中延遲鎖定迴路30不運作，因為控制電壓Vctrl已經接近作為最小電壓的接地電壓VSS並且固定於接地電壓VSS。
第7圖為傳統延遲鎖定迴路的相位偵測器的狀態圖。
參考第7圖，當參考時脈信號REF的相位超前於回饋時脈信號FEB的相位時(先行的參考時脈信號REF(Early REF))，向上信號UP被啟動至“1”；當回饋時脈信號FEB的相位超前於參考時脈信號REF的相位時(後行的參考時脈信號REF(Late REF))，向下信號DOWN被啟動至“1”。當參考時脈信號REF與回饋時脈信號FEB的相位彼此相一致並且彼此同步時(相同的參考時脈信號REF和回饋時脈信號FEB)，向上信號UP與向下信號DOWN最終都被關閉(deactivate)至“0”，以保持其所處的鎖定狀態。然而，參考第7圖，可以看出，傳統的延遲鎖定迴路的相位偵測器的狀態圖不是提供有防止假鎖定如諧波鎖定或阻塞鎖定的功能。
近年來，正在對在延遲鎖定迴路中防止假鎖定以及擴展鎖定範圍的各種方法進行積極地研究。所述方法的其中之一是使用具有重置電路的相位偵測器(電機電子工程師學會期刊：固態電路，第37卷，第11號，2002年11月)(題目：低功耗小面積+-7.28ps抖動1-GHz的根據延遲鎖定迴路的時脈產生器)。下面，這篇文章被簡稱為參考文獻1。
然而，參考文獻1所揭露的方法具有侷限性，即它必須從一時間點出發，該時間點即為在延遲鎖定迴路運作之前VCDL的延遲時間是最小的，並且VCDL的延遲範圍VCDL_delay必須滿足“0<VCDL_delay<1.5週期”的條件。
此外，在參考文獻1所揭露的方法中，當延遲鎖定迴路的初始狀態因為某個原因不同時或者相位偵測器在延遲鎖定迴路的運作期間至少曾經是因為各種因素而錯誤地比較回饋時脈信號和參考時脈信號時，可能發生阻 塞鎖定。
在延遲鎖定迴路中防止假鎖定以及擴展鎖定範圍的另一種方法是使用複製(replica)延遲線(電機電子工程師學會期刊，固態電路，第35卷，第3號，2002年3月)(題目：使用複製延遲線的所有模擬多相位延遲鎖定迴路以實現寬範圍運作和低抖動性能)。下面，這篇文章被簡稱為參考文獻2。
參考文獻2提出了使用複製延遲線的寬範圍延遲鎖定迴路。在參考文獻2所揭露的方法中，複製延遲線包括電流導引相位偵測器(Current Steering Phase Detector，CSPD)和低通濾波器，並且CSPD的電荷幫浦的電流比必須精確地設置。
然而，參考文獻2中所提出的寬範圍延遲鎖定迴路僅可在當參考時脈信號的負載比(duty rate)為一預定的比例(例如50%)時使用，並且在複製延遲線中使用的電荷幫浦的電流比必須精確地設計。
因此，本發明致力於解決在現有技術中出現的問題，並且本發明的一個目的是提供一種用於當產生藉由延遲參考時脈信號所同步的多相位時脈信號時，藉由偵測諧波鎖定狀態來防止假鎖定的假鎖定防止電路及方法，以及使用上述電路及方法的延遲鎖定迴路。
本發明的另一目的是提供一種用於當產生藉由延遲參考時脈信號所同步的多相位時脈信號時，藉由偵測阻塞鎖定狀態來防止阻塞鎖定狀態的假鎖定防止電路及方法。
為了實現上述目的，根據本發明的一個方面，提供一種假鎖定防止電路，其產生複數個延遲於參考時脈信號的時脈信號，並且該假鎖定防止電路包括一偵測器，配置以偵測一假鎖定狀態，在該假鎖定狀態中複數個延遲的時脈信號中一個或多個時脈信號的變遷緣偏離參考時脈信號的一個週期，並且錯誤地鎖定在參考時脈信號的整數倍數週期(例如：兩個週期或三個週期)。所述偵測器包括具有多個正反器的時脈採樣器、具有多個正反器的另一時脈採樣器、以及邏輯單元，並且藉由採樣延遲的時脈信號來偵測假鎖定狀態。
根據本發明的另一方面，一種延遲鎖定迴路包括一相位偵測器，配置以偵測參考時脈信號與回饋時脈信號之間的相位差；一電荷幫浦，配置以汲取或流出電流，以響應偵測結果；以及一假鎖定防止電路，配置以藉由使用多個延遲的時脈信號來偵測參考時脈信號與回饋時脈信號的假鎖定，其中多個延遲的時脈信號由壓控延遲線產生，並且在多個延遲的時脈信號中，延遲時間間隔根據由低通濾波器產生的控制電壓的變化而增加或降低。該假鎖定防止電路包括一個或多個偵測器，以偵測兩種具有不同原因的假鎖定狀態。
仍然根據本發明的另一方面，一種假鎖定防止電路包括一假鎖定偵測器，配置以選擇一相位偵測器的輸出信號和延遲於參考時脈信號的多個時脈信號的其中之一，對所選擇的信號執行邏輯運算，並且偵測根據運算結果發生的假鎖定。該相位偵測器藉由該偵測來設置，並且脫離該假鎖定狀態。
根據本發明的實施例，由於當偵測延遲鎖定迴路的諧波鎖定狀態時，假鎖定防止電路使用延遲的時脈信號的正邊緣偵測諧波鎖定狀態，假鎖定防止電路在不接收參考時脈信號的負載比的效果的情況下可以防止假鎖定。此外，假鎖定防止電路選擇延遲的時脈信號的其中之一，並且使用所選擇的時脈信號作為採樣時脈信號，用於偵測諧波鎖定狀態，藉以擴展最大延遲範圍。
再者，由於當參考時脈信號與回饋時脈信號被錯誤地比較時，可以使用阻塞鎖定信號來設置相位偵測器，可以防止延遲鎖定迴路處於阻塞鎖定狀態。
現在參考所附圖式對本發明的首選實施例進行更加詳細的描述，其示例將在所附圖式中說明。相同的元件符號將用於圖式及說明書中，以代表相同或相似的部件。
第8圖為根據本發明一實施例中的延遲鎖定迴路的方塊圖。
參考第8圖，根據本發明實施例中的延遲鎖定迴路600包括假鎖定防止電路100、相位偵測器200、電荷幫浦300、低通濾波器400、壓控延遲 線(Voltage Controlled Delay Line，VCDL)500。延遲鎖定迴路600被配置以藉由VCDL 500延遲參考時脈信號REF一個週期來產生回饋時脈信號FEB，並且同步參考時脈信號REF和回饋時脈信號FEB。
VCDL 500包括第1至第14延遲元件DL1至DL14，並且被配置以藉由控制參考時脈信號REF的相位延遲來產生延遲的時脈信號CK1至CK14，以響應藉由低通濾波器400所施加的控制電壓Vctrl。當控制電壓Vctrl為電源供應電壓VDD時，VCDL 500具有最小延遲時間，並且具有以使延遲時間隨著控制電壓Vctrl逐漸地降低而增加的架構。
取決於設計者的選擇，VCDL 500可以設計為當控制電壓Vctrl為電源供應電壓VDD時具有最小延遲時間，或者當控制電壓Vctrl為接地電壓VSS時具有最小延遲時間。
延遲的時脈信號CK1至CK14包括對應於第1至第14延遲元件DL1至DL14而產生的第1至第14時脈信號CK1至CK14。在第1至第14延遲的時脈信號CK1至CK14中的相位差彼此相等。在正常鎖定狀態中，各自延遲的時脈信號CK1至CK14之間的相位差可以藉由將參考時脈信號REF的一個週期分為14份來獲得，其中14為延遲時脈的數量。
在延遲的時脈信號CK1至CK14中，最後輸出的第14延遲的時脈信號CK14可以用作為向相位偵測器200輸入的回饋時脈信號FEB。在延遲的時脈信號CK1至CK14中，第4延遲的時脈信號CK4、第6延遲的時脈信號CK6、第8延遲的時脈信號CK8、第10延遲的時脈信號CK10、以及第12延遲的時脈信號CK12可以用作為向假鎖定防止電路100輸入的採樣時脈信號。在延遲的時脈信號CK1至CK14中，具有中間延遲值的延遲的時脈信號(例如：第5延遲的時脈信號CK5)可以用作為向假鎖定防止電路100輸入的中間的延遲的時脈信號。
假鎖定防止電路100藉由使用時脈信號CK4、CK6、CK8、CK10、以及CK12採樣參考時脈信號REF來產生諧波鎖定信號HD，並且使用相位差信號UP/DOWN和中間的延遲的時脈信號CK5來產生阻塞鎖定信號(stuck lock signal)RST_CONT。相位差信號UP/DOWN包括向下信號DOWN，以降低控制電壓Vctrl；以及向上信號UP，以增加控制電壓Vctrl。
相位偵測器200被配置以比較參考時脈信號REF和回饋時脈信號FEB，並且根據參考時脈信號REF與回饋時脈信號FEB之間的相位差來輸 出相位差信號UP/DOWN。當參考時脈信號REF的相位超前於回饋時脈信號FEB的相位時，相位偵測器200啟動並且輸出向上信號UP；當回饋時脈信號FEB的相位超前於參考時脈信號REF的相位時，相位偵測器200啟動並且輸出向下信號DOWN。
相位偵測器200比較參考時脈信號REF的第N個正邊緣與回饋時脈信號FEB的第(N-1)個正邊緣，以正確地比較參考時脈信號REF與回饋時脈信號FEB。回饋時脈信號FEB的第(N-1)個正邊緣藉由VCDL 500延遲參考時脈信號REF的第N個正邊緣一個週期1T而獲得。
當諧波鎖定信號HD被啟動並且輸入時，相位偵測器200產生向上信號UP，以降低VCDL 500的相位延遲。當阻塞鎖定信號RST_CONT被啟動並且輸入時，相位偵測器200被重置，以再一次從起始執行正確地比較參考時脈信號REF與回饋時脈信號FEB的運作。
電荷幫浦300被配置以產生向上電流，以響應向上信號UP，並且產生向下電流，以響應向下信號DOWN。電荷幫浦300可以包括P型金屬氧化物半導體電晶體P1和N型金屬氧化物半導體電晶體N1，該P型金屬氧化物半導體電晶體P1和該N型金屬氧化物半導體電晶體N1在電源供應電壓VDD與接地電壓GND之間串聯連接。向上信號UP可以藉由反相器I1輸入至P型金屬氧化物半導體電晶體P1的控制端，向下信號DOWN可以輸入至N型金屬氧化物半導體電晶體N1的控制端。
低通濾波器400被配置以將向上電流或向下電流轉換為電壓信號，並且產生控制電壓Vctrl，其中高頻成分係從該控制電壓Vctrl中移除的。低通濾波器400可以包括電容器C1，該電容器C1的一端連接至電荷幫浦300的輸出端，另一端連接至接地電壓GND。
第9圖為說明第8圖的假鎖定防止電路的配置的方塊圖。
參考第9圖，假鎖定防止電路100包括諧波鎖定偵測器110，被配置以採樣參考時脈信號REF與時脈信號CK4、CK6、CK8、CK10、以及CK12，然後產生諧波鎖定信號HD。此外，假鎖定防止電路100包括阻塞鎖定偵測器120，被配置以藉由使用相位差信號UP/DOWN和中間的延遲的時脈信號CK5來產生阻塞鎖定信號RST_CONT。假鎖定防止電路100可以僅包括諧波鎖定偵測器110和阻塞鎖定偵測器120的其中之一或兩個都包括。
第10圖為第9圖所示之諧波鎖定偵測器110的電路圖。
參考第10圖，諧波鎖定偵測器110包括分配器111、第一採樣器112A、第二採樣器112B、以及及閘113。
分配器111被配置以輸出信號REF_2，該信號REF_2係由參考時脈信號REF分為2份的。
第一採樣器112A包括第1至第5正反器FF11至FF15。所述分為2份的信號REF_2分別使用時脈信號CK4、CK6、CK8、CK10、以及CK12藉由第1至第5正反器FF11至FF15來採樣，然後轉換為輸出信號Q11至Q15。第1至第5正反器FF11至FF15可包括D型正反器。
第二採樣器112B包括第6至第9正反器FF21至FF24。在第一採樣器112A的輸出信號Q11至Q15中，輸出信號Q11至Q14再次被第6至第9正反器FF21至FF24採樣，其被設計以識別輸出信號Q12至Q15作為時脈信號，然後轉換為輸出信號Q21至Q24。第6至第9正反器FF21至FF24可包括D型正反器。
及閘113被配置以對自第6至第9正反器FF21至FF24輸出的輸出信號Q21至Q24執行一及(AND)運算，並且輸出諧波鎖定信號HD。
此後，將更加詳細地描述諧波鎖定偵測器110偵測諧波鎖定的原理。
當在第一採樣器112A中使用的時脈信號CK4、CK6、CK8、以及CK10的所有正邊緣均存在於參考時脈信號REF的一個循環(one-cycle)週期內時，諧波鎖定偵測器110在以使延遲鎖定迴路600正常地運作的高位準(high level)輸出諧波鎖定信號HD。
當諧波鎖定信號HD在高位準輸出時，相位偵測器200比較參考時脈信號REF與回饋時脈信號FEB的相位，並且輸出向上信號UP或向下信號DOWN。即，由於還未發生諧波鎖定，延遲鎖定迴路處於正常鎖定狀態，其中參考時脈信號REF與回饋時脈信號FEB之間的同步被向上信號UP或向下信號DOWN持續地保持。
當在第一採樣器112A中使用的時脈信號CK4、CK6、CK8、以及CK10的一個或多個正邊緣不存在於參考時脈信號REF的一個循環週期中時，諧波鎖定偵測器110判定發生的諧波鎖定狀態或者電流狀態偏離諧波鎖定偵測器110可以偵測正常鎖定狀態的範圍，並且將諧波鎖定信號HD啟動為低位準(有效低位準(active low))。當諧波鎖定信號HD在低位準輸出時，這代表諧波鎖定的發生。因此，相位偵測器200輸出向下信號DOWN，以 降低VCDL 500的延遲時間，不管在參考時脈信號REF與回饋時脈信號FEB之間有多大電位差。根據該運作，當VCDL具有離參考時脈信號REF一個循環的延遲時間時，回饋時脈信號FEB的延遲時間逐漸地降低，並且延遲鎖定迴路最終處於正常鎖定狀態。
在本發明的實施例中，諧波鎖定的發生與否係根據時脈信號的正邊緣是否存在來判定。然而，也可變化其設計，使諧波鎖定的發生與否係根據時脈信號的負邊緣是否存在來判定。
在本發明的實施例中，已經描述了當偵測諧波鎖定狀態時，諧波鎖定偵測器110將諧波鎖定信號HD啟動為一低位準，並且當未偵測諧波鎖定狀態時，向高位準輸出諧波鎖定信號HD。然而，本發明不限於此，但是諧波鎖定信號HD可以在不同的邏輯位準輸出。
此外，已經描述了第一採樣器112A使用5個正反器FF11至FF15採樣分為2份的信號REF_2，第二採樣器112B使用4個正反器FF21至FF24採樣第1至第4輸出信號Q11至Q14。然而，正反器和分割信號的數量可以根據應用的電路和環境以各種方式變化。
第11圖為在正常鎖定狀態中諧波鎖定偵測器的運作時序圖。在第11圖中，“4”、“6”、“8”、“10”、以及“12”表示在諧波鎖定方向中使用的時脈信號CK4、CK6、CK8、CK10、以及CK12的正邊緣。
參考第11圖，由於時脈信號CK4、CK6、CK8、CK10、以及CK12的所有正邊緣均存在於參考時脈信號REF的每一個週期內，諧波鎖定偵測器110在一高位準輸出諧波鎖定信號HD。這意味著延遲鎖定迴路600正常地運作。在此情況下，第一採樣器112A的第1至第5正反器FF11至FF15輸出具有與各自的時脈信號CK4、CK6、CK8、CK10、以及CK12之間的延遲間隔相同的延遲間隔的第1至第5輸出信號Q11至Q15。
第二採樣器112B的第6至第9正反器FF21至FF24使用第2至第5輸出信號Q12至Q15採樣第1至第4輸出信號Q11至Q14。由於第1至第4輸出信號Q11至Q14在第2至第5輸出信號Q12至Q15的正邊緣處於高位準狀態，第6至第9輸出信號Q21至Q24均在高位準輸出。因此，及閘113在高位準輸出諧波鎖定信號HD，以宣佈延遲鎖定迴路600處於正常鎖定狀態。
第12圖為顯示諧波鎖定偵測器可以偵測正常鎖定狀態的最大範圍的運 作時序圖。
參考第12圖，第12延遲的時脈信號CK12的正邊緣12位於與參考時脈信號REF的正邊緣一致的一點，其中第12延遲的時脈信號CK12的相位在第1至第5正反器FF11至FF15的時脈信號CK4、CK6、CK8、CK10、以及CK12的正邊緣中是最後的。這種狀態顯示諧波鎖定偵測器可以偵測正常鎖定狀態的最大範圍。在此情況下，由於時脈信號CK4、CK6、CK8、CK10、以及CK12的所有正邊緣均存在於參考時脈信號REF的每一個循環週期內，諧波鎖定偵測器110的及閘113在高位準輸出諧波鎖定信號HD。因此，當具有與延遲的時脈信號CK1至CK14中的時脈信號CK4、CK6、CK8、CK10、以及CK12不同相位的延遲的時脈信號被用作為採樣時脈時，諧波鎖定偵測器110可以偵測正常鎖定狀態的最大範圍可以改變。
第13圖為當諧波鎖定偵測器偏離其可以偵測正常鎖定狀態的最大範圍時，諧波鎖定偵測器的運作時序圖。
參考第13圖，可以看出，第12延遲的時脈信號CK12的正邊緣12偏離參考時脈信號REF的一個週期，其中第12延遲的時脈信號CK12的相位在時脈信號CK4、CK6、CK8、CK10、以及CK12的正邊緣中是最後的，但是第2至第10延遲的時脈信號CK2至CK10的正邊緣屬於參考時脈信號REF的一個週期。
由於時脈信號CK4、CK6、CK8、CK10、以及CK12的所有正邊緣均不存在於參考時脈信號REF的每一個週期內，諧波鎖定偵測器110的及閘113將諧波鎖定信號HD啟動為低位準。這意味著諧波鎖定已發生。當諧波鎖定信號HD在低位準輸出時，延遲鎖定迴路600的相位偵測器200在一方向中運作，以降低VCDL 500的延遲時間，從而移除諧波鎖定。
下面將更加詳細地描述這種運作。當如上所述發生諧波鎖定時，第一採樣器112A的第5正反器FF15在第12延遲的時脈信號CK12的正邊緣採樣分為2份的信號REF_2的邏輯位準，並且輸出第5輸出信號Q15。
第二採樣器112B的第6至第9正反器FF21至FF24採樣第1至第4輸出信號Q11至Q14到第2至第5輸出信號Q12至Q15。由於第1至第3輸出信號Q11至Q13在第2至第4輸出信號Q12至Q14的正邊緣處於高位準狀態，第6至第8正反器FF21至FF23在高位準輸出第6至第8輸出信號Q21至Q23。在另一方面，由於第4輸出信號Q14在第5輸出信號Q15 的正邊緣處於低位準狀態，第9正反器FF24在低位準輸出第9輸出信號Q24。因此，諧波鎖定偵測器110的及閘113在低位準輸出諧波鎖定信號HD，以宣佈諧波鎖定已發生。
第14圖和第15圖為當自VCDL輸出的回饋時脈信號FEB的延遲時間對應於參考時脈信號REF的兩個週期或三個週期時，諧波鎖定偵測器110的運作時序圖。
參考第14圖，當回饋時脈信號FEB的延遲時間對應於參考時脈信號REF的兩個週期時，第二採樣器112B的第7正反器FF22根據第8延遲的時脈信號CK8輸出低位準信號，其中第8延遲的時脈信號CK8為第一個偏離參考時脈信號REF的一個週期範圍的信號。因此，諧波鎖定偵測器110的及閘113在低位準輸出諧波鎖定信號HD，以宣佈諧波鎖定狀態已發生。
參考第15圖，當回饋時脈信號FEB的延遲時間對應於參考時脈信號REF的三個週期時，第二採樣器112B的第6正反器FF21根據第6延遲的時脈信號CK6輸出低位準信號Q21，其中第6延遲的時脈信號CK6為第一個偏離參考時脈信號REF的一個週期範圍的信號。因此，諧波鎖定偵測器110的及閘113在低位準輸出諧波鎖定信號HD，以宣佈諧波鎖定狀態已發生。
第16圖為當回饋時脈信號FEB的延遲時間小於參考時脈信號REF的一個週期時，諧波鎖定偵測器的運作時序圖。
參考第16圖，由於延遲的時脈信號CK1至CK14的所有正邊緣均存在於參考時脈信號REF的一個週期內，諧波鎖定偵測器110判定的是電流狀態處於正常鎖定狀態，並且在高位準輸出諧波鎖定信號HD。
然而，雖然延遲的時脈信號CK1至CK14的所有正邊緣均存在於參考時脈信號REF的一個週期內，並且回饋時脈信號FEB的延遲時間小於參考時脈信號REF的一個週期，相位偵測器200可以產生假相位差信號(例如：向上信號UP)。在此情況下，由於延遲鎖定迴路600在一方向中運作，以降低VCDL 500的延遲時間，可以發生阻塞鎖定狀態。
這裏，將描述發生阻塞鎖定狀態的情形。第17圖為第9圖所示的阻塞鎖定偵測器的電路圖。
參考第17圖，阻塞鎖定偵測器120包括正邊緣偵測單元121、第二及閘AD12、第三及閘AD13、以及第一或閘OR11。正邊緣偵測單元121被 配置以產生具有根據中間的延遲的時脈信號CK5的正邊緣的預定寬度的正邊緣偵測信號RST_CK。第二及閘AD12被配置以對向上信號UP和正邊緣偵測信號RST_CK執行一及運算。第三及閘AD13被配置以對向下信號DOWN和正邊緣偵測信號RST_CK執行一及運算。第一或閘OR11被配置以對第二及閘AD12的輸出和第三及閘AD13的輸出執行一或運算。
正邊緣偵測單元121包括第一反相器I11、第一延遲DL11、以及第一及閘AD11。第一反相器I11被配置以反相中間的延遲的時脈信號CK5的相位。第一延遲DL11被配置以延遲第一反相器I11的輸出。第一及閘AD11被配置以對第一延遲DL11和中間的延遲的時脈信號CK5的輸出D_CK5_B執行一及運算，並且輸出運算結果作為正邊緣偵測信號RST_CK。預定寬度可以藉由第一延遲DL11來判定。在本發明的實施例中，第5延遲的時脈信號CK5被用作為中間的延遲的時脈信號，但是本發明不限於此。雖然使用具有大於第一延遲的時脈信號CK1的延遲時間且小於第14延遲的時脈信號CK14的延遲時間的其他延遲的時脈信號CK2至CK4以及CK6至CK13的任意一個，可以獲得相同的效果。
第18圖為第8圖所示之相位偵測器的方塊圖。
參考第18圖，相位偵測器200包括第一正反器FF1、第二正反器FF2、向上信號輸出單元211、向下信號輸出單元212、以及重置控制單元213。
第一正反器FF1具有與電源供應電壓VDD連接的資料輸入終端D；與參考時脈信號REF連接的時脈終端CK；以及輸出終端Q，被配置以產生向上信號UP作為輸出信號。第二正反器FF2具有與電源供應電壓VDD連接的資料輸入端D；與回饋時脈信號FEB連接的時脈終端CK；以及輸出終端Q，被配置以產生向下信號DOWN。當參考時脈信號REF的相位超前於回饋時脈信號FEB的相位時，向上信號UP自第一正反器FF1輸出；當回饋時脈信號FEB的相位超前於參考時脈信號REF的相位時，向下信號DOWN自第二正反器FF2輸出。
向上信號輸出單元211包括第一開關TG1和第二開關TG2。第一開關TG1位於第一正反器FF1的輸出終端Q與向上信號輸出終端之間，並且第一開關TG1被配置以控制向上信號UP的輸出，以響應諧波鎖定信號對HD和HD_B。第二開關TG2位於電源供應電壓VDD與向上信號輸出終端之間，並且第二開關TG2被配置以控制電源供應電壓VDD的輸出，以響應 諧波鎖定信號HD_B和HD。第一開關TG1和第二開關TG2可以彼此互補地運作，以響應諧波鎖定信號對HD和HD_B。
向下信號輸出單元212包括第三開關TG3和第四開關TG4。第三開關TG3位於第二正反器FF2的輸出終端Q與向下信號輸出終端之間，並且第三開關TG3被配置以控制向下信號DOWN的輸出，以響應諧波鎖定信號對HD和HD_B。第四開關TG4位於接地電壓GND與向下信號輸出終端之間，並且第四開關TG4被配置以控制接地電壓GND與向下信號輸出終端之間的連接，以響應諧波鎖定信號對HD_B和HD。第三開關TG3和第四開關TG4可以彼此互補地運作，以響應諧波鎖定信號對HD和HD_B。
重置控制單元213包括及閘AD1和或閘OR1。及閘AD1被配置以對自第一正反器FF1和第二正反器FF2的輸出終端Q輸出的信號執行一及運算，並且或閘OR1被配置以對阻塞鎖定信號RST_CONST和及閘AD1的輸出執行一或運算。
當VCDL 500的延遲時間存在於可以偵測正常鎖定狀態的最大範圍內時，假鎖定防止電路100的諧波鎖定偵測器110在高位準向相位偵測器200提供諧波鎖定信號HD。因此，電源供應電壓VDD被向上信號輸出單元211的第二開關TG2封鎖並且不作為向上信號UP輸出，接地電壓GND被向下信號輸出單元212的第四開關TG4封鎖並且不作為向下信號DOWN輸出。自第一正反器FF1輸出的向上信號UP藉由向上信號輸出單元211的第一開關TG1朝向電荷幫浦300輸出，並且自第二正反器FF2輸出的向下信號DOWN藉由向下信號輸出單元212的第三開關TG3朝向電荷幫浦300輸出。
當諧波鎖定信號HD被啟動為低位準並且被提供至相位偵測器200時，這意味著回饋時脈信號FEB的延遲時間超過參考時脈信號REF的一個週期或者諧波鎖定狀態已發生。因此，相位偵測器200可以增加控制電壓Vctrl的位準，以降低延遲時間。對於此運作而言，向上信號輸出單元211藉由第二開關TG2輸出電源供應電壓VDD作為向上信號UP，並且向下信號輸出單元212藉由第四開關TG4輸出接地電壓GND作為向下信號DOWN。因此，由於在VCDL 500中參考時脈信號REF的延遲時間急劇下降，可以防止諧波鎖定狀態。
與此同時，當VCDL 500的延遲時間存在於假鎖定防止電路100的諧波鎖定偵測器110可以偵測正常鎖定狀態的最大範圍內時，在假鎖定防止 電路100內部的諧波鎖定偵測器110不向相位偵測器200提供啟動的重置信號RST_CONST。因此，相位偵測器200的第一正反器FF1和第二正反器FF2僅根據向上信號UP和向下信號DOWN的運算結果被重置控制單元213的輸出信號重置。然而，當假鎖定防止電路100的諧波鎖定偵測器110向相位偵測器200提供阻塞鎖定信號RST_CONST時，第一正反器FF1和第二正反器FF2被重置控制單元213重置。緊接地，整個相位偵測器200被重置。
第19圖為當VCDL的延遲時間小於參考時脈信號REF的0.5個週期並且參考時脈信號REF和回饋時脈信號FEB被正確地比較時，相位偵測器和阻塞鎖定偵測器的運作時序圖。
參考第19圖，由於回饋時脈信號FEB的第(N-1)個正邊緣的相位超前於參考時脈信號REF的第N個正邊緣的相位，相位偵測器200在對應於相位差的週期期間將向下信號DOWN啟動為高位準，並且輸出與負邊緣同步的暫態脈衝(instant pulse)，在負邊緣處向下信號DOWN轉換為低位準，作為向上信號UP(圖未示)。這裏，相位差代表正常鎖定狀態增加的延遲量。
根據本發明實施例中的延遲鎖定迴路被設計為隨著控制電壓Vctrl的增加而降低VCDL 500的延遲時間。因此，正常信號為向下信號DOWN。當向下信號DOWN從高位準轉換為低位準時，向上信號UP從低位準轉換為高位準，然後轉換為低位準一非常短的時間。此時，向下信號DOWN從高位準轉換為低位準的時間與向上信號UP從高位準轉換為低位準的時間相一致。向上信號UP的高週期為重置相位偵測器200的正反器所需的非常短的時間。
由於所有採樣時脈信號CK1至CK14均存在於參考時脈信號REF的一個週期內，諧波鎖定偵測器110在高位準輸出諧波鎖定信號HD，以宣佈電流狀態不是諧波鎖定狀態。阻塞鎖定偵測器120的正邊緣偵測單元121對藉由反相和延遲中間的延遲的時脈信號CK5所獲得的中間的延遲的時脈信號CK5和信號D_CK5_B執行一及運算，並且產生正邊緣偵測信號RST_CK。正邊緣偵測信號RST_CK在由VCDL 500延遲的時間內產生。
當正邊緣偵測信號RST_CK和向下信號DOWN同時位於高位準的一期間發生時，阻塞鎖定偵測器120的或閘OR1將阻塞鎖定信號RST_CONT 啟動為高位準。在本發明的實施例中，由於向下信號DOWN和正邊緣偵測信號RST_CK的高週期彼此不重疊，阻塞鎖定信號RST_CONT保持低狀態。在此情況下，相位偵測器200被對向下信號DOWN和向上信號UP執行的一及運算而重置，其中該向上信號UP係第一正反器FF1於參考時脈信號REF的正邊緣處所瞬間產生的。
第20圖為當VCDL的延遲時間小於參考時脈信號的0.5個週期並且參考時脈信號與回饋時脈信號被錯誤地比較時，相位偵測器和阻塞鎖定偵測器的運作時序圖。
參考第20圖，當相位偵測器200因為某個原因(例如：初始值錯誤)而比較參考時脈信號REF的第(N-1)個正邊緣與回饋時脈信號FEB的第(N-1)個正邊緣時，相位偵測器200判定的是其間的相位差對應於一位準，以降低VCDL 500的延遲時間，因為參考時脈脈衝REF的第(N-1)個正邊緣的相位超前於回饋時脈脈衝FEB的第(N-1)個正邊緣的相位。
因此，相位偵測器200產生異常向上信號Abnormal UP，以增加控制電壓Vctrl，並且延遲鎖定迴路在一方向中運作，以降低參考時脈信號REF的第(N-1)個正邊緣與回饋時脈信號FEB的第(N-1)個正邊緣之間的相位差，以響應控制電壓Vctrl。異常向上信號Abnormal UP為高位準的一週期是被認為藉由相位偵測器200降低的相位差的延遲時間。在過延遲時間之後，由回饋時脈信號FEB的正邊緣產生異常向下信號Abnormal DOWN。
這裏，異常向上信號Abnormal UP是指假鎖定狀態中的向上信號，並且在正常鎖定狀態中不產生。此外，異常向下信號Abnormal DOWN是指假鎖定狀態中的向下信號，並且在下面的描述中具有相同的含義。
當根據本發明實施例中的阻塞鎖定偵測器120不是存在於傳統的延遲鎖定迴路中時，相位偵測器200再次比較參考時脈信號REF的第N個正邊緣與回饋時脈信號FEB的第N個正邊緣，延遲鎖定迴路600在一方向中連續地運作，以降低VCDL 500的延遲時間，並且因此不脫離阻塞鎖定狀態。
然而，當提供根據本發明實施例中的阻塞鎖定偵測器120時，阻塞鎖定偵測器120的正邊緣偵測單元121在VCDL 500的延遲時間內產生正邊緣偵測信號RST_CK。阻塞鎖定偵測器120藉由一及運算輸出在異常向上信號Abnormal UP與正邊緣偵測信號RST_CK的高位準狀態彼此重疊的週期中啟動的阻塞鎖定信號RST_CONT。阻塞鎖定信號RST_CONT藉由重置 控制單元213的或閘OR1重置相位偵測器200的第一正反器FF1和第二正反器FF2，以使異常向上信號Abnormal UP校正為正常向上信號Normal UP。
然後，由於被阻塞鎖定信號RST_CONT重置的相位偵測器200比較回饋時脈信號FEB的第(N-1)個正邊緣與參考時脈信號REF的第N個正邊緣，相位偵測器200產生更正的向下信號Corrected DOWN和更正的向上信號Corrected UP，以在一方向中運作延遲鎖定迴路600，以增加VCDL 500的延遲時間，並且延遲鎖定迴路600返回至正常鎖定狀態。
因此，雖然相位偵測器200因為某個原因藉由比較參考時脈信號REF的第(N-1)個正邊緣與回饋時脈信號FEB的第(N-1)個正邊緣而產生異常向上信號Abnormal UP，相位偵測器200可以被由阻塞鎖定偵測器120產生的重置信號RST_CONT重置，然後正確地比較參考時脈信號REF的第N個正邊緣與回饋時脈信號FEB的第(N-1)個正邊緣。因此，阻塞鎖定狀態可以防止發生在延遲鎖定迴路600中，並且參考時脈信號REF和回饋時脈信號FEB可以藉由延遲參考時脈信號REF一個週期來同步。
第21圖為當參考時脈信號和回饋時脈信號在可以偵測正常鎖定狀態的最大範圍內被正確地比較時，相位偵測器和阻塞鎖定偵測器的運作時序圖。
參考第21圖，由於參考時脈信號REF的第N個正邊緣的相位超前於回饋時脈信號FEB的第(N-1)個正邊緣的相位，相位偵測器200產生向上信號UP，並且在一方向中運作，以根據控制電壓Vctrl來降低VCDL 500的延遲時間。向上信號UP的高週期對應於VCDL 500降低的延遲量。阻塞鎖定偵測器120的正邊緣偵測單元121在VCDL 500的延遲時間內產生正邊緣偵測信號RST_CK。
當相位偵測器200在諧波鎖定偵測器110可以偵測正常鎖定狀態的最大範圍內正確地比較參考時脈信號REF和回饋時脈信號FEB時，阻塞鎖定偵測器120不啟動阻塞鎖定信號RST_CONT，因為不存在正邊緣偵測信號RST_CK與向上信號UP的高位準狀態彼此相互重疊的週期。
因此，相位偵測器200不是被阻塞鎖定信號RST_CONT重置，而是在一方向中正常地運作，以降低參考時脈信號REF與回饋時脈信號FEB之間的相位差。
第22圖為當參考時脈信號和回饋時脈信號在可以偵測正常鎖定狀態的最大範圍內被錯誤地比較時，相位偵測器和阻塞鎖定偵測器的運作時序圖。
參考第22圖，由於在參考時脈信號REF的第N個正邊緣與回饋時脈信號FEB的第(N-1)個正邊緣之間參考時脈信號REF的相位超前於回饋時脈信號FEB的相位一個週期，回饋時脈信號FEB的延遲量必須降低，以同步參考時脈信號REF與回饋時脈信號FEB。
然而，當相位偵測器200因為某個原因例如初始值錯誤而比較參考時脈信號REF的第N個正邊緣與回饋時脈信號FEB的第(N-2)個正邊緣時，相位偵測器200判定增加回饋時脈信號FEB的延遲量，以同步參考時脈信號REF與回饋時脈信號FEB，因為在回饋時脈信號FEB的第(N-2)個正邊緣與參考時脈信號REF的第N個正邊緣之間回饋時脈信號FEB的相位超前於參考時脈信號REF的相位一個週期。然後，相位偵測器200輸出異常向下信號Abnormal DOWN。
在不存在根據本發明實施例中的阻塞鎖定偵測器120的傳統延遲鎖定迴路中，相位偵測器200連續地比較參考時脈信號REF的第(N+1)個正邊緣與回饋時脈信號FEB的第(N-1)個正邊緣，然後比較參考時脈信號REF的第(N+2)個正邊緣與回饋時脈信號FEB的第N個正邊緣。因此，延遲鎖定迴路500不脫離阻塞鎖定狀態。
當提供根據本發明實施例中的阻塞鎖定偵測器120時，阻塞鎖定偵測器120的正邊緣偵測單元121在VCDL 500的延遲時間內產生正邊緣偵測信號RST_CK。阻塞鎖定偵測器120對正邊緣偵測信號RST_CK和異常向下信號Abnormal DOWN執行一及運算，並且輸出阻塞鎖定信號RST_CONT，其中阻塞鎖定信號RST_CONT為在異常向下信號Abnormal DOWN與正邊緣偵測信號RST_CK的高位準狀態彼此重疊的週期中啟動。阻塞鎖定信號RST_CONT藉由重置控制單元213的或閘OR1重置相位偵測器200的第一正反器FF1和第二正反器FF2，並且校正異常向下信號Abnormal DOWN為正常向下信號Normal DOWN。
然後，由於被阻塞鎖定信號RST_CONT重置的相位偵測器200比較回饋時脈信號FEB的第(N-1)個正邊緣與參考時脈信號REF的第N個正邊緣，相位偵測器200產生更正的向下信號Corrected DOWN，以在一方向中運作延遲鎖定迴路600，以降低VCDL 500的延遲時間。
因此，甚至當相位偵測器200比較參考時脈信號REF的第N個正邊緣與回饋時脈信號FEB的第(N-2)個正邊緣時，可以防止發生阻塞鎖定狀態， 並且參考時脈信號REF與回饋時脈信號FEB可以藉由延遲參考時脈信號REF一個週期來同步。
根據本發明實施例中的延遲鎖定迴路600可以下面兩種狀態的任意一個來實現。
首先，當假鎖定防止電路100在高位準輸出諧波鎖定信號HD和阻塞鎖定信號RST_CONT時，相位偵測器200可以藉由阻塞鎖定信號RST_CONT重置，不僅當如第20圖所示比較參考時脈信號REF的第(N-1)個正邊緣的相位與回饋時脈信號FEB的第(N-1)個正邊緣的相位時，而且當如第22圖所示比較參考時脈信號REF的第N個正邊緣的相位與回饋時脈信號FEB的第(N-2)個正邊緣的相位時。由於相位偵測器200藉由阻塞鎖定信號RST_CONT重置，相位偵測器200可以正常地比較參考時脈信號REF的第N個正邊緣與回饋時脈信號FEB的第(N-1)個正邊緣。即，相位偵測器200正確地比較參考時脈信號REF的相位與回饋時脈信號FEB的相位，以使延遲鎖定迴路600處於正常鎖定狀態。
其次，當假鎖定防止電路100在高位準輸出諧波鎖定信號HD並且在低位準輸出阻塞鎖定信號RST_CONT時，延遲鎖定迴路600根據相位偵測器200的運作處於正常鎖定狀態，因為相位偵測器200正確地比較參考時脈信號REF與回饋時脈信號FEB的相位。
第23圖為第8圖所示的相位偵測器的狀態圖。
參考第23圖，根據本發明實施例中的相位偵測器200包括這樣的邏輯，即當諧波鎖定信號HD為“0”(邏輯低位準)時，向上信號UP變為“1”(邏輯高位準)並且向下信號變為“0”(邏輯低位準)，不管延遲鎖定迴路600處於什麼狀態。因此，根據本發明實施例中的延遲鎖定迴路600可以在一方向中運作，以降低VCDL 500的延遲時間，從而在諧波鎖定狀態中同步參考時脈信號REF的相位與回饋時脈信號FEB的相位。
當諧波鎖定信號HD為“1”並且參考時脈信號REF的相位超前於回饋時脈信號FEB的相位時，向上信號UP變為“1”，向下信號DOWN變為“0”。此外，當諧波鎖定信號HD為“1”並且參考時脈信號REF的相位滯後於回饋時脈信號FEB的相位時，向上信號UP變為“0”，向下信號DOWN變為“1”。此外，當諧波鎖定信號HD為“1”並且參考時脈信號REF的相位與回饋時脈信號FEB的相位一致時，向上信號UP變為“0”，向下信號DOWN也變為“0”。
當重置信號RST_CONT在向上信號UP為“1”且向下信號DOWN為“0”或者向上信號UP為“0”且向下信號DOWN為“1”的狀態中變為“1”時，這表示相位偵測器200錯誤地比較參考時脈信號REF的相位與回饋時脈信號FEB的相位。根據本發明實施例中的相位偵測器200包括這樣的邏輯，即當相位偵測器200因為某個原因而錯誤地比較參考時脈信號REF與回饋時脈信號FEB以使延遲鎖定迴路600處於阻塞鎖定狀態時，可以藉由阻塞鎖定信號RST_CONT來校正。
因此，當重置信號RST_CONT在向上信號UP為“1”且向下信號DOWN為“0”的狀態中變為“1”時，向上信號UP被校正為“0”並且向下信號DOWN被校正為“1”；當重置信號RST_CONT在向上信號UP為“0”且向下信號DOWN為“1”的狀態中變為“1”時，向上信號UP被校正為“1”並且向下信號DOWN被校正為“0”。因此，參考時脈信號REF與回饋時脈信號FEB的相位可以彼此同步。
鎖定狀態表示這樣的一個狀態，即在向上信號UP和向下信號DOWN均為“0”的狀態中，諧波鎖定信號HD為“1”並且參考時脈信號REF與回饋時脈信號FEB之間的相位差保持為“0”。
根據本發明實施例中的假鎖定防止電路100應用於延遲鎖定迴路600中的VCDL 500的延遲範圍VCDL_delay被設置為0<VCDL_delay<2＊ T＊ N。 這裏，N表示VCDL 500的延遲元件DL1至DLn的數量。因此，當VCDL 500使用如第8圖所示的14個延遲元件時，VCDL 500的延遲範圍VCDL_delay被設置為0<VCDL_delay<28＊ T。
再者，根據本發明實施例中的假鎖定防止電路100的諧波鎖定偵測器110和阻塞鎖定偵測器120使用由VCDL 500產生的第1至第14延遲的時脈信號CK1至CK14的正邊緣來偵測諧波鎖定狀態和阻塞鎖定狀態。因此，延遲鎖定迴路600可以在不接收參考時脈信號的負載比的效果的情況下運作。
在本發明的實施例中，當控制電壓Vctrl為電源供應電壓VDD時，VCDL 500具有最小延遲時間，並且當控制電壓Vctrl根據向下信號DOWN而逐漸地降低時，VCDL 500的延遲時間增加。然而，本發明不限於此結構。例如，當控制電壓Vctrl為接地電壓VSS時，VCDL 500可以具有最小延遲時間，並且當控制電壓Vctrl根據向上信號UP逐漸地增加時，VCDL 500的延遲時間可以增加。當控制電壓Vctrl為接地電壓VSS時，具有最小延遲時間的VCDL 500的配置和運作可以藉由熟悉本領域的技術人員從說明書中很容易地理解，其中當控制電壓Vctrl為電源供應電壓VDD時，VCDL 500具有最小延遲時間。因此，這裏省略對其詳細的描述。
在本發明的實施例中，已經描述了VCDL 500具有14個延遲元件並且包括與各自延遲元件對應的14個延遲時脈。然而，本發明不限於此，並且VCDL 500可以根據所應用的系統具有不同數量的延遲元件。
雖然本發明的首選實施例已經作為解釋性目的而描述，熟悉本領域的技術人員可以理解地是，在不脫離所附申請專利範圍所揭露的本發明的範圍和精神的情況下，可以對本發明作出各種修改、添加及替換。
30‧‧‧延遲鎖定迴路
31‧‧‧相位偵測器
32‧‧‧電荷幫浦
33‧‧‧低通濾波器
34‧‧‧壓控延遲線
100‧‧‧假鎖定防止電路
110‧‧‧諧波鎖定偵測器
111‧‧‧分配器
112A‧‧‧第一採樣器
112B‧‧‧第二採樣器
113‧‧‧及閘
120‧‧‧阻塞鎖定偵測器
121‧‧‧正邊緣偵測單元
200‧‧‧相位偵測器
211‧‧‧向上信號輸出單元
212‧‧‧向下信號輸出單元
213‧‧‧重置控制單元
300‧‧‧電荷幫浦
400‧‧‧低通濾波器
500‧‧‧壓控延遲線
600‧‧‧延遲鎖定迴路
AD‧‧‧及閘
AD1‧‧‧及閘
AD11‧‧‧第一及閘
AD12‧‧‧第二及閘
AD13‧‧‧第三及閘
Abnormal UP‧‧‧異常向上信號
Abnormal DOWN‧‧‧異常向下信號
C1‧‧‧電容器
CK1~CK14‧‧‧延遲的時脈信號
Corrected DOWN‧‧‧更正的向上信號
Corrected UP‧‧‧更正的向下信號
D‧‧‧資料輸入終端
DL1~DL14‧‧‧延遲元件
DL11‧‧‧第一延遲
DOWN‧‧‧向下信號
D_CK5_B‧‧‧信號
FEB‧‧‧回饋時脈信號
FF1‧‧‧第一正反器
FF2‧‧‧第二正反器
FF11‧‧‧第1正反器
FF12‧‧‧第2正反器
FF13‧‧‧第3正反器
FF14‧‧‧第4正反器
FF15‧‧‧第5正反器
FF21‧‧‧第6正反器
FF22‧‧‧第7正反器
FF23‧‧‧第8正反器
FF24‧‧‧第9正反器
HD‧‧‧諧波鎖定信號
HD_B‧‧‧諧波鎖定信號
GND‧‧‧接地電壓
I1‧‧‧反相器
I11‧‧‧第一反相器
N1‧‧‧N型金屬氧化物半導體電晶體
OR1‧‧‧或閘
OR11‧‧‧第一或閘
P1‧‧‧P型金屬氧化物半導體電晶體
Q‧‧‧輸出終端
Q11‧‧‧第1輸出信號
Q12‧‧‧第2輸出信號
Q13‧‧‧第3輸出信號
Q14‧‧‧第4輸出信號
Q15‧‧‧第5輸出信號
Q21‧‧‧第6輸出信號
Q22‧‧‧第7輸出信號
Q23‧‧‧第8輸出信號
Q24‧‧‧第9輸出信號
REF‧‧‧參考時脈信號
REF_2‧‧‧信號
RST_CONT‧‧‧阻塞鎖定信號
TG1‧‧‧第一開關
TG2‧‧‧第二開關
TG3‧‧‧第三開關
TG4‧‧‧第四開關
UP‧‧‧向上信號
Vctrl‧‧‧控制電壓
VDD‧‧‧電源供應電壓
在結合所附圖式閱讀下面詳細的描述後，本發明的上述目的、以及其他特點和優點將變得更加明顯。圖式中：第1圖為說明傳統的延遲鎖定迴路的配置的方塊圖；第2圖為說明第1圖的相位偵測器的配置的方塊圖；第3圖為當傳統的延遲鎖定迴路處於正常鎖定狀態時多相位時脈信號的時序圖；第4圖為當傳統的延遲鎖定迴路處於諧波鎖定狀態(兩個週期)時多相位時脈信號的時序圖；第5圖為當傳統的延遲鎖定迴路處於另一諧波鎖定狀態(三個週期)時多相位時脈信號的時序圖；第6圖為當傳統的延遲鎖定迴路處於阻塞鎖定狀態時，多相位時脈信號、異常信號、以及正常信號的時序圖；第7圖為傳統的延遲鎖定迴路的相位偵測器的狀態圖；第8圖為根據本發明一實施例中延遲鎖定迴路的方塊圖；第9圖為說明第8圖假鎖定防止電路的配置的方塊圖；第10圖為第9圖所示的諧波鎖定偵測器的電路圖；第11圖為在正常鎖定狀態中諧波鎖定偵測器的運作時序圖；第12圖為諧波鎖定偵測器的運作時序圖，顯示了諧波鎖定偵測器可以偵測正常鎖定狀態的最大範圍； 第13圖為當諧波鎖定偵測器偏離其偵測正常鎖定狀態的最大範圍時，諧波鎖定偵測器的運作時序圖；第14圖為當自VCDL輸出的回饋時脈信號FEB的延遲時間對應於參考時脈信號的兩個週期時，諧波鎖定偵測器的運作時序圖；第15圖為當自VCDL輸出的回饋時脈信號的延遲時間對應於參考時脈信號的三個週期時，諧波鎖定偵測器的運作時序圖；第16圖為當回饋時脈信號的延遲時間小於參考時脈信號的一個週期時，諧波鎖定偵測器的運作時序圖；第17圖為第9圖所示的阻塞鎖定偵測器的電路圖；第18圖為第8圖所示的相位偵測器的方塊圖；第19圖為當VCDL的延遲時間小於參考時脈信號的0.5週期且參考時脈信號和回饋時脈信號被正確地比較時，相位偵測器和阻塞鎖定偵測器的運作時序圖；第20圖為當VCDL的延遲時間小於參考時脈信號的0.5週期且參考時脈信號和回饋時脈信號被錯誤地比較時，相位偵測器和阻塞鎖定偵測器的運作時序圖；第21圖為當參考時脈信號和回饋時脈信號在可以偵測正常鎖定狀態的最大範圍內被正確地比較時，相位偵測器和阻塞鎖定偵測器的運作時序圖；第22圖為當參考時脈信號和回饋時脈信號在可以偵測正常鎖定狀態的最大範圍內被錯誤地比較時，相位偵測器和阻塞鎖定偵測器的運作時序圖；以及第23圖為第8圖所示之相位偵測器的狀態圖。
100‧‧‧假鎖定防止電路
200‧‧‧相位偵測器
300‧‧‧電荷幫浦
400‧‧‧低通濾波器
500‧‧‧壓控延遲線
600‧‧‧延遲鎖定迴路
C1‧‧‧電容器
CK1~CK14‧‧‧延遲的時脈信號
DOWN‧‧‧向下信號
DL1~DL14‧‧‧延遲元件
FEB‧‧‧回饋時脈信號
GND‧‧‧接地電壓
HD‧‧‧諧波鎖定信號
I1‧‧‧反相器
N1‧‧‧N型金屬氧化物半導體電晶體
P1‧‧‧P型金屬氧化物半導體電晶體
REF‧‧‧參考時脈信號
RST_CONT‧‧‧阻塞鎖定信號
UP‧‧‧向上信號
VDD‧‧‧電源供應電壓
Vctrl‧‧‧控制電壓

Claims (22)

  1. 一種假鎖定防止電路，包括：一參考時脈信號；複數個延遲於該參考時脈信號的時脈信號；以及一偵測器，配置以偵測該等延遲的時脈信號的至少一部分是否偏離該參考時脈信號的一個週期，其中，當該等延遲的時脈信號的一個或多個變遷緣不存在於該參考時脈信號的一個週期內時，該偵測器宣佈假鎖定已發生該偵測器包括：一分配器，配置以分割該參考時脈信號；一第一採樣器，配置以使用部分的或全部的該等延遲的時脈信號來採樣該分配器的一輸出信號；一第二採樣器，配置以採樣該第一採樣器的複數個輸出信號；以及一邏輯單元，配置以對該第二採樣器的複數個輸出信號執行一邏輯運算。
  2. 依據申請專利範圍第1項所述的假鎖定防止電路，其中該第一採樣器和該第二採樣器皆包括複數個正反器。
  3. 一種延遲鎖定迴路，其將一參考時脈信號與一回饋時脈信號同步，該回饋時脈信號係以一預定的時間延遲於該參考時脈信號，該延遲鎖定迴路包括：一假鎖定防止電路，配置以分割該參考時脈信號，使用複數個延遲的時脈信號以複數個次數採樣該分割的時脈信號，對該等採樣的結果執行一邏輯運算，並且產生一諧波鎖定信號；一相位偵測器，配置以產生一向上信號和一向下信號，以當該諧波鎖定信號被啟動並被輸入時，使該參考時脈信號與該回饋時脈信號之間的一相位差降低，並且當一阻塞鎖定信號被啟動並被輸入時該相位偵測器被重置以偵測該參考時脈信號與該回饋時脈信號之間的該相位差；一電荷幫浦，配置以流出或汲取一電流，以響應該向上信號或該向下信號； 一低通濾波器，配置以產生與該電流對應的一控制電壓；以及一壓控延遲線，配置以產生複數個延遲的時脈信號，在該等延遲的時脈信號中，一延遲時間間隔係根據該控制電壓的變化而增加或降低。
  4. 依據申請專利範圍第3項所述的延遲鎖定迴路，其中當該參考時脈信號的一相位超前於該回饋時脈信號的一相位一個週期或多於一個週期時，該相位偵測器產生一信號以降低該延遲時間間隔，並且當該參考時脈信號的該相位滯後於該回饋時脈信號的該相位一個週期或少於一個週期時，該相位偵測器產生一信號以增加該延遲時間間隔。
  5. 依據申請專利範圍第3項所述的延遲鎖定迴路，其中該假鎖定防止電路進一步包括一阻塞鎖定偵測器，配置以使用該等延遲的時脈信號的其中之一來產生一正邊緣偵測信號，並且藉由對該正邊緣偵測信號以及該向上信號或該向下信號執行一邏輯運算來產生一阻塞鎖定信號。
  6. 依據申請專利範圍第3項所述的延遲鎖定迴路，其中該假鎖定防止電路包括：一第一假鎖定偵測器，配置以使用該等延遲的時脈信號根據該參考時脈信號來採樣一分割的時脈信號，並且執行一邏輯運算；以及一第二假鎖定偵測器，配置以使用該偵測的向上信號或向下信號以及該等延遲的時脈信號的一部分來執行一不同的邏輯運算。
  7. 依據申請專利範圍第3項所述的延遲鎖定迴路，其中該假鎖定防止電路偵測該回饋時脈信號的該延遲時間是否超過該參考時脈信號的一個週期。
  8. 依據申請專利範圍第3項所述的延遲鎖定迴路，其中該假鎖定防止電路包括：一分配器，配置以分割該參考時脈信號；一第一採樣器，配置以使用部分的或全部的該等延遲的時脈信號來採樣該分配器的一輸出信號； 一第二採樣器，配置以採樣該第一採樣器的複數個輸出信號；以及一邏輯單元，配置以對該第二採樣器的複數個輸出信號執行一邏輯運算。
  9. 依據申請專利範圍第3項所述的延遲鎖定迴路，其中當偵測到一諧波鎖定狀態時，該相位偵測器連續地降低該回饋時脈信號的該延遲時間直至該延遲鎖定迴路脫離該諧波鎖定狀態。
  10. 依據申請專利範圍第3項所述的延遲鎖定迴路，其中該相位偵測器包括：一第一正反器，配置以接收該參考時脈信號；一第二正反器，配置以接收該回饋時脈信號；一向上信號輸出單元，配置以輸出一向上信號；一向下信號輸出單元，配置以輸出一向下信號；以及一重置控制單元，係連接以重置該第一正反器和該第二正反器的終端。
  11. 依據申請專利範圍第10項所述的延遲鎖定迴路，其中該向上信號輸出單元選擇與一固定電壓連接的一第一路徑以及與該第一正反器的一輸出連接的一第二路徑的其中之一，以及該向下信號輸出單元選擇與另一固定電壓連接的一第三路徑以及與該第二正反器的一輸出連接的一第四路徑的其中之一。
  12. 依據申請專利範圍第11項所述的延遲鎖定迴路，其中當該延遲鎖定迴路處於該諧波鎖定狀態時該向上信號輸出單元選擇該第一路徑，當該延遲鎖定迴路不處於該諧波鎖定狀態時該向上信號輸出單元選擇該第二路徑。
  13. 依據申請專利範圍第11項所述的延遲鎖定迴路，其中當該延遲鎖定迴路處於該諧波鎖定狀態時該向下信號輸出單元選擇該第三路徑，當該延遲鎖定迴路不處於該諧波鎖定狀態時該向下信號輸出單元選擇該第四路徑。
  14. 依據申請專利範圍第3項所述的延遲鎖定迴路，其中該假鎖定防止電路包括一假鎖定偵測器，配置以選擇該偵測的向上信號或向下信號以及該等延遲的時脈信號其中的一個或多個，對該選擇的時脈信號執行一邏輯運算，並且產生一特定的信號作為該運算的結果，以宣佈一諧波鎖定狀態已發生。
  15. 依據申請專利範圍第14項所述的延遲鎖定迴路，其中該假鎖定偵測器根據該特定的信號重置該相位偵測器。
  16. 依據申請專利範圍第14項所述的延遲鎖定迴路，其中該特定的信號包括根據藉由使用該選擇的時脈信號而產生的一脈衝信號的一信號以及延遲於該選擇的時脈信號一預定的時間的一時脈信號。
  17. 依據申請專利範圍第16項所述的延遲鎖定迴路，其中該脈衝信號係藉由偵測該選擇的時脈信號、該延遲的時脈信號、以及從該延遲的時脈信號選擇的一時脈信號的一個或多個的變遷緣來產生。
  18. 一種假鎖定防止方法，包括：(a)產生複數個延遲於一參考時脈信號的時脈信號；(b)產生分割自該參考時脈信號的一時脈信號；(c)使用該延遲的時脈信號的至少一部分來採樣該分割的時脈信號，並且對該採樣的信號執行一邏輯運算；以及(d)僅有當該等延遲的時脈信號的延遲時間的至少一部分等於或大於該參考時脈信號的一預定的延遲時間時，根據該邏輯運算的結果降低該等延遲的時脈信號的該延遲時間。
  19. 依據申請專利範圍第18項所述的假鎖定防止方法，其中該預定的延遲時間對應於該參考時脈信號的一個週期或者該參考時脈信號的一個週期的兩個或多個整數倍數。
  20. 一種假鎖定防止方法，包括：(a)產生複數個延遲於一參考時脈信號的延遲的時脈信號；(b)選擇該等延遲的時脈信號的其中之一，並且藉由比較該選擇的信號與該參考時脈信號的相位來計算一相位差；(c)選擇另一個該延遲的時脈信號，並且偵測一變遷緣；(d)對該偵測結果和該相位比較結果執行一邏輯運算；以及(e)根據該邏輯運算的結果重置該相位比較。
  21. 依據申請專利範圍第20項所述的假鎖定防止方法，其中該變遷緣的該偵測結果包括短於該參考時脈信號的週期的一脈衝信號。
  22. 依據申請專利範圍第21項所述的假鎖定防止方法，其中該脈衝信號包括藉由對在步驟(c)中選擇的該時脈信號執行一邏輯運算所產生的一信號以及延遲於在步驟(c)中選擇的該時脈信號的一信號。
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