TWI465045B - 延遲鎖定迴路及時脈訊號產生方法 - Google Patents

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Description

延遲鎖定迴路及時脈訊號產生方法
本發明是有關於一種訊號延遲迴路及訊號產生方法，且特別是有關於一種延遲鎖定迴路(Delay Lock Loop，DLL)及時脈訊號產生方法。
一般而言，數位電子產品都需要時脈訊號。然而，當時脈訊號由電氣迴路中的一端傳到另一端時，迴路中的傳輸線會產生額外的延遲時間，所以接收端接收到的時脈訊號不會與傳送端同步。因此，應用上通常使用延遲鎖定迴路，讓輸出時脈訊號與輸入時脈訊號同步，其內部需要一個相位偵測器(Phase Detector，PD)比較輸出時脈訊號與輸入時脈訊號的相位，再依所得資訊調整出同步時脈訊號。
圖1為傳統的延遲鎖定迴路的方塊示意圖，請參考圖1，延遲鎖定迴路100包括電壓控制延遲線路110(Voltage Control Delay Line，VCDL)、相位偵測器120、電荷泵130(Charge Pump，CP)及低通濾波器140(Low Pass Filter，LPF)。訊號CLKref 是輸入延遲鎖定迴路100的時脈訊號，而訊號CLKout 是輸出延遲鎖定迴路100的時脈訊號。經過延遲鎖定迴路100輸出的時脈訊號CLKout 將與輸入延遲鎖定迴路100的時脈訊號CLKref 同步同頻。一般設計延遲鎖定迴路100的輸出時脈訊號CLKout 是輸入時脈訊號CLKref 延遲一個週期T。
圖2及圖3分別繪示理想的相位偵測器在運作時的訊號時序圖。請參考圖1至圖3，在此，相位偵測器120在運作時包含兩個理想條件：(1)時脈訊號CLKref 與CLKout 的責任週期約為50%；(2)時脈訊號CLKout 的延遲時間在0.5T至1.5T之間。
在圖2(a)中，延遲鎖定迴路100的輸出時脈訊號CLKout 之延遲時間TdL 小於一個週期T。位在時序a的時脈訊號經過電壓控制延遲線路110後被延遲TdL ，而落在時序b的位置。因為輸出時脈訊號CLKout 要是輸入時脈訊號CLKref 延遲一個週期T，所以時序b的時脈訊號要跟時序c的時脈訊號比較相位。在圖2(a)中，時序b的時脈訊號領先時序c的時脈訊號，所以相位偵測器120在時序b的時脈訊號上升緣與時序c的時脈訊號上升緣之間(即時間區間Tph )，送出一個高準位的下訊號(即DN=1)讓電壓控制延遲線路110的延遲時間變長。因此，在圖2(b)中，時序b的時脈訊號上升緣就可以與時序c的時脈訊號上升緣對齊。
在圖3(a)中，延遲鎖定迴路100的輸出時脈訊號CLKout 之延遲時間TaL 大於一個週期T。位在時序a的時脈訊號經過電壓控制延遲線路110後被延遲TdL ，而落在時序d的位置。因為輸出時脈訊號CLKout 要是輸入時脈訊號CLKref 延遲一個週期T，所以時序d的時脈訊號要跟時序c的時脈訊號比較相位。在圖3(a)中，時序d的時脈訊號落後時序c的時脈訊號，所以相位偵測器120在時序 a的時脈訊號上升緣與時序b的時脈訊號上升緣之間(即第一個時間區間Tph )，以及在時序c的時脈訊號上升緣與時序d的時脈訊號上升緣之間(即第二個時間區間Tph )，分別送出一個高準位的上訊號(即UP=1)讓電壓控制延遲線路110的延遲時間變短。因此，在圖3(b)中，時序d的時脈訊號上升緣就可以與時序c的時脈訊號上升緣對齊。
圖4繪示圖1的相位偵測器的邏輯電路圖。相位偵測器120由兩個將D端接到邏輯高準位1(底下簡稱1)的D型正反器(D flip-flop，DFF)DFF1、DFF2所組成，其中兩個D型正反器DFF1、DFF2的輸入訊號是交錯輸入，即輸入時脈訊號CLKref 輸入到D型正反器DFF1的CLK端與D型正反器DFF2的CLR端，而輸出時脈訊號CLKout 輸入到D型正反器DFF1的CLR端與D型正反器DFF2的CLK端。將D端接到1的D型正反器，其運作方式如下：當CLR=1時，重置(reset)D型正反器，且Q=0；當CLR=0時，CLK端從邏輯低準位0(底下簡稱0)變成1，且Q=1。
圖5繪示相位偵測器於偵測相位差時的訊號時序圖，其中上訊號UP與下訊號DN的初始值都為0。請參考圖4及圖5，在時序Ta 時，輸入時脈訊號CLKref 從0變成1，且輸出時脈訊號CLKout =0，上訊號UP產生一個高準位的訊號；在時序Tb 時，輸出時脈訊號CLKout 從0變成1，將D型正反器DFF1重置，上訊號UP恢復初始值=0，因為此時輸入時脈訊號CLKref =1，將D型正反器 DFF2重置，所以下訊號DN=0。
用傳統相位偵測器的缺點在於上訊號UP和下訊號DN的重置係由高準位的輸入時脈訊號CLKref 或輸出時脈訊號CLKout 所決定。因此，當高準位的訊號過短或過長都可能造成相位誤判。例如，在圖6(a)中，若在時序Ta 時，輸出時脈訊號CLKout 不等於0，則上訊號UP被重置；在圖6(b)中，若在時序Tb 時，輸入時脈訊號CLKref =0，則下訊號DN無法被重置。在上述兩種情況下，傳統相位偵測器都會判斷錯誤。
由此可知，在習知技藝中，傳統的相位偵測器要能正常運作，必須要有足夠長的時間區間Tph ，以及輸出時脈訊號CLKout 的延遲時間必須在0.5T至1.5T之間。
另外，若延遲鎖定迴路產生的輸出時脈訊號CLKout 之責任週期(clock duty)不佳或輸入延遲鎖定迴路的時脈訊號CLKref 之責任週期不佳，使用傳統的相位偵測器會偵測錯誤，也使延遲鎖定迴路不能正常運作。由於時脈訊號的責任週期會隨製程、電源與溫度發生變化，因此延遲鎖定迴路就有可能因責任週期變差導致不能正常輸出時脈訊號。
本發明提供一種延遲鎖定迴路，可正常輸出時脈訊號，不會產生錯誤判斷。
本發明提供一種時脈訊號產生方法，可正常輸出時脈 訊號，不會產生錯誤判斷。
本發明提供一種延遲鎖定迴路，其包括一電壓控制延遲線路、一相位頻率偵測迴路及一相位限制迴路。電壓控制延遲線路用以接收一輸入時脈訊號及一第一直流電壓訊號，並依據第一直流電壓訊號產生一輸出時脈訊號，其中電壓控制延遲線路將輸入時脈訊號延遲一既定週期而產生輸出時脈訊號。相位頻率偵測迴路用以接收輸入時脈訊號、輸出時脈訊號及一起始訊號，並依據輸入時脈訊號與輸出時脈訊號之相位差產生第一直流電壓訊號，並由起始訊號所控制。相位限制迴路用以接收輸入時脈訊號及輸出時脈訊號，並限制輸出時脈訊號之延遲小於一第一延遲時間，並產生起始訊號，以致能相位頻率偵測迴路。
在本發明之一實施例中，上述之電壓控制延遲線路包括多個串接之延遲元件(delay cell)。每一延遲元件分別將輸入時脈訊號延遲一時脈相位。
在本發明之一實施例中，上述之相位頻率偵測迴路包括一相位頻率偵測器(Phase Frequency Detector，PFD)、一第一電荷泵及一第一低通濾波器。相位頻率偵測器用以接收輸入時脈訊號、輸出時脈訊號及起始訊號，並依據輸入時脈訊號與輸出時脈訊號之相位差產生一第一上訊號或一第一下訊號，並由起始訊號所控制。第一電荷泵用以接收第一上訊號或第一下訊號，並依據第一上訊號或第一下訊號產生一第一電流訊號。第一低通濾波器用以接收來自第一電荷泵之第一電流訊號，並產生第一直流電壓訊號。
在本發明之一實施例中，上述之相位限制迴路包括一相位限制器。相位限制器用以接收輸入時脈訊號及輸出時脈訊號，並依據輸入時脈訊號與輸出時脈訊號之相位差產生一第二上訊號，以限制輸出時脈訊號之延遲小於第一延遲時間，並產生起始訊號，其中第一電荷泵更接收第二上訊號，並依據第一上訊號、第一下訊號或第二上訊號產生第一電流訊號。
在本發明之一實施例中，上述之相位限制器更依據輸入時脈訊號與輸出時脈訊號之相位差產生一第二下訊號，以限制輸出時脈訊號之延遲大於一第二延遲時間，其中第一電荷泵更接收第二下訊號，並依據第一上訊號、第一下訊號、第二上訊號或第二下訊號產生第一電流訊號。
在本發明之一實施例中，上述之相位限制迴路包括一相位限制迴路器、一第二電荷泵、一第二低通濾波器以及一第二低通濾波器。相位限制迴路器用以接收輸入時脈訊號及輸出時脈訊號，並依據輸入時脈訊號與輸出時脈訊號之相位差產生一第二上訊號。第二電荷泵用以接收第二上訊號，並依據第二上訊號產生一第二電流訊號。第二低通濾波器用以接收來自第二電荷泵之第二電流訊號，並產生一第二直流電壓訊號，其中相位限制器藉由第二直流電壓訊號限制輸出時脈訊號之延遲小於第一延遲時間。
在本發明之一實施例中，上述之相位限制器更依據輸入時脈訊號與輸出時脈訊號之相位差產生一第二下訊號，以限制輸出時脈訊號之延遲大於一第二延遲時間，其中第 二電荷泵更接收第二下訊號，並依據第二下訊號或第二下訊號產生第二電流訊號，其中相位限制器藉由第二直流電壓訊號限制輸出時脈訊號之延遲大於第二延遲時間。
在本發明之一實施例中，上述之相位限制器包括一除頻單元、一邏輯訊號產生單元以及一起始訊號產生單元。除頻單元用以接收輸入時脈訊號，並對輸入時脈訊號進行除頻以產生除頻後的輸入時脈訊號。邏輯訊號產生單元用以接收除頻後的輸入時脈訊號及N個延遲元件所輸出的時脈相位，以輸出一高準位邏輯訊號。起始訊號產生單元用以接收輸入時脈訊號、第M個延遲元件所輸出的時脈相位及高準位邏輯訊號，並依據輸入時脈訊號及第M個延遲元件所輸出的時脈相位，輸出高準位邏輯訊號作為第二上訊號，以及輸出起始訊號以致能相位頻率偵測迴路，其中M、N各為一正整數。
在本發明之一實施例中，上述之電壓控制延遲線路包括L個串接之延遲元件，則L、M、N滿足M<N及L-N<M<L，其中L為一正整數，且L大於M及N。
本發明提供一種時脈訊號產生方法，其適於一延遲鎖定迴路。延遲鎖定迴路將一輸入時脈訊號延遲一既定週期而產生一輸出時脈訊號。時脈訊號產生方法包括如下步驟。限制輸出時脈訊號之延遲小於一第一延遲時間，並產生一起始訊號。依據起始訊號以及輸入時脈訊號與輸出時脈訊號之相位差，產生第一直流電壓訊號。依據第一直流電壓訊號，將輸入時脈訊號延遲既定週期而產生輸出時脈 訊號。
在本發明之一實施例中，上述之產生第一直流電壓訊號的步驟包括如下步驟。依據起始訊號以及輸入時脈訊號與輸出時脈訊號之相位差，產生一第一上訊號或一第一下訊號。依據第一上訊號或第一下訊號，產生一第一電流訊號。依據第一電流訊號，產生第一直流電壓訊號。
在本發明之一實施例中，上述之限制輸出時脈訊號之延遲小於第一延遲時間的步驟包括如下步驟。依據輸入時脈訊號與輸出時脈訊號之相位差產生一第二上訊號，以限制輸出時脈訊號之延遲小於第一延遲時間，其中在產生第一電流訊號的步驟中，依據第一上訊號、第一下訊號或第二上訊號產生第一電流訊號。
在本發明之一實施例中，上述之時脈訊號產生方法更包括如下步驟：限制輸出時脈訊號之延遲大於一第二延遲時間。
在本發明之一實施例中，上述之限制輸出時脈訊號之延遲大於第二延遲時間的步驟包括如下步驟。依據輸入時脈訊號與輸出時脈訊號之相位差產生一第二下訊號，以限制輸出時脈訊號之延遲大於第二延遲時間，其中在產生第一電流訊號的步驟中，依據第一上訊號、第一下訊號、第二上訊號或第二下訊號產生第一電流訊號。
在本發明之一實施例中，上述之限制輸出時脈訊號之延遲小於第一延遲時間的步驟包括如下步驟。依據輸入時脈訊號與輸出時脈訊號之相位差產生一第二上訊號。依據 第二上訊號產生一第二電流訊號。依據第二電流訊號，產生一第二直流電壓訊號，其中在限制輸出時脈訊號之延遲小於第一延遲時間的步驟中，藉由第二直流電壓訊號限制輸出時脈訊號之延遲小於第一延遲時間。
在本發明之一實施例中，上述之限制輸出時脈訊號之延遲大於第二延遲時間的步驟包括如下步驟。依據輸入時脈訊號與輸出時脈訊號之相位差，產生一第二下訊號，以限制輸出時脈訊號之延遲大於第二延遲時間，其中在產生第二電流訊號的步驟中，依據第二下訊號或第二下訊號產生第二電流訊號，以及在限制輸出時脈訊號之延遲大於第二延遲時間的步驟中，藉由第二直流電壓訊號限制輸出時脈訊號之延遲大於第二延遲時間。
基於上述，在本發明之實施例中，相位限制迴路可控制相位頻率偵測迴路的初始狀態，使其適時地進行相位偵測，以避免相位頻率偵測迴路因延遲鎖定迴路所產生的輸出時脈訊號，其責任週期不佳，而導致錯誤的相位偵測。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
在本發明之範例實施例中，相位頻率偵測迴路採用應用在相位鎖相迴路(Phase Lock Loop，PLL)的相位頻率偵測器。相位頻率偵測器依據訊號邊緣(edge)來判斷兩個訊號之間的相位關係，因此輸入訊號的責任週期不會影響相位 頻率偵測器的偵測結果。
圖7繪示本發明一實施例之延遲鎖定迴路。請參照圖7，在本實施例中，延遲鎖定迴路200包括電壓控制延遲線路210、相位頻率偵測器222、電荷泵224及低通濾波器226。在此，延遲鎖定迴路200例如是將輸入時脈訊號CLKref 延遲一既定週期T而產生輸出時脈訊號CLKout 。
詳細而言，電壓控制延遲線路210包括多個串接之延遲元件212。每一延遲元件212分別將輸入時脈訊號CLKref 延遲一時脈相位Td 。因此，若以16個串接之延遲元件212為例，則既定週期T為時脈相位Td 的16倍，即T=16Td 。
在本實施例中，相位頻率偵測器222、電荷泵224及低通濾波器226例如形成一相位頻率偵測迴路220。換句話說，本實施例之延遲鎖定迴路200例如包括電壓控制延遲線路210以及相位頻率偵測迴路220。
相位頻率偵測器222用以接收輸入時脈訊號CLKref 及電壓控制延遲線路210所反饋的輸出時脈訊號CLKout 。進而，相位頻率偵測器222依據輸入時脈訊號CLKref 與輸出時脈訊號CLKout 之相位差產生上訊號UP1或下訊號DN1。電荷泵224用以接收上訊號UP1或下訊號DN1，並依據上訊號UP1或下訊號DN1產生一電流訊號(未繪示)。低通濾波器226用以接收來自電荷泵224之電流訊號，並產生直流電壓訊號Vctrl1 。
因此，電壓控制延遲線路210依據直流電壓訊號Vctrl1 ，將輸入時脈訊號CLKref 延遲既定週期T而產生輸出 時脈訊號CLKout 。
圖8繪示圖7的相位頻率偵測器的邏輯電路圖。請參照圖8，在本實施例中，相位頻率偵測器222包括兩個D型正反器DFF1、DFF2及一及閘223(AND gate)。D型正反器DFF1、DFF2的D端分別耦接至邏輯高準位1(底下簡稱1)。
在本實施例中，輸入時脈訊號CLKref 係輸入D型正反器DFF1的CLK端，而輸入時脈訊號出CLKout 係輸入D型正反器DFF2的CLK端。D型正反器DFF1、DFF2的CLR端係彼此耦接，且由上訊號UP1與下訊號DN1的邏輯「及」(AND)運算之結果所控制。將D端接到1的D型正反器，其運作方式如下：當CLR=1時，重設(reset)D型正反器，且Q=0；當CLR=0時，CLK端從邏輯低準位0(底下簡稱0)變成1，且Q=1。
圖9繪示相位頻率偵測器於偵測相位差時的訊號時序圖，其中上訊號UP與下訊號DN的初始值都為0。請參考圖8及圖9，在時序Ta 時，輸入時脈訊號CLKref 從0變成1，且輸出時脈訊號CLKout =0，此時上訊號UP1為一高準位訊號；在時序Tb 時，輸出時脈訊號CLKout 從0變成1，此時下訊號DN1為一高準位訊號。由於上訊號UP1與下訊號DN1皆為高準位訊號，因此D型正反器下一刻被重置，且上訊號UP1與下訊號DN1也重置為0。
因此，相位頻率偵測器係依據訊號邊緣來判斷兩個訊號之間的相位關係，而輸入訊號的責任週期不會影響相位 頻率偵測器的偵測結果。例如，在圖10(a)及圖10(b)中，不論時脈訊號的責任週期為何，相位頻率偵測器都可偵測出時脈訊號的相位差。換句話說，在本實施例中，相較於傳統的相位偵測器，即使時間區間Tph 較短，相位頻率偵測器仍能正常運作。
圖11繪示相位頻率偵測器於不同初始狀態偵測相位差時的訊號時序圖。請參考圖7及圖11，在本實施例中，輸出時脈訊號CLKout 是輸入時脈訊號CLKref 經過電壓控制延遲線路210延遲後所產生的時脈訊號。輸出時脈訊號CLKout 在時序T2 的箭頭領先輸入時脈訊號CLKref 在時序T3 的箭頭。
圖11繪示相位頻率偵測器222的兩種初始狀態。在圖11(a)中，相位頻率偵測器222的初始狀態Ti 在時序T2 與T3 之前，因此相位頻率偵測器222可偵測出輸出時脈訊號CLKout 領先輸入時脈訊號CLKref ，進而在時序T2 與T3 之間產生下訊號DN1。
在圖11(b)中，相位頻率偵測器222的初始狀態Ti 在時序T2 與T3 之間，因此相位頻率偵測器222無法偵測到時序T2 的輸出時脈訊號CLKout ，反而偵測到時序T4 的輸出時脈訊號CLKout 與時序T3 的輸入時脈訊號CLKref 之間的相位差。
因此，在本發明之範例實施例中，延遲鎖定迴路可更包括一相位限制迴路，以控制相位頻率偵測迴路的初始狀態，使其適時地進行相位偵測，進而避免相位頻率偵測迴 路因延遲鎖定迴路所產生的輸出時脈訊號，其責任週期不佳，而導致錯誤的相位偵測。
圖12繪示本發明一實施例之延遲鎖定迴路。請參照圖12，在本實施例中，延遲鎖定迴路300包括電壓控制延遲線路310、相位頻率偵測迴路320及相位限制迴路330。在此，相位頻率偵測迴路320包括相位頻率偵測器322、電荷泵324及低通濾波器326。而相位限制迴路330包括相位限制器332、電荷泵324及低通濾波器326。一般而言，相位限制迴路需要有電荷泵及低通濾波器，因此在本實施例中，相位限制迴路330的電荷泵及低通濾波器可與相位頻率偵測迴路320共用，但本發明並不限於此。
詳細而言，電壓控制延遲線路310用以接收輸入時脈訊號CLKref 及直流電壓訊號Vctrl1 ，並依據直流電壓訊號Vctrl1 產生輸出時脈訊號CLKout ，其中電壓控制延遲線路310係將輸入時脈訊號CLKref 延遲既定週期T而產生輸出時脈訊號CLKout 。
相位頻率偵測迴路320用以接收輸入時脈訊號CLKref 、輸出時脈訊號CLKout 及一起始訊號EN。在此，輸出時脈訊號CLKout 係由電壓控制延遲線路310的輸出端反饋而來。接著，相位頻率偵測迴路320依據輸入時脈訊號CLKref 與輸出時脈訊號CLKout 之相位差，產生直流電壓訊號Vctrl1 ，並由起始訊號EN所控制。換句話說，相位頻率偵測迴路320在被起始訊號EN致能之後，才進行相位偵測。
相位限制迴路330用以接收輸入時脈訊號CLKref 及輸出時脈訊號CLKout ，並限制輸出時脈訊號CLKout 之延遲小於一延遲時間TdL1 ，並產生起始訊號EN，以致能相位頻率偵測迴路320。換句話說，相位限制迴路330可控制相位頻率偵測迴路320的初始狀態，適時地致能相位頻率偵測迴路320，以避免其進行錯誤的相位偵測。
進一步而言，電壓控制延遲線路310例如包括多個串接之延遲元件312。每一延遲元件312分別將輸入時脈訊號CLKref 延遲一個時脈相位Td 。因此，若以16個串接之延遲元件312為例，則既定週期T為時脈相位Td 的16倍，即T=16Td ，但本發明並不限於此o
另外，在相位頻率偵測迴路320中，相位頻率偵測器322用以接收輸入時脈訊號CLKref 、輸出時脈訊號CLKout 及起始訊號EN，並依據輸入時脈訊號CLKref 與輸出時脈訊號CLKout 之相位差產生上訊號UP1或下訊號DN1，並由起始訊號EN所控制。電荷泵324用以接收上訊號UP1或下訊號DN1，並依據上訊號UP1或下訊號DN1產生電流訊號(未繪示)。低通濾波器326用以接收來自電荷泵324之電流訊號，並產生直流電壓訊號Vctrl1 。
在相位限制迴路330中，相位限制器332用以接收輸入時脈訊號CLKref 及輸出時脈訊號CLKout ，並依據輸入時脈訊號CLKref 與輸出時脈訊號CLKout 之相位差產生一上訊號UP2，以限制輸出時脈訊號CLKout 之延遲小於延遲時間TdL1 ，並產生起始訊號EN。換句話說，本實施例之相位限 制迴路330係透過起始訊號EN來致能相位頻率偵測迴路320。
在本實施例中，相位限制迴路330例如是限制輸出時脈訊號CLKout 之延遲小於既定週期T的兩倍，即TdL1 =2T，以使本實施例之相位頻率偵測迴路320可適時地進行正確的相位偵測。因此，在本實施例中，電荷泵324更接收上訊號UP2，並依據上訊號UP1、下訊號DN1或上訊號UP2產生電流訊號。換句話說，本實施例之相位限制迴路330係透過上訊號UP2及直流電壓訊號Vctrl1 來限制輸出時脈訊號CLKout 之延遲小於延遲時間TdL1 。
值得注意的是，本實施例之相位限制器332限制輸出時脈訊號CLKout 之延遲小於延遲時間TdL1 ，以避免相位頻率偵測迴路320進行錯誤的相位偵測。然而，為了使延遲鎖定迴路300提供更良好的電氣特性，本實施例之相位限制器332可進一步限制輸出時脈訊號CLKout 之延遲大於延遲時間TdL2 ，但本發明並不限於此。
換句話說，在相位限制迴路330中，相位限制器332更依據輸入時脈訊號CLKout 與輸出時脈訊號CLKout 之相位差產生一下訊號DN2，以限制輸出時脈訊號之延遲大於延遲時間TdL2 。因此，電荷泵324更接收下訊號DN2，並依據上訊號UP1、下訊號DN1、上訊號UP2或下訊號DN2產生電流訊號。
因此，在本實施例中，相位限制器332例如是限制輸出時脈訊號CLKout 之延遲介於延遲時間TdL1 與TdL2 之間， 以使相位頻率偵測迴路320正確地進行相位偵測，並使延遲鎖定迴路300提供更良好的電氣特性。但本實施例之相位限制器332若僅限制輸出時脈訊號CLKout 之延遲小於延遲時間TdL1 ，延遲鎖定迴路300無疑地也可正常運作。
底下將例示多個範例實施例，說明相位限制迴路在限制輸出時脈訊號的延遲時間時，在延遲鎖定迴路中多個訊號之間的時序關係。
圖13繪示延遲鎖定迴路中多個訊號之間的時序關係。圖14繪示圖12中的電壓控制延遲線路，其每一延遲元件所輸出的時脈相位。
請參考圖12至圖14，在圖12中，電壓控制延遲線路310係以16個串接之延遲元件312為例，因此若每一延遲元件分別將輸入時脈訊號CLKref 延遲一個時脈相位Td ，則電壓控制延遲線路310所延遲的既定週期T為時脈相位Td 的16倍，即T=16Td ，其中時脈相位Td 為一個相位(phase)的延遲時間。
在圖14中，第1個延遲元件312[1]所輸出的時脈相位CK[1]例如是將輸入時脈訊號CLKref 延遲一個時脈相位Td ；第2個延遲元件312[2]所輸出的時脈相位CK[2]例如是將時脈相位CK[1]再延遲一個時脈相位Td ，以此類推。其中，未經延遲的時脈相位CK[0]即輸入時脈訊號CLKref 。因此，在本實施例中，延遲鎖定迴路300的任務是使第16個延遲元件312[16]所輸出的時脈相位CK[16](即輸出時脈訊號CLKout )與參考的時脈訊號同步。
舉例而言，在圖13中，假設時脈相位CK[16]被延遲將近兩個既定週期2T，而延遲鎖定迴路300的目標是欲將參考相位CK[ref]與時脈相位CK[16]兩者同步。然而，時脈相位CK[16]與參考相位CK[ref]相差了一個既定週期T，因此相位頻率偵測迴路320無法得知正確的相位之前後關係。所以，相位限制迴路330的功能之一，必須限制電壓控制延遲線路310的延遲時間小於兩個既定週期2T。也就是說，相位限制器332必須限制輸出時脈訊號CLKout 之延遲小於延遲時間2T(即TdL1 =2T)。
因此，如果電壓控制延遲線路310的延遲時間小於兩個既定週期2T，則搭配相位頻率偵測迴路320的延遲鎖定迴路300可將參考相位CK[ref]與時脈相位CK[16]兩者同步。
圖15繪示延遲鎖定迴路中多個訊號之間的另一時序關係。請參考圖12至圖15，在圖15中，如果相位頻率偵測迴路320的初始狀態由時脈相位CK[7]與參考相位CK[ref]之間的時脈相位來進行同步(如時脈相位CK[8])，則參考相位CK[ref]將可與時脈相位CK[16]透過搭配相位頻率偵測迴路320的延遲鎖定迴路300進行鎖相。
因此，在本發明之範例實施例中，相位限制器332例如是限制輸出時脈訊號CLKout 之延遲小於延遲時間TdL1 ，以使相位頻率偵測迴路320可正確地進行相位偵測。
圖16繪示延遲鎖定迴路中多個訊號之間的另一時序關係。請參考圖12至圖16，在圖16中，假設時脈相位 CK[16]的延遲小於一個既定週期T，則任何一個小於時脈相位CK[16]的時脈相位都可以作為相位頻率偵測迴路320的初始狀態，而進行正確的同步。
因此，在本發明之範例實施例中，相位限制器332不需限制輸出時脈訊號CLKout 之延遲大於延遲時間TaL2 ，即可使相位頻率偵測迴路320正確地進行相位偵測。
由圖13及圖16可知，為使相位頻率偵測迴路可正確地進行相位偵測，相位限制迴路必須限制輸出時脈訊號CLKout 之延遲小於延遲時間TdL1 。進一步而言，若相位限制迴路更限制輸出時脈訊號之延遲大於延遲時間TaL2 ，則可使延遲鎖定迴路提供更良好的電氣特性。
在圖15中，假設相位頻率偵測迴路320正常工作的初始狀態，需要與第M個時脈相位CK[m]同步，則(1)m×Td <T；以及(2)(Td ×16)-T<m×Td <Td ×16。
其中，m為一正整數。滿足條件(1)時，可確定相位頻率偵測迴路320的初始狀態，會在參考相位CK[ref]延遲一個特定週期T之後的上升緣(rising edge)。
另外，由圖15可知，時脈相位Td 不能大於T/8。因此，若要找到一個良好的相位提供初始同步，則時脈相位Td 最大只能為T/9。
當Td =T/9時，上述條件可分別改寫如下：(1)m×T/9<T；以及(2)[(T/9)×16]-T<m×(T/9)<(T/9)×1616>m>7
因此，由上述條件可得，當Td =T/9時，則m=8。
所以，在本實施例中，相位限制迴路330只要限制時脈相位CK[9]距離參考相位CK[ref]的延遲小於一個特定週期T，則相位頻率偵測迴路320可正確地進行相位偵測。
值得注意的是，在本實施例中，若要考慮實際電路實施時的閘極延遲(gate delay)或不匹配(mismatch)，則上述條件可以有更多其他的選擇。例如，相位限制器332可以選擇時脈相位CK[9]~CK[16]，甚至更長的延遲相位，來限制電壓控制延遲線路310的延遲，再決定出一個正確的相位，用以同步相位頻率偵測迴路320的初始狀態。
假設相位限制器332所決定的相位例如為CK[n]，則Td =T/n，其中n為一正整數。進而上述條件可分別改寫如下：(1)m×T/n<T；以及(2)[(T/n)×16]-T<m×(T/n)<(T/n)×1616-n<m<16
其中，n必須大於8，否則m無解。
符合上述要求的相位限制器332，其實施方式如圖17所示。
圖17繪示本發明一實施例之相位限制器。請參照圖17，在本實施例中，相位限制器332包括一除頻單元333、一邏輯訊號產生單元335及一起始訊號產生單元337。
在本實施例中，除頻單元333用以接收輸入時脈訊號CLKref ，並對輸入時脈訊號CLKref 進行除頻以產生除頻後 的輸入時脈訊號。在此，除頻單元333例如包括一D型正反器，其D端及Q端之間耦接一反相器。
邏輯訊號產生單元335用以接收除頻後的輸入時脈訊號及第1個至第N個延遲元件所輸出的時脈相位CK[1]~CK[n]，以輸出一高準位邏輯訊號(未繪示)至起始訊號產生單元337。其中，n必須大於8。
在此，邏輯訊號產生單元335例如包括N個D型正反器及一及閘，其CLK端分別接收第1個至第N個延遲元件所輸出的時脈相位CK[1]~CK[n]，而其Q端則耦接至及閘的輸入端。
值得注意的是，在邏輯訊號產生單元335中，耦接至及閘輸入端，且以虛線繪示的訊號傳輸路徑，代表該傳輸路徑可選擇性地決定是否耦接。該傳輸路徑可用以重置邏輯訊號產生單元335的及閘。
起始訊號產生單元337用以接收除頻前的輸入時脈訊號CLKref 、第M個延遲元件所輸出的時脈相位CK[m]及高準位邏輯訊號。因此，起始訊號產生單元337依據輸入時脈訊號CLKref 及時脈相位CK[m]，輸出高準位的邏輯訊號作為上訊號UP2。此外，起始訊號產生單元337亦輸出起始訊號EN，以致能相位頻率偵測迴路，其中M為一正整數。在此，起始訊號產生單元337例如包括兩個D型正反器及一選擇器。當除頻後的輸入時脈訊號CLKref 為高準位時，選擇器選擇輸出來自邏輯訊號產生單元335的高準位邏輯訊號。
因此，在本發明之範例實施例中，若電壓控制延遲線路包括L個串接之延遲元件，則L、M、N滿足M<N及L-N<M<L，其中L為一正整數，且L大於M及N。
圖18繪示本發明另一實施例之相位限制器。請參照圖18，本實施例之相位限制器332’類似於相位限制器332，惟兩者之間主要的差異例如在於：邏輯訊號產生單元335’的D型正反器及其及閘的配置關係。
詳細而言，在本實施例中，邏輯訊號產生單元335’的第一個D型正反器的D端係接收除頻後的輸入時脈訊號CLKref ，而其Q端則耦接至次一個D型正反器的D端，以此類推。邏輯訊號產生單元335’的最後一個D型正反器的Q端則耦接至及閘的輸入端。
類似地，在邏輯訊號產生單元335’中，耦接至及閘輸入端，且以虛線繪示的訊號傳輸路徑，代表該傳輸路徑可選擇性地決定是否耦接。該傳輸路徑可用以重置邏輯訊號產生單元335’的及閘。
圖19繪示本發明另一實施例之延遲鎖定迴路。請參照圖19，在本實施例中，延遲鎖定迴路400包括電壓控制延遲線路410、相位頻率偵測迴路420及相位限制迴路430。在此，相位頻率偵測迴路420包括相位頻率偵測器422、電荷泵424及低通濾波器426。而相位限制迴路430包括相位限制器432、電荷泵434及低通濾波器436。
因此，本實施例之延遲鎖定迴路400與圖12之延遲鎖定迴路300之間最主要的差異例如在於：相位限制迴路 430並未與相位頻率偵測迴路420共用電荷泵及低通濾波器。
因此，在本實施例中，相位限制迴路430係藉由直流電壓訊號Vctrl2 限制輸出時脈訊號CLKout 之延遲小於延遲時間TdL1 ，或者藉由直流電壓訊號Vctrl2 限制輸出時脈訊號CLKout 之延遲大於延遲時間TaL2 。
另外，本實施例的延遲鎖定迴路400與延遲鎖定迴路300相同或相似之處可以由圖12~圖18的實施例之敘述中獲致足夠的教示、建議與實施說明，因此不再贅述。
圖20為本發明一實施例之時脈訊號產生方法的步驟流程圖。請同時參照圖12及圖20，本實施例之時脈訊號產生方法適於例如是圖12或圖19的延遲鎖定迴路，其包括如下步驟。首先，在步驟S100中，限制輸出時脈訊號CLKout 之延遲小於一延遲時間，並產生一起始訊號EN。接著，在步驟S102中，依據起始訊號EN以及輸入時脈訊號CLKref 與輸出時脈訊號CLKout 之相位差，產生直流電壓訊號Vctrl1 。之後，在步驟S104中，依據直流電壓訊號Vctrl1 ，將輸入時脈訊號CLKref 延遲既定週期而產生輸出時脈訊號CLKout 。
另外，本發明之實施例的時脈訊號產生方法可以由圖7~圖19實施例之敘述中獲致足夠的教示、建議與實施說明，因此不再贅述。
綜上所述，在本發明之範例實施例中，相位限制迴路可控制相位頻率偵測迴路的初始狀態，使其適時地進行相 位偵測，以避免相位頻率偵測迴路因延遲鎖定迴路所產生的輸出時脈訊號，其責任週期不佳，而導致錯誤的相位偵測。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100、200、300、400‧‧‧延遲鎖定迴路
110、210、310、410‧‧‧電壓控制延遲線路
120‧‧‧相位偵測器
130、224、324、424、434‧‧‧電荷泵
140、226、326、426、436‧‧‧低通濾波器
212、312、312[1]、312[2]、312[3]、312[16]‧‧‧延遲元件
220、320、420‧‧‧相位頻率偵測迴路
222、322、422‧‧‧相位頻率偵測器
223‧‧‧及閘
330、430‧‧‧相位限制迴路
332、332’、432‧‧‧相位限制器
333、333’‧‧‧除頻單元
335、335’‧‧‧邏輯訊號產生單元
337、337’‧‧‧起始訊號產生單元
DFF1、DFF2‧‧‧D型正反器
CLKref ‧‧‧輸入時脈訊號
CLKout ‧‧‧輸出時脈訊號
DN、DN1、DN2‧‧‧下訊號
UP、UP1、UP2‧‧‧上訊號
EN‧‧‧起始訊號
T‧‧‧週期
TdL 、TdL1 、TdL2 ‧‧‧延遲時間
Tph ‧‧‧時間區間
Td 、CK[0]、CK[1]、CK[2]、CK[3]、CK[8]、CK[7]、CK[12]、CK[16]、CK[n]、CK[m]‧‧‧時脈相位
Ti ‧‧‧初始狀態
CK[ref]‧‧‧參考相位
Vctrl1 、Vctrl2 ‧‧‧直流電壓訊號
a、b、c、d、Ta 、Tb 、T1 、T2 、T3 、T4 ‧‧‧時序
S100、S102、S104‧‧‧步驟
圖1為傳統的延遲鎖定迴路的方塊示意圖。
圖2及圖3分別繪示理想的相位偵測器在運作時的訊號時序圖。
圖4繪示圖1的相位偵測器的邏輯電路圖。
圖5繪示相位偵測器於偵測相位差時的訊號時序圖。
圖6繪示相位偵測器的上訊號及下訊號在不同情況下被重置的情形。
圖7繪示本發明一實施例之延遲鎖定迴路。
圖8繪示圖7的相位頻率偵測器的邏輯電路圖。
圖9繪示相位頻率偵測器於偵測相位差時的訊號時序圖。
圖10繪示本發明一實施例之相位頻率偵測器的上訊號及下訊號在不同情況下被重置的情形。
圖11繪示相位頻率偵測器於不同初始狀態偵測相位差時的訊號時序圖。
圖12繪示本發明一實施例之延遲鎖定迴路。
圖13繪示延遲鎖定迴路中多個訊號之間的時序關係。
圖14繪示圖12中的電壓控制延遲線路，其每一延遲元件所輸出的時脈相位。
圖15繪示延遲鎖定迴路中多個訊號之間的另一時序關係。
圖16繪示延遲鎖定迴路中多個訊號之間的另一時序關係。
圖17繪示本發明一實施例之相位限制器。
圖18繪示本發明另一實施例之相位限制器。
圖19繪示本發明另一實施例之延遲鎖定迴路。
圖20為本發明一實施例之時脈訊號產生方法的步驟流程圖。
400‧‧‧延遲鎖定迴路
410‧‧‧電壓控制延遲線路
424、434‧‧‧電荷泵
426、436‧‧‧低通濾波器
420‧‧‧相位頻率偵測迴路
422‧‧‧相位頻率偵測器
430‧‧‧相位限制迴路
432‧‧‧相位限制器
CLKref ‧‧‧輸入時脈訊號
CLKout ‧‧‧輸出時脈訊號
DN1、DN2‧‧‧下訊號
UP1、UP2‧‧‧上訊號
EN‧‧‧起始訊號
Vctrl1 、Vctrl2 ‧‧‧直流電壓訊號

Claims (16)

  1. 一種延遲鎖定迴路，包括：一電壓控制延遲線路，用以接收一輸入時脈訊號及一第一直流電壓訊號，並依據該第一直流電壓訊號產生一輸出時脈訊號，其中該電壓控制延遲線路將該輸入時脈訊號延遲一既定週期而產生該輸出時脈訊號；一相位頻率偵測迴路，用以接收該輸入時脈訊號、該輸出時脈訊號及一起始訊號，並依據該輸入時脈訊號與該輸出時脈訊號之相位差產生該第一直流電壓訊號，並由該起始訊號所控制；以及一相位限制迴路，用以接收該輸入時脈訊號及該輸出時脈訊號，並限制該輸出時脈訊號之延遲小於一第一延遲時間，並產生該起始訊號，以致能該相位頻率偵測迴路。
  2. 如申請專利範圍第1項所述之延遲鎖定迴路，其中該電壓控制延遲線路包括多個串接之延遲元件，每一延遲元件分別將該輸入時脈訊號延遲一時脈相位。
  3. 如申請專利範圍第2項所述之延遲鎖定迴路，其中該相位頻率偵測迴路包括：一相位頻率偵測器，用以接收該輸入時脈訊號、該輸出時脈訊號及該起始訊號，並依據該輸入時脈訊號與該輸出時脈訊號之相位差產生一第一上訊號或一第一下訊號，並由該起始訊號所控制；一第一電荷泵，用以接收該第一上訊號或該第一下訊號，並依據該第一上訊號或該第一下訊號產生一第一電流 訊號；以及一第一低通濾波器，用以接收來自該第一電荷泵之該第一電流訊號，並產生該第一直流電壓訊號。
  4. 如申請專利範圍第3項所述之延遲鎖定迴路，其中該相位限制迴路包括：一相位限制器，用以接收該輸入時脈訊號及該輸出時脈訊號，並依據該輸入時脈訊號與該輸出時脈訊號之相位差產生一第二上訊號，以限制該輸出時脈訊號之延遲小於該第一延遲時間，並產生該起始訊號，其中該第一電荷泵更接收該第二上訊號，並依據該第一上訊號、該第一下訊號或該第二上訊號產生該第一電流訊號。
  5. 如申請專利範圍第4項所述之延遲鎖定迴路，其中該相位限制器更依據該輸入時脈訊號與該輸出時脈訊號之相位差產生一第二下訊號，以限制該輸出時脈訊號之延遲大於一第二延遲時間，其中該第一電荷泵更接收該第二下訊號，並依據該第一上訊號、該第一下訊號、該第二上訊號或該第二下訊號產生該第一電流訊號。
  6. 如申請專利範圍第3項所述之延遲鎖定迴路，其中該相位限制迴路包括：一相位限制器，用以接收該輸入時脈訊號及該輸出時脈訊號，並依據該輸入時脈訊號與該輸出時脈訊號之相位差產生一第二上訊號；一第二電荷泵，用以接收該第二上訊號，並依據該第二上訊號產生一第二電流訊號；以及 一第二低通濾波器，用以接收來自該第二電荷泵之該第二電流訊號，並產生一第二直流電壓訊號，其中該相位限制器藉由該第二直流電壓訊號限制該輸出時脈訊號之延遲小於該第一延遲時間。
  7. 如申請專利範圍第6項所述之延遲鎖定迴路，其中該相位限制器更依據該輸入時脈訊號與該輸出時脈訊號之相位差產生一第二下訊號，以限制該輸出時脈訊號之延遲大於一第二延遲時間，其中該第二電荷泵更接收該第二下訊號，並依據該第二上訊號或該第二下訊號產生該第二電流訊號，其中該相位限制器藉由該第二直流電壓訊號限制該輸出時脈訊號之延遲大於該第二延遲時間。
  8. 如申請專利範圍第4項或第6項所述之延遲鎖定迴路，其中該相位限制器包括：一除頻單元，用以接收該輸入時脈訊號，並對該輸入時脈訊號進行除頻以產生除頻後的該輸入時脈訊號；一邏輯訊號產生單元，用以接收除頻後的該輸入時脈訊號及N個延遲元件所輸出的該些時脈相位，以輸出一高準位邏輯訊號；以及一起始訊號產生單元，用以接收該輸入時脈訊號、第M個延遲元件所輸出的該時脈相位及該高準位邏輯訊號，並依據該輸入時脈訊號及第M個延遲元件所輸出的該時脈相位，輸出該高準位邏輯訊號作為該第二上訊號，以及輸出該起始訊號以致能該相位頻率偵測迴路，其中M、N各為一正整數。
  9. 如申請專利範圍第8項所述之延遲鎖定迴路，其中該電壓控制延遲線路包括L個串接之延遲元件，則L、M、N滿足M<N及L-N<M<L，其中L為一正整數，且L大於M及N。
  10. 一種時脈訊號產生方法，適於一延遲鎖定迴路，其中該延遲鎖定迴路將一輸入時脈訊號延遲一既定週期而產生一輸出時脈訊號，該時脈訊號產生方法包括：限制該輸出時脈訊號之延遲小於一第一延遲時間，並產生一起始訊號；依據該起始訊號以及該輸入時脈訊號與該輸出時脈訊號之相位差，產生一第一直流電壓訊號；以及依據該第一直流電壓訊號，將該輸入時脈訊號延遲該既定週期而產生該輸出時脈訊號。
  11. 如申請專利範圍第10項所述之時脈訊號產生方法，其中產生該第一直流電壓訊號的該步驟包括：依據該起始訊號以及該輸入時脈訊號與該輸出時脈訊號之相位差，產生一第一上訊號或一第一下訊號；依據該第一上訊號或該第一下訊號，產生一第一電流訊號；以及依據該第一電流訊號，產生該第一直流電壓訊號。
  12. 如申請專利範圍第11項所述之時脈訊號產生方法，其中限制該輸出時脈訊號之延遲小於該第一延遲時間的該步驟包括：依據該輸入時脈訊號與該輸出時脈訊號之相位差產 生一第二上訊號，以限制該輸出時脈訊號之延遲小於該第一延遲時間，其中在產生該第一電流訊號的該步驟中，依據該第一上訊號、該第一下訊號或該第二上訊號產生該第一電流訊號。
  13. 如申請專利範圍第12項所述之時脈訊號產生方法，更包括：限制該輸出時脈訊號之延遲大於一第二延遲時間。
  14. 如申請專利範圍第13項所述之時脈訊號產生方法，限制該輸出時脈訊號之延遲大於該第二延遲時間的該步驟包括：依據該輸入時脈訊號與該輸出時脈訊號之相位差產生一第二下訊號，以限制該輸出時脈訊號之延遲大於該第二延遲時間，其中在產生該第一電流訊號的該步驟中，依據該第一上訊號、該第一下訊號、該第二上訊號或該第二下訊號產生該第一電流訊號。
  15. 如申請專利範圍第13項所述之時脈訊號產生方法，其中限制該輸出時脈訊號之延遲小於該第一延遲時間的該步驟包括：依據該輸入時脈訊號與該輸出時脈訊號之相位差產生一第二上訊號；依據該第二上訊號產生一第二電流訊號；以及依據該第二電流訊號，產生一第二直流電壓訊號，其中在限制該輸出時脈訊號之延遲小於該第一延遲時間的該步驟中，藉由該第二直流電壓訊號限制該輸出時脈訊號之 延遲小於該第一延遲時間。
  16. 如申請專利範圍第15項所述之時脈訊號產生方法，限制該輸出時脈訊號之延遲大於該第二延遲時間的該步驟包括：依據該輸入時脈訊號與該輸出時脈訊號之相位差，產生一第二下訊號，以限制該輸出時脈訊號之延遲大於該第二延遲時間，其中在產生該第二電流訊號的該步驟中，依據該第二上訊號或該第二下訊號產生該第二電流訊號，以及在限制該輸出時脈訊號之延遲大於該第二延遲時間的該步驟中，藉由該第二直流電壓訊號限制該輸出時脈訊號之延遲大於該第二延遲時間。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI465045B (zh) * 2011-02-01 2014-12-11 Novatek Microelectronics Corp 延遲鎖定迴路及時脈訊號產生方法
US8368437B2 (en) * 2011-03-02 2013-02-05 Taiwan Semiconductor Manufacturing Company, Ltd. Phase locked loop with charge pump
KR101735147B1 (ko) * 2013-05-22 2017-05-15 매그나칩 반도체 유한회사 Dll 회로 장치 및 그의 dll 락킹 방법
US9667219B2 (en) * 2015-04-22 2017-05-30 The Regents Of The University Of California Phase noise measurement and filtering circuit
TWI635709B (zh) * 2017-05-15 2018-09-11 晶豪科技股份有限公司 時脈產生電路
KR102469133B1 (ko) * 2018-03-07 2022-11-22 에스케이하이닉스 주식회사 지연 회로
CN110868209B (zh) * 2019-10-30 2023-04-28 西安邮电大学 一种用于多相位延时锁相环的高相位精度压控延迟线结构及其实现方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6844761B2 (en) * 2001-09-28 2005-01-18 Berkana Wireless, Inc. DLL with false lock protector
US7157949B2 (en) * 2004-03-17 2007-01-02 Mediatek Incorporation Delay locked loop capable of preventing false lock and method thereof
US7209533B1 (en) * 2003-05-13 2007-04-24 National Semiconductor Corporation Delay locked loop with harmonic lock and hang prevention architecture
US7233182B1 (en) * 2004-12-10 2007-06-19 Marvell International Ltd. Circuitry for eliminating false lock in delay-locked loops
US20080042703A1 (en) * 2006-08-21 2008-02-21 Huaya Microelectronics, Ltd. False lock protection in a delay-locked loop (dll)

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5969552A (en) 1998-01-15 1999-10-19 Silicon Image, Inc. Dual loop delay-locked loop
US6765976B1 (en) * 2000-03-29 2004-07-20 G-Link Technology Delay-locked loop for differential clock signals
US6968026B1 (en) * 2000-06-01 2005-11-22 Micron Technology, Inc. Method and apparatus for output data synchronization with system clock in DDR
TWI299944B (en) * 2005-12-08 2008-08-11 Novatek Microelectronics Corp Delay locked loop circuit and method
US20090045848A1 (en) * 2007-08-15 2009-02-19 National Semiconductor Corporation Phase-frequency detector with high jitter tolerance
WO2010097846A1 (ja) * 2009-02-26 2010-09-02 パナソニック株式会社 位相調整回路
KR101123073B1 (ko) * 2009-05-21 2012-03-05 주식회사 하이닉스반도체 지연고정루프회로 및 이를 이용한 반도체 메모리 장치
KR101137932B1 (ko) * 2010-05-31 2012-05-09 에스케이하이닉스 주식회사 반도체 장치 및 지연고정루프회로를 구비하는 반도체 장치
TWI465045B (zh) * 2011-02-01 2014-12-11 Novatek Microelectronics Corp 延遲鎖定迴路及時脈訊號產生方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6844761B2 (en) * 2001-09-28 2005-01-18 Berkana Wireless, Inc. DLL with false lock protector
US7209533B1 (en) * 2003-05-13 2007-04-24 National Semiconductor Corporation Delay locked loop with harmonic lock and hang prevention architecture
US7157949B2 (en) * 2004-03-17 2007-01-02 Mediatek Incorporation Delay locked loop capable of preventing false lock and method thereof
US7233182B1 (en) * 2004-12-10 2007-06-19 Marvell International Ltd. Circuitry for eliminating false lock in delay-locked loops
US20080042703A1 (en) * 2006-08-21 2008-02-21 Huaya Microelectronics, Ltd. False lock protection in a delay-locked loop (dll)

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