TWI635709B

TWI635709B - 時脈產生電路

Info

Publication number: TWI635709B
Application number: TW106115912A
Authority: TW
Inventors: 詹欽棟; 曹斯鈞; 施登耀
Original assignee: 晶豪科技股份有限公司
Priority date: 2017-05-15
Filing date: 2017-05-15
Publication date: 2018-09-11
Also published as: TW201902127A

Abstract

一種時脈信號產生電路包含一產生電路、一參考電路和一調整電路。該產生電路用以產生一時脈信號。該參考電路用以根據該時脈信號產生一參考信號至該產生電路。該調整電路用以產生一調整信號和一觸發信號至該產生電路。當該產生電路接收該參考信號時，該時脈信號的一頻率根據該參考信號而改變。該產生電路參考該觸發信號以決定是否根據該調整信號而調整該時脈信號的頻率。

Description

時脈產生電路

本發明係關於一種時脈產生電路。

在電子元件中常常會使用需要同步(synchronization)時脈信號的微處理器或其他數位電路。在微處理器中需要達成觸發事件的準確時序。一般的微處理器藉由自由運行振盪器(free-running oscillator)，例如石英振盪器(crystal oscillator)、電感電容調諧振盪器(LC-tuned oscillator)或其他外部時脈信號以達成同步。時脈信號的參數由微處理器所具體指定，並且可能包含最小和最大可容忍的時脈信號頻率、最小和最大可容忍的電壓位準、最小和最大波緣上昇和下降的時間、在波型非理想方波時可容忍的脈波寬度和當需要兩時脈信號時時脈相位的時序關係。

然而，使用高速前沿(leading edge)電路的高效能內建微處理器的電子元件容易產生和發射電磁干擾(electromagnetic interference,EMI)。電磁干擾輻射的頻譜通常在基本頻率的倍頻諧波(harmonics)會出現峰值。其它電子元件，例如D類放大器，其根據輸入音頻信號調變方波的寬路，也會有電磁干擾的問題。在設計上展頻(spread spectrum)時脈信號產生器可以避免積體電路中的其它電路受到電磁干擾的影響。

根據本發明一實施例之一種時脈產生電路，包含一產生電路、一參考電路和一調整電路。該產生電路用以產生一時脈信號。該參考電路耦接至該產生電路。該參考電路用以根據該時脈信號產生一參考信號至該產生電路。該調整電路用以產生一調整信號和一觸發信號至該產生電路。當該產生電路接收該參考信號時，該時脈信號的一頻率根據該參考信號而改變。當該產生電路參考該觸發信號以決定是否根據該調整信號而調整該時脈信號的頻率。

10‧‧‧時脈信號產生電路

110‧‧‧產生電路

120‧‧‧參考電路

130‧‧‧調整電路

210‧‧‧解碼器

220‧‧‧數位控制電壓產生電路

221‧‧‧數位控制電流產生電路

230‧‧‧比較電路

231‧‧‧比較器

232‧‧‧比較器

233‧‧‧栓鎖電路

410‧‧‧頻率除頻電路

411‧‧‧除頻器

412‧‧‧除頻器

413‧‧‧除頻器

610‧‧‧亂數信號產生電路

620‧‧‧邏輯電路

621‧‧‧及閘

C_C‧‧‧電容

MN₁,MN₂‧‧‧NMOS電晶體

第一圖顯示結合本發明一實施例之時脈信號產生電路之方塊示意圖。

第二圖顯示第一圖中的該產生電路的示意圖。

第三圖顯示第二圖中的該數位控制電流產生電路的示意圖。

第四圖顯示第一圖中的該參考電路的示意圖。

第五圖顯示該參考信號包含該第一參考信號、該第二參考信號和該第三參考信號以及該時脈信號頻率。

第六圖顯示第一圖中的該調整電路的示意圖。

第七圖顯示第一圖中的該調整電路的輸入波形和輸出結果。

在說明書及後續的申請專利範圍當中使用了某些詞彙來指稱特定的元件。所屬領域中具有通常知識者應可理解，製造商可能會用不同的名詞來稱呼同樣的元件。本說明書及後續的申請專利範圍並不以名稱的差異來作為區分元件的方式，而是以元件在功能上的差異來作為區分的準則。在通篇說明書及後續的請求項當中所提及的「包含」係為一開放式的用語，故應解釋成「包含但不限定於」。另外，「耦接」一詞在此係包含任何直接及間接的電氣連接手段。因此，若文中描述一第一裝置耦接於一第二裝置，則代表該第一裝置可直接電氣連接於該第二裝置，或透過其他裝置或連接手段間接地電氣連接至該第二裝置。

第一圖顯示結合本發明一實施例之時脈信號產生電路10之方塊示意圖。參考第一圖，該時脈信號產生電路10包含一產生電路110、一參考電路120和一調整電路130。該產生電路110用以在該時脈信號產生電路10的一輸出節點OUT產生一時脈信號CLK。該參考電路120用以根據該時脈信號CLK產生一參考信號REF至該產生電路110。該調整電路130用以產生一調整信號ADJ和一觸發信號TRI至該產生電路 110。當該產生電路110接收該參考信號時，該時脈信號的一頻率(以CLK(f)標示)根據該參考信號REF而變化。此外，該產生電路110參考該觸發信號TRI以決定是否根據該調整信號ADJ來調整該時脈信號CLK的頻率。

第二圖顯示第一圖中的該產生電路110的示意圖。參考第二圖，該產生電路110包含一解碼器210、一數位控制電壓產生電路220和一比較電路230。該解碼器210用以對該參考信號REF進行解碼以輸出一參考碼REF_code，並進一步在該觸發信號TRI為一特定值時觸發該解碼器210以對該調整信號ADJ進行解碼以輸出一調整碼ADJ_code。如第二圖所示，該數位控制電壓產生電路220包含一數位控制電流產生電路221和一電容C_C，其中該數位控制電流產生電路221產生一數位控制電流I_digital至該電容C_C以產生一數位控制電壓V_digital。該數位控制電流I_digital根據該參考碼REF_code或該調整碼ADJ_code而產生。該比較電路230包含比較器231和232以及一栓鎖電路233，其中該比較器231用以比較該數位控制電壓V_digital和一第一參考電壓VH以產生一比較結果COM_H，而該比較器232用以比較該數位控制電壓Vdigital和一第二參考電壓VL以產生一比較結果COM_L。該栓鎖電路233接收該等比較結果COM_H和COM_L以產生該時脈信號CLK。該栓鎖電路233在本實施例中是以一SR栓鎖而形成，但本發明不應以此為限。

第三圖顯示第二圖中的該數位控制電流產生電路221的示意圖。在本實施例中，假設該參考碼REF_code或該調整碼ADJ_code由兩個位元B₁和B₂所組成。然而，本發明不應以此為限。參考第三圖，該數位控制電流產生電路221包含NMOS電晶體MN₁和MN₂。如第三圖所示，該NMOS電晶體MN₁的一閘級端耦接至該位元B₁，而該NMOS電晶體MN₂的一閘級端耦接至該位元B₂。該NMOS電晶體MN₁的一汲級端耦接至一電流源I₁，而NMOS電晶體MN₂的一汲級端耦接至該電流源I₂。該等NMOS電晶體MN₁和MN₂的源級端產生該數位控制電流I_digital。在本實施例中，該電流源I₁的電流值為I，而該電流源I₂的電流值為2I。然而，在其他實施例中，該電流源I₂的電流值為I的其他倍數。

為了簡潔起見，第三圖以兩位元為例說明該數位控制電流產生電路221的運作方式。然而本發明不應以此為限。該參考碼REF_code和該調整碼ADJ_code可以由多個位元所組成。參考第三圖，該位元B₁用以決定何時導通該NMOS電晶體MN₁，而該位元B₂用以決定何時導通該NMOS電晶體MN₂。換言之，該等位元B₁和B₂用以決定該數位控制電流I_digital的電流值。參考第二圖，該數位控制電流I_digital產生該數位控制電壓V_digital。當該數位控制電流I_digital的電流值較大時產生較高的該數位控制電壓V_digital的電壓值。較高的該數位控制電壓V_digital的電壓值表示會產生較高的時脈信號CLK的頻率值。特而言之，當該解碼器210產生的位元B₂,B₁是(0,0)時，該等電晶體MN₁和MN₂兩者均會截止，該數位控制電流I_digital的電流值位於其最小值，使得該時脈信號CLK的頻率值最低。當該解碼器210產生的位元B₂,B₁是(0,1)時，該等電晶體MN₁和MN₂僅有電晶體MN₁導通，這會使得該時脈信號CLK的頻率值高於最低值。當該解碼器210產生的位元B₂,B₁是(1,0)時，該等電晶體MN₁和MN₂僅有電晶體MN₂導通，這會使得該時脈信號CLK的頻率值再提高。當該解碼器210產生的位元B₂,B₁是(1,1)時，該等電晶體MN₁和MN₂兩者均會導通，這會使得該時脈信號CLK的頻率值達到最高。

第四圖顯示第一圖中的該參考電路120的示意圖。參考第四圖，該參考電路120包含一頻率除頻電路410，其中該頻率除頻電路410執行該時脈信號CLK的頻率除頻動作以產生該參考信號REF。該參考信號REF由一第一參考信號REF1、一第二參考信號REF2和一第三參考信號REF3所組成。該頻率除頻電路410包含除頻器411、412和413，該三者均執行頻率除以2的動作，因此，該第一參考信號REF1的頻率值為該時脈信號CLK的頻率值的一半(以f/2標示)，該第二參考信號REF2的頻率值為該時脈信號CLK的頻率值的四分之一(以f/4標示)，而該第三參考信號REF3的頻率值為該時脈信號CLK的頻率值的八分之一(以f/8標示)。

為了使本領域通常知識者可以透過本實施範例的教導實施本發明，以下使用第一圖至第五圖說明展頻信號產生方法。第五圖顯示該參考信號REF包含該第一參考信號REF1、該第二參考信號REF2和該第三參考信號REF3以及該時脈信號頻率。參考第五圖，該解碼器210對該第一參考信號REF1、該第二參考信號REF2和該第三參考信號REF3進行解碼以產生由兩個位元B₁和B₂所組成的該參考碼REF_code。在該第三參考信號REF3為邏輯”0”時，當該第一參考信號REF1和該第二參考信號REF2兩者均為邏輯”0”時，該參考碼REF_code為”0 0”；當該第二參考信號REF2為邏輯”0”時和該第一參考信號REF1為邏輯”1”時，該參考碼REF_code為”0 1”；當該第二參考信號REF2為邏輯”1”時和該第一參考信號REF1為邏輯”0”時，該參考碼REF_code為”1 0”；當該第一參考信號REF1和該第二參考信號REF2均為邏輯”1”時，該參考碼REF_code為”1 1”。

在該第三參考信號REF3為邏輯”1”時，由該解碼器210產生的該參考碼REF_code會反向。舉例而言，在該第三參考信號REF3為邏輯”1”時，當該第一參考信號REF1和該第二參考信號REF2兩者均為邏輯”0”時，該參考碼REF_code會為”1 1”。

參考第五圖，該時脈信號CLK的頻率由該參考碼REF_code所決定。因此，當該參考碼REF_code週期性和重複性的改變時，該時脈信號CLK的頻率也會週期性和重複性的改變。在本實施例中，該時脈信號CLK的頻率以一步階三角波的波形完成週期性和重複性的改變。然而，本發明不應以此為限。在其他實施例中，該時脈信號CLK的頻率可能以一斜坡或是一弦波波形完成週期性和重複性的改變。

第六圖顯示第一圖中的該調整電路130的示意圖。參考第六圖，該調整電路130包含一亂數信號產生電路610和一邏輯電路620。該亂數信號產生電路610用以產生包含複數個位元R₁,R₂,...R_n的隨機信號RAM，其中該調整信號ADJ根據該隨機信號RAM的該等位元R₁,R₂,...R_n的一第一部分而產生，且該觸發信號TRI根據該隨機信號RAM的該等位元R₁,R₂,...R_n的一第二部分而產生。在本實施例中，該亂數信號產生電路610以一線性回饋移位暫存器電路(linear feedback shift register circuit)而實施，其根據該時脈信號CLK隨機地產生該亂數信號RAM。然而，本發明中的該亂數信號產生電路610不以此為限。

在本實施例中，該調整信號ADJ是直接由該等位元R₁,R₂,...R_n的該第一部分獲得。如上所述，該調整碼ADJ_code僅由兩個位元所構成。因此，該調整信號ADJ是由該等位元R₁,R₂,...R_n的兩個位元所獲得。舉例而言，第六圖中的位元R₅,R₄作為該調整信號ADJ而輸出。該邏輯電路620用以根據該隨機信號RAM的該等位元R₁,R₂,...R_n的該第二部分而產生該觸發信號TRI。在本實施例中，該等位元R₁,R₂,...R_n的該第二部分包含位元R₃,R₂,R₁(僅用於例示而非限定)。

參考第六圖，該邏輯電路620包含一及閘621以接收該等位元(R₃,R₂,R₁)作為輸入，藉以產生該觸發信號TRI。當該等位元(R₃,R₂,R₁)均為邏輯”1”時，該觸發信號TRI為該特定值(例如，邏輯”1”)以觸發該解碼器210解碼該調整信號ADJ，藉以產生該調整碼ADJ_code。在本實施例中，該邏輯閘620是以一及閘621實施以接收該等位元(R₃,R₂,R₁)。然而，該觸發信號TRI的設計是用來隨機的決定該時脈信號CLK的頻率是否應根據該調整信號ADJ而進行調整。因此，該邏輯電路620可以以不同的邏輯閘來實施，且可以接收該等位元R₁,R₂,...R_n中大於或小於三個位元。例如，該邏輯電路620可以設計為一緩衝器，其僅接收位元R₃，並輸出R₃作為觸發信號TRI。同樣地，根據不同的邏輯閘設計，該觸發信號TRI的該特定值也不限定於邏輯”1”。

第七圖顯示第一圖中的該調整電路130的輸入波形和輸出結果。參考第一圖至第七圖，該觸發信號TRI在時間t₀和t₁時具有一特定值(在本實施例中為邏輯”1”)。在時間t₀時，該解碼器210由該觸發信號TRI所觸發並且接收包含該等位元(R₅,R₄)的該調整信號ADJ。該解碼器210解碼該調整信號ADJ以產生該調整碼ADJ_code(其位元為”1 0”)至該數位控制電壓產生電路220。該時脈信號CLK的頻率根據時間t₀時的調整碼ADJ_code而調整。同樣地，在時間t₁時，該解碼器210由該觸發信號TRI所觸發並且接收包含該等位元(R₅,R₄)的該調整信號ADJ。該解碼器210解碼該調整信號ADJ以產生該調整碼ADJ_code(其位元為”1 1”)至該數位控制電壓產生電路220。該時脈信號CLK的頻率根據時間t₀時的調整碼ADJ_code而調整。

綜上所述，藉由該參考信號REF，該時脈信號CLK的頻率會週期性和重複性的改變。此外，藉由隨機地產生該調整信號ADJ和該觸發信號TRI，該時脈信號CLK的頻率可以隨機的調整。依此方式，由於時脈信號產生的電磁干擾可以有效的減少。

本發明之技術內容及技術特點已揭示如上，然而熟悉本項技術之人士仍可能基於本發明之教示及揭示而作種種不背離本發明精神之替換及修飾。因此，本發明之保護範圍應不限於實施例所揭示者，而應包括各種不背離本發明之替換及修飾，並為隨後之申請專利範圍所涵蓋。

Claims

一種時脈產生電路，包括：一產生電路，用以產生一時脈信號；一參考電路，耦接至該產生電路，該參考電路用以根據該時脈信號產生一參考信號至該產生電路；以及一調整電路，用以產生一隨機信號，並根據該隨機信號產生一調整信號和一觸發信號至該產生電路；其中，當該產生電路接收該參考信號時，該時脈信號的一頻率根據該參考信號而改變；且其中，該產生電路參考該觸發信號以決定是否根據該調整信號而調整該時脈信號的頻率。
根據申請專利範圍第1項之時脈產生電路，其中該參考電路更包括：一頻率除頻電路，用以執行該時脈信號的頻率除頻動作以產生該參考信號。
根據申請專利範圍第2項之時脈產生電路，其中由該頻率除頻電路所產生的該參考信號包含至少一第一信號和一第二信號，該第一信號的頻率值為該時脈信號的頻率值的一半，且該第二信號的頻率值為該時脈信號的頻率值的四分之一。
根據申請專利範圍第3項之時脈產生電路，其中該產生電路包括：一解碼器，用以對該參考信號進行解碼以輸出一參考數位碼，其中，該參考數位碼週期性和重複性的改變；一數位控制電壓產生電路，用以接收該參考數位碼以產生一數位控制電壓，其中，該數位控制電壓的一電壓值根據該參考數位碼週期性和重複性的改變；一比較器，用以比較該數位控制電壓以及一第一參考電壓和一第二參考電壓以產生該時脈信號，其中，該時脈信號的該頻率值根據該數位控制電壓週期性和重複性的改變。
根據申請專利範圍第4項之時脈產生電路，其中當觸發信號為一特定值時，該時脈信號的該頻率值根據該調整信號而藉由該產生電路進行調整，而當觸發信號不為該特定值時，該時脈信號的該頻率不會根據該調整信號而藉由該產生電路進行調整。
根據申請專利範圍第5項之時脈產生電路，其中該調整電路包括：一隨機信號產生電路，用以產生包含複數個位元的該隨機信號，其中該調整信號根據該隨機信號的該等位元的一第一部分而產生。
根據申請專利範圍第6項之時脈產生電路，其中該調整電路更包括：一邏輯電路，用以根據該隨機信號的該等位元的一第二部分而產生該觸發信號。