KR20030002263A

KR20030002263A - 클럭 동기 장치

Info

Publication number: KR20030002263A
Application number: KR1020010039037A
Authority: KR
Inventors: 김세준; 위재경
Original assignee: 주식회사 하이닉스반도체
Priority date: 2001-06-30
Filing date: 2001-06-30
Publication date: 2003-01-08
Also published as: DE10222691B4; DE10222691A1; JP4058612B2; JP2003046388A; TW543296B; KR100400316B1; US6583654B2; US20030001639A1

Abstract

본 발명에 따른 클럭 동기 장치는, 칩 면적과 누설 전류를 줄이고, 스탠바이 모드 또는 파워다운 모드에서 전류 소모를 줄이기 위해, 2 진 가중 코드(binary-weighted code)를 온도계 코드(thermometer code)로 변환하는 변환 수단을 구비하여, 레지스터의 수를 줄여 칩 면적과 누설 전류를 줄이고, 스탠바이 모드 또는 파워다운 모드에서 클럭 동기 장치를 디스에이블시켜 소모되는 DC 전류를 줄일 수 있다.

Description

클럭 동기 장치{Clock synchronization device}

본 발명은 클럭 동기 장치에 관한 것으로, 보다 상세하게는 2 진 가중 코드(binary-weighted code)를 온도계 코드(thermometer code)로 변환하는 변환 수단을 구비하여 레지스터의 수를 줄여 누설 전류를 줄이고, 스탠바이 모드 또는 파워다운 모드에서 클럭 동기 장치를 디스에이블시켜 전류 소모를 줄일 수 있는 클럭 동기 장치에 관한 것이다.

일반적으로 아날로그 방식의 클럭 동기 장치(지연 동기 루프(DLL) 또는 위상 동기 루프(PLL))는 디지털 방식에 비해 적은 면적을 차지하고, 넓은 동작 영역을 가지며, 높은 정밀도와 적은 지터 특성을 갖지만, 매우 큰 DC 전류를 소비하는 단점이 있다.

따라서, 아날로그 방식과 디지털 방식이 혼합된 방식을 사용하는데, 그 중 한 가지 방법으로 디지털/아날로그 변환기(Digital to Analog converter; DAC)를 사용하는 방법이 있다.

이러한 방법은 외부 클럭 신호와 내부 코드 값의 위상 차이에 해당하는 디지털 코드 값을 생성하여 DAC를 사용하여 디지털 코드 값에 따른 아날로그 값(전압 또는 전류)을 생성하여 클럭 동기 장치(DLL/PLL)를 제어하는 방법이다.

도 1은 종래 기술의 온도계 코드 디지털/아날로그 변환기(thermometer code DAC)를 사용하는 클럭 동기 장치를 나타낸 블록도이다.

이에 도시된 바와 같이, 종래 기술에 따른 클럭 동기 장치는, 외부 클럭 신호(ECLK)에 따라 내부 클럭 신호(ICLK)의 위상을 검출하는 위상 검출부(1)와, 위상 검출부(1)의 검출신호(SFTR, SFTL)에 따라 온도계 코드(TC)를 출력하는 레지스터부(2)와, 레지스터부(2)의 온도계 코드(TC)에 해당하는 전압(VOUT)을 발생하는 디지털/아날로그 변환부(3)와, 디지털/아날로그 변환부(3)의 출력전압(VOUT)을 이용하여 외부 클럭 신호(ECLK)에 의해 내부 클럭 신호(ICLK)를 출력하는 클럭 동기 제어부(4)를 포함하여 구성된다.

여기서, 디지털/아날로그 변환부(3)의 출력단자에는 일정한 출력전압(VOUT)을 유지하도록 부하 저항(RL)을 연결한다.

클럭 동기 제어부(4)는 지연 동기 루프 회로(DLL)에 사용되는 경우, 전압 제어 지연 라인(voltage controlled delay line)으로 구성되며, 위상 동기 루프 회로(PLL)에 사용되는 경우, 전압 제어 발진기(voltage controlled oscillator)로 구성된다.

디지털/아날로그 변환부(3)의 비트 수가 증가하게 되면, 레지스터부(2)의 시프트 레지스터(shift register)의 수는 2 의 승수로 늘어나게 되어 칩면적이 증가하고 그에 따른 누설 전류가 증가한다.

예를 들어, 디지털/아날로그 변환부(3)가 6 비트로 구성되면, 레지스터부(2)는 64개의 시프트 레지스터가 필요하다.

이러한 문제점을 해결하기 위해 온도계 코드 디지털/아날로그 변환기(thermometer code DAC) 대신에 2 진 가중 디지털/아날로그 변환기(binary-weighted DAC)를 이용하는데, 이러한 경우 글리치(glitch)등에 의해 선형특성(linearity) 및 단일 특성(monotony)이 저하되는 문제점이 발생하였다.

이와 같은 문제점을 해결하기 위한 본 발명의 목적은, 클럭 동기 장치가 2 진 가중 코드를 온도계 코드로 변환하는 변환 수단을 구비하여 레지스터의 수를 줄여 누설 전류를 줄이고, 스탠바이 모드 또는 파워다운 모드에서 클럭 동기 장치를 오프 시켜 전류 소모를 줄이는 것이다.

도 1은 종래 기술에 따른 클럭 동기 장치를 나타낸 블록도.

도 2는 본 발명의 실시예에 따른 클럭 동기 장치를 나타낸 블록도.

도 3은 도 2의 블록도에서 코드 변환부의 상세 회로도.

도 4는 도 2의 블록도에 따른 시뮬레이션 타이밍도.

< 도면의 주요부분에 대한 부호의 설명 >

10 : 위상 검출부20 : 2 진 코드 발생부

21 : 레지스터 블록22 : 업/다운 카운터

30 : 디지털/아날로그 변환부40 : 클럭 동기 제어부

50 : 코드 변환부51 : 디코더

52 : 온도계 코드 변환부

RL : 로드 저항

ND0-NDj, ND10-ND1j : 낸드게이트(여기서 j=2^N)

NOR0-NORj : 노아게이트(여기서 j=2^N)

INV0-INVj : 인버터(여기서 j=2^N)

상기 목적을 달성하기 위한 본 발명의 클럭 동기 장치는, 외부 클럭 신호와 내부 클럭 신호의 위상을 비교하여 그 비교 결과를 출력하는 위상 검출 수단; 상기 위상 검출 수단의 출력신호에 따라 2 진 코드 값을 출력하는 2 진 코드 발생 수단; 상기 2 진 코드 발생 수단에서 출력된 2 진 코드 값을 온도계 코드 값으로 변환하는 코드 변환 수단; 상기 코드 변환 수단의 온도계 코드 값에 해당하는 전압을 출력하는 디지털/아날로그 변환 수단; 및 상기 디지털/아날로그 변환 수단의 출력된 전압에 따라 외부 클럭 신호를 이용하여 내부 클럭 신호를 출력하는 클럭 동기 제어 수단을 포함하여 구성된 것을 특징으로 한다.

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.

이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.

도 2는 본 발명의 바람직한 실시예로서 클럭 동기 장치를 나타낸 블록도이다.

이에 도시된 바와 같이, 본 발명의 클럭 동기 장치는, 외부 클럭 신호(ECLK)와 내부 클럭 신호(ICLK)의 위상을 비교하여 그 비교 결과를 출력하는 위상 검출부(10)와, 위상 검출부(10)의 출력신호(INC, DEC, HOLD)에 따라 2 진 코드 값(BC)을 출력하는 2 진 코드 발생부(20)와, 2 진 코드 발생부(20)의 2 진 코드 값(BC)을 온도계 코드 값(TC)으로 변환하는 코드 변환부(50)와, 코드 변환부(50)의 온도계 코드 값(TC)에 해당하는 전압(VOUT)을 출력하는 디지털/아날로그 변환부(30)와, 디지털/아날로그 변환부(30)의 출력전압(VOUT)에 따라 외부 클럭 신호(ECLK)를 이용하여 내부 클럭 신호(ICLK)를 출력하는 클럭 동기 제어부(40)를 포함하여 구성된다.

여기서, 디지털/아날로그 변환부(30)의 출력 단자에는 일정한 출력전압(VOUT)을 유지하도록 부하 저항(RL)을 연결한다.

클럭 동기 제어부(40)는 지연 동기 루프 회로(DLL)에 사용되는 경우, 전압 제어 지연 라인(voltage controlled delay line)으로 구성되며, 위상 동기 루프 회로(PLL)에 사용되는 경우, 전압 제어 발진기(voltage controlled oscillator)로 구성된다.

위상 검출부(10)는 내부 클럭 신호(ICLK)의 위상이 외부 클럭 신호(ECLK)의 위상보다 빠르면 증가 명령(INC)을 출력하고, 내부 클럭 신호(ICLK)의 위상이 외부 클럭 신호(ECLK)의 위상보다 늦으면 감소 명령(DEC)을 출력한다. 또한, 내부 클럭 신호(ICLK)의 위상과 외부 클럭 신호(ECLK)의 위상이 동일하면 홀드 명령(HOLD)을출력한다.

2 진 코드 발생부(20)는 디지털/아날로그 변환부(30)가 사용하는 비트 수에 해당하는 개수의 레지스터들로 구성된 레지스터블록(21)과, 레지스터블록(21)의 레지스터들에 저장된 값을 위상 검출부(10)의 출력신호들(INC, DEC, HOLD)에 따라 증가, 감소 또는 유지하는 업/다운 카운터(22)를 포함하여 구성된다.

위상 검출부(10)가 증가 명령(INC)을 출력하면, 2 진 코드 발생부(20)의 업/다운 카운터(22)는 업 카운터로 동작하여 현재 레지스터블록(21)의 레지스터들에 저장되어 있는 2 진 코드 값을 한 비트 증가시키고, 감소 명령(DEC)을 출력하면, 다운 카운터로 동작하여 현재 레지스터블록(21)의 레지스터들에 저장되어 있는 2 진 코드 값을 한 비트 감소시킨다. 또한, 위상 검출부(10)가 홀드 명령(HOLD)을 출력하면, 업/다운 카운터를 동작시키지 않고 현재 레지스터블록(21)의 레지스터들에 저장되어 있는 2 진 코드 값을 유지한다.

2 진 코드 발생부(20)에서 출력된 2 진 코드 값(BC)은 코드 변환부(50)에 의해 온도계 코드(TC)로 변환된다.

도 3은 코드 변환부(50)의 상세 회로도를 보인 도면이다.

이에 도시된 바와 같이, 코드 변환부(50)는 2 진 코드 발생부(20)의 N 비트의 2 진 코드 값(BC)을 디코딩 하여 2^N개의 값(DC)을 출력하는 디코더(51)와, 디코더의 출력 값을 온도계 코드 값(TC)으로 변환하는 온도계 코드 발생부(52)를 포함하여 구성된다.

여기서, 디코더(51)는 N 비트의 입력 값을 디코딩하는 2^N개의 낸드게이트들(ND0-NDj)로 구성된다.

온도계 코드 변환부(52)는 디코더(51)의 낸드게이트들(ND0-NDj)의 출력 값(DC0-DCj)과 이전 출력 값(DC1-DCj)을 부정 논리곱 하는 낸드게이트들(ND10-ND1j)과, 그 낸드게이트들(ND10-ND1j)의 출력 값과 이전 온도계 코드 값(TC1-TCj)을 부정 논리합 하는 노아게이트들(NOR0-NORj)와, 그 노아게이트들(NOR0-NORj)의 출력 값을 반전시켜 온도계 코드 값(TC<j:0>)을 출력하는 인버터(INV0-INVj)를 포함하여 구성된다. 여기서, j = 2^N이다.

도 4는 본 발명 클럭 동기 장치의 동작을 나타낸 타이밍도이다. 여기서는 2 진 코드가 4 비트인 경우를 예를 들어 설명한다. 여기서, j = 2^N이다.

2 진 코드 발생부(20)의 출력 값인 2 진 코드 값이 "0011"이라고 하면, 코드 변환부(50)의 디코더(51)는 2 진 코드 값을 디코딩하여 디코딩 값으로 "1111111111110111"을 출력한다.

코드 변환부(50)의 디코더(51)의 출력 값은 온도계 코드 발생부(52)의 낸드게이트들(ND10-ND1j)의 한 입력단자로 입력되고, 다른 입력단자에는 상위 비트의 디코딩 값이 입력된다. 따라서, 온도계 코드 발생부(52)의 낸드게이트들(ND10-ND1j)의 출력 값은 "0000000000001100"이 된다.

이어서, 온도계 코드 발생부(52)의 낸드게이트들(ND10-ND1j)의 출력 값은 노아게이트들(NOR0-NORj)의 한 입력단자로 입력되고, 다른 입력단자에는 상위 비트의온도계 코드 출력 값이 인가되고, 인버터들(INV0-INVj)에 의해 반전되어 "0000000000001111"인 온도계 코드 값(TC)을 출력한다.

이러한 코드 변환 방식을 사용하면 일반적인 코드 변환 방법이 비해 적은 시간으로 코드 변환을 수행할 수 있다.

코드 변환부(50)의 온도계 코드 값(TC)은 디지털/아날로그 변환부(30)에 입력되어 입력된 온도계 코드 값(TC)에 해당하는 전압을 생성한다.

이상에서 살펴본 바와 같이, 본 발명에 따른 클럭 동기 장치는 2 진 코드를 온도계 코드로 변환하는 수단을 구비하여 클럭 동기 장치를 제어하므로 레지스터의 수를 줄여 누설 전류를 줄이고, 칩 면적을 줄일 수 있고, 반도체 메모리 장치의 스탠바이 또는 파워다운 모드에서 클럭 동기 장치를 디스에이블 시켜 DC 전류의 소모를 줄일 수 있는 효과가 있다.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims

외부 클럭 신호와 내부 클럭 신호의 위상을 비교하여 그 비교 결과를 출력하는 위상 검출 수단;

상기 위상 검출 수단의 출력신호에 따라 2 진 코드 값을 출력하는 2 진 코드 발생 수단;

상기 2 진 코드 발생 수단에서 출력된 2 진 코드 값을 온도계 코드 값으로 변환하는 코드 변환 수단;

상기 코드 변환 수단의 온도계 코드 값에 해당하는 전압을 출력하는 디지털/아날로그 변환 수단; 및

상기 디지털/아날로그 변환 수단의 출력된 전압에 따라 외부 클럭 신호를 이용하여 내부 클럭 신호를 출력하는 클럭 동기 제어 수단을 포함하여 구성된 것을 특징으로 하는 클럭 동기 장치.
제 1 항에 있어서,

상기 2 진 코드 발생 수단은,

상기 디지털/아날로그 변환 수단가 사용하는 비트 수에 해당하는 개수의 레지스터들로 구성된 레지스터 블록; 및

상기 레지스터 블록의 레지스터들에 저장된 값을 상기 위상 검출 수단의 출력신호들에 따라 증가, 감소 또는 유지하는 업/다운 카운터를 포함하여 구성된 것을 특징으로 하는 클럭 동기 장치.
제 2 항에 있어서,

상기 위상 검출 수단은,

내부 클럭 신호의 위상이 외부 클럭 신호의 위상보다 빠르면, 상기 2 진 코드 발생 수단의 업/다운 카운터는 업 카운터로 동작하여 현재 레지스터 블록의 레지스터들에 저장되어 있는 2 진 코드 값을 한 비트 증가시키고,

내부 클럭 신호의 위상이 외부 클럭 신호의 위상보다 늦으면, 상기 2 진 코드 발생 수단의 업/다운 카운터는 다운 카운터로 동작하여 현재 레지스터 블록의 레지스터들에 저장되어 있는 2 진 코드 값을 한 비트 감소시키고,

내부 클럭 신호의 위상과 외부 클럭 신호의 위상이 동일하면, 상기 2 진 코드 발생 수단의 업/다운 카운터는 동작하지 않고 현재 레지스터 블록의 레지스터들에 저장되어 있는 2 진 코드 값을 유지시키는 것을 특징으로 하는 클럭 동기 장치.
제 1 항에 있어서,

상기 코드 변환 수단은

상기 2 진 코드 발생 수단의 N 비트의 2 진 코드 값을 디코딩 하여 2^N개의 값을 출력하는 디코더; 및

상기 디코더의 출력 값을 온도계 코드 값으로 변환하는 온도계 코드 발생 수단을 포함하여 구성된 것을 특징으로 하는 클럭 동기 장치.
제 4 항에 있어서,

상기 온도계 코드 변환 수단은

상기 디코더의 출력 값이 각각 한 입력단자에 입력되고, 다른 입력단자에 상기 한 입력단자에 입력된 상기 디코더의 출력 값보다 한 비트 상위 출력 값이 입력되어 이를 부정 논리곱 하는 복수개의 낸드게이트;

상기 낸드게이트들의 출력 값이 각각 한 입력단자에 입력되고, 다른 입력단자에 해당하는 온도계 코드 값보다 한 비트 상위 온도계 코드 값이 입력되어 이를 부정 논리합 하는 복수개의 노아 게이트; 및

상기 복수개의 노아 게이트의 출력 값을 반전시켜 온도계 코드 값을 출력하는 복수개의 인버터를 포함하여 구성된 것을 특징으로 하는 클럭 동기 장치.
제 1 항에 있어서,

상기 클럭 동기 제어 수단은

지연 동기 루프 회로(DLL)에 사용되는 경우, 전압 제어 지연 라인으로 구성되고, 위상 동기 루프 회로(PLL)에 사용되는 경우, 전압 제어 발진기로 구성되는 것을 특징으로 하는 클럭 동기 장치.