KR20040046329A - 디지털 위상 혼합기를 갖는 2 코스 하프 딜레이 라인을이용한로우 지터 ｄｌｌ - Google Patents

디지털 위상 혼합기를 갖는 2 코스 하프 딜레이 라인을이용한로우 지터 ｄｌｌ Download PDF

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Abstract

본 발명의 디지털 위상 혼합기를 갖는 2 코스 하프 딜레이 라인을 이용한 로우 지터 ＤＬＬ은, 초기 위상 제어부를 설계하여 장착함으로써 사용하고자 하는 클럭 주파수의 범위를 절반의 딜레이 라인만으로 커버할 수 있도록 하고, 1개의 단위 딜레이 차이를 가지도록 구성된 2개의 딜레이 라인 사이에 위상 혼합기를 삽입하여 2개의 딜레이 라인의 신호를 혼합함으로써, 낮은 지터를 가질 수 있도록 하는 디지털 위상 혼합기를 갖는 2 코스 하프 딜레이 라인을 이용한 로우 지터 ＤＬＬ을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 지연 클럭 신호를 입력받아 외부에서 유입된 클럭과 실제 내부 클럭 간의 시간 차이를 보상하고, 이러한 보상 과정에 의하여 보상 클럭 신호를 생성하는 딜레이 모델부; 기준 클럭 신호 및 그 반전 값을 입력받아 클럭의 에지에서 활성화되는 클럭 신호 및 반전 클럭 신호를 생성하는 입력 버퍼; 상기 보상 클럭 신호와 상기 반전 클럭 신호를 비교한 후, 그에 따른 업/다운을 판단하고, 이러한 판단에 따라 비교 신호를 생성하며, 빠른 모드 및 일반 모드를 구분하여 상기 비교 신호를 출력하는 위상 감지부; 상기 비교 신호 및 상기 반전 클럭 신호와 클럭 신호를 입력받고, 상기 비교 신호에 의하여 딜레이를 제어하는 복수개의 제어 신호를 생성하는 제어부; 상기 복수개의 제어 신호에 따라 상기 반전 클럭 신호 및 상기 클럭 신호를 지연, 위상 혼합 및 듀티 교정시키는 딜레이부; 상기 아날로그 듀티 교정기의 출력 신호를 입력받아 일시적으로 저장한후, 저장된 신호를 상기 지연 클럭 신호로서 상기 딜레이 모델부로 출력하는 출력 버퍼를 포함한다.

Description

디지털 위상 혼합기를 갖는 2 코스 하프 딜레이 라인을 이용한 로우 지터 ＤＬＬ{LOW JITTER DLL USING 2 COARSE HALF DELAY LINE WITH DIGITAL PHASE MIXER}
본 발명은 디지털 위상 혼합기를 갖는 2 코스 하프 딜레이 라인을 이용한 로우 지터 ＤＬＬ에 관한 것으로, 특히, 고정 지연 루프(DLL)를 사용하는 모든 회로나 시스템에서 사용되어, 전력 및 면적을 반으로 줄이고, 미세 튜닝(tuning)을 통하여 낮은 지터(Low Jitter)를 갖는 디지털 위상 혼합기를 갖는 2 코스 하프 딜레이 라인을 이용한 로우 지터 ＤＬＬ에 관한 것이다.
일반적으로, 지연 고정 루프(DLL)란 반도체메모리 장치에서 클럭을 사용하는 동기식 메모리의 내부 클럭을 에러 없이 외부 클럭과 일치되게 하기 위해서 사용하는 회로이다. 즉 외부에서 들어오는 클럭이 내부에서 사용될 때 타이밍 딜레이가 발생하는데, 이 타이밍 딜레이를 제어하여 내부에서 사용하는 클럭이 외부에서 들어오는 클럭과 동일하게 동기되도록 하기 위해서 사용한다.
도 1은 종래의 디지털 DLL 회로를 나타낸 블록도로서, 이러한 종래의 디지털 DLL 회로는, 외부에서 유입된 클럭과 실제 내부 클럭 간의 시간 차이를 보상하고, 이러한 보상 과정에 의하여 보상 클럭(Fbclk)을 생성하는 딜레이 모델부(110); 딜레이 모델부(110)에서 출력한 보상 클럭(Fbclk)과 외부 클럭(Clock)을 비교한 후, 그에 따른 비교 신호를 생성하는 위상 감지기(120); 위상 감지기(120)에서 출력된 비교 신호에 따라 딜레이 양을 조절하는 제어 신호를 생성하는 카운터 및 디코더(130); 및 카운터 및 디코더(130)에서 출력된 제어 신호에 따라 외부 클럭(Clock)을 지연시킨 후, 딜레이 모델부(110)로 출력하는 디지털 딜레이 라인(140)을 포함한다.
그러나, 상술한 종래의 디지털 DLL 회로에 있어서는, 사용하고자 하는 클럭 주파수를 커버하기 위하여 한 사이클 딜레이 라인(One Cycle Delay Line)이 요구되므로, 잡음(Noise)에 의한 영향에 대하여 딜레이가 민감하게 변화하는 문제점이 있다. 또한, 한 사이클 딜레이 라인으로 구성되므로 전력 및 면적이 증가하며, 딜레이 라인 내에 장착된 단위 딜레이부(Unit Delay)에 의하여 고정 후 잡음에 의한 클럭 지터가 매우 커지는 문제점이 있다.
상기 문제점을 해결하기 위하여 안출된 본 발명은, 초기 위상 제어부를 설계하여 장착함으로써 사용하고자 하는 클럭 주파수의 범위를 절반의 딜레이 라인만으로 커버할 수 있도록 하고, 1개의 단위 딜레이 차이를 가지도록 구성된 2개의 딜레이 라인 사이에 위상 혼합기를 삽입하여 2개의 딜레이 라인의 신호를 혼합함으로써, 낮은 지터를 가질 수 있도록 하는 디지털 위상 혼합기를 갖는 2 코스 하프 딜레이 라인을 이용한 로우 지터 ＤＬＬ을 제공하는데 그 목적이 있다.
도 1은 종래의 디지털 DLL 회로를 나타낸 블록도,
도 2는 본 발명의 일 실시예에 의한 디지털 위상 혼합기를 갖는 2 코스 하프 딜레이 라인을 이용한 로우 지터 ＤＬＬ를 나타낸 블록도.
* 도면의 주요 부분에 대한 부호의 설명 *
210 : 딜레이 모델부220 : 입력 버퍼
230 : 위상 감지부240 : 제어부
250 : 딜레이부
상기 목적을 달성하기 위하여 본 발명의 디지털 위상 혼합기를 갖는 2 코스 하프 딜레이 라인을 이용한 로우 지터 ＤＬＬ은, 지연 클럭 신호를 입력받아 외부에서 유입된 클럭과 실제 내부 클럭 간의 시간 차이를 보상하고, 이러한 보상 과정에 의하여 보상 클럭 신호를 생성하는 딜레이 모델부; 기준 클럭 신호 및 그 반전 값을 입력받아 클럭의 에지에서 활성화되는 클럭 신호 및 반전 클럭 신호를 생성하는 입력 버퍼; 상기 보상 클럭 신호와 상기 반전 클럭 신호를 비교한 후, 그에 따른 업/다운을 판단하고, 이러한 판단에 따라 비교 신호를 생성하며, 빠른 모드 및 일반 모드를 구분하여 상기 비교 신호를 출력하는 위상 감지부; 상기 비교 신호 및상기 반전 클럭 신호와 클럭 신호를 입력받고, 상기 비교 신호에 의하여 딜레이를 제어하는 복수개의 제어 신호를 생성하는 제어부; 상기 복수개의 제어 신호에 따라 상기 반전 클럭 신호 및 상기 클럭 신호를 지연, 위상 혼합 및 듀티 교정시키는 딜레이부; 상기 아날로그 듀티 교정기의 출력 신호를 입력받아 일시적으로 저장한 후, 저장된 신호를 상기 지연 클럭 신호로서 상기 딜레이 모델부로 출력하는 출력 버퍼를 포함한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 본 발명의 가장 바람직한 실시예들을 첨부된 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 일 실시예에 의한 디지털 위상 혼합기를 갖는 2 코스 하프 딜레이 라인을 이용한 로우 지터 ＤＬＬ를 나타낸 블록도로서, 이러한 본 발명의 디지털 위상 혼합기를 갖는 2 코스 하프 딜레이 라인을 이용한 로우 지터 ＤＬＬ은, 딜레이 모델부(210), 입력 버퍼(220), 위상 감지부(230), 제어부(240) 및 딜레이부(250)를 포함한다.
딜레이 모델부(210)는, 지연 클럭 신호(DLL_CLK)를 입력받아 외부에서 유입된 클럭과 실제 내부 클럭 간의 시간 차이를 보상하고, 이러한 보상 과정에 의하여 보상 클럭 신호(FB_CLK)를 생성하며, 상기 보상 클럭 신호(FB_CLK)를 후술하는 위상 감지부(230)로 출력하는 역할을 한다.
또한, 입력 버퍼(220)는, 기준 클럭 신호 및 그 반전 값(REF_CLK/B)을 입력받아 클럭의 에지에서 활성화되는 클럭 신호(CLK) 및 반전 클럭 신호(CLK_B)를 생성하고, 상기 클럭 신호(CLK)를 후술하는 제어부(240) 및 후술하는 딜레이 라인부(250)에 출력하고, 상기 반전 클럭 신호(CLK_B)를 후술하는 위상 감지부(230), 후술하는 제어부(240) 및 후술하는 딜레이 라인부(250)에 출력하는 역할을 한다.
한편, 위상 감지부(230)는, 상기 딜레이 모델부(210)에서 출력한 보상 클럭 신호(FB_CLK)와 상기 입력 버퍼(220)에서 출력한 반전 클럭 신호(CLK_B)를 비교한 후, 그에 따른 업/다운을 판단하고, 이러한 판단에 따라 비교 신호(UP/DN)를 생성하며, 빠른 고정(Lock)을 필요로 하는 빠른 모드(fast mode)인 경우에는 상기 비교 신호(UP/DN)를 후술하는 제어부(240) 내에 장착된 업/다운 카운터(244)로 출력하고, 일반 모드인 경우에는 상기 비교 신호(UP/DN)를 후술하는 제어부(240) 내에 장착된 저역 필터(242) 및 초기 위상 제어부(243)로 출력하는 역할을 한다. 여기서, 상기 위상 감지부(230)에 관하여 상세히 설명하면 다음과 같다.
상기 위상 감지부(230) 내에 장착된 일반 위상 감지기(231)는, 상기 딜레이 모델부(210)에서 출력한 보상 클럭 신호(FB_CLK)와 상기 입력 버퍼(220)에서 출력한 반전 클럭 신호(CLK_B)를 비교한 후, 그에 따른 업/다운을 판단하고, 이러한 판단에 따라 비교 신호(UP/DN)를 생성하며, 상기 비교 신호(UP/DN)를 후술하는 제어부(240) 내에 장착된 저역 필터(242) 및 초기 위상 제어부(243)로 출력하는 역할을 한다.
또한, 상기 위상 감지부(230) 내에 장착된 빠른 모드용 위상 감지기(232)는,상기 딜레이 모델부(210)에서 출력한 보상 클럭 신호(FB_CLK)와 상기 입력 버퍼(220)에서 출력한 반전 클럭 신호(CLK_B)를 비교한 후, 상기 보상 클럭 신호(FB_CLK)와 상기 반전 클럭 신호(CLK_B)가 한 단위 딜레이(Unit Delay) 이상 차이나는 경우에, 그에 따른 업/다운을 판단하고, 이러한 판단에 따라 비교 신호(UP/DN)를 생성하며, 상기 비교 신호(UP/DN)를 후술하는 제어부(240) 내에 장착된 업/다운 카운터(244)로 출력하는 역할을 한다.
한편, 제어부(240)는, 상기 위상 감지부(230)에서 출력한 상기 비교 신호(UP/DN) 및 상기 입력 버퍼(220)에서 출력한 반전 클럭 신호(CLK_B)와 클럭 신호(CLK)를 입력받고, 상기 비교 신호(UP/DN)에 의하여 딜레이를 제어하는 복수개의 제어 신호를 생성하며, 상기 제어 신호를 후술하는 딜레이부(250)로 출력하는 역할을 한다. 여기서, 상기 제어부(240)에 관하여 상세히 설명하면 다음과 같다.
상기 제어부(240) 내에 장착된 클럭 분주기(241)는, 상기 입력 버퍼(220)로부터 상기 반전 클럭 신호(CLK_B)와 상기 클럭 신호(CLK)를 입력받고, 상기 반전 클럭 신호(CLK_B) 및 상기 클럭 신호(CLK)를 분주한 후, 분주된 클럭 신호를 후술하는 저역 필터(240), 초기 위상 제어부(243) 및 업/다운 카운터(244)로 출력하는 역할을 한다. 여기서, 상기 반전 클럭 신호(CLK_B) 및 상기 클럭 신호(CLK)를 분주하는 이유는, 본 발명의 구성 장치들이 상기 위상 감지부(230)의 상기 비교 신호(UP/DN)에 의한 지연을 반영할 수 있는 시간을 가지도록 하기 위함이다.
또한, 상기 제어부(240) 내에 장착된 저역 필터(242)는, 상기 위상 감지부(230)에서 출력한 상기 비교 신호(UP/DN) 및 상기 클럭 분주기(241)에서 출력된 신호를 입력받아 저역 여파한 후, 후술하는 업/다운 카운터(244)로 출력하는 역할을 한다.
한편, 상기 제어부(240) 내에 장착된 초기 위상 제어부(243)는, 상기 클럭 분주기(241)에서 출력된 신호 및 상기 위상 감지부(230)에서 출력한 상기 비교 신호(UP/DN)를 입력받고, 이러한 신호들에 의해 초기 상태로 판단한 경우에는 반전 클럭 선택 신호 및 인에이블 신호를 각각 후술하는 딜레이부(250) 및 후술하는 업/다운 카운터(244)로 출력하며, 초기 상태가 아니라고 판단한 경우에는 비반전 클럭 선택 신호를 후술하는 딜레이부(250)로 출력하는 역할을 한다.
또한, 상기 제어부(240) 내에 장착된 업/다운 카운터(244)는, 상기 초기 위상 제어부(243)로부터 상기 인에이블 신호를 입력받아 동작을 시작하고, 상기 클럭 분주기(241)에서 출력된 신호 및 상기 위상 감지부(230)에서 출력한 상기 비교 신호(UP/DN)를 입력받으며, 상기 빠른 모드용 위상 감지기(232)로부터 출력된 비교 신호를 입력받아 계수하여 최상위 비트 신호(MSB)를 생성하고, 상기 최상위 비트 신호(MSB)를 후술하는 코스 딜레이 선택 디코더(245)로 출력하며, 상기 저역 필터(242)로부터의 신호를 입력받아 계수하여 최하위 비트 신호(LSB)를 생성하고, 상기 최하위 비트 신호(LSB)를 후술하는 혼합용 디코더(246)로 출력하는 역할을 한다.
한편, 상기 제어부(240) 내에 장착된 코스 딜레이 선택 디코더(245)는, 상기 업/다운 카운터(244)로부터 상기 최상위 비트 신호(MSB)를 입력받고, 상기 최상위 비트 신호(MSB)에 따라 딜레이 양을 조절하는 딜레이 제어 신호를 생성하며, 상기딜레이 제어 신호를 후술하는 딜레이부(250)로 출력하는 역할을 한다.
또한, 상기 제어부(240) 내에 장착된 혼합용 디코더(246)는, 상기 업/다운 카운터(244)로부터 상기 최하위 비트 신호(LSB)를 입력받고, 상기 최하위 비트 신호(MSB)에 따라 위상 혼합을 제어하는 혼합 제어 신호를 생성하며, 상기 혼합 제어 신호를 후술하는 딜레이부(250)로 출력하는 역할을 한다.
한편, 딜레이부(250)는, 상기 제어부(240)로부터 출력된 복수개의 제어 신호에 따라 상기 반전 클럭 신호(CLK_B) 및 상기 클럭 신호(CLK)를 지연, 위상 혼합 및 듀티 교정시킨 후, 후술하는 출력 버퍼(260)로 출력하는 역할을 한다. 여기서, 상기 딜레이부(250)에 관하여 상세히 설명하면 다음과 같다.
상기 딜레이부(250) 내에 장착된 MUX(251)는, 상기 제어부(240) 내에 장착된 초기 위상 제어부(243)로부터 상기 반전 클럭 선택 신호를 입력받은 경우에는, 상기 반전 클럭 신호(CLK_B)를 후술하는 두 개의 하프 디지털 코스 딜레이부(252)로 도통시키고, 상기 비반전 클럭 선택 신호를 입력받은 경우에는, 상기 클럭 신호(CLK)를 후술하는 두 개의 하프 디지털 코스 딜레이부(252)로 도통시키는 역할을 한다.
또한, 상기 딜레이부(250) 내에 장착된 두 개의 하프 디지털 코스 딜레이부(252)는, 상기 제어부(240) 내에 장착된 상기 코스 딜레이 선택 디코더(245)로부터 상기 딜레이 제어 신호를 입력받고, 상기 MUX(251)로부터 상기 반전 클럭 신호(CLK_B) 또는 상기 클럭 신호(CLK)를 입력받으며, 상기 딜레이 제어 신호에 따라 상기 반전 클럭 신호(CLK_B) 또는 상기 클럭 신호(CLK)를 지연시킨후, 후술하는 디지털 위상 혼합기(253)로 출력하는 역할을 한다.
한편, 상기 딜레이부(250) 내에 장착된 디지털 위상 혼합기(253)는, 상기 제어부(240) 내에 장착된 상기 혼합용 디코더(246)로부터 상기 혼합 제어 신호를 입력받고, 상기 두 개의 하프 디지털 코스 딜레이부(252)로부터 지연된 두 개의 클럭 신호를 입력받으며, 상기 두 개의 클럭 신호를 상기 혼합 제어 신호에 따라 미세 딜레이를 갖도록 혼합하여 후술하는 아날로그 듀티 교정기(254)로 출력하는 역할을 한다.
또한, 상기 딜레이부(250) 내에 장착된 아날로그 듀티 교정기(254)는, 상기 디지털 위상 혼합기(253)의 출력 신호를 입력받아 피드백 과정을 통하여 듀티를 교정한 후, 후술하는 출력 버퍼(260)에 출력하는 역할을 한다.
한편, 출력 버퍼(260)는, 상기 아날로그 듀티 교정기(254)의 출력 신호를 입력받아 일시적으로 저장한 후, 상기 지연 클럭 신호(DLL_CLK)로서 상기 딜레이 모델부(210)로 출력하는 역할을 한다.
상술한 본 발명의 디지털 위상 혼합기를 갖는 2 코스 하프 딜레이 라인을 이용한 로우 지터 ＤＬＬ의 동작에 관하여 설명하면 다음과 같다.
먼저, 입력 버퍼(220)는, 기준 클럭 신호 및 그 반전 값(REF_CLK/B)을 입력받아 클럭의 에지에서 활성화되는 클럭 신호(CLK) 및 반전 클럭 신호(CLK_B)를 생성하고, 이후에, 위상 감지부(230)는, 딜레이 모델부(210)에서 출력한 보상 클럭 신호(FB_CLK)와 입력 버퍼(220)에서 출력한 반전 클럭 신호(CLK_B)를 비교한 후,그에 따른 업/다운을 판단하고, 이러한 판단에 따라 비교 신호(UP/DN)를 생성하는데, 이 때, 위상 감지부(230) 내에 장착된 일반 위상 감지기(231)는, 딜레이 모델부(210)에서 출력한 보상 클럭 신호(FB_CLK)와 입력 버퍼(220)에서 출력한 반전 클럭 신호(CLK_B)를 비교한 후, 그에 따른 업/다운을 판단하고, 이러한 판단에 따라 비교 신호(UP/DN)를 생성하며, 이러한 비교 신호(UP/DN)를 제어부(240) 내에 장착된 저역 필터(242) 및 초기 위상 제어부(243)로 출력하는 반면, 위상 감지부(230) 내에 장착된 빠른 모드용 위상 감지기(232)는, 딜레이 모델부(210)에서 출력한 보상 클럭 신호(FB_CLK)와 입력 버퍼(220)에서 출력한 반전 클럭 신호(CLK_B)를 비교한 후, 보상 클럭 신호(FB_CLK)와 반전 클럭 신호(CLK_B)가 한 단위 딜레이(Unit Delay) 이상 차이나는 경우에, 그에 따른 업/다운을 판단하고, 이러한 판단에 따라 비교 신호(UP/DN)를 생성하여 제어부(240) 내에 장착된 업/다운 카운터(244)로 출력하게 된다.
다음에, 제어부(240) 내에 장착된 초기 위상 제어부(243)는, 클럭 분주기(241)에서 출력된 신호 및 위상 감지부(230)에서 출력한 비교 신호(UP/DN)를 입력받고, 이러한 신호들에 의해 초기 상태로 판단한 경우에는 반전 클럭 선택 신호 및 인에이블 신호를 각각 딜레이부(250) 및 업/다운 카운터(244)로 출력하며, 초기 상태가 아니라고 판단한 경우에는 비반전 클럭 선택 신호를 딜레이부(250)로 출력하게 된다.
이후에, 딜레이부(250) 내에 장착된 MUX(251)는, 제어부(240) 내에 장착된 초기 위상 제어부(243)로부터 반전 클럭 선택 신호를 입력받은 경우에는, 반전 클럭 신호(CLK_B)를 두 개의 하프 디지털 코스 딜레이부(252)로 도통시키고, 비반전 클럭 선택 신호를 입력받은 경우에는, 클럭 신호(CLK)를 두 개의 하프 디지털 코스 딜레이부(252)로 도통시키고, 딜레이부(250) 내에 장착된 두 개의 하프 디지털 코스 딜레이부(252)는, 제어부(240) 내에 장착된 상기 코스 딜레이 선택 디코더(245)로부터 상기 딜레이 제어 신호를 입력받고, 이러한 딜레이 제어 신호에 따라 반전 클럭 신호(CLK_B) 또는 클럭 신호(CLK)를 지연시킨 후, 디지털 위상 혼합기(253)로 출력하게 된다. 다음에, 딜레이부(250) 내에 장착된 디지털 위상 혼합기(253)는, 제어부(240) 내에 장착된 상기 혼합용 디코더(246)로부터 상기 혼합 제어 신호를 입력받고, 두 개의 클럭 신호를 혼합 제어 신호에 따라 미세 딜레이를 갖도록 혼합하여 아날로그 듀티 교정기(254)로 출력하고, 딜레이부(250) 내에 장착된 아날로그 듀티 교정기(254)에서는, 디지털 위상 혼합기(253)의 출력 신호를 입력받아 피드백 과정을 통하여 듀티를 교정한 후, 출력 버퍼(260)에 출력하게 된다.
이상에서 설명한 본 발명은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지로 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 한정되는 것이 아니다.
본 발명은, 초기 위상 제어부를 설계하여 장착함으로써 사용하고자 하는 클럭 주파수의 범위를 절반의 딜레이 라인만으로 커버할 수 있도록 하고, 1개의 단위 딜레이 차이를 가지도록 구성된 2개의 딜레이 라인 사이에 위상 혼합기를 삽입하여 2개의 딜레이 라인의 신호를 혼합함으로써, 낮은 지터를 가질 수 있도록 하는 이점이 있다.

Claims (4)

  1. 지연 클럭 신호를 입력받아 외부에서 유입된 클럭과 실제 내부 클럭 간의 시간 차이를 보상하고, 이러한 보상 과정에 의하여 보상 클럭 신호를 생성하는 딜레이 모델부;
    기준 클럭 신호 및 그 반전 값을 입력받아 클럭의 에지에서 활성화되는 클럭 신호 및 반전 클럭 신호를 생성하는 입력 버퍼;
    상기 보상 클럭 신호와 상기 반전 클럭 신호를 비교한 후, 그에 따른 업/다운을 판단하고, 이러한 판단에 따라 비교 신호를 생성하며, 빠른 모드 및 일반 모드를 구분하여 상기 비교 신호를 출력하는 위상 감지부;
    상기 비교 신호 및 상기 반전 클럭 신호와 클럭 신호를 입력받고, 상기 비교 신호에 의하여 딜레이를 제어하는 복수개의 제어 신호를 생성하는 제어부;
    상기 복수개의 제어 신호에 따라 상기 반전 클럭 신호 및 상기 클럭 신호를 지연, 위상 혼합 및 듀티 교정시키는 딜레이부;
    상기 아날로그 듀티 교정기의 출력 신호를 입력받아 일시적으로 저장한 후, 저장된 신호를 상기 지연 클럭 신호로서 상기 딜레이 모델부로 출력하는 출력 버퍼
    를 포함하는 것을 특징으로 하는 디지털 위상 혼합기를 갖는 2 코스 하프 딜레이 라인을 이용한 로우 지터 ＤＬＬ.
  2. 제1항에 있어서, 상기 위상 감지부는,
    상기 보상 클럭 신호와 상기 반전 클럭 신호를 비교한 후, 그에 따른 업/다운을 판단하고, 이러한 판단에 따라 상기 비교 신호를 생성하며, 상기 비교 신호를 상기 제어부로 출력하는 일반 위상 감지기; 및
    상기 보상 클럭 신호와 상기 반전 클럭 신호를 비교한 후, 상기 보상 클럭 신호와 상기 반전 클럭 신호가 한 단위 딜레이 이상 차이나는 경우에, 그에 따른 업/다운을 판단하고, 이러한 판단에 따라 비교 신호를 생성하며, 상기 비교 신호를 상기 제어부로 출력하는 빠른 모드용 위상 감지기
    를 포함하는 것을 특징으로 하는 디지털 위상 혼합기를 갖는 2 코스 하프 딜레이 라인을 이용한 로우 지터 ＤＬＬ.
  3. 제2항에 있어서, 상기 제어부는,
    상기 반전 클럭 신호와 상기 클럭 신호를 입력받고, 상기 반전 클럭 신호및 상기 클럭 신호를 분주하는 클럭 분주기;
    상기 비교 신호 및 상기 클럭 분주기에서 출력된 신호를 입력받아 저역 여파하는 저역 필터;
    상기 클럭 분주기에서 출력된 신호 및 상기 비교 신호를 입력받고, 이러한 신호들에 의해 초기 상태로 판단한 경우에는 반전 클럭 선택 신호 및 인에이블 신호를 출력하며, 초기 상태가 아니라고 판단한 경우에는 비반전 클럭 선택 신호를 출력하는 초기 위상 제어부;
    상기 인에이블 신호를 입력받아 동작을 시작하고, 상기 클럭 분주기에서 출력된 신호를 입력받으며, 상기 빠른 모드용 위상 감지기로부터 출력된 비교 신호를 입력받아 계수하여 최상위 비트 신호를 생성하고, 상기 저역 필터로부터의 신호를 입력받아 계수하여 최하위 비트 신호를 생성하는 업/다운 카운터;
    상기 최상위 비트 신호를 입력받고, 상기 최상위 비트 신호에 따라 딜레이 양을 조절하는 딜레이 제어 신호를 생성하는 코스 딜레이 선택 디코더; 및
    상기 최하위 비트 신호를 입력받고, 상기 최하위 비트 신호에 따라 위상 혼합을 제어하는 혼합 제어 신호를 생성하며, 상기 혼합 제어 신호를 상기 딜레이부로 출력하는 혼합용 디코더
    를 포함하는 것을 특징으로 하는 디지털 위상 혼합기를 갖는 2 코스 하프 딜레이 라인을 이용한 로우 지터 ＤＬＬ.
  4. 제3항에 있어서, 상기 딜레이부는,
    상기 반전 클럭 선택 신호를 입력받은 경우에는, 상기 반전 클럭 신호를 도통시키고, 상기 비반전 클럭 선택 신호를 입력받은 경우에는, 상기 클럭 신호를 도통시키는 MUX;
    상기 딜레이 제어 신호를 입력받고, 상기 MUX로부터 상기 반전 클럭 신호 또는 상기 클럭 신호를 입력받으며, 상기 딜레이 제어 신호에 따라 상기 반전 클럭 신호 또는 상기 클럭 신호를 지연시키는 두 개의 하프 디지털 코스 딜레이부;
    상기 혼합 제어 신호를 입력받고, 상기 두 개의 하프 디지털 코스 딜레이부로부터 지연된 두 개의 클럭 신호를 입력받으며, 상기 두 개의 클럭 신호를 상기 혼합 제어 신호에 따라 미세 딜레이를 갖도록 혼합하는 디지털 위상 혼합기; 및
    상기 디지털 위상 혼합기의 출력 신호를 입력받아 피드백 과정을 통하여 듀티를 교정하는 아날로그 듀티 교정기
    를 포함하는 것을 특징으로 하는 디지털 위상 혼합기를 갖는 2 코스 하프 딜레이 라인을 이용한 로우 지터 ＤＬＬ.
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