JP2002124873A - 半導体装置 - Google Patents

半導体装置

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JP2002124873A JP2000317513A JP2000317513A JP2002124873A JP 2002124873 A JP2002124873 A JP 2002124873A JP 2000317513 A JP2000317513 A JP 2000317513A JP 2000317513 A JP2000317513 A JP 2000317513A JP 2002124873 A JP2002124873 A JP 2002124873A
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signal
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久 岩本
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Abstract

(57)【要約】 【課題】 高速クロックに対応し、かつ、ジッタが低減
されたＤＬＬ回路を備えた半導体装置を提供する。 【解決手段】 ＤＬＬ回路における遅延ライン２２の構
成において位相差が調整された相補なクロック信号ＥＣ
Ｋ，／ＥＣＫを交互に遅延段に入力する。キャパシタ３
６によって信号ＥＣＫ，／ＥＣＫの位相差を調整してお
くことによって遅延ライン２２の遅延量を細かく変化さ
せることが可能となる。好ましくはシフトレジスタ２４
の初期値を高速クロックの場合は遅延量が中間となる状
態から開始し、低速クロックの場合は一番遅延量が少な
い状態から開始するようにする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体装置に関
し、特に、外部から与えられるクロック信号に同期して
信号の取込を行なう同期型半導体装置に関する。より特
定的には、内部クロック回路にディレーロックドループ
（以下、ＤＬＬと称する。）を用いた同期型ダイナミッ
クランダムアクセスメモリ（以下、ＳＤＲＡＭと称す
る。）における内部クロック発生回路に関する。
【０００２】
【従来の技術】主記憶として用いられるダイナミックラ
ンダムアクセスメモリ（ＤＲＡＭ）は、高速化されてき
ているが、その動作速度は依然としてマイクロプロセッ
サ（ＭＰＵ）の動作速度に追随することができない。こ
のため、ＤＲＡＭのアクセスタイムおよびサイクルタイ
ムがボトルネックとなり、システム全体の性能が低下す
るということがよく言われる。近年、高速ＭＰＵのため
の主記憶としてクロック信号に同期して動作するＳＤＲ
ＡＭが用いられるようになってきている。
【０００３】ＳＤＲＡＭのように、外部からのクロック
信号に同期させて外部からの信号およびデータを取込む
同期動作を実行することの利点は、データ入出力時間に
対するマージンが従来型のメモリより小さくてすむこと
などである。従来型のメモリは、アドレス信号のスキュ
ー（タイミングのずれ）を考慮してデータ入出力時間に
対してマージンが必要であった。
【０００４】したがって、ＳＤＲＡＭのようにアドレス
信号およびデータ信号をクロック信号により同期化し
て、さらに連続データの書込および読出を実行すること
ができれば、連続アクセスタイムを高速化することが可
能となる。
【０００５】
【発明が解決しようとする課題】上述のとおり、ＭＰＵ
の高速化に伴い、システム全体の性能の面から見てもＳ
ＤＲＡＭ内部で用いられる内部クロック信号の高速化と
いう問題は避けることができない。なぜなら、内部クロ
ック信号が遅いと、クロックからのアクセスタイムによ
り動作周波数が律速されるからである。そのため、ＳＤ
ＲＡＭでは、外部からのクロック信号ＣＬＫを受けて、
クロック信号ＣＬＫに同期した内部クロック信号ＩＣＬ
Ｋを発生させるディレーロックドループ（ＤＬＬ）を備
える場合がある。
【０００６】図２４は、従来のＤＬＬの構成を示したブ
ロック図である。図２４を参照して、外部クロック信号
ＣＬＫは、クロックバッファ５０２に与えられ、クロッ
クバッファ５０２は信号ＥＣＬＫを出力する。信号ＥＣ
ＬＫは、ＤＬＬ５１０に与えられる。ＤＬＬ５１０は、
信号ＥＣＬＫの位相を変えて、内部クロック信号ＩＣＬ
Ｋを出力する。内部クロック信号ＩＣＬＫは、アドレス
信号やデータ信号などを受ける図示しない入出力バッフ
ァに送られ、外部から与えられる信号を取込むクロック
となる。この内部クロック信号ＩＣＬＫは、外部クロッ
ク信号ＣＬＫに対して位相を変えることができるので、
たとえばデータを入出力バッファから出力する際のデー
タ信号のタイミングを変更することができる。外部クロ
ック信号ＣＬＫに対して内部クロック信号ＩＣＬＫの位
相を速くすることで、アクセスタイムを高速化できる。
【０００７】ＤＬＬ５１０は、デジタルタイプのＤＬＬ
である。電源ノイズが大きいと考えられるＳＤＲＡＭの
内部では、アナログタイプのＤＬＬではこのノイズのた
めにジッタ（揺らぎ）が大きくなると考えられるため、
デジタルタイプのＤＬＬが適していると考えられる。
【０００８】ＤＬＬ５１０は、クロックバッファから出
力される信号ＥＣＬＫを遅延させ、内部クロック信号Ｉ
ＣＬＫを出力する遅延ライン５２２と、内部クロック信
号ＩＣＬＫが用いられる内部回路までの遅延時間に相当
する時間だけ内部クロック信号ＩＣＬＫを遅延させる遅
延回路５２６と、遅延回路５２６が出力する信号ＲＣＬ
Ｋと信号ＥＣＬＫの位相を比較して制御信号ＵＰ，ＤＯ
ＷＮを出力する位相比較器５２８と、位相比較器５２８
の出力に応じて遅延ライン５２２の遅延時間を制御する
ためのシフトレジスタ５２４とを含む。このＤＬＬは、
一種の自動制御回路である。
【０００９】位相比較器５２８は、信号ＥＣＬＫと信号
ＲＣＬＫとが入力されると、これらの位相を比較して制
御信号ＵＰおよびＤＯＷＮを出力する。信号ＥＣＬＫと
信号ＲＣＬＫの位相がほぼ一致すると、同期が確定す
る。この同期が確定した状態を一般的には、ＤＬＬがロ
ックした状態という。シフトレジスタ５２４は、制御信
号ＵＰ，ＤＯＷＮに応じて遅延ラインの遅延時間を変化
させる。
【００１０】図２５は、図２４における遅延ライン５２
２の構成の一例を示した回路図である。
【００１１】図２５を参照して、シフトレジスタ５２４
から遅延ライン５２２に対しては制御信号Ｃ（１）〜Ｃ
（ｎ）が与えられる。
【００１２】遅延ライン５２２は、信号ＥＣＬＫおよび
制御信号Ｃ（１）を受けるＮＡＮＤ回路５４４♯１と、
一方の入力が電源電位ＶＤＤに固定され、他方の入力に
ＮＡＮＤ回路５４４♯１の出力が与えられるＮＡＮＤ回
路５４６♯１と、ＮＡＮＤ回路５４６♯１の出力を受け
て反転するインバータ５４７♯１と、信号ＥＣＬＫおよ
び制御信号Ｃ（２）を受けるＮＡＮＤ回路５４４♯２
と、ＮＡＮＤ回路５４４♯２の出力およびインバータ５
４７♯１の出力を受けるＮＡＮＤ回路５４６♯２と、Ｎ
ＡＮＤ回路５４６♯２の出力を受けて反転するインバー
タ５４７♯２とを含む。
【００１３】遅延ライン５２２は、さらに、信号ＥＣＬ
Ｋおよび制御信号Ｃ（ｎ−１）を受けるＮＡＮＤ回路５
４４♯ｎ−１と、図示しないインバータ５４７♯ｎ−２
の出力およびＮＡＮＤ回路５４４♯ｎ−１の出力を受け
るＮＡＮＤ回路５４６♯ｎ−１と、ＮＡＮＤ回路５４６
♯ｎ−１の出力を受けて反転するインバータ５４７♯ｎ
−１と、信号ＥＣＬＫおよび制御信号Ｃ（ｎ）を受ける
ＮＡＮＤ回路５４４♯ｎと、ＮＡＮＤ回路５４４♯ｎの
出力およびインバータ５４７♯ｎ−１の出力を受けるＮ
ＡＮＤ回路５４６♯ｎと、ＮＡＮＤ回路５４６♯ｎの出
力を受けて反転し内部クロック信号ＩＣＬＫを出力する
インバータ５４７♯ｎとを含む。
【００１４】シフトレジスタ５２４から出力される制御
信号Ｃ（１）〜Ｃ（ｎ）は、これらのうち１信号だけが
Ｈレベルとされ、残りがＬレベルとされる。たとえば制
御信号Ｃ（ｎ−１）がＨレベルとされた場合には、信号
ＥＣＬＫがＮＡＮＤ回路５４４♯ｎ−１を介して伝達さ
れて、これに応じて内部クロック信号ＩＣＬＫが出力さ
れる。遅延時間が長すぎる場合には、Ｈレベルが出力さ
れる制御信号の位置が右にシフトされ、遅延時間が短す
ぎるとＨレベルを出力する制御信号の位置は左にシフト
される。このようにして遅延時間が調整される。一般的
に、ＳＤＲＡＭに電源を投入するときには、最小の遅延
時間から開始される。したがって、図２５では、制御信
号Ｃ（ｎ）がＨレベルとされ、ＮＡＮＤ回路５４４♯ｎ
を介して信号ＥＣＬＫが遅延ラインの内部に取込まれ
る。
【００１５】しかしながら、このような遅延ラインを用
いると、遅延時間の変化のステップがＮＡＮＤ回路とイ
ンバータとの遅延時間の合計時間分となる。動作周波数
が高くなると、従来の遅延ラインの遅延時間の変化ステ
ップでは大きすぎるため、遅延時間が階段状に変化して
しまい動作マージンがなくなる場合があった。
【００１６】また、動作周波数が高くなると、ＤＬＬを
ロックさせるには最小の遅延よりもさらに短い遅延時間
が必要となり、内部クロック信号の高速化に限界が生じ
ていた。
【００１７】この発明の目的は、遅延時間の変化ステッ
プを小さくし動作周波数が高いクロック信号に対応可能
な内部クロック信号発生回路を内蔵する半導体装置を提
供することである。
【００１８】
【課題を解決するための手段】請求項１に記載の半導体
装置は、外部から与えられる外部クロック信号に応じて
動作クロック信号を発生する内部クロック発生回路を備
え、内部クロック発生回路は、外部クロック信号と動作
クロック信号の位相比較を行なう位相比較器と、位相比
較器の出力に応じて第１の内部クロック信号を遅延させ
て動作クロックを出力するクロック遅延部とを含み、ク
ロック遅延部は、第１の内部クロック信号から第２の内
部信号と第２の内部信号と相補な第３の内部信号とを発
生するクロック変換部と、位相比較器の出力に応じて通
過ゲート段数を１段づつ増減するクロック出力部とを有
し、クロック出力部は、通過ゲート段数が奇数段である
ときは、第２の内部クロック信号に応じて動作クロック
を出力し、通過ゲート段数が偶数段であるときは、第３
の内部クロック信号に応じて動作クロック信号を出力
し、動作クロックに応じて動作を行なう内部回路をさら
に備える。
【００１９】請求項２に記載の半導体装置は、請求項１
に記載の半導体装置の構成において、クロック遅延部
は、外部クロック信号を第１の内部クロック信号として
受け、内部クロック発生回路は、ディレイロックドルー
プ（ＤＬＬ）回路である。
【００２０】請求項３に記載の半導体装置は、請求項１
に記載の半導体装置の構成において、クロック遅延部
は、動作クロック信号を第１の内部クロック信号として
受けて発振し、内部クロック発生回路は、フェイズロッ
クドループ（ＰＬＬ）回路である。
【００２１】請求項４に記載の半導体装置は、請求項１
に記載の半導体装置の構成に加えて、クロック出力部
は、一方の入力が直列に接続された複数の第１のＮＡＮ
Ｄ回路と、複数の第１のＮＡＮＤ回路の他方の入力のう
ちの一つを選択して、第４の内部クロック信号を与える
セレクタ回路とを有し、セレクタ回路は、複数の第１の
ＮＡＮＤ回路のうち、第４の内部クロック信号が通過す
るＮＡＮＤ回路が奇数段であるときは、第２の内部クロ
ック信号を第４の内部クロック信号として供給し、複数
の第１のＮＡＮＤ回路のうち、第４の内部クロック信号
が通過するＮＡＮＤ回路が偶数段であるときは、第３の
内部クロック信号を第４の内部クロック信号として供給
する。
【００２２】請求項５に記載の半導体装置は、外部から
与えられる外部クロック信号に応じて動作クロック信号
を発生する内部クロック発生回路を備え、内部クロック
発生回路は、外部クロック信号と動作クロック信号の位
相比較を行なう位相比較器と、リセット信号に応じて遅
延時間の初期値が設定され、位相比較器の出力に応じて
遅延時間を変化させ、第１の内部クロック信号を遅延時
間遅延させて動作クロックを出力するクロック遅延部と
を含み、クロック遅延部は、初期値を第１の値と第１の
値よりも遅延時間が大きくなる第２の値とに切換える設
定切換部と、設定切換部から初期値を受けて、位相比較
器の出力に応じて遅延時間を変化させ、第１の内部クロ
ック信号を遅延させた動作クロック信号を出力するクロ
ック出力部とを有し、動作クロックに応じて動作を行な
う内部回路をさらに備える。
【００２３】請求項６に記載の半導体装置は、請求項５
に記載の半導体装置の構成に加えて、設定切換部は、第
１の値に対応する電位を受ける第１のノードと、第２の
値に対応する電位を受ける第２のノードと、第１、第２
のノードのいずれか一方を初期値に対応する電位として
出力する配線とを有する。
【００２４】請求項７に記載の半導体装置は、請求項５
に記載の半導体装置の構成に加えて、外部からのコマン
ドに応じて動作モードを保持するモードレジスタをさら
に備え、設定切換部は、モードレジスタの保持内容に応
じて、第１の値と第２の値のいずれか一方を出力する選
択スイッチ回路を有する。
【００２５】請求項８に記載の半導体装置は、請求項５
に記載の半導体装置の構成に加えて、第１の電位を受け
る第１のリードと、第１の電位と異なる第２の電位を受
ける第２のリードと、第１のリードと第２のリードのい
ずれかの電位を受けるパッドと、第１のリードと第２の
リードのいずれかを選択的にパッドに接続する導電体と
をさらに備え、設定切換部は、パッドが受ける電位に応
じて、第１の値と第２の値のいずれか一方を出力する選
択スイッチ回路を有する。
【００２６】請求項９に記載の半導体装置は、請求項５
に記載の半導体装置の構成において、クロック遅延部
は、外部クロック信号を第１の内部クロック信号として
受け、内部クロック発生回路は、ディレイロックドルー
プ（ＤＬＬ）回路である。
【００２７】請求項１０に記載の半導体装置は、請求項
５に記載の半導体装置の構成において、クロック遅延部
は、動作クロック信号を第１の内部クロック信号として
受けて発振し、内部クロック発生回路は、フェイズロッ
クドループ（ＰＬＬ）回路である。
【００２８】請求項１１に記載の半導体装置は、外部か
ら与えられる外部クロック信号に応じて動作クロック信
号を発生する内部クロック発生回路を備え、内部クロッ
ク発生回路は、外部クロック信号と動作クロック信号の
位相比較を行なう位相比較器と、位相比較器の出力に応
じて決定される第１の遅延時間だけ第１の内部クロック
信号を遅延させる第１のクロック遅延部と、第１のクロ
ック遅延部の出力を位相比較器の出力に応じて第１の遅
延時間よりも粗いステップで決定される第２の遅延時間
だけ遅延させ、動作クロックを出力する第２のクロック
遅延部と、動作クロックが、一旦、安定状態となったと
きに、第２のクロック遅延部に対して第２の遅延時間を
位相比較器の出力に拘らず固定するように指示する制御
部とを含み、動作クロックに応じて動作を行なう内部回
路をさらに備える。
【００２９】請求項１２に記載の半導体装置は、請求項
１１に記載の半導体装置の構成に加えて、制御部は、位
相比較器から外部クロック信号と内部クロック信号の位
相差が所定の値以下となったことを示すロック信号を一
旦受けると制御データがセットされ、第２のクロック遅
延部に対して制御データに対応する制御信号を出力する
ラッチ回路を有する。
【００３０】請求項１３に記載の半導体装置は、請求項
１１に記載の半導体装置の構成に加えて、制御部は、電
源投入後から外部クロック信号が所定クロック数入力さ
れたことを検出するカウンタと、カウンタの出力に応じ
てセットされ、第２のクロック遅延部に対する制御信号
を出力するラッチ回路とを有する。
【００３１】請求項１４に記載の半導体装置は、請求項
１１に記載の半導体装置の構成において、クロック遅延
部は、外部クロック信号を第１の内部クロック信号とし
て受け、内部クロック発生回路は、ディレイロックドル
ープ（ＤＬＬ）回路である。
【００３２】請求項１５に記載の半導体装置は、請求項
１１に記載の半導体装置の構成において、クロック遅延
部は、動作クロック信号を第１の内部クロック信号とし
て受けて発振し、内部クロック発生回路は、フェイズロ
ックドループ（ＰＬＬ）回路である。
【００３３】
【発明の実施の形態】以下において、本発明の実施の形
態について図面を参照して詳しく説明する。なお、図中
同一符号は同一または相当部分を示す。
【００３４】［実施の形態１］図１は、本発明の実施の
形態１の半導体装置１の概略的な構成を示すブロック図
である。
【００３５】図１を参照して、半導体装置１は、クロッ
ク信号に同期してデータのやり取りを行なうシンクロナ
スダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）
が一例として示されている。半導体装置１は、外部クロ
ック信号ＣＬＫ、クロックイネーブル信号ＣＫＥを受け
るクロックバッファ２と、アドレス信号Ａ０〜Ａｎ（ｎ
は自然数）およびバンクアドレス信号ＢＡ０〜ＢＡｎを
受けるアドレスバッファ４と、コントロール信号／Ｃ
Ｓ，／ＲＡＳ，／ＣＡＳ，／ＷＥ，ＤＱＭを受けるコン
トロール信号バッファ６とを含む。アドレスバッファ４
およびコントロールバッファは、クロックバッファ２の
出力に同期して、アドレス信号やコントロール信号を取
込む。
【００３６】半導体装置１は、さらに、クロックバッフ
ァ２の出力に応じて内部クロック信号を発生する内部ク
ロック発生回路１０と、クロックバッファ２の出力に同
期して、アドレスバッファ４、コントロール信号バッフ
ァ６の出力を受けるコントロール回路８と、コントロー
ル回路８の制御の下にデータ信号ＤＱ０〜ＤＱｎを授受
するメモリアレイ１４と、内部クロック発生回路１０の
出力またはクロックバッファ２の出力に同期して、外部
とメモリアレイ１４との間でデータの授受を行なう入出
力バッファ１２とを含む。
【００３７】コントロール回路８は、モードレジスタ９
を含んでおり、モードレジスタ９は、後に説明するよう
に、制御信号の組合せによって与えられるモードレジス
タセットコマンドに応じて、その時に与えられているア
ドレス信号によって指定される動作モードを保持する。
【００３８】内部クロック発生回路１０は、ＤＬＬ（De
lay Locked Loop）もしくはＰＬＬ（Phase Locked Loo
p）を含んでいる。
【００３９】図２は、半導体装置１の連続アクセスの仕
様を満たす標準的なタイミングを説明するための波形図
である。
【００４０】図２においては、データ入出力端子ＤＱ０
〜ＤＱ７の８ビットのデータ（バイトデータ）の入力お
よび出力が可能なＳＤＲＡＭにおいて、連続して８つの
データ（８×８の合計６４ビット）を書込みまたは読出
す動作を示す。連続して読出されるデータのビット数は
バースト長と呼ばれ、ＳＤＲＡＭでは、通常、モードレ
ジスタの設定によって変更することが可能である。
【００４１】図２を参照して、時刻ｔ１において、外部
からのクロック信号ｅｘｔ．ＣＬＫ（たとえばシステム
クロック）は、図１のクロック信号ＣＬＫとして与えら
れ、その立上がりエッジで外部からの制御信号（ロウア
ドレスストローブ信号／ＲＡＳ、コラムアドレスストロ
ーブ信号／ＣＡＳ、アドレス信号ＡＤＤなど）が取込ま
れる。ロウアドレスストローブ信号／ＲＡＳが活性状態
のＬレベルにあるため、このときのアドレス信号ＡＤ
Ｄ．は行アドレスＸａとして取込まれる。なお、アドレ
ス信号ＡＤＤ．は、図１のアドレス信号Ａ０〜Ａｎ、バ
ンクアドレス信号ＢＡ０〜ＢＡｎの組合せで与えられ
る。
【００４２】時刻ｔ２において、コラムアドレスストロ
ーブ信号／ＣＡＳが活性状態のＬレベルとなり、クロッ
ク信号ｅｘｔ．ＣＬＫの立上がりに同期して内部に取込
まれる。このときのアドレス信号ＡＤＤは列アドレスＹ
として取込まれる。この取込まれた行アドレスＸａおよ
び列アドレスＹｂに従ってＳＤＲＡＭ内において行およ
び列の選択動作が実施される。
【００４３】Ｄ／Ｑは、入出力端子ＤＱｉから入出力さ
れるデータ信号を示す。行アドレスストローブ信号／Ｒ
ＡＳがＬレベルに立下がってから所定のクロック周期
（図２においては６クロックサイクル）が経過した後時
刻ｔ３において最初のデータｑ０が出力され、データｑ
０に引き続きデータｑ１〜ｑ７が連続して出力される。
このデータの出力はクロック信号ｅｘｔ．ＣＬＫの立下
がりに応答して出力される。
【００４４】時刻ｔ４以降は書込動作を示す。時刻ｔ４
において、行アドレスＸｃが取込まれる。時刻ｔ５にお
いて、コラムアドレスストローブ信号／ＣＡＳおよびラ
イトイネーブル信号／ＷＥがともに活性状態のＬレベル
であれば、そのときのクロック信号ｅｘｔ．ＣＬＫの立
上がりエッジにおいて列アドレスＹｄが取込まれるとと
もに、そのときに与えられていたデータｄ０が最初の書
込データとして取込まれる。ロウアドレスストローブ信
号／ＲＡＳおよびコラムアドレスストローブ信号／ＣＡ
Ｓの立下がりに応答して、ＳＤＲＡＭ内部においては行
および列選択動作が実施される。以降クロック信号ｅｘ
ｔ．ＣＬＫに同期して順次入力データｄ１〜ｄ７が取込
まれ、対応するメモリセルに書込まれる。
【００４５】図３は、図１に示した内部クロック発生回
路１０として用いられるＤＬＬ回路１０ａの構成を示し
たブロック図である。
【００４６】なお、外部クロック信号ＣＬＫを受けたク
ロックバッファ２が便宜的に説明のために示されてい
る。
【００４７】図３を参照して、ＤＬＬ回路１０ａは、ク
ロックバッファ２の出力信号である信号ＥＣＬＫを遅延
させ内部クロック信号ＩＣＬＫを出力する遅延ライン２
２と、遅延ライン２２の出力を内部クロック信号ＩＣＬ
Ｋが用いられる図示しない内部回路に伝達するまでの遅
延時間に対応した時間分だけ遅延させる遅延回路２６
と、遅延回路２６が出力する信号ＲＣＬＫと信号ＥＣＬ
Ｋとの位相を比較し、制御信号ＵＰ，ＤＯＷＮを出力す
る位相比較器２８と、位相比較器２８の出力に応じて遅
延ライン２２の遅延時間を制御するためのシフトレジス
タ２４とを含む。
【００４８】図４は、図３における遅延ライン２２の構
成を示す回路図である。図４を参照して、遅延ライン２
２は、信号ＥＣＬＫを受けて相補な信号ＥＣＫ，／ＥＣ
Ｋを出力するクロック変換部３０と、制御信号Ｃ（１）
および信号ＥＣＫを受けるＮＡＮＤ回路４４♯１と、一
方の入力が電源電位ＶＤＤに固定され、他方の入力にＮ
ＡＮＤ回路４４♯１の出力を受けるＮＡＮＤ回路４６♯
１と、制御信号Ｃ（２）および信号／ＥＣＫを受けるＮ
ＡＮＤ回路４４♯２と、ＮＡＮＤ回路４６♯１，４４♯
２の出力を受けるＮＡＮＤ回路４６♯２と、制御信号Ｃ
（ｎ−１）および信号ＥＣＫを受けるＮＡＮＤ回路４４
♯ｎ−１と、図示しないＮＡＮＤ回路４６♯ｎ−２の出
力およびＮＡＮＤ回路４４♯ｎ−１の出力を受けるＮＡ
ＮＤ回路４６♯ｎ−１と、制御信号Ｃ（ｎ）および信号
／ＥＣＫを受けるＮＡＮＤ回路４４♯ｎと、ＮＡＮＤ回
路４６♯ｎ−１，４４♯ｎの出力を受けるＮＡＮＤ回路
４６♯ｎと、ＮＡＮＤ回路４６♯ｎの出力を受けて反転
し内部クロック信号ＩＣＬＫを出力するインバータ４８
とを含む。
【００４９】ＮＡＮＤ回路４４♯１〜４４♯ｎは、信号
ＥＣＬＫを伝達する経路を選択するセレクタ４３を構成
している。また、ＮＡＮＤ回路４６♯１〜４６♯ｎは、
セレクタ４３によって選択された経路の入力部に信号Ｅ
ＣＫ，／ＥＣＫのいずれかを受けて内部クロック信号Ｉ
ＣＬＫを出力するクロック出力回路４５を構成してい
る。クロック出力回路４５が含むＮＡＮＤ回路は、１段
が遅延調整の最小単位であり、入力ノードの位置を変更
することによって入力ノードから出力ノードまで直列接
続されるＮＡＮＤ回路のゲート段数を変えることができ
る。ただし、ＮＡＮＤ回路のゲート段数を１段変更する
と、出力信号の極性が反転するので、極性を合わせるた
めに信号ＥＣＫ，／ＥＣＫのいずれか適切な方を入力信
号とする。
【００５０】クロック変換部３０は、信号ＥＣＬＫを受
ける直列に接続されたインバータ３２，３４と、インバ
ータ３２，３４の接続ノードと接地ノードとの間に接続
されるキャパシタ３６とを含む。インバータ３４は、信
号ＥＣＫを出力する。
【００５１】クロック変換部３０は、さらに、信号ＥＣ
ＬＫを受けて信号／ＥＣＫを出力する直列に接続された
インバータ３８，４０，４２を含む。
【００５２】図２５に示した従来の遅延ライン５２２と
遅延ライン２２の違いについて説明する。遅延ライン２
２では、クロック変換部３０によって信号ＥＣＬＫは相
補の信号ＥＣＫ，／ＥＣＫに変換される。ただし、これ
らの信号はキャパシタ３６によって位相差が調整されて
いる。
【００５３】従来の遅延ライン５２２においては、極性
が反転せぬようにＮＡＮＤ回路１段とインバータ１段と
を１組として信号の通過する経路のゲート段数を２段ず
つ変化させていたが、遅延ライン２２ではＮＡＮＤ回路
１段分ずつ変化させる。遅延ラインの１ステップ分の時
間変化量を減らすことは、ＤＬＬ回路の揺らぎ（ジッ
タ）を減らすことになり、性能が向上する。ただし、信
号の極性を合わせるために、遅延ラインには、１段目に
は信号ＥＣＫが入力され、２段目には相補な信号／ＥＣ
Ｋが入力される。以降奇数段目には信号ＥＣＫが与えら
れ、偶数段目には信号／ＥＣＫが与えられる。そして、
これらの相補な信号ＥＣＫ，／ＥＣＫは、キャパシタ３
６の容量値を調整することによりインバータ１段分の遅
延時間差をなくし、エッジをほぼ等しいタイミングにそ
ろえておく。
【００５４】すなわち、信号ＥＣＫの波形が立上がる時
刻において、信号／ＥＣＫの波形が立下り、信号ＥＣＫ
の波形が立下がる時刻において、信号／ＥＣＫの波形が
立上がるように、キャパシタ３６を用いて調整されてい
る。キャパシタを使用しなくても、インバータサイズの
比を変えたり抵抗を挿入することで、この調整を行なっ
ても良い。
【００５５】たとえば、ＮＡＮＤ回路４４♯ｎから信号
を入力した場合には、信号ＥＣＬＫから内部クロック信
号ＩＣＬＫまでの段数はインバータ３８，４０，４２、
ＮＡＮＤ回路４４♯ｎ，４６♯ｎおよびインバータ４８
の６段である。ここで、遅延時間を１段分増やすために
シフトレジスタが動作した場合に、信号が伝達されるＮ
ＡＮＤ回路は４４♯ｎから４４♯ｎ−１に切換わる。
【００５６】このときの信号ＥＣＬＫから内部クロック
信号ＩＣＬＫが出力されるまでの段数はインバータ３
２，３４、ＮＡＮＤ回路４４♯ｎ−１，４６♯ｎ−１，
４６♯ｎおよびインバータ４８の６段である。しかし、
信号ＥＣＫと信号／ＥＣＫとの位相差をキャパシタ３６
遅延させて調整しておけば、信号ＥＣＬＫから内部クロ
ック信号ＩＣＬＫまでの遅延時間は、７段分に相当する
時間にすることができる。このようにキャパシタ３６に
よって位相差を調整しておくことで、遅延ライン２２の
合計の遅延時間の変化ステップをＮＡＮＤ回路１段ずつ
のステップで変更することが可能となる。
【００５７】図５は、図３におけるシフトレジスタ２４
の一例であるシフトレジスタ２４ａの構成を示した回路
図である。
【００５８】図５を参照して、シフトレジスタ２４ａ
は、制御信号Ｃ（１）〜Ｃ（ｎ）をそれぞれ出力するシ
フトレジスタ５２♯１〜５２♯ｎと、シフトレジスタ５
２♯１〜５２♯ｎを初期化するための電位を与えるＮチ
ャネルＭＯＳトランジスタ５０♯１〜５０♯ｎとを含
む。
【００５９】シフトレジスタ５２♯ｎ−１は、入力ノー
ドＩＮ１とノードＮ１との間に接続されゲートに制御信
号ＵＰを受けるＮチャネルＭＯＳトランジスタ５４と、
入力にノードＮ１が接続され出力がノードＮ２に接続さ
れるインバータ５６と、入力にノードＮ２が接続される
インバータ５８とを含む。
【００６０】シフトレジスタ５２♯ｎ−１はさらに、イ
ンバータ５８の出力とノードＮ３との間に接続されゲー
トに制御信号／ＵＰを受けるＮチャネルＭＯＳトランジ
スタ６０と、入力にノードＮ３が接続され出力がノード
Ｎ４に接続されるインバータ６２と、入力にノードＮ４
が接続され出力がノードＯＵＴ１に接続されるインバー
タ６４とを含む。
【００６１】シフトレジスタ５２♯ｎ−１は、さらに、
ノードＩＮ２とノードＮ４との間に接続され制御信号Ｄ
ＯＷＮをゲートに受けるＮチャネルＭＯＳトランジスタ
６６と、ノードＮ４が入力に接続され出力がノードＮ３
に接続されるインバータ６８と、ノードＮ３が入力に接
続され制御信号Ｃ（ｎ−１）を出力するインバータ７０
と、インバータ７０の出力ノードＮ２との間に接続され
ゲートに制御信号／ＤＯＷＮを受けるＮチャネルＭＯＳ
トランジスタ７２と、ノードＮ２が入力に接続され出力
がノードＮ１に接続されるインバータ７４と、入力がノ
ードＮ１に接続され出力がノードＯＵＴ２に接続される
インバータ７６とを含む。なお、制御信号／ＵＰ，／Ｄ
ＯＷＮは、それぞれ制御信号ＵＰ，ＤＯＷＮの反転信号
を示しており、シフトレジスタでインバータをもちいて
生成してもよく、位相比較器の出力部にインバータを設
けて生成してもよい。
【００６２】他のシフトレジスタ５２♯１〜５２♯ｎ
も、シフトレジスタ５２♯ｎ−１と同様な構成を有して
おり説明は繰返さない。
【００６３】初段であるシフトレジスタ５２♯１の入力
ノードＩＮ１は電源ノードに接続され、シフトレジスタ
５２♯１の出力ノードＯＵＴ１はシフトレジスタ５２♯
２の入力ノードＩＮ１に接続される。また、シフトレジ
スタ５２♯２の出力ノードＯＵＴ２はシフトレジスタ５
２♯１の入力ノードＩＮ２に接続される。
【００６４】最終段であるシフトレジスタ５２♯ｎの入
力ノードＩＮ２は接地ノードと接続され、シフトレジス
タ５２♯ｎの出力ノードＯＵＴ２はシフトレジスタ５２
♯ｎ−１の入力ノードＩＮ２に接続される。シフトレジ
スタ５２♯ｎ−１の出力ノードＯＵＴ１はシフトレジス
タ５２♯ｎの入力ノードＩＮ１と接続される。
【００６５】電源投入時には、リセット信号Ｒｅｓｅｔ
がＨレベルに設定され、その後リセット信号が解除され
る。すると、シフトレジスタ５２♯ｎのノードＮ３はＬ
レベルに設定されるので、応じて制御信号Ｃ（ｎ）はＨ
レベルとなる。一方、他のシフトレジスタのノードＮ３
にはＮチャネルＭＯＳトランジスタ５０♯１〜５０♯ｎ
−１を介してＨレベルが与えられるので、応じて制御信
号Ｃ（１）〜Ｃ（ｎ−１）はＬレベルとなる。
【００６６】以後、制御信号ＤＯＷＮが活性化される
と、制御信号Ｃの活性化位置は左方向にシフトし、一方
制御信号ＵＰが活性化されると、制御信号Ｃの活性化位
置は右方向にシフトする。
【００６７】図６は、図３における位相比較器２８の構
成を示した回路図である。位相比較器は、２つの信号の
立上がりエッジを比較し位相の進んでいる信号を判別す
る回路である。
【００６８】図６を参照して、位相比較器２８は、クロ
ック信号ＥＣＬＫを受けて遅延させる遅延回路９２と、
遅延回路９２の出力を受けて反転しクロック信号／ＥＣ
ＬＫ１を出力するインバータ９４と、クロック信号／Ｅ
ＣＬＫ１を受けて反転しクロック信号ＥＣＬＫ１を出力
するインバータ９６と、クロック信号ＥＣＬＫ１を受け
る直列に接続されたインバータ９８、１００とを含む。
【００６９】位相比較器２８は、さらに、クロック信号
ＲＣＬＫを受けて遅延させる遅延回路１０４と、遅延回
路１０４の出力を受けてさらに遅延させクロック信号Ｒ
ＣＬＫ２を出力する遅延回路１０６と、クロック信号／
ＥＣＬＫ１によって活性化されるＮチャネルＭＯＳトラ
ンジスタ１０８と、ＮチャネルＭＯＳトランジスタ１０
８の導通時にクロック信号ＲＣＬＫ２を受けて反転する
インバータ１１０と、インバータ１１０の出力を受けて
反転しインバータ１１０の入力に帰還させるインバータ
１１２と、クロック信号ＥＣＬＫ１によって活性化され
るＮチャネルＭＯＳトランジスタ１１４と、Ｎチャネル
ＭＯＳトランジスタ１１４の導通時にインバータ１１０
の出力を受けて反転し信号ＳＣを出力するインバータ１
１６と、信号ＳＣを受けて反転しインバータ１１６の入
力ノードに帰還させるインバータ１１８とを含む。
【００７０】位相比較器２８は、さらに、クロック信号
ＲＣＬＫを受けて遅延させクロック信号ＲＣＬＫ１を出
力する遅延回路１２０と、クロック信号／ＥＣＬＫ１に
応じて活性化されるＮチャネルＭＯＳトランジスタ１２
２と、ＮチャネルＭＯＳトランジスタ１２２の導通時に
クロック信号ＲＣＬＫ１を受けて反転するインバータ１
２４と、インバータ１２４の出力を受けて反転しインバ
ータ１２４の入力ノードに帰還させるインバータ１２６
と、クロック信号ＥＣＬＫ１に応じて活性化されるＮチ
ャネルＭＯＳトランジスタ１２８と、ＮチャネルＭＯＳ
トランジスタ１２８の導通時にインバータ１２４の出力
を受けて反転し信号ＳＢを出力するインバータ１３０
と、信号ＳＢを受けて反転しインバータ１３０の入力ノ
ードに帰還させるインバータ１３２と、信号ＳＢを受け
て反転するインバータ１３４とを含む。
【００７１】位相比較器２８は、さらに、クロック信号
／ＥＣＬＫ１に応じて活性化されるＮチャネルＭＯＳト
ランジスタ１３６と、ＮチャネルＭＯＳトランジスタ１
３６の導通時にクロック信号ＲＣＬＫを受けて反転する
インバータ１３８と、インバータ１３８の出力を受けて
反転しインバータ１３８の入力ノードに帰還させるイン
バータ１４０と、クロック信号ＥＣＬＫ１に応じて活性
化されるＮチャネルＭＯＳトランジスタ１４２と、Ｎチ
ャネルＭＯＳトランジスタ１４２の導通時にインバータ
１３８の出力を受けて反転し信号ＳＡを出力するインバ
ータ１４４と、信号ＳＡを受けて反転しインバータ１４
４の入力ノードに帰還させるインバータ１４６とを含
む。
【００７２】位相比較器２８は、さらに、インバータ１
００の出力と信号ＳＣ、ＳＢを受けて制御信号ＤＯＷＮ
を出力する３ＡＮＤ回路１４８と、インバータ１００の
出力とインバータ１３４の出力と信号ＳＡとを受けて制
御信号ＵＰを出力する３ＡＮＤ回路１５０とを含む。
【００７３】図７は、位相比較器２８の動作を説明する
ための動作波形図である。図６、図７を参照して、時刻
ｔ１において、ＮチャネルＭＯＳトランジスタ１０８、
１２２、１３６は非導通状態となり、ＮチャネルＭＯＳ
トランジスタ１１４、１２８、１４２は導通状態とな
る。
【００７４】このとき、クロック信号ＲＣＬＫはＨレベ
ルであり、応じて信号ＳＡはＬレベルからＨレベルへと
立上がる。クロック信号ＲＣＬＫが遅延されたクロック
信号であるＲＣＬＫ１、ＲＣＬＫ２はＬレベルであるた
め、信号ＳＢ、ＳＣはいずれもＬレベルである。
【００７５】したがって、３ＡＮＤ回路１４８の出力は
Ｌレベルであるため制御信号ＤＯＷＮはＬレベルであ
る。一方３ＡＮＤ回路１５０の出力はクロック信号ＥＣ
ＬＫ１がＨレベルの間Ｈレベルを出力するため、応じて
制御信号ＵＰはＨレベルとなる。
【００７６】時刻ｔ２において、時刻ｔ１よりもクロッ
ク信号ＲＣＬＫの位相がやや進んだ場合を述べる。クロ
ック信号ＲＣＬＫ、ＲＣＬＫ１はＨレベルであり、さら
に遅れたクロック信号ＲＣＬＫ２はＬレベルである。
【００７７】このとき信号ＳＡ、ＳＢはＨレベルとな
り、信号ＳＣはＬレベルとなる。このときは、３ＡＮＤ
回路１４８、１５０の出力はいずれもＬレベルであり、
したがって、制御信号ＤＯＷＮ、ＵＰはいずれもＬレベ
ルである。このように、クロック信号ＥＣＬＫ１の立上
がりエッジが、クロック信号ＲＣＬＫ１の立上がりエッ
ジとクロック信号ＲＣＬＫ２の立上がりエッジとの中間
にきた場合には、制御信号ＤＯＷＮ、ＵＰはいずれも活
性化されない。このような不感帯は、制御信号ＤＯＷ
Ｎ、ＵＰを交互に繰返し出力し続ける状態（いわゆるチ
ャタリング）を防止するために必要とされる。
【００７８】時刻ｔ３においては、時刻ｔ２よりさらに
クロック信号ＲＣＬＫの位相が進んだ場合を示す。クロ
ック信号ＲＣＬＫ、ＲＣＬＫ１、ＲＣＬＫ２はいずれも
Ｈレベルであるため、信号ＳＡ、ＳＢ、ＳＣはいずれも
Ｈレベルとなる。したがって、クロック信号ＲＣＬＫの
位相がクロック信号ＥＣＬＫに対して進み過ぎた状態で
あるので、遅延ラインの遅延量を増大させるため信号Ｄ
ＯＷＮが活性化される。
【００７９】時刻ｔ４、ｔ５においては、時刻ｔ２で説
明した場合と同様クロック信号ＥＣＬＫ１、ＲＣＬＫの
位相が不感帯にあるため信号ＵＰ、ＤＯＷＮはいずれも
出力されずＤＬＬ回路はロックしている状態となってい
る。
【００８０】続いて、本発明の実施の形態１における内
部クロック発生回路１０の動作について説明する。
【００８１】図８は、位相比較器２８から出力される制
御信号ＤＯＷＮ、ＵＰと、シフトレジスタ２４ａが出力
する制御信号Ｃとの関係を示す動作波形図である。
【００８２】図５、図８を参照して、遅延ライン２２の
遅延時間をシフトレジスタ２４ａが遅らせる場合、早め
る場合について説明する。
【００８３】まず、時刻ｔ１においては、電源の投入時
等にリセット信号Ｒｅｓｅｔが活性化され、Ｎチャネル
ＭＯＳトランジスタ５０＃１〜５０＃ｎが導通し、シフ
トレジスタ５２＃１〜５２＃ｎの各々のノードＮ３に初
期値が設定される。応じて、制御信号Ｃ（１）〜Ｃ（ｎ
−１）はＬレベルとなり、制御信号Ｃ（ｎ）はＨレベル
になる。図４に示した遅延ライン２２の遅延時間は、こ
のとき最小となる。
【００８４】続いて、時刻ｔ２において、位相比較器２
８によって、クロック信号ＥＣＬＫ，ＲＣＬＫの位相比
較が行なわれ、遅延量を増やす必要があると判断され、
制御信号ＤＯＷＮが位相比較器２８から出力される。応
じて、制御信号Ｃ（ｎ）は非活性化され、代わりに制御
信号Ｃ（ｎ−１）が活性化される。このように、時刻ｔ
２、ｔ３、ｔ４においては、制御信号ＤＯＷＮの活性化
に応じて、シフトレジスタ２４ａがデータの左方向への
シフトを行ない、応じて制御信号Ｃ（ｎ−１）、Ｃ（ｎ
−２）、Ｃ（ｎ−３）の順に制御信号の活性化が行なわ
れる。
【００８５】時刻ｔ５では、遅延ラインの遅延時間が大
きくなりすぎたため、位相比較器が制御信号ＵＰを活性
化させる。応じて、シフトレジスタ２４ａは、制御信号
Ｃ（ｎ−３）を非活性化させ、代わりに制御信号Ｃ（ｎ
−２）を活性化させる。したがって、遅延ライン２２の
遅延時間が再び小さくなるように制御が行なわれる。
【００８６】以上説明したように、位相比較器２８によ
って位相比較が行なわれ、応じて、シフトレジスタ２４
ａに対して制御信号ＵＰ、ＤＯＷＮが送られ、そして、
遅延ライン２２の遅延量が制御されるという動作の繰り
返しによって、内部クロック信号ＩＣＬＫの位相の調整
が行なわれる。
【００８７】このような構成とすることにより、本発明
の実施の形態１においては、遅延ライン２２の遅延時間
をディジタル的に微調整することが可能となっている。
【００８８】なお、位相比較器に設けられている不感帯
は遅延回路の遅延時間によって決まる。不感帯は動作周
波数が高く、遅延時間に対して高い精度を要求されると
きは不感帯の幅を狭くし、逆に動作周波数が低く、遅延
時間に対しさほど高い精度を要求されないときはこの不
感帯の間隔を拡げる。このようにすることで、シフトレ
ジスタが動作する回数を減らすことができ、消費電流を
減らすことができる。したがって、このように動作周波
数に従って不感帯の感度を変えることは消費電流の面か
ら有効である。この方法を実現するためには、図６に示
した位相比較器２８の遅延回路９２、１０４、１０６、
１２０の遅延時間をクロック周波数が遅くなるに従って
大きくすることで可能である。たとえば、図５に示した
シフトレジスタ２４ａが出力する制御信号Ｃ（１）〜Ｃ
（ｎ）の活性化される制御信号をモニタし、その活性化
される位置に応じて位相比較器内の遅延回路９２、１０
４、１０６、１２０の遅延時間を増減させるようにすれ
ばよい。
【００８９】以上説明したように、実施の形態１の半導
体装置は、ＤＬＬ回路の遅延ライン２２の遅延時間の調
整ステップを従来に比べて細かく調整することができる
ため、高速なクロック信号が入力された場合にもジッタ
を小さく抑えることができる。
【００９０】［実施の形態１の変形例］図９は、実施の
形態１の変形例を説明するためのブロック図である。
【００９１】図９を参照して、実施の形態１の変形例で
は、図３に示したＤＬＬ回路１０ａに代えてＰＬＬ回路
１０ｂを用いる。
【００９２】ＰＬＬ回路１０ｂは、図３に示したＤＬＬ
回路１０ａの構成において、遅延ライン２２は、信号Ｅ
ＣＬＫを受ける代わりに内部クロック信号ＩＣＬＫを入
力として受けて遅延させる。遅延ライン２２が奇数段で
ある場合には、内部クロック信号ＩＣＬＫは遅延ライン
２２の遅延時間に応じた周波数で発振をする。
【００９３】このようなＰＬＬにおいても、図４に示し
た遅延ライン２２の構成を用いることにより、高速なク
ロック信号に対して位相を調整する精度が向上する。
【００９４】［実施の形態２］電源投入時には、遅延ラ
インの遅延量は最小に設定され、ＤＬＬ回路はその状態
から遅延時間の調整を開始する。これは、遅延量が大き
いところでロックすると、ジッタが増加する要因となる
からである。この遅延ラインの遅延量は電源電位に生ず
るノイズで変化する。遅延ラインの遅延量が大きいほ
ど、このノイズに応じた遅延量の変動は大きい。したが
って、遅延量が最小の状態から開始して、遅延ラインの
遅延量が最も少ない状態でロックさせるようにするため
に、初期状態は遅延ラインの遅延量は最小となってい
る。
【００９５】図１０〜１２は、クロック周期と遅延量の
関係を説明するための図である。図１０で示すように、
遅延時間が外部クロックの周期よりも短い場合には、遅
延ラインの遅延量を最小の状態から開始して遅延量を次
第に大きくしていけば、位相をロックさせることができ
る。しかも、遅延ラインの内部遅延時間が一番短い状態
で位相をロックさせることができる。
【００９６】しかし、図１１のように、動作周波数が高
くなり、遅延ラインの遅延時間が外部クロック信号の周
期よりも長くなった場合には、遅延ラインの遅延時間を
現時点よりも大きくしてロックさせることができない。
なぜなら、位相比較器は、動作の安定性を保つために、
信号ＲＣＬＫのエッジを信号ＥＣＬＫの一番近いエッジ
に合わせようとするからである。したがって、図１１の
ような状態の場合には、遅延時間ＴＤを短くするように
位相比較器は制御をしようとする。このとき遅延ライン
の遅延時間は最小の状態から動作が開始されているの
で、位相をロックさせることができなくなる。
【００９７】この問題を解決するには、電源投入時に
は、遅延ラインの遅延時間を最小でもなく、最大でもな
い途中の遅延量から動作を開始させることが考えられ
る。そうすれば、図１２に示すように遅延時間ＴＤがク
ロック周期Ｔの倍数になったときに位相をロックさせる
ことができる。
【００９８】図１３は、実施の形態２におけるシフトレ
ジスタ２４ｂの構成を説明するためのブロック図であ
る。
【００９９】図１３を参照して、実施の形態２における
シフトレジスタ２４ｂは、図５で説明したシフトレジス
タ２４ａの構成において、ＮチャネルＭＯＳトランジス
タ５０♯ｎは、接地ノードに接続される代わりに電源ノ
ードに接続され、その代わりに、遅延量が中間的な設定
に対応する制御信号Ｃ（ｍ）を出力するシフトレジスタ
５２♯ｍに初期値を与えるＮチャネルＭＯＳトランジス
タ５０♯ｍが接地ノードに接続されている。他の構成
は、図５で示したシフトレジスタ２４ａと同様であり、
説明は繰返さない。
【０１００】このように、リセット信号でデータの初期
化をするときに、初期状態において制御信号を活性化す
るシフトレジスタの位置を変更することにより、遅延ラ
インの遅延量は最小でも最大でもない遅延量から始まる
ことになる。したがって、クロック周波数が高い場合に
おいても適切な内部クロックを発生させることが可能と
なり、動作可能なクロック周波数の範囲が拡大する。
【０１０１】また、図９に示したようなＰＬＬにおいて
も、図１３に示したシフトレジスタ２４ｂをを用いるこ
とにより、高速なクロック信号にも対応できるようにな
り、動作可能なクロック周波数の範囲が拡大する。
【０１０２】［実施の形態２の変形例］遅延ラインの遅
延量を最小から始めるか、途中から始めるかは、動作周
波数に依存する。したがって、どの状態から始めるかは
品種ごとに切換える必要がある。
【０１０３】図１４は、実施の形態２の変形例で用いら
れるシフトレジスタ２４ｃの構成を示した図である。
【０１０４】図１４を参照して、シフトレジスタ２４ｃ
は、図１３に示したシフトレジスタ２４ｂの構成におい
て、ＮチャネルＭＯＳトランジスタ５０♯ｍ，５０♯ｎ
にそれぞれ選択的に初期値を与えるためのスイッチ２０
２，２０４を含む点がシフトレジスタ２４ｂと異なる。
他の構成は、シフトレジスタ２４ｂと同様であり説明は
繰返さない。
【０１０５】このような切換を、マスタスライスを用い
て行なうと効果が高くなる。すなわち、ウェハ工程の中
途段階まで共通な工程で製作したマスタスライスを用
い、その後の配線工程において異なるフォトマスクを使
用してスイッチ切換がなされた製品をつくることができ
る。
【０１０６】このスイッチ切換は、マスタスライスを用
いる場合以外にも、モードレジスタセットで切換えるよ
うにすることもできる。モードレジスタとは、図１のコ
ントロール回路８の一部に設けられているＳＤＲＡＭの
動作モードを設定することができるレジスタである。
【０１０７】図１５は、モードレジスタへのモード設定
を行なう説明をするための動作波形図である。
【０１０８】図１５を参照して、外部クロック信号ＣＬ
Ｋの立上がりエッジに同期して制御信号／ＣＳ，／ＲＡ
Ｓ，／ＣＡＳ，／ＷＥがすべてＬレベルに設定される
と、モードレジスタセットコマンドが入力され、そのと
きに与えられているアドレス信号Ａ０〜Ａｎの組合せに
応じた値ＶＡＬにしたがってモードを設定することがで
きる。
【０１０９】図１６は、シフトレジスタの初期値をモー
ドレジスタの出力に応じて切換える説明をするための概
念図である。
【０１１０】図１６を参照して、モードレジスタセット
コマンドに応じてモードレジスタ９からは切換スイッチ
２０２ａに対して切換信号が出力されており、たとえば
動作周波数が高い場合には初期値としてＬレベルが与え
られるようにセットし、一方動作周波数が低い場合には
初期値としてＨレベルが与えられる用に切換スイッチ２
０２ａを制御することができる。
【０１１１】また、モードレジスタによって通常切換え
ることができるようになっているＣＡＳレイテンシに伴
ってシフトレジスタの初期状態の設定を切換えても同様
の効果が期待できる。
【０１１２】また、ボンディングオプションによって品
種ごとに切換えることも可能である。
【０１１３】図１７は、ボンディングオプションを説明
するための図である。図１７を参照して、ＳＤＲＡＭの
チップに設けられているパッドＰＤをリードフレームの
電源電位ＶＤＤを受けるリードＬＤ１または接地電位Ｖ
ＳＳを受けるリードＬＤ２のいずれか一方に接続するよ
うにする。パッドＰＤを介して与えられる電位に応じて
シフトレジスタの初期値を与える切換スイッチ２０２ｂ
をＨレベルまたはＬレベルを与えるように切換えること
ができるので、高速動作を保証する製品と低速クロック
で用いる製品とでシフトレジスタの設定を切換えること
もできる。
【０１１４】［実施の形態３］実施の形態１では、１ス
テップ当り遅延調整量が均一な１つの遅延ラインを用い
て調整を行なうＤＬＬについて説明したが、細かなステ
ップで遅延量を変化させる遅延ラインと粗い調整を行な
うための遅延量変化の大きな遅延ラインとを組合せて用
いてもよい。組合せて用いることにより、遅延ラインの
セレクタ数を減らすことが可能で、ＤＬＬ回路のエリア
ペナルティを減らせるという利点がある。しかしなが
ら、プロセスなどのばらつきにより、微調整を行なう遅
延ラインと粗い調整を行なう遅延ラインの遅延量が合わ
ずにジッタを増加させる場合がある。
【０１１５】図１８は、実施の形態３において用いられ
るＤＬＬ回路１０ｃの構成を示した回路図である。
【０１１６】図１８を参照して、ＤＬＬ回路１０ｃは、
外部から与えられる外部クロック信号ＣＬＫをクロック
バッファ２を介して受けて、内部クロック信号ＩＣＬＫ
を出力する。
【０１１７】ＤＬＬ回路１０ｃは、クロックバッファ２
から信号ＥＣＬＫを受けて遅延させる微調整遅延ライン
２２２と、微調整遅延ライン２２２の出力を受けて内部
クロック信号ＩＣＬＫを出力する粗調整遅延ライン２２
３と、内部クロック信号ＩＣＬＫを遅延させ信号ＲＣＬ
Ｋを出力する遅延回路２２６と、信号ＥＣＬＫと信号Ｒ
ＣＬＫを位相比較して制御信号ＵＰ，ＤＯＷＮおよびＬ
ＯＣＫを出力する位相比較器２２８とを含む。
【０１１８】ＤＬＬ回路１０ｃは、さらに、制御信号Ｕ
Ｐ，ＤＯＷＮに応じて微調整遅延ライン２２２の遅延量
を調整するためのシフトレジスタ２２４と、リセット信
号Ｒｅｓｅｔおよび制御信号ＬＯＣＫに応じて切換信号
ＣＨ１を出力する切換制御回路２２１とを含む。
【０１１９】シフトレジスタ２２４は、後に説明するよ
うに、微調整遅延ライン２２２の調整範囲を超えて調整
が必要になりオーバーフローを起こしたときは制御信号
ＵＰを出力し、逆にアンダーフローを起こしたときは制
御信号ＤＯＷＮ１を出力する。これらの制御信号が出力
された場合には、シフトレジスタ２２４の内部はリセッ
トされ、微調整遅延ライン２２２の遅延量は初期状態に
戻される。
【０１２０】ＤＬＬ回路１０ｃは、さらに、制御信号Ｕ
ＰおよびＤＯＷＮまたは接地電位を切換信号ＣＨ１に応
じて伝達するためのスイッチ回路２２７と、スイッチ回
路２２７の出力に応じて粗調整遅延ライン２２３の遅延
量を調整するためのシフトレジスタ２２５とを含む。
【０１２１】シフトレジスタ２２５は、図５に示したシ
フトレジスタ２４ａと同様な構成を有しており説明は繰
返さない。また、粗調整遅延ライン２２３は、基本的に
図４に示した遅延ライン２２と同様な構成を有してお
り、１段当りの遅延量が異なるように調整されている。
したがって細かい説明は繰返さない。
【０１２２】切換制御回路２２１は、リセット信号Ｒｅ
ｓｅｔを受けて反転するインバータ２３２と、制御信号
ＬＯＣＫを受けて反転するインバータ２３４と、互いに
交差結合され、それぞれの一方の入力にインバータ２３
２，２３４の出力を受けるＮＡＮＤ回路２３６，２３８
とを含む。ＮＡＮＤ回路２３６の出力信号は、切換信号
ＣＨ１となる。
【０１２３】図１９は、図１８におけるシフトレジスタ
２２４の構成を示したブロック図である。
【０１２４】図１９を参照して、シフトレジスタ２２４
は、図５に示したシフトレジスタ２４ａの構成に加え
て、制御信号ＤＯＷＮが入力されることに応じてシフト
レジスタ５２＃１から出力されるオーバーフロー信号Ｏ
ＶＤの立上りに応じて制御信号ＤＯＷＮ１をパルス状に
活性化するパルス発生回路２２９と、制御信号ＵＰが入
力されることに応じてシフトレジスタ５２＃ｎから出力
されるオーバーフロー信号ＯＶＵの立下りに応じて制御
信号ＵＰ１をパルス状に活性化するパルス発生回路２３
０と、制御信号ＤＯＷＮ１、ＵＰ１およびリセット信号
Ｒｅｓｅｔを受けてリセット信号Ｒ０を出力するＯＲ回
路とを含む。
【０１２５】また、シフトレジスタ２４ａの構成におい
ては、シフトレジスタ５２＃１〜５２＃ｎに初期値を与
えるためのＮチャネルＭＯＳトランジスタ５０＃１〜５
０＃ｎは、ゲートにリセット信号Ｒｅｓｅｔを受けてい
たが、シフトレジスタ２２４では、ＮチャネルＭＯＳト
ランジスタ５０＃１〜５０＃ｎは、ゲートにリセット信
号Ｒ０を受ける点がシフトレジスタ２４ａの構成と異な
る。
【０１２６】シフトレジスタ２２４の他の部分の構成
は、シフトレジスタ２４ａと同様であり、説明は繰返さ
ない。
【０１２７】図２０は、図１８における位相比較器２２
８の構成を示した回路図である。図２０を参照して、位
相比較器２２８は、図６で示した位相比較器２８の構成
に加えて、インバータ１００の出力、信号ＳＢ，ＳＡを
受けて制御信号ＬＯＣＫを出力する３ＡＮＤ回路２４０
をさらに含む点が位相比較器２８の構成と異なる。他の
構成は位相比較器２８と同様であり説明は繰返さない。
【０１２８】次に、簡単に動作を説明する。電源投入時
もしくはＤＬＬ回路をリセットするコマンドが入力され
ると切換信号ＣＨ１によって、制御信号ＵＰ１，ＤＯＷ
Ｎ１がシフトレジスタ２２５に伝達されるようにスイッ
チ回路２２７が接続される。
【０１２９】位相比較器２２８は、信号ＥＣＬＫと信号
ＲＣＬＫの位相差が一定の値よりも小さくなったときに
制御信号ＬＯＣＫを活性化する。すると、切換制御回路
２２１は切換信号ＣＨ１を変化させる。応じて、スイッ
チ回路２２７は、制御信号ＵＰ１，ＤＯＷＮ１を伝達し
ないように接続が切換わる。すると、安定した状態にお
いて粗調整遅延ライン２２３の遅延量は固定され後は微
調整遅延ライン２２２の遅延量の変化でのみ調整が行な
われるので、定常状態におけるジッタを小さく抑えるこ
とができる。
【０１３０】図２１は、他のＤＬＬ回路の例であるＤＬ
Ｌ回路１０ｄの構成を示したブロック図である。
【０１３１】図２１を参照して、ＤＬＬ回路１０ｄは、
図１８で説明したＤＬＬ回路１０ｃの構成に加えて、微
調整遅延ライン２４２，シフトレジスタ２４４，スイッ
チ回路２４６をさらに含む。シフトレジスタ２４４は、
図１８のシフトレジスタ２２４とスイッチ回路２２７と
の間に挿入される。微調整遅延ライン２４２は、微調整
遅延ライン２２２の出力を受けてさらに遅延させる。ス
イッチ回路２４６は微調整遅延ライン２２２の出力と微
調整遅延ライン２２２の出力のいずれかを切換信号ＣＨ
１に応じて粗調整遅延ライン２２３に伝達する。他の部
分の構成は図１８で示したＤＬＬ回路１０ｃと同様であ
り説明は繰返さない。
【０１３２】ＤＬＬ回路１０ｄは、ロック状態が検出さ
れるまでは微調整遅延ライン２２２と粗調整遅延ライン
２２３で遅延量の調整を行なう。そして信号ＲＣＬＫと
信号ＥＣＬＫの位相差が一定範囲内に収まりロック状態
が検出され制御信号ＬＯＣＫが活性化されると、切換信
号ＣＨ１によってシフトレジスタ２２５に対する制御入
力が固定され、粗調整遅延ライン２２３の遅延量が固定
される。そして、同時にスイッチ回路２４６によって、
微調整遅延ライン２４２の出力が粗調整遅延ライン２２
３に与えられるように接続が切換わる。このような構成
においても、粗調整遅延ライン２２３の遅延量をロック
時に固定させることで定常状態におけるジッタを小さく
抑えることができる。
【０１３３】図２２は、他の構成例であるＤＬＬ回路１
０ｅの構成を示したブロック図である。
【０１３４】図２２を参照して、ＤＬＬ回路１０ｅは、
図２１に示したＤＬＬ回路１０ｄの構成において、位相
比較器２２８に代えて図６で示した位相比較器２８を含
み、さらに、信号ＥＣＬＫをカウントアップし一定の時
間が経過した後に制御信号ＬＯＣＫを活性化させるカウ
ンタ３０２を含む点がＤＬＬ回路１０ｄと異なる。他の
構成はＤＬＬ回路１０ｄと同様であり説明は繰返さな
い。
【０１３５】すなわち、ＤＬＬ回路１０ｄは位相比較器
２２８によって２つの内部クロック信号の位相差が少な
くなったときに変化を止めたが、ＤＬＬ回路１０ｅは電
源投入後もしくはリセットコマンド後のクロック数を数
えて特定数になったときに遅延ラインの切換を行なう。
この場合も同様な効果が得られる。
【０１３６】図２３は、遅延ラインの切換を行なうＰＬ
Ｌ回路１０ｆの構成を示した図である。
【０１３７】図２３を参照して、ＰＬＬ回路１０ｆは、
図２１に示したＤＬＬ回路１０ｄの構成において、微調
整遅延ライン２２２が信号ＥＣＬＫに代えて内部クロッ
ク信号ＩＣＬＫを入力信号として受ける点がＤＬＬ回路
１０ｄと異なる。他の構成は図２１に示したＤＬＬ回路
１０ｄと同様であり説明は繰返さない。
【０１３８】図２３で示すように、ＰＬＬ回路において
も、一定時間が経過しクロックがある程度安定しロック
状態が検出されたときに粗調整遅延ライン２２３の遅延
時間を固定し微調整遅延ライン２２２，２４２のみで遅
延調整を行なうことで、定常状態におけるジッタを低減
させることができる。
【０１３９】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【０１４０】
【発明の効果】請求項１に記載の半導体装置は、遅延ラ
インの遅延時間の調整ステップを従来に比べて細かく調
整することができるため、高速なクロック信号が入力さ
れた場合にもジッタを小さく抑えることができる。
【０１４１】請求項２に記載の半導体装置は、請求項１
に記載の半導体装置の奏する効果に加えて、内部クロッ
ク発生をＤＬＬ回路で行なう場合にジッタを小さく抑え
ることができる。
【０１４２】請求項３に記載の半導体装置は、請求項１
に記載の半導体装置の奏する効果に加えて、内部クロッ
ク発生をＰＬＬ回路で行なう場合にジッタを小さく抑え
ることができる。
【０１４３】請求項４に記載の半導体装置は、請求項１
に記載の半導体装置の奏する効果に加えて、遅延時間の
調整ステップを細かく行なうことができる遅延ラインを
実現することができる。
【０１４４】請求項５に記載の半導体装置は、クロック
周波数が高い場合においても適切な内部クロックを発生
させることが可能となり、動作可能なクロック周波数の
範囲が拡大する。
【０１４５】請求項６〜８に記載の半導体装置は、請求
項５に記載の半導体装置の奏する効果に加えて、高速ク
ロックで動作を行なう場合と低速クロックで動作を行な
う場合とで、遅延ラインの遅延量の初期値を切換えるの
で、動作可能なクロック周波数の範囲を適切に選択する
ことができる。
【０１４６】請求項９に記載の半導体装置は、請求項５
に記載の半導体装置の奏する効果に加えて、内部クロッ
ク発生をＤＬＬ回路で行なう場合に動作可能なクロック
周波数の範囲が拡大する。
【０１４７】請求項１０に記載の半導体装置は、請求項
５に記載の半導体装置の奏する効果に加えて、内部クロ
ック発生をＰＬＬ回路で行なう場合に動作可能なクロッ
ク周波数の範囲が拡大する。
【０１４８】請求項１１〜１３に記載の半導体装置は、
定常状態における内部クロックのジッタを低減させるこ
とができる。
【０１４９】請求項１４に記載の半導体装置は、請求項
１１に記載の半導体装置の奏する効果に加えて、内部ク
ロック発生をＤＬＬ回路で行なう場合に定常状態におけ
る内部クロックのジッタを低減させることができる。
【０１５０】請求項１５に記載の半導体装置は、請求項
１１に記載の半導体装置の奏する効果に加えて、内部ク
ロック発生をＰＬＬ回路で行なう場合に定常状態におけ
る内部クロックのジッタを低減させることができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１の半導体装置１の概略
的な構成を示すブロック図である。
【図２】 半導体装置１の連続アクセスの使用を満たす
標準的なタイミングを説明するための波形図である。
【図３】 図１に示した内部クロック発生回路１０とし
て用いられるＤＬＬ回路１０ａの構成を示したブロック
図である。
【図４】 図３における遅延ライン２２の構成を示す回
路図である。
【図５】 図３におけるシフトレジスタ２４の一例であ
るシフトレジスタ２４ａの構成を示した回路図である。
【図６】 図３における位相比較器２８の構成を示した
回路図である。
【図７】 位相比較器２８の動作を説明するための動作
波形図である。
【図８】 位相比較器２８から出力される制御信号ＤＯ
ＷＮ、ＵＰと、シフトレジスタ２４ａが出力する制御信
号Ｃとの関係を示す動作波形図である。
【図９】 実施の形態１の変形例を説明するためのブロ
ック図である。
【図１０】 クロック周期と遅延量の関係を説明するた
めの第１図である。
【図１１】 クロック周期と遅延量の関係を説明するた
めの第２図である。
【図１２】 クロック周期と遅延量の関係を説明するた
めの第３図である。
【図１３】 実施の形態２におけるシフトレジスタ２４
ｂの構成を説明するためのブロック図である。
【図１４】 実施の形態２の変形例で用いられるシフト
レジスタ２４ｃの構成を示した図である。
【図１５】 モードレジスタへのモード設定を行なう説
明をするための動作波形図である。
【図１６】 シフトレジスタの初期値をモードレジスタ
の出力に応じて切換える説明をするための概念図であ
る。
【図１７】 ボンディングオプションを説明するための
図である。
【図１８】 実施の形態３において用いられるＤＬＬ回
路１０ｃの構成を示した回路図である。
【図１９】 図１８におけるシフトレジスタ２２４の構
成を示したブロック図である。
【図２０】 図１８における位相比較器２２８の構成を
示した回路図である。
【図２１】 他のＤＬＬ回路の例であるＤＬＬ回路１０
ｄの構成を示したブロック図である。
【図２２】 他の構成例であるＤＬＬ回路１０ｅの構成
を示したブロック図である。
【図２３】 遅延ラインの切換を行なうＰＬＬ回路１０
ｆの構成を示した図である。
【図２４】 従来のＤＬＬの構成を示したブロック図で
ある。
【図２５】 図２４における遅延ライン５２２の構成の
一例を示した回路図である。
【符号の説明】
１ 半導体装置、２ クロックバッファ、４ アドレス
バッファ、６ コントロール信号バッファ、８ コント
ロール回路、９ モードレジスタ、１０ 内部クロック
発生回路、１０ａ，１０ｃ，１０ｄ，１０ｅ ＤＬＬ回
路、１０ｂ，１０ｆ ＰＬＬ回路、１２ 入出力バッフ
ァ、１４ メモリアレイ、２２ 遅延ライン、２４，２
４ａ，２４ｂ，２４ｃ，５２，２２４，２２５，２４４
シフトレジスタ、２６，９２，１０４，１０６，１２
０，２２６ 遅延回路、２８，２２８ 位相比較器、３
０ クロック変換部、３６ キャパシタ、４４，４６
ＮＡＮＤ回路、２０２，２０４ スイッチ、２０２ａ，
２０２ｂ 切換スイッチ、２２１ 切換制御回路、２２
２，２４２ 微調整遅延ライン、２２３ 粗調整遅延ラ
イン、２２７，２４６ スイッチ回路、２２９，２３０
パルス発生回路、３０２ カウンタ、ＬＤ１，ＬＤ２
リード、ＰＤ パッド。

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 外部から与えられる外部クロック信号に
    応じて動作クロック信号を発生する内部クロック発生回
    路を備え、 前記内部クロック発生回路は、 前記外部クロック信号と前記動作クロック信号の位相比
    較を行なう位相比較器と、 前記位相比較器の出力に応じて第１の内部クロック信号
    を遅延させて前記動作クロックを出力するクロック遅延
    部とを含み、 前記クロック遅延部は、 前記第１の内部クロック信号から第２の内部信号と前記
    第２の内部信号と相補な第３の内部信号とを発生するク
    ロック変換部と、 前記位相比較器の出力に応じて通過ゲート段数を１段づ
    つ増減するクロック出力部とを有し、 前記クロック出力部は、前記通過ゲート段数が奇数段で
    あるときは、前記第２の内部クロック信号に応じて前記
    動作クロックを出力し、前記通過ゲート段数が偶数段で
    あるときは、前記第３の内部クロック信号に応じて前記
    動作クロック信号を出力し、 前記動作クロックに応じて動作を行なう内部回路をさら
    に備える、半導体装置。
  2. 【請求項２】 前記クロック遅延部は、前記外部クロッ
    ク信号を前記第１の内部クロック信号として受け、 前記内部クロック発生回路は、ディレイロックドループ
    （ＤＬＬ）回路である、請求項１に記載の半導体装置。
  3. 【請求項３】 前記クロック遅延部は、前記動作クロッ
    ク信号を前記第１の内部クロック信号として受けて発振
    し、 前記内部クロック発生回路は、フェイズロックドループ
    （ＰＬＬ）回路である、請求項１に記載の半導体装置。
  4. 【請求項４】 前記クロック出力部は、 一方の入力が直列に接続された複数の第１のＮＡＮＤ回
    路と、 前記複数の第１のＮＡＮＤ回路の他方の入力のうちの一
    つを選択して、第４の内部クロック信号を与えるセレク
    タ回路とを有し、 前記セレクタ回路は、前記複数の第１のＮＡＮＤ回路の
    うち、前記第４の内部クロック信号が通過するＮＡＮＤ
    回路が奇数段であるときは、前記第２の内部クロック信
    号を前記第４の内部クロック信号として供給し、前記複
    数の第１のＮＡＮＤ回路のうち、前記第４の内部クロッ
    ク信号が通過するＮＡＮＤ回路が偶数段であるときは、
    前記第３の内部クロック信号を前記第４の内部クロック
    信号として供給する、請求項１に記載の半導体装置。
  5. 【請求項５】 外部から与えられる外部クロック信号に
    応じて動作クロック信号を発生する内部クロック発生回
    路を備え、 前記内部クロック発生回路は、 前記外部クロック信号と前記動作クロック信号の位相比
    較を行なう位相比較器と、 リセット信号に応じて遅延時間の初期値が設定され、前
    記位相比較器の出力に応じて前記遅延時間を変化させ、
    第１の内部クロック信号を前記遅延時間遅延させて前記
    動作クロックを出力するクロック遅延部とを含み、 前記クロック遅延部は、 前記初期値を第１の値と前記第１の値よりも前記遅延時
    間が大きくなる第２の値とに切換える設定切換部と、 前記設定切換部から前記初期値を受けて、前記位相比較
    器の出力に応じて前記遅延時間を変化させ、前記第１の
    内部クロック信号を遅延させた前記動作クロック信号を
    出力するクロック出力部とを有し、 前記動作クロックに応じて動作を行なう内部回路をさら
    に備える、半導体装置。
  6. 【請求項６】 前記設定切換部は、 前記第１の値に対応する電位を受ける第１のノードと、 前記第２の値に対応する電位を受ける第２のノードと、 前記第１、第２のノードのいずれか一方を前記初期値に
    対応する電位として出力する配線とを有する、請求項５
    に記載の半導体装置。
  7. 【請求項７】 外部からのコマンドに応じて動作モード
    を保持するモードレジスタをさらに備え、 前記設定切換部は、 前記モードレジスタの保持内容に応じて、前記第１の値
    と前記第２の値のいずれか一方を出力する選択スイッチ
    回路を有する、請求項５に記載の半導体装置。
  8. 【請求項８】 第１の電位を受ける第１のリードと、 前記第１の電位と異なる第２の電位を受ける第２のリー
    ドと、 前記第１のリードと前記第２のリードのいずれかの電位
    を受けるパッドと、 前記第１のリードと前記第２のリードのいずれかを選択
    的に前記パッドに接続する導電体とをさらに備え、 前記設定切換部は、 前記パッドが受ける電位に応じて、前記第１の値と前記
    第２の値のいずれか一方を出力する選択スイッチ回路を
    有する、請求項５に記載の半導体装置。
  9. 【請求項９】 前記クロック遅延部は、前記外部クロッ
    ク信号を前記第１の内部クロック信号として受け、 前記内部クロック発生回路は、ディレイロックドループ
    （ＤＬＬ）回路である、請求項５に記載の半導体装置。
  10. 【請求項１０】 前記クロック遅延部は、前記動作クロ
    ック信号を前記第１の内部クロック信号として受けて発
    振し、 前記内部クロック発生回路は、フェイズロックドループ
    （ＰＬＬ）回路である、請求項５に記載の半導体装置。
  11. 【請求項１１】 外部から与えられる外部クロック信号
    に応じて動作クロック信号を発生する内部クロック発生
    回路を備え、 前記内部クロック発生回路は、 前記外部クロック信号と前記動作クロック信号の位相比
    較を行なう位相比較器と、 前記位相比較器の出力に応じて決定される第１の遅延時
    間だけ第１の内部クロック信号を遅延させる第１のクロ
    ック遅延部と、 前記第１のクロック遅延部の出力を前記位相比較器の出
    力に応じて前記第１の遅延時間よりも粗いステップで決
    定される第２の遅延時間だけ遅延させ、前記動作クロッ
    クを出力する第２のクロック遅延部と、 前記動作クロックが、一旦、安定状態となったときに、
    前記第２のクロック遅延部に対して前記第２の遅延時間
    を前記位相比較器の出力に拘らず固定するように指示す
    る制御部とを含み、 前記動作クロックに応じて動作を行なう内部回路をさら
    に備える、半導体装置。
  12. 【請求項１２】 前記制御部は、 前記位相比較器から前記外部クロック信号と前記内部ク
    ロック信号の位相差が所定の値以下となったことを示す
    ロック信号を一旦受けると制御データがセットされ、前
    記第２のクロック遅延部に対して前記制御データに対応
    する制御信号を出力するラッチ回路を有する、請求項１
    １に記載の半導体装置。
  13. 【請求項１３】 前記制御部は、 電源投入後から前記外部クロック信号が所定クロック数
    入力されたことを検出するカウンタと、 前記カウンタの出力に応じてセットされ、前記第２のク
    ロック遅延部に対する制御信号を出力するラッチ回路と
    を有する、請求項１１に記載の半導体装置。
  14. 【請求項１４】 前記クロック遅延部は、前記外部クロ
    ック信号を前記第１の内部クロック信号として受け、 前記内部クロック発生回路は、ディレイロックドループ
    （ＤＬＬ）回路である、請求項１１に記載の半導体装
    置。
  15. 【請求項１５】 前記クロック遅延部は、前記動作クロ
    ック信号を前記第１の内部クロック信号として受けて発
    振し、 前記内部クロック発生回路は、フェイズロックドループ
    （ＰＬＬ）回路である、請求項１１に記載の半導体装
    置。
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