JP2001006399A - 半導体装置 - Google Patents
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Abstract
(57)【要約】
【課題】 本発明は半導体装置に関し、ＤＬＬのオーバ
ーフローとアンダーフローを正確に判定することができ
る半導体装置を提供することを目的とする。 【解決手段】 外部クロックを位相調整し内部クロック
を発生する位相調整部を有する半導体装置において、前
記外部クロックの周波数が前記位相調整部の位相調整範
囲から外れたことを検出するオーバーフロー及び又はア
ンダーフロー検出器と、外部より入力する制御信号に応
じて切り替わる第１の動作モードと第２の動作モードを
有し、前記第１の動作モードにおいては前記オーバーフ
ロー及び又はアンダーフロー検出器の検出結果に関わら
ず所定の出力信号を出力し、第２の動作モードにおいて
は前記オーバーフロー及び又はアンダーフロー検出器の
検出結果に応じて所定の出力状態となる出力回路を有す
るように構成する。
ーフローとアンダーフローを正確に判定することができ
る半導体装置を提供することを目的とする。 【解決手段】 外部クロックを位相調整し内部クロック
を発生する位相調整部を有する半導体装置において、前
記外部クロックの周波数が前記位相調整部の位相調整範
囲から外れたことを検出するオーバーフロー及び又はア
ンダーフロー検出器と、外部より入力する制御信号に応
じて切り替わる第１の動作モードと第２の動作モードを
有し、前記第１の動作モードにおいては前記オーバーフ
ロー及び又はアンダーフロー検出器の検出結果に関わら
ず所定の出力信号を出力し、第２の動作モードにおいて
は前記オーバーフロー及び又はアンダーフロー検出器の
検出結果に応じて所定の出力状態となる出力回路を有す
るように構成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特にＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏ
ｐ）等のクロックの位相を調整する回路を搭載した半導
体装置に関する。
し、特にＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏ
ｐ）等のクロックの位相を調整する回路を搭載した半導
体装置に関する。
【０００２】
【従来の技術】ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓ
ｓｉｎｇ Ｕｎｉｔ）の高速化に伴い、ＳＤＲＡＭ（Ｓ
ｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）等の動作速度も年々
高くなり、タイミングの精度も高精度が要求されてい
る。このため、ＳＤＲＡＭ内にＤＬＬ等を搭載し、外部
クロックとデータ出力を高精度で同期させるようになっ
てきている。
ｓｉｎｇ Ｕｎｉｔ）の高速化に伴い、ＳＤＲＡＭ（Ｓ
ｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）等の動作速度も年々
高くなり、タイミングの精度も高精度が要求されてい
る。このため、ＳＤＲＡＭ内にＤＬＬ等を搭載し、外部
クロックとデータ出力を高精度で同期させるようになっ
てきている。
【０００３】図１はＳＤＲＡＭの一例の概略を示すブロ
ック図である。ＳＤＲＡＭは主に、ＤＲＡＭコア１−
１、１−２、タイミング安定化回路２、コマンドデコー
ダ３、アドレスバッファ４、Ｉ／Ｏデータバッファ５、
制御信号回路６−１、６−２、モードレジスタ７、コラ
ムアドレスカウンタ８−１、８−２、入出力制御回路９
よりなる。
ック図である。ＳＤＲＡＭは主に、ＤＲＡＭコア１−
１、１−２、タイミング安定化回路２、コマンドデコー
ダ３、アドレスバッファ４、Ｉ／Ｏデータバッファ５、
制御信号回路６−１、６−２、モードレジスタ７、コラ
ムアドレスカウンタ８−１、８−２、入出力制御回路９
よりなる。
【０００４】タイミング安定化回路２は、外部クロック
ＣＬＫを入力とし、内部クロックを生成する。コマンド
デコーダ３は、チップセレクト信号／ＣＳ、ローアドレ
スストローブ信号／ＲＡＳ、コラムアドレスストローブ
信号／ＣＡＳ、ライトイネーブル信号／ＷＥ等からコマ
ンドをデコードする。アドレスバッファは、アドレスＡ
０からＡｍを入力し、ロウアドレスとコラムアドレスカ
ウンタの制御信号を生成する。Ｉ／Ｏデータバッファ５
は、入力データＤＱ０からＤＱｎに同期したデータスト
ローブ信号ＤＱＭを用いてデータを受け、又、出力デー
タＤＱ０からＤＱｎとデータに同期したデータストロー
ブ信号ＤＱＳＵ、ＤＱＳＬを出力する。データのビット
幅が、例えば１６ビットの場合には、上位８ビットのデ
ータに同期してデータストローブ信号ＤＱＳＵが出力さ
れ、また、下位８ビットのデータに同期してデータスト
ローブ信号ＤＱＳＬが出力される。また、データのビッ
ト幅が８ビット又は４ビットな等場合には、データスト
ローブ信号ＤＱＳＵ又はＤＱＳＬのうち一方がデータに
同期して出力され、他方は使用されない。
ＣＬＫを入力とし、内部クロックを生成する。コマンド
デコーダ３は、チップセレクト信号／ＣＳ、ローアドレ
スストローブ信号／ＲＡＳ、コラムアドレスストローブ
信号／ＣＡＳ、ライトイネーブル信号／ＷＥ等からコマ
ンドをデコードする。アドレスバッファは、アドレスＡ
０からＡｍを入力し、ロウアドレスとコラムアドレスカ
ウンタの制御信号を生成する。Ｉ／Ｏデータバッファ５
は、入力データＤＱ０からＤＱｎに同期したデータスト
ローブ信号ＤＱＭを用いてデータを受け、又、出力デー
タＤＱ０からＤＱｎとデータに同期したデータストロー
ブ信号ＤＱＳＵ、ＤＱＳＬを出力する。データのビット
幅が、例えば１６ビットの場合には、上位８ビットのデ
ータに同期してデータストローブ信号ＤＱＳＵが出力さ
れ、また、下位８ビットのデータに同期してデータスト
ローブ信号ＤＱＳＬが出力される。また、データのビッ
ト幅が８ビット又は４ビットな等場合には、データスト
ローブ信号ＤＱＳＵ又はＤＱＳＬのうち一方がデータに
同期して出力され、他方は使用されない。
【０００５】制御信号回路６−１、６−２は、コマンド
デコーダ３の出力に従ってＤＲＡＭコア１−１、１−２
へＲＡＳ、ＣＡＳ、ＷＥ等の信号を出力する。モードレ
ジスタ７は、ＣＡＳレイテンシや、バースト長等のモー
ド設定を行う。コラムアドレスカウンタ８−１、８−２
は、バースト長に対応したコラムアドレスを出力する。
入出力制御回路９は、コマンドデコーダ３からの制御信
号に従って、Ｉ／Ｏデータバッファの制御を行う。
デコーダ３の出力に従ってＤＲＡＭコア１−１、１−２
へＲＡＳ、ＣＡＳ、ＷＥ等の信号を出力する。モードレ
ジスタ７は、ＣＡＳレイテンシや、バースト長等のモー
ド設定を行う。コラムアドレスカウンタ８−１、８−２
は、バースト長に対応したコラムアドレスを出力する。
入出力制御回路９は、コマンドデコーダ３からの制御信
号に従って、Ｉ／Ｏデータバッファの制御を行う。
【０００６】図２は従来の半導体装置の位相調整部と出
力回路の例を示す図である。図２は特に、図１に示した
ＳＤＲＡＭのタイミング安定化回路の一部である位相調
整部３０とＩ／Ｏデータバッファの一部である出力回路
４０を示す図である。位相調整部３０は、入力バッファ
１１、可変遅延回路１２、クロック制御回路１３、分周
器１５、位相比較器１６、遅延制御回路１７、可変遅延
回路１８、ダミー出力回路１９、ダミー入力バッファ２
０、及びロックオン検出器２１を含む。
力回路の例を示す図である。図２は特に、図１に示した
ＳＤＲＡＭのタイミング安定化回路の一部である位相調
整部３０とＩ／Ｏデータバッファの一部である出力回路
４０を示す図である。位相調整部３０は、入力バッファ
１１、可変遅延回路１２、クロック制御回路１３、分周
器１５、位相比較器１６、遅延制御回路１７、可変遅延
回路１８、ダミー出力回路１９、ダミー入力バッファ２
０、及びロックオン検出器２１を含む。
【０００７】入力バッファ１１に入力されたクロック信
号ＣＬＫは、参照基準電圧Ｖｒｅｆと比較されて、内部
クロック信号ｉ−ｃｌｋとして入力バッファ１１から出
力される。内部クロック信号ｉ−ｃｌｋは、可変遅延回
路１２によって適当な遅延量だけ遅延されて、クロック
制御回路１３を介して、内部クロックとして出力回路４
０に供給される。
号ＣＬＫは、参照基準電圧Ｖｒｅｆと比較されて、内部
クロック信号ｉ−ｃｌｋとして入力バッファ１１から出
力される。内部クロック信号ｉ−ｃｌｋは、可変遅延回
路１２によって適当な遅延量だけ遅延されて、クロック
制御回路１３を介して、内部クロックとして出力回路４
０に供給される。
【０００８】クロック信号ＣＬＫの入力から出力回路４
０までの経路には、回路固有の遅延が発生するため、出
力回路４０から出力される出力データＤＱ０からＤＱｎ
および出力データに同期したデータストローブ信号ＤＱ
ＳＵ及びＤＱＳＬは、入力クロック信号ＣＬＫとはタイ
ミングのずれたものとなる。この出力回路４０から出力
される出力データ及びデータストローブ信号を、外部か
ら入力されるクロック信号ＣＬＫと所定のタイミング関
係に合わせるために、主に位相比較器１６、遅延制御回
路１７、及び可変遅延回路１８からなるＤＬＬ回路が用
いられる。
０までの経路には、回路固有の遅延が発生するため、出
力回路４０から出力される出力データＤＱ０からＤＱｎ
および出力データに同期したデータストローブ信号ＤＱ
ＳＵ及びＤＱＳＬは、入力クロック信号ＣＬＫとはタイ
ミングのずれたものとなる。この出力回路４０から出力
される出力データ及びデータストローブ信号を、外部か
ら入力されるクロック信号ＣＬＫと所定のタイミング関
係に合わせるために、主に位相比較器１６、遅延制御回
路１７、及び可変遅延回路１８からなるＤＬＬ回路が用
いられる。
【０００９】内部クロック信号ｉ−ｃｌｋは、分周器１
５で分周され、ダミークロック信号ｄ−ｃｌｋ及び参照
クロック信号ｃ−ｃｌｋが生成される。ダミークロック
信号ｄ−ｃｌｋは、可変遅延回路１８に供給される。可
変遅延回路１８は、可変遅延回路１２と同一の遅延量だ
けダミークロック信号ｄ−ｃｌｋを遅延するように制御
される。可変遅延回路１８から出力される遅延されたダ
ミークロック信号ｄーｃｌｋは、出力回路４０と同一の
遅延特性を有するダミー出力回路１９、入力バッファ１
１と同一の遅延特性を有するダミー入力バッファ２０を
介して、位相比較器１６に入力される。
５で分周され、ダミークロック信号ｄ−ｃｌｋ及び参照
クロック信号ｃ−ｃｌｋが生成される。ダミークロック
信号ｄ−ｃｌｋは、可変遅延回路１８に供給される。可
変遅延回路１８は、可変遅延回路１２と同一の遅延量だ
けダミークロック信号ｄ−ｃｌｋを遅延するように制御
される。可変遅延回路１８から出力される遅延されたダ
ミークロック信号ｄーｃｌｋは、出力回路４０と同一の
遅延特性を有するダミー出力回路１９、入力バッファ１
１と同一の遅延特性を有するダミー入力バッファ２０を
介して、位相比較器１６に入力される。
【００１０】位相比較器１６は、参照クロック信号ｃ−
ｃｌｋと、ダミー入力バッファ２０から供給されるクロ
ック信号とを比較する。両クロック信号が同一の位相と
なるように、位相比較器１６は遅延制御回路１７を介し
て可変遅延回路１８の遅延量を制御する。これによっ
て、ダミー出力回路１９から出力されるクロック信号
が、入力クロック信号ＣＬＫと所定のタイミング関係に
なるように制御される。
ｃｌｋと、ダミー入力バッファ２０から供給されるクロ
ック信号とを比較する。両クロック信号が同一の位相と
なるように、位相比較器１６は遅延制御回路１７を介し
て可変遅延回路１８の遅延量を制御する。これによっ
て、ダミー出力回路１９から出力されるクロック信号
が、入力クロック信号ＣＬＫと所定のタイミング関係に
なるように制御される。
【００１１】クロック制御回路１３を無視すれば、入力
バッファ１１、可変遅延回路１２、及び出力回路４０の
総遅延量は、ダミー入力バッファ２０、可変遅延回路１
８、及びダミー出力回路１９の総遅延量と同一であるの
で、出力回路４０から出力される出力データ及びデータ
ストローブ信号は、入力クロック信号ＣＬＫと所定のタ
イミング関係になるように制御されることになる。
バッファ１１、可変遅延回路１２、及び出力回路４０の
総遅延量は、ダミー入力バッファ２０、可変遅延回路１
８、及びダミー出力回路１９の総遅延量と同一であるの
で、出力回路４０から出力される出力データ及びデータ
ストローブ信号は、入力クロック信号ＣＬＫと所定のタ
イミング関係になるように制御されることになる。
【００１２】このとき電源電圧の変動や温度変動等によ
り、入力バッファ１１、可変遅延回路１２、及び出力回
路４０の特性が変化しても、ダミー入力バッファ２０、
可変遅延回路１８、及びダミー出力回路１９の特性も同
様に変化する。従って、出力回路４０から出力される出
力データ及びデータストローブ信号は、電源電圧変動や
温度変動等に関わらず、常に入力クロック信号ＣＬＫと
所定のタイミング関係になるように制御される。
り、入力バッファ１１、可変遅延回路１２、及び出力回
路４０の特性が変化しても、ダミー入力バッファ２０、
可変遅延回路１８、及びダミー出力回路１９の特性も同
様に変化する。従って、出力回路４０から出力される出
力データ及びデータストローブ信号は、電源電圧変動や
温度変動等に関わらず、常に入力クロック信号ＣＬＫと
所定のタイミング関係になるように制御される。
【００１３】また位相比較器１６からの信号を基にし
て、ロックオン検出器２１は、ＤＬＬ回路がロックオン
したか否か、即ち、位相比較器１６の比較する２つのク
ロック信号が同位相となったかどうかを判定する。ロッ
クオンした場合、分周器１５の動作を制御して、ダミー
クロック信号ｄ−ｃｌｋ及び参照クロック信号ｃ−ｃｌ
ｋの周波数を低くすることによって、消費電力を削減す
ることが行われる。
て、ロックオン検出器２１は、ＤＬＬ回路がロックオン
したか否か、即ち、位相比較器１６の比較する２つのク
ロック信号が同位相となったかどうかを判定する。ロッ
クオンした場合、分周器１５の動作を制御して、ダミー
クロック信号ｄ−ｃｌｋ及び参照クロック信号ｃ−ｃｌ
ｋの周波数を低くすることによって、消費電力を削減す
ることが行われる。
【００１４】また遅延制御回路１７は、最大遅延に設定
されると、オーバーフロー信号を出力する。遅延制御回
路１７が制御する可変遅延回路１２及び１８は所定段数
の遅延素子列からなり、使用可能な遅延素子の段数には
最大限度がある。この最大限度の遅延量に設定される
と、可変遅延回路１２及び１８は、それ以上に遅延量を
大きくすることは出来ない。この場合には、オーバーフ
ローを検出したオーバーフロー信号が、クロック制御回
路１３に供給される。クロック制御回路１３は、図２に
示されるように、ＮＡＮＤ回路５１から５３及びインバ
ータ５４及び５５を含む。クロック制御回路１３は、オ
ーバーフローが検出された場合、可変遅延回路１２から
供給されるクロック信号ではなく、可変遅延回路１２を
バイパスした内部クロック信号ｉ−ｃｌｋを選択して、
出力回路４０に供給する。
されると、オーバーフロー信号を出力する。遅延制御回
路１７が制御する可変遅延回路１２及び１８は所定段数
の遅延素子列からなり、使用可能な遅延素子の段数には
最大限度がある。この最大限度の遅延量に設定される
と、可変遅延回路１２及び１８は、それ以上に遅延量を
大きくすることは出来ない。この場合には、オーバーフ
ローを検出したオーバーフロー信号が、クロック制御回
路１３に供給される。クロック制御回路１３は、図２に
示されるように、ＮＡＮＤ回路５１から５３及びインバ
ータ５４及び５５を含む。クロック制御回路１３は、オ
ーバーフローが検出された場合、可変遅延回路１２から
供給されるクロック信号ではなく、可変遅延回路１２を
バイパスした内部クロック信号ｉ−ｃｌｋを選択して、
出力回路４０に供給する。
【００１５】一方、出力回路４０は、データ出力バッフ
ァ４１、４２、データストローブ出力バッファ４３、４
４及びハイインピーダンスコントロール部（以後Ｈｉ−
Ｚコントロール部と略す。）４５〜４８を有する。Ｈｉ
−Ｚコントロール部４５、４６の一方の入力は、データ
０〜データｎが入力される。データ０〜データｎは、図
１に示したＤＲＡＭコアから供給される。Ｈｉ−Ｚコン
トロール部４５、４６の他方の入力は、データ出力バッ
ファ４１、４２の出力をハイインピーダンスに制御する
ハイインピーダンス制御信号ＳＨＺ３が入力される。ハ
イインピーダンス制御信号ＳＨＺ３は図１に示した入出
力制御回路９より供給される。ハイインピーダンス制御
信号ＳＨＺ３がＬＯＷの時には、データ出力バッファ４
１、４２から、内部クロックに同期したデータ０及びデ
ータｎが出力される。
ァ４１、４２、データストローブ出力バッファ４３、４
４及びハイインピーダンスコントロール部（以後Ｈｉ−
Ｚコントロール部と略す。）４５〜４８を有する。Ｈｉ
−Ｚコントロール部４５、４６の一方の入力は、データ
０〜データｎが入力される。データ０〜データｎは、図
１に示したＤＲＡＭコアから供給される。Ｈｉ−Ｚコン
トロール部４５、４６の他方の入力は、データ出力バッ
ファ４１、４２の出力をハイインピーダンスに制御する
ハイインピーダンス制御信号ＳＨＺ３が入力される。ハ
イインピーダンス制御信号ＳＨＺ３は図１に示した入出
力制御回路９より供給される。ハイインピーダンス制御
信号ＳＨＺ３がＬＯＷの時には、データ出力バッファ４
１、４２から、内部クロックに同期したデータ０及びデ
ータｎが出力される。
【００１６】Ｈｉ−Ｚコントロール部４７、４８の一方
の入力は、データに同期したデータストローブ信号を生
成するための、ＤＳＱＵトグル信号とＤＳＱＬトグル信
号が入力される。ＤＳＱＵトグル信号とＤＳＱＬトグル
信号は、図１に示した入出力制御回路９より供給され
る。Ｈｉ−Ｚコントロール部４７、４８の他方の入力
は、データ出力バッファ４３、４４の出力をハイインピ
ーダンスに制御するハイインピーダンス制御信号ＳＨＺ
１及びＳＨＺ２が入力される。ハイインピーダンス制御
信号ＳＨＺ１及びＳＨＺ２がＬＯＷの時には、データス
トローブ出力バッファ４３、４４から、内部クロックに
同期したデータストローブ信号ＤＳＱＵ、ＤＳＱＬが出
力される。
の入力は、データに同期したデータストローブ信号を生
成するための、ＤＳＱＵトグル信号とＤＳＱＬトグル信
号が入力される。ＤＳＱＵトグル信号とＤＳＱＬトグル
信号は、図１に示した入出力制御回路９より供給され
る。Ｈｉ−Ｚコントロール部４７、４８の他方の入力
は、データ出力バッファ４３、４４の出力をハイインピ
ーダンスに制御するハイインピーダンス制御信号ＳＨＺ
１及びＳＨＺ２が入力される。ハイインピーダンス制御
信号ＳＨＺ１及びＳＨＺ２がＬＯＷの時には、データス
トローブ出力バッファ４３、４４から、内部クロックに
同期したデータストローブ信号ＤＳＱＵ、ＤＳＱＬが出
力される。
【００１７】位相調整部３０の調整可能なクロック周波
数には上限と下限があり、クロック周波数が高すぎると
アンダフローし、クロック周波数が低すぎるとオーバー
フローする。調整可能なクロック周波数の範囲は、主
に、入力バッファと出力回路の遅延時間およびＤＬＬの
可変遅延回路で調整可能な遅延量で決まる。この調整可
能範囲の上限と下限は半導体装置の製造時のプロセスの
状態などにより変動する。ＤＬＬがオーバーフロー又は
アンダフローして、外部クロックと内部クロックの時間
差が所定の関係から離れると、データとクロックのタイ
ミングずれの規格を満足しなくなる可能性がある。この
ために、規定のクロック周波数に対し十分なマージンを
持っているかどうかを試験で確認できることが必要であ
る。
数には上限と下限があり、クロック周波数が高すぎると
アンダフローし、クロック周波数が低すぎるとオーバー
フローする。調整可能なクロック周波数の範囲は、主
に、入力バッファと出力回路の遅延時間およびＤＬＬの
可変遅延回路で調整可能な遅延量で決まる。この調整可
能範囲の上限と下限は半導体装置の製造時のプロセスの
状態などにより変動する。ＤＬＬがオーバーフロー又は
アンダフローして、外部クロックと内部クロックの時間
差が所定の関係から離れると、データとクロックのタイ
ミングずれの規格を満足しなくなる可能性がある。この
ために、規定のクロック周波数に対し十分なマージンを
持っているかどうかを試験で確認できることが必要であ
る。
【００１８】
【発明が解決しようとする課題】しかし、従来の半導体
装置では、機能の試験を行っている場合において、ＤＬ
Ｌがオーバーフロー又はアンダーフローをしたかどうか
は、データとクロックのタイミングが徐々にずれてくる
ことでしか分からなかった。即ち、試験周波数を高くし
たり、低くしたりした場合に、ＤＬＬがロック状態から
外れてデータとクロックのタイミングが徐々にずれてく
る。このため、ＤＬＬがどの周波数からロック状態から
外れたかは、電源ノイズなどによるデータとクロックの
ゆらぎやＤＬＬ自身のジッタと区別ができず正確にわか
らない。また、データとクロックのタイミングが徐々に
ずれてくるので、オーバーフロー又はアンダーフローの
境界において、良品と不良品の区別が安定にできないと
いう問題があった。
装置では、機能の試験を行っている場合において、ＤＬ
Ｌがオーバーフロー又はアンダーフローをしたかどうか
は、データとクロックのタイミングが徐々にずれてくる
ことでしか分からなかった。即ち、試験周波数を高くし
たり、低くしたりした場合に、ＤＬＬがロック状態から
外れてデータとクロックのタイミングが徐々にずれてく
る。このため、ＤＬＬがどの周波数からロック状態から
外れたかは、電源ノイズなどによるデータとクロックの
ゆらぎやＤＬＬ自身のジッタと区別ができず正確にわか
らない。また、データとクロックのタイミングが徐々に
ずれてくるので、オーバーフロー又はアンダーフローの
境界において、良品と不良品の区別が安定にできないと
いう問題があった。
【００１９】そこで、本発明は、ＤＬＬのオーバーフロ
ーとアンダーフローを正確に判定することができる半導
体装置を提供することを目的とする。
ーとアンダーフローを正確に判定することができる半導
体装置を提供することを目的とする。
【００２０】
【課題を解決するための手段】上記課題は、次のように
達成される。請求項１は、外部クロックを位相調整し内
部クロックを発生する位相調整部を有する半導体装置に
おいて、前記外部クロックの周波数が前記位相調整部の
位相調整範囲から外れたことを検出する検出器と、外部
より入力する制御信号に応じて切り替わる第１の動作モ
ードと第２の動作モードを有し、前記第１の動作モード
においては前記検出器の検出結果に関わらず所定の出力
信号を出力し、前記第２の動作モードにおいては前記検
出器の検出結果に応じて所定の出力状態となる出力回路
を有することを特徴とする。
達成される。請求項１は、外部クロックを位相調整し内
部クロックを発生する位相調整部を有する半導体装置に
おいて、前記外部クロックの周波数が前記位相調整部の
位相調整範囲から外れたことを検出する検出器と、外部
より入力する制御信号に応じて切り替わる第１の動作モ
ードと第２の動作モードを有し、前記第１の動作モード
においては前記検出器の検出結果に関わらず所定の出力
信号を出力し、前記第２の動作モードにおいては前記検
出器の検出結果に応じて所定の出力状態となる出力回路
を有することを特徴とする。
【００２１】請求項１によれば、第２の動作モードにお
いては位相調整範囲から外れたことを検出する検出器の
検出結果に応じて出力回路が所定の出力状態となるの
で、ＤＬＬが位相調整範囲から外れたこと（オーバーフ
ローとアンダーフロー）を正確に判定することができ
る。請求項２は、請求項１記載の半導体装置において、
前記出力回路は、データストローブ出力回路又は、デー
タ出力回路であることを特徴とする。
いては位相調整範囲から外れたことを検出する検出器の
検出結果に応じて出力回路が所定の出力状態となるの
で、ＤＬＬが位相調整範囲から外れたこと（オーバーフ
ローとアンダーフロー）を正確に判定することができ
る。請求項２は、請求項１記載の半導体装置において、
前記出力回路は、データストローブ出力回路又は、デー
タ出力回路であることを特徴とする。
【００２２】請求項２によれば、第２の動作モードにお
いては位相調整範囲から外れたことを検出する検出器の
検出結果に応じてデータストローブ出力回路又は、デー
タ出力回路が所定の出力状態となるので、ＤＬＬが位相
調整範囲から外れたことを既存の端子を利用して出力す
ることができる。請求項３は、請求項１及び２のいずれ
か一項記載の半導体装置において、前記第２の動作モー
ドにおける前記出力回路の所定の出力状態は、ハイイン
ピーダンス状態であることを特徴とする。
いては位相調整範囲から外れたことを検出する検出器の
検出結果に応じてデータストローブ出力回路又は、デー
タ出力回路が所定の出力状態となるので、ＤＬＬが位相
調整範囲から外れたことを既存の端子を利用して出力す
ることができる。請求項３は、請求項１及び２のいずれ
か一項記載の半導体装置において、前記第２の動作モー
ドにおける前記出力回路の所定の出力状態は、ハイイン
ピーダンス状態であることを特徴とする。
【００２３】請求項３によれば、第２の動作モードにお
いては位相調整範囲から外れたことを検出する検出器の
検出結果に応じて出力回路が所定の出力状態となるの
で、ＤＬＬが位相調整範囲から外れたことを既存の端子
を利用して出力することができる。請求項４は、請求項
１及び２のいずれか一項記載の半導体装置において、前
記第２の動作モードにおける前記出力回路の所定の出力
状態は、前記検出器によりオーバーフローが検出された
ときにはハイレベル、アンダーフローが検出されたとき
にはローレベルであることを特徴とする。
いては位相調整範囲から外れたことを検出する検出器の
検出結果に応じて出力回路が所定の出力状態となるの
で、ＤＬＬが位相調整範囲から外れたことを既存の端子
を利用して出力することができる。請求項４は、請求項
１及び２のいずれか一項記載の半導体装置において、前
記第２の動作モードにおける前記出力回路の所定の出力
状態は、前記検出器によりオーバーフローが検出された
ときにはハイレベル、アンダーフローが検出されたとき
にはローレベルであることを特徴とする。
【００２４】請求項４によれば、第２の動作モードにお
いてはオーバーフロー及び又はアンダーフロー検出器の
検出結果に応じて出力回路がハイレベル又はローレベル
となるので、ＤＬＬのオーバーフローとアンダーフロー
を更に正確に判定することができる。請求項５は、外部
クロックを位相調整し内部クロックを発生する位相調整
部を有する半導体装置において、前記外部クロックの周
波数が前記位相調整部の位相調整範囲から外れたことを
検出する検出器と、外部より入力する制御信号に応じて
切り替わる第１の動作モードと第２の動作モードを有
し、前記第１の動作モードにおいては前記検出器の検出
結果に関わらず出力信号の出力を停止し、前記第２の動
作モードにおいては前記検出器の検出結果に応じて所定
の出力状態となる出力回路を有することを特徴とする。
いてはオーバーフロー及び又はアンダーフロー検出器の
検出結果に応じて出力回路がハイレベル又はローレベル
となるので、ＤＬＬのオーバーフローとアンダーフロー
を更に正確に判定することができる。請求項５は、外部
クロックを位相調整し内部クロックを発生する位相調整
部を有する半導体装置において、前記外部クロックの周
波数が前記位相調整部の位相調整範囲から外れたことを
検出する検出器と、外部より入力する制御信号に応じて
切り替わる第１の動作モードと第２の動作モードを有
し、前記第１の動作モードにおいては前記検出器の検出
結果に関わらず出力信号の出力を停止し、前記第２の動
作モードにおいては前記検出器の検出結果に応じて所定
の出力状態となる出力回路を有することを特徴とする。
【００２５】請求項５によれば、位相調整範囲から外れ
たことを検出する必要の無いときは出力信号の出力を停
止することができる。
たことを検出する必要の無いときは出力信号の出力を停
止することができる。
【００２６】
【発明の実施の形態】次に、本発明の第１実施例につい
て説明する。図３は、本発明の半導体装置の実施例を示
す。図３は特に、図１に示したＳＤＲＡＭのタイミング
安定化回路の一部である位相調整部３０、オーバーフロ
ー及びアンダーフロー検出器３２と、Ｉ／Ｏデータバッ
ファの一部である出力回路４０を示す図である。図３に
おいて、図２と同一の番号の構成要素は同一の構成要素
を示す。図３に示す半導体装置の実施例と図２に示す従
来の半導体装置の違いは、位相調整部３０においてゲー
ト回路３１を有し、また、オーバーフロー及びアンダー
フロー検出器３２を有し更に、出力回路４０において、
ＮＡＮＤゲート５０、インバータ５１、５３及び、ＮＯ
Ｒゲート５２を有することである。ゲート回路３１はイ
ンバータ６１及びＮＯＲゲート６２より構成される。オ
ーバーフロー及びアンダーフロー検出器３２は、遅延制
御回路１７の制御状態信号を入力としオーバーフロー又
はアンダーフロー信号ＯＶＦを検出する。オーバーフロ
ー又はアンダーフロー信号ＯＶＦは、オーバーフロー又
はアンダーフローが検出された際にＨＩＧＨとなる。オ
ーバーフロー又はアンダーフローが検出された場合に
は、前述のように、クロック制御回路１３が制御され、
内部クロックに、ｉ−ｃｌｋが供給される。
て説明する。図３は、本発明の半導体装置の実施例を示
す。図３は特に、図１に示したＳＤＲＡＭのタイミング
安定化回路の一部である位相調整部３０、オーバーフロ
ー及びアンダーフロー検出器３２と、Ｉ／Ｏデータバッ
ファの一部である出力回路４０を示す図である。図３に
おいて、図２と同一の番号の構成要素は同一の構成要素
を示す。図３に示す半導体装置の実施例と図２に示す従
来の半導体装置の違いは、位相調整部３０においてゲー
ト回路３１を有し、また、オーバーフロー及びアンダー
フロー検出器３２を有し更に、出力回路４０において、
ＮＡＮＤゲート５０、インバータ５１、５３及び、ＮＯ
Ｒゲート５２を有することである。ゲート回路３１はイ
ンバータ６１及びＮＯＲゲート６２より構成される。オ
ーバーフロー及びアンダーフロー検出器３２は、遅延制
御回路１７の制御状態信号を入力としオーバーフロー又
はアンダーフロー信号ＯＶＦを検出する。オーバーフロ
ー又はアンダーフロー信号ＯＶＦは、オーバーフロー又
はアンダーフローが検出された際にＨＩＧＨとなる。オ
ーバーフロー又はアンダーフローが検出された場合に
は、前述のように、クロック制御回路１３が制御され、
内部クロックに、ｉ−ｃｌｋが供給される。
【００２７】またオーバーフロー及びアンダーフロー検
出器３２からのオーバーフロー又はアンダーフロー信号
ＯＶＦは更に、ゲート回路３１に供給される。ゲート回
路３１は、図３に示されるようにインバータ６１及びＮ
ＯＲ回路６２を含み、オーバーフロー又はアンダーフロ
ー信号ＯＶＦがＨＩＧＨになると、常にＬＯＷを出力す
る。従ってオーバーフローが検出された場合、内部クロ
ック信号ｉ−ｃｌｋは、可変遅延回路１２に入力されな
い。
出器３２からのオーバーフロー又はアンダーフロー信号
ＯＶＦは更に、ゲート回路３１に供給される。ゲート回
路３１は、図３に示されるようにインバータ６１及びＮ
ＯＲ回路６２を含み、オーバーフロー又はアンダーフロ
ー信号ＯＶＦがＨＩＧＨになると、常にＬＯＷを出力す
る。従ってオーバーフローが検出された場合、内部クロ
ック信号ｉ−ｃｌｋは、可変遅延回路１２に入力されな
い。
【００２８】このように、オーバーフロー又はアンダー
フローが検出された場合に内部クロック信号ｉ−ｃｌｋ
の可変遅延回路１２への供給を停止することで、無駄な
消費電力を削減することが出来る。出力回路４０のＮＡ
ＮＤゲート５０の一方の入力には、外部からの状態信号
ＴＥＳＴが入力される。また、ＮＡＮＤゲート５０の他
方の入力には、オーバーフロー又はアンダーフロー信号
ＯＶＦが入力される。半導体装置が通常の動作モードの
場合にはＴＥＳＴはＬＯＷである。また、半導体装置が
試験モードの場合にはＴＥＳＴはＨＩＧＨである。ＴＥ
ＳＴがＬＯＷの場合には、オーバーフロー又はアンダー
フロー信号ＯＶＦがＨＩＧＨであるかＬＯＷであるかに
関わらず、ＮＯＲゲート５２に入力されたハイインピー
ダンス制御信号ＳＨＺ１が、Ｈｉ−Ｚコントロール部の
Ｓ１端子に入力される。これにより、ハイインピーダン
ス制御信号ＳＨＺ１がＬＯＷの時には、データストロー
ブ出力バッファ４３から、内部クロックに同期したデー
タストローブ信号ＤＳＱＵが出力される。
フローが検出された場合に内部クロック信号ｉ−ｃｌｋ
の可変遅延回路１２への供給を停止することで、無駄な
消費電力を削減することが出来る。出力回路４０のＮＡ
ＮＤゲート５０の一方の入力には、外部からの状態信号
ＴＥＳＴが入力される。また、ＮＡＮＤゲート５０の他
方の入力には、オーバーフロー又はアンダーフロー信号
ＯＶＦが入力される。半導体装置が通常の動作モードの
場合にはＴＥＳＴはＬＯＷである。また、半導体装置が
試験モードの場合にはＴＥＳＴはＨＩＧＨである。ＴＥ
ＳＴがＬＯＷの場合には、オーバーフロー又はアンダー
フロー信号ＯＶＦがＨＩＧＨであるかＬＯＷであるかに
関わらず、ＮＯＲゲート５２に入力されたハイインピー
ダンス制御信号ＳＨＺ１が、Ｈｉ−Ｚコントロール部の
Ｓ１端子に入力される。これにより、ハイインピーダン
ス制御信号ＳＨＺ１がＬＯＷの時には、データストロー
ブ出力バッファ４３から、内部クロックに同期したデー
タストローブ信号ＤＳＱＵが出力される。
【００２９】一方、ＴＥＳＴがＨＩＧＨの場合には、オ
ーバーフロー又はアンダーフロー信号ＯＶＦの状態によ
って、データストローブ出力バッファ４３から出力され
る信号が異なる。ＴＥＳＴがＨＩＧＨで、オーバーフロ
ー又はアンダーフロー信号ＯＶＦがＬＯＷの場合には、
ハイインピーダンス制御信号ＳＨＺ１が、Ｈｉ−Ｚコン
トロール部のＳ１端子に入力される。これにより、ハイ
インピーダンス制御信号ＳＨＺ１がＬＯＷの時には、デ
ータストローブ出力バッファ４３から、内部クロックに
同期したデータストローブ信号ＤＳＱＵが出力される。
一方、ＴＥＳＴがＨＩＧＨで、オーバーフロー又はアン
ダーフロー信号ＯＶＦがＨＩＧＨの場合には、Ｈｉ−Ｚ
コントロール部のＳ１端子に常にＨＩＧＨレベルが入力
される。この結果、データストローブ出力バッファ４３
の出力は、ハイインピーダンスとなる。
ーバーフロー又はアンダーフロー信号ＯＶＦの状態によ
って、データストローブ出力バッファ４３から出力され
る信号が異なる。ＴＥＳＴがＨＩＧＨで、オーバーフロ
ー又はアンダーフロー信号ＯＶＦがＬＯＷの場合には、
ハイインピーダンス制御信号ＳＨＺ１が、Ｈｉ−Ｚコン
トロール部のＳ１端子に入力される。これにより、ハイ
インピーダンス制御信号ＳＨＺ１がＬＯＷの時には、デ
ータストローブ出力バッファ４３から、内部クロックに
同期したデータストローブ信号ＤＳＱＵが出力される。
一方、ＴＥＳＴがＨＩＧＨで、オーバーフロー又はアン
ダーフロー信号ＯＶＦがＨＩＧＨの場合には、Ｈｉ−Ｚ
コントロール部のＳ１端子に常にＨＩＧＨレベルが入力
される。この結果、データストローブ出力バッファ４３
の出力は、ハイインピーダンスとなる。
【００３０】図４は、本実施例の試験モードにおけるデ
ータストローブ信号の動作を示す。図４（Ａ）はＤＬＬ
がアンダーフローの場合、（Ｂ）はＤＬＬの調整範囲内
にクロック周波数が収まっている場合、（Ｃ）はＤＬＬ
がオーバオフローの場合を示す。ＤＬＬの調整範囲内に
クロック周波数が収まっている場合にはデータストロー
ブ信号ＤＱＳＵはデータに同期して変化するが、ＤＬＬ
がアンダーフローの場合及びオーバオフローの場合に
は、データストローブ信号ＤＱＳＵはハイインピーダン
スとなる。このように、試験モードにおいてデータスト
ローブ信号ＤＱＳＵをモニタしながらクロック周波数を
変化させることによって、ＤＬＬのオーバーフロー又は
アンダーフローを正確に判定することができる。
ータストローブ信号の動作を示す。図４（Ａ）はＤＬＬ
がアンダーフローの場合、（Ｂ）はＤＬＬの調整範囲内
にクロック周波数が収まっている場合、（Ｃ）はＤＬＬ
がオーバオフローの場合を示す。ＤＬＬの調整範囲内に
クロック周波数が収まっている場合にはデータストロー
ブ信号ＤＱＳＵはデータに同期して変化するが、ＤＬＬ
がアンダーフローの場合及びオーバオフローの場合に
は、データストローブ信号ＤＱＳＵはハイインピーダン
スとなる。このように、試験モードにおいてデータスト
ローブ信号ＤＱＳＵをモニタしながらクロック周波数を
変化させることによって、ＤＬＬのオーバーフロー又は
アンダーフローを正確に判定することができる。
【００３１】なお、本実施例では、Ｈｉ−Ｚコントロー
ル部４７を制御して、データストローブ出力バッファ４
３を介してデータストローブＤＱＳＵ端子より、ＤＬＬ
が位相調整範囲から外れたことを示す信号を出力する構
成としたが、Ｈｉ−Ｚコントロール部４８を制御して、
データストローブ出力バッファ４４を介してデータスト
ローブＤＱＳＬ端子より、ＤＬＬが位相調整範囲から外
れたことを示す信号を出力する構成としても良い。
ル部４７を制御して、データストローブ出力バッファ４
３を介してデータストローブＤＱＳＵ端子より、ＤＬＬ
が位相調整範囲から外れたことを示す信号を出力する構
成としたが、Ｈｉ−Ｚコントロール部４８を制御して、
データストローブ出力バッファ４４を介してデータスト
ローブＤＱＳＬ端子より、ＤＬＬが位相調整範囲から外
れたことを示す信号を出力する構成としても良い。
【００３２】図５は、可変遅延回路の回路構成を示す回
路図である。図３の可変遅延回路１２、１８は、図５に
示すように同一の回路構成を有する。図５の可変遅延回
路は、複数のインバータ１０１、複数のインバータ１０
２、複数のインバータ１０３、複数のＮＡＮＤ回路１０
４、及び複数のＮＡＮＤ回路１０５を含む。ある一つの
インバータ１０３と対応する一つのＮＡＮＤ回路１０５
とは、１段の遅延素子を構成し、複数のインバータ１０
３と複数のＮＡＮＤ回路１０５とで複数段の遅延素子列
を構成する。各ＮＡＮＤ回路１０４に供給される制御信
号ＴＣ１からＴＣ８は、遅延制御回路１７から供給され
る制御信号であり、詳しくは後ほど説明する。制御信号
ＴＣ１からＴＣ８は、隣接する２つのみがＨＩＧＨであ
り残りはＬＯＷである信号である。
路図である。図３の可変遅延回路１２、１８は、図５に
示すように同一の回路構成を有する。図５の可変遅延回
路は、複数のインバータ１０１、複数のインバータ１０
２、複数のインバータ１０３、複数のＮＡＮＤ回路１０
４、及び複数のＮＡＮＤ回路１０５を含む。ある一つの
インバータ１０３と対応する一つのＮＡＮＤ回路１０５
とは、１段の遅延素子を構成し、複数のインバータ１０
３と複数のＮＡＮＤ回路１０５とで複数段の遅延素子列
を構成する。各ＮＡＮＤ回路１０４に供給される制御信
号ＴＣ１からＴＣ８は、遅延制御回路１７から供給され
る制御信号であり、詳しくは後ほど説明する。制御信号
ＴＣ１からＴＣ８は、隣接する２つのみがＨＩＧＨであ
り残りはＬＯＷである信号である。
【００３３】入力として供給される入力信号ＳＩは、複
数のインバータ１０１を介して、複数のＮＡＮＤ回路１
０４に供給される。制御信号ＴＣ１からＴＣ８のうちで
ＨＩＧＨである信号を受け取るＮＡＮＤ回路１０４を介
して、入力信号ＳＩは、複数のインバータ１０３と複数
のＮＡＮＤ回路１０５とで構成される遅延素子列に入力
される。入力信号ＳＩは、遅延素子列を伝播して、更に
複数のインバータ１０２を通過した後に、出力信号ＳＯ
として出力される。従って、制御信号ＴＣ１からＴＣ８
のうちでＨＩＧＨである信号の位置に応じて、入力信号
ＳＩが通過する遅延素子の段数が異なることになる。こ
の位置によって、入力信号ＳＩをどの程度遅延させるの
かを制御することが出来る。
数のインバータ１０１を介して、複数のＮＡＮＤ回路１
０４に供給される。制御信号ＴＣ１からＴＣ８のうちで
ＨＩＧＨである信号を受け取るＮＡＮＤ回路１０４を介
して、入力信号ＳＩは、複数のインバータ１０３と複数
のＮＡＮＤ回路１０５とで構成される遅延素子列に入力
される。入力信号ＳＩは、遅延素子列を伝播して、更に
複数のインバータ１０２を通過した後に、出力信号ＳＯ
として出力される。従って、制御信号ＴＣ１からＴＣ８
のうちでＨＩＧＨである信号の位置に応じて、入力信号
ＳＩが通過する遅延素子の段数が異なることになる。こ
の位置によって、入力信号ＳＩをどの程度遅延させるの
かを制御することが出来る。
【００３４】図６は、遅延制御回路の回路構成を示す回
路図である。図３の遅延制御回路１７は、図６に示され
るような回路構成を有し、前述の制御信号ＴＣ１からＴ
Ｃ８を生成する。遅延制御回路は、ＮＯＲ回路１２１−
１から１２１−８、インバータ１２２−１から１２２−
８、ＮＡＮＤ回路１２３−１から１２３−８、ＮＭＯＳ
トランジスタ１２４−１から１２４−８、ＮＭＯＳトラ
ンジスタ１２５−１から１２５−８、ＮＭＯＳトランジ
スタ１２６−１から１２６−８、及びＮＭＯＳトランジ
スタ１２７−１から１２７−８を含む。リセット信号Ｒ
がＬＯＷにされると、遅延制御回路はリセットされる。
即ち、リセット信号ＲがＬＯＷになると、ＮＡＮＤ回路
１２３−１から１２３−８の出力がＨＩＧＨになり、イ
ンバータ１２２−１から１２２−８の出力がＬＯＷにな
る。ＮＡＮＤ回路１２３−１から１２３−８とインバー
タ１２２−１から１２２−８との各ペアは、互いの出力
を互いの入力とすることでラッチを形成する。従って、
上記リセット信号Ｒで設定された初期状態は、リセット
信号ＲがＨＩＧＨに戻っても保持される。
路図である。図３の遅延制御回路１７は、図６に示され
るような回路構成を有し、前述の制御信号ＴＣ１からＴ
Ｃ８を生成する。遅延制御回路は、ＮＯＲ回路１２１−
１から１２１−８、インバータ１２２−１から１２２−
８、ＮＡＮＤ回路１２３−１から１２３−８、ＮＭＯＳ
トランジスタ１２４−１から１２４−８、ＮＭＯＳトラ
ンジスタ１２５−１から１２５−８、ＮＭＯＳトランジ
スタ１２６−１から１２６−８、及びＮＭＯＳトランジ
スタ１２７−１から１２７−８を含む。リセット信号Ｒ
がＬＯＷにされると、遅延制御回路はリセットされる。
即ち、リセット信号ＲがＬＯＷになると、ＮＡＮＤ回路
１２３−１から１２３−８の出力がＨＩＧＨになり、イ
ンバータ１２２−１から１２２−８の出力がＬＯＷにな
る。ＮＡＮＤ回路１２３−１から１２３−８とインバー
タ１２２−１から１２２−８との各ペアは、互いの出力
を互いの入力とすることでラッチを形成する。従って、
上記リセット信号Ｒで設定された初期状態は、リセット
信号ＲがＨＩＧＨに戻っても保持される。
【００３５】この初期状態では、図６に示されるよう
に、ＮＯＲ回路１２１−１の出力ＴＣ１はＨＩＧＨであ
り、ＮＯＲ回路１２１−２から１２１−８の出力ＴＣ２
からＴＣ８はＬＯＷである。即ち出力ＴＣ１だけがＨＩ
ＧＨである。位相調整対象の信号に関して、遅延量を大
きくする必要がある場合には、信号線Ａ及びＢに交互に
ＨＩＧＨパルスを供給する。まず信号線Ａに信号φSEの
ＨＩＧＨパルスが供給されると、ＮＭＯＳトランジスタ
１２４−１がオンになる。このときＮＭＯＳトランジス
タ１２６−１がオンであるので、ＮＡＮＤ回路１２３−
１の出力がグランドに接続されて、強制的にＨＩＧＨか
らＬＯＷに変化させられる。従ってインバータ１２２−
１の出力はＨＩＧＨになり、この状態がＮＡＮＤ回路１
２３−１とインバータ１２２−１からなるラッチに保持
される。またこの時出力ＴＣ２はＨＩＧＨからＬＯＷに
変化する。従ってこの状態では、出力ＴＣ１及びＴＣ２
がＨＩＧＨになる。
に、ＮＯＲ回路１２１−１の出力ＴＣ１はＨＩＧＨであ
り、ＮＯＲ回路１２１−２から１２１−８の出力ＴＣ２
からＴＣ８はＬＯＷである。即ち出力ＴＣ１だけがＨＩ
ＧＨである。位相調整対象の信号に関して、遅延量を大
きくする必要がある場合には、信号線Ａ及びＢに交互に
ＨＩＧＨパルスを供給する。まず信号線Ａに信号φSEの
ＨＩＧＨパルスが供給されると、ＮＭＯＳトランジスタ
１２４−１がオンになる。このときＮＭＯＳトランジス
タ１２６−１がオンであるので、ＮＡＮＤ回路１２３−
１の出力がグランドに接続されて、強制的にＨＩＧＨか
らＬＯＷに変化させられる。従ってインバータ１２２−
１の出力はＨＩＧＨになり、この状態がＮＡＮＤ回路１
２３−１とインバータ１２２−１からなるラッチに保持
される。またこの時出力ＴＣ２はＨＩＧＨからＬＯＷに
変化する。従ってこの状態では、出力ＴＣ１及びＴＣ２
がＨＩＧＨになる。
【００３６】次に信号線Ｂに信号φSOのＨＩＧＨパルス
が供給されると、ＮＭＯＳトランジスタ１２４−２がオ
ンになる。このときＮＭＯＳトランジスタ１２６−２が
オンになっているので、ＮＡＮＤ回路１２３−２の出力
がグランドに接続されて、強制的にＨＩＧＨからＬＯＷ
に変化させられる。従ってインバータ１２２−２の出力
はＨＩＧＨになり、この状態がＮＡＮＤ回路１２３−２
とインバータ１２２−２からなるラッチに保持される。
またこの時出力ＴＣ１はＨＩＧＨからＬＯＷに変化し、
出力ＴＣ３はＬＯＷからＨＩＧＨに変化する。従ってこ
の状態では、出力ＴＣ２及びＴＣ３がＨＩＧＨになる。
が供給されると、ＮＭＯＳトランジスタ１２４−２がオ
ンになる。このときＮＭＯＳトランジスタ１２６−２が
オンになっているので、ＮＡＮＤ回路１２３−２の出力
がグランドに接続されて、強制的にＨＩＧＨからＬＯＷ
に変化させられる。従ってインバータ１２２−２の出力
はＨＩＧＨになり、この状態がＮＡＮＤ回路１２３−２
とインバータ１２２−２からなるラッチに保持される。
またこの時出力ＴＣ１はＨＩＧＨからＬＯＷに変化し、
出力ＴＣ３はＬＯＷからＨＩＧＨに変化する。従ってこ
の状態では、出力ＴＣ２及びＴＣ３がＨＩＧＨになる。
【００３７】このように信号線Ａ及びＢに交互にＨＩＧ
Ｈパルスを供給することで、出力ＴＣ１からＴＣ８のう
ちで、２つＨＩＧＨである隣接する出力を一つずつ右に
ずらしていくことが出来る。遅延量を小さくする必要が
ある場合には、信号線Ｃ及びＤに交互にＨＩＧＨパルス
を供給する。この場合の動作は、上述の動作と逆である
ので、詳細な説明は省略する。このようにして生成され
た制御信号ＴＣ１からＴＣ８を、可変遅延回路に供給す
ることで、位相調整対象である信号の遅延量を自由に調
整することが出来る。
Ｈパルスを供給することで、出力ＴＣ１からＴＣ８のう
ちで、２つＨＩＧＨである隣接する出力を一つずつ右に
ずらしていくことが出来る。遅延量を小さくする必要が
ある場合には、信号線Ｃ及びＤに交互にＨＩＧＨパルス
を供給する。この場合の動作は、上述の動作と逆である
ので、詳細な説明は省略する。このようにして生成され
た制御信号ＴＣ１からＴＣ８を、可変遅延回路に供給す
ることで、位相調整対象である信号の遅延量を自由に調
整することが出来る。
【００３８】信号線ＡからＤに供給されるのは、信号φ
SE、φSO、φRE、及びφROである。これらの信号φSE、
φSO、φRE、及びφROは、図３の位相比較器１６によっ
て生成される。図７は、位相比較器の回路構成を示す回
路図である。図３の位相比較器１６は、図７に示される
ような構成を有する。
SE、φSO、φRE、及びφROである。これらの信号φSE、
φSO、φRE、及びφROは、図３の位相比較器１６によっ
て生成される。図７は、位相比較器の回路構成を示す回
路図である。図３の位相比較器１６は、図７に示される
ような構成を有する。
【００３９】図７の位相比較器は、エッジタイミング比
較回路１３０、バイナリカウンタ１６０、及びパルス生
成回路１８０を含む。エッジタイミング比較回路１３０
は、ＮＡＮＤ回路１３１から１４４、インバータ１４５
から１４８、及びＮＯＲ回路１４９を含む。バイナリカ
ウンタ１６０は、ＮＡＮＤ回路１６１から１６８及びイ
ンバータ１６９から１７１を含む。パルス生成回路１８
０は、ＮＡＮＤ回路１８１から１８６、複数のインバー
タ１８７から１９２を含む。
較回路１３０、バイナリカウンタ１６０、及びパルス生
成回路１８０を含む。エッジタイミング比較回路１３０
は、ＮＡＮＤ回路１３１から１４４、インバータ１４５
から１４８、及びＮＯＲ回路１４９を含む。バイナリカ
ウンタ１６０は、ＮＡＮＤ回路１６１から１６８及びイ
ンバータ１６９から１７１を含む。パルス生成回路１８
０は、ＮＡＮＤ回路１８１から１８６、複数のインバー
タ１８７から１９２を含む。
【００４０】エッジタイミング比較回路１３０は、入力
信号Ａ１及びＡ２を受け取り、入力信号Ａ１及びＡ２の
何れの立ち上がりエッジが先であるかを判断する。入力
信号Ａ１及びＡ２の一方がダミークロック信号ｄ−ｃｌ
ｋに対応し、もう一方が参照クロック信号ｃ−ｃｌｋに
対応する。例えば入力信号Ａ１の立ち上がりエッジが先
行する場合には、ＮＡＮＤ回路１３１及び１３２からな
るラッチの出力Ｌ１及びＬ２は、それぞれＬＯＷ及びＨ
ＩＧＨとなる。またＮＡＮＤ回路１３３及び１３４から
なるラッチの出力Ｌ３及びＬ４もまた、それぞれＬＯＷ
及びＨＩＧＨとなる。
信号Ａ１及びＡ２を受け取り、入力信号Ａ１及びＡ２の
何れの立ち上がりエッジが先であるかを判断する。入力
信号Ａ１及びＡ２の一方がダミークロック信号ｄ−ｃｌ
ｋに対応し、もう一方が参照クロック信号ｃ−ｃｌｋに
対応する。例えば入力信号Ａ１の立ち上がりエッジが先
行する場合には、ＮＡＮＤ回路１３１及び１３２からな
るラッチの出力Ｌ１及びＬ２は、それぞれＬＯＷ及びＨ
ＩＧＨとなる。またＮＡＮＤ回路１３３及び１３４から
なるラッチの出力Ｌ３及びＬ４もまた、それぞれＬＯＷ
及びＨＩＧＨとなる。
【００４１】その後、両方の入力信号Ａ１及びＡ２がＨ
ＩＧＨになると、ＮＡＮＤ回路１３６の出力がＬＯＷと
なり、ＮＯＲ回路１４９の出力が所定の期間だけＨＩＧ
Ｈになる。このＮＯＲ回路１４９からの出力は、ＮＡＮ
Ｄ回路１３７から１４０からなるゲートを開き、ラッチ
出力Ｌ１からＬ４が反転されてＮＡＮＤ回路１４１から
１４４からなる２つのラッチに入力される。従って、Ｎ
ＡＮＤ回路１４１及び１４２からなるラッチの出力φｂ
及びφｃは、それぞれＨＩＧＨ及びＬＯＷとなる。また
ＮＡＮＤ回路１４３及び１４４からなるラッチの出力φ
ｄ及びφｅは、それぞれＨＩＧＨ及びＬＯＷとなる。
ＩＧＨになると、ＮＡＮＤ回路１３６の出力がＬＯＷと
なり、ＮＯＲ回路１４９の出力が所定の期間だけＨＩＧ
Ｈになる。このＮＯＲ回路１４９からの出力は、ＮＡＮ
Ｄ回路１３７から１４０からなるゲートを開き、ラッチ
出力Ｌ１からＬ４が反転されてＮＡＮＤ回路１４１から
１４４からなる２つのラッチに入力される。従って、Ｎ
ＡＮＤ回路１４１及び１４２からなるラッチの出力φｂ
及びφｃは、それぞれＨＩＧＨ及びＬＯＷとなる。また
ＮＡＮＤ回路１４３及び１４４からなるラッチの出力φ
ｄ及びφｅは、それぞれＨＩＧＨ及びＬＯＷとなる。
【００４２】従って入力信号Ａ１の立ち上がりエッジが
先行する場合には、パルス生成回路１８０のＮＡＮＤ回
路１８１が出力をＬＯＷに変化させることになる。逆に
入力信号Ａ２の立ち上がりエッジが入力信号Ａ１の立ち
上がりエッジよりも十分に先行する場合には、ラッチ出
力φｂ及びφｃはＬＯＷ及びＨＩＧＨとなり、またラッ
チ出力φｄ及びφｅもまたＬＯＷ及びＨＩＧＨとなる。
従って、パルス生成回路１８０のＮＡＮＤ回路１８２が
出力をＬＯＷに変化させることになる。
先行する場合には、パルス生成回路１８０のＮＡＮＤ回
路１８１が出力をＬＯＷに変化させることになる。逆に
入力信号Ａ２の立ち上がりエッジが入力信号Ａ１の立ち
上がりエッジよりも十分に先行する場合には、ラッチ出
力φｂ及びφｃはＬＯＷ及びＨＩＧＨとなり、またラッ
チ出力φｄ及びφｅもまたＬＯＷ及びＨＩＧＨとなる。
従って、パルス生成回路１８０のＮＡＮＤ回路１８２が
出力をＬＯＷに変化させることになる。
【００４３】入力信号Ａ２の立ち上がりエッジが入力信
号Ａ１の立ち上がりエッジより先行するが、その時間差
が小さい場合、ＮＡＮＤ回路１３５及びインバータ１４
８による信号遅延の影響で、ＮＡＮＤ回路１３３及び１
３４からなるラッチの出力Ｌ３及びＬ４は、それぞれＬ
ＯＷ及びＨＩＧＨとなる。この場合、ラッチ出力φｂ及
びφｃはＬＯＷ及びＨＩＧＨであり、ラッチ出力φｄ及
びφｅはＨＩＧＨ及びＬＯＷとなる。従って、パルス生
成回路１８０のＮＡＮＤ回路１８１及び１８２は、出力
をＨＩＧＨのまま変化させない。
号Ａ１の立ち上がりエッジより先行するが、その時間差
が小さい場合、ＮＡＮＤ回路１３５及びインバータ１４
８による信号遅延の影響で、ＮＡＮＤ回路１３３及び１
３４からなるラッチの出力Ｌ３及びＬ４は、それぞれＬ
ＯＷ及びＨＩＧＨとなる。この場合、ラッチ出力φｂ及
びφｃはＬＯＷ及びＨＩＧＨであり、ラッチ出力φｄ及
びφｅはＨＩＧＨ及びＬＯＷとなる。従って、パルス生
成回路１８０のＮＡＮＤ回路１８１及び１８２は、出力
をＨＩＧＨのまま変化させない。
【００４４】このように、入力信号Ａ１及びＡ２の立ち
上がりエッジ間の時間差が小さく、両方の立ち上がりエ
ッジが一致していると見なしてよい場合には、図７の位
相比較回路は出力を生成しない構成となっている。バイ
ナリカウンタ１６０は、エッジタイミング比較回路１３
０のＮＡＮＤ回路１３６からの信号を１／２分周して、
分周信号Ｄ１をインバータ１７１から出力すると共に、
この分周信号の反転信号Ｄ２をインバータ１７０から出
力する。ＮＡＮＤ回路１３６からの信号は、入力信号Ａ
１及びＡ２と同一の周期の信号である。従ってバイナリ
カウンタ１６０から出力される分周信号Ｄ１が、例えば
入力信号の偶数番目のサイクルでＨＩＧＨになるとする
と、分周信号Ｄ２は奇数番目のサイクルでＨＩＧＨにな
る。
上がりエッジ間の時間差が小さく、両方の立ち上がりエ
ッジが一致していると見なしてよい場合には、図７の位
相比較回路は出力を生成しない構成となっている。バイ
ナリカウンタ１６０は、エッジタイミング比較回路１３
０のＮＡＮＤ回路１３６からの信号を１／２分周して、
分周信号Ｄ１をインバータ１７１から出力すると共に、
この分周信号の反転信号Ｄ２をインバータ１７０から出
力する。ＮＡＮＤ回路１３６からの信号は、入力信号Ａ
１及びＡ２と同一の周期の信号である。従ってバイナリ
カウンタ１６０から出力される分周信号Ｄ１が、例えば
入力信号の偶数番目のサイクルでＨＩＧＨになるとする
と、分周信号Ｄ２は奇数番目のサイクルでＨＩＧＨにな
る。
【００４５】パルス信号生成回路１８０に於いては、上
述のように、入力信号Ａ１が先行する場合にはＮＡＮＤ
回路１８１の出力がＬＯＷになり、入力信号Ａ２が十分
に先行する場合にはＮＡＮＤ回路１８２の出力がＬＯＷ
になる。入力信号Ａ１が先行する場合には、ＮＡＮＤ回
路１８１の出力がインバータ１８７によって反転され
て、ＨＩＧＨの信号がＮＡＮＤ回路１８３及び１８４に
供給される。ＮＡＮＤ回路１８３には更に分周信号Ｄ１
が供給され、ＮＡＮＤ回路１８４には更に分周信号Ｄ２
が供給される。従ってこの場合には、パルス信号生成回
路１８０は、信号φSE及びφSOとして、交互にＨＩＧＨ
パルスを出力することになる。
述のように、入力信号Ａ１が先行する場合にはＮＡＮＤ
回路１８１の出力がＬＯＷになり、入力信号Ａ２が十分
に先行する場合にはＮＡＮＤ回路１８２の出力がＬＯＷ
になる。入力信号Ａ１が先行する場合には、ＮＡＮＤ回
路１８１の出力がインバータ１８７によって反転され
て、ＨＩＧＨの信号がＮＡＮＤ回路１８３及び１８４に
供給される。ＮＡＮＤ回路１８３には更に分周信号Ｄ１
が供給され、ＮＡＮＤ回路１８４には更に分周信号Ｄ２
が供給される。従ってこの場合には、パルス信号生成回
路１８０は、信号φSE及びφSOとして、交互にＨＩＧＨ
パルスを出力することになる。
【００４６】入力信号Ａ２が十分に先行する場合には、
ＮＡＮＤ回路１８２の出力がインバータ１８８によって
反転されて、ＨＩＧＨの信号がＮＡＮＤ回路１８５及び
１８６に供給される。ＮＡＮＤ回路１８５には更に分周
信号Ｄ１が供給され、ＮＡＮＤ回路１８６には更に分周
信号Ｄ２が供給される。従ってこの場合、パルス信号生
成回路１８０は、信号φRO及びφREとして、交互にＨＩ
ＧＨパルスを出力することになる。
ＮＡＮＤ回路１８２の出力がインバータ１８８によって
反転されて、ＨＩＧＨの信号がＮＡＮＤ回路１８５及び
１８６に供給される。ＮＡＮＤ回路１８５には更に分周
信号Ｄ１が供給され、ＮＡＮＤ回路１８６には更に分周
信号Ｄ２が供給される。従ってこの場合、パルス信号生
成回路１８０は、信号φRO及びφREとして、交互にＨＩ
ＧＨパルスを出力することになる。
【００４７】これらの信号φSE、φSO、φRO、及びφRE
が、図６の遅延制御回路に供給される。従って、信号Ａ
１及びＡ２のどちらの立ち上がりエッジが先行している
かに応じて、図６の遅延制御回路を介して、図５の可変
遅延回路の遅延量を制御することが出来る。図８は、図
３のロックオン検出器２１の回路構成の一例を示す回路
図である。図８のロックオン検出器２１は、ＮＡＮＤ回
路１９５及びインバータ１９６を含む。ＮＡＮＤ回路１
９５は、図７の位相比較器のエッジタイミング比較回路
１３０の出力であるφｃ及びφｄを入力とする。前述の
ように、エッジタイミング比較回路１３０が２つの信号
間でタイミング比較をする際に、２つの信号間のタイミ
ング差が所定の範囲内である場合には、信号φｃ及びφ
ｄは共にＨＩＧＨとなる。これは、クロック信号がロッ
クオンされた状態である。
が、図６の遅延制御回路に供給される。従って、信号Ａ
１及びＡ２のどちらの立ち上がりエッジが先行している
かに応じて、図６の遅延制御回路を介して、図５の可変
遅延回路の遅延量を制御することが出来る。図８は、図
３のロックオン検出器２１の回路構成の一例を示す回路
図である。図８のロックオン検出器２１は、ＮＡＮＤ回
路１９５及びインバータ１９６を含む。ＮＡＮＤ回路１
９５は、図７の位相比較器のエッジタイミング比較回路
１３０の出力であるφｃ及びφｄを入力とする。前述の
ように、エッジタイミング比較回路１３０が２つの信号
間でタイミング比較をする際に、２つの信号間のタイミ
ング差が所定の範囲内である場合には、信号φｃ及びφ
ｄは共にＨＩＧＨとなる。これは、クロック信号がロッ
クオンされた状態である。
【００４８】従って、クロック信号がロックオンされる
と、信号φｃ及びφｄを入力とするＮＡＮＤ回路１９５
はＬＯＷを出力し、従ってロックオン検出器２１はイン
バータ１９６からＨＩＧＨ信号を出力することになる。
図９は、図３のオーバーフロー及びアンダーフロー検出
器３２の回路構成の一例を示す回路図である。図９のオ
ーバーフロー及びアンダーフロー検出器３２は、ＮＯＲ
回路２１１から２１５及びインバータ２１６から２１８
を含む。
と、信号φｃ及びφｄを入力とするＮＡＮＤ回路１９５
はＬＯＷを出力し、従ってロックオン検出器２１はイン
バータ１９６からＨＩＧＨ信号を出力することになる。
図９は、図３のオーバーフロー及びアンダーフロー検出
器３２の回路構成の一例を示す回路図である。図９のオ
ーバーフロー及びアンダーフロー検出器３２は、ＮＯＲ
回路２１１から２１５及びインバータ２１６から２１８
を含む。
【００４９】ＮＯＲ回路２１１及び２１３とインバータ
２１６とは、遅延制御回路１７のオーバーフローを検出
するために設けられる。遅延制御回路１７の制御信号Ｔ
Ｃ８がＨＩＧＨになると、遅延量が最大値に設定された
ことを示し、インバータ２１６の出力がＬＯＷになる。
この状態で更に、遅延量を増加するために遅延制御回路
１７の信号φSO或いは信号φSEのＨＩＧＨパルスが供給
されると、ＮＯＲ回路２１１の出力がＬＯＷになる。従
って、このときＮＯＲ回路２１３の出力はＨＩＧＨにな
る。
２１６とは、遅延制御回路１７のオーバーフローを検出
するために設けられる。遅延制御回路１７の制御信号Ｔ
Ｃ８がＨＩＧＨになると、遅延量が最大値に設定された
ことを示し、インバータ２１６の出力がＬＯＷになる。
この状態で更に、遅延量を増加するために遅延制御回路
１７の信号φSO或いは信号φSEのＨＩＧＨパルスが供給
されると、ＮＯＲ回路２１１の出力がＬＯＷになる。従
って、このときＮＯＲ回路２１３の出力はＨＩＧＨにな
る。
【００５０】同様にして、遅延制御回路１７の制御信号
ＴＣ１がＨＩＧＨになると、遅延量が最小値に設定され
たことを示し、インバータ２１７の出力がＬＯＷにな
る。この状態で更に、遅延量を増加するために遅延制御
回路１７の信号φRO或いは信号φREのＨＩＧＨパルスが
供給されると、ＮＯＲ回路２１２の出力がＬＯＷにな
る。従って、このときＮＯＲ回路２１４の出力はＨＩＧ
Ｈになる。
ＴＣ１がＨＩＧＨになると、遅延量が最小値に設定され
たことを示し、インバータ２１７の出力がＬＯＷにな
る。この状態で更に、遅延量を増加するために遅延制御
回路１７の信号φRO或いは信号φREのＨＩＧＨパルスが
供給されると、ＮＯＲ回路２１２の出力がＬＯＷにな
る。従って、このときＮＯＲ回路２１４の出力はＨＩＧ
Ｈになる。
【００５１】ＮＯＲ回路２１５及びインバータ２１８
は、上記ＮＯＲ回路２１３及び２１４の出力のＯＲをと
り、オーバーフロー及びアンダーフロー信号ＯＶＦとし
て出力する。図１０は、図３の分周器１５の構成を示す
構成図である。図１０の分周器１５は、供給されたクロ
ック信号を１／２に分周する１／２分周器２２１から２
２８、制御回路２２９、及びリセット回路２３０を含
む。１／２分周器２２２は、参照クロック信号ｃ−ｃｌ
ｋ及びダミークロック信号ｄ−ｃｌｋを出力する。
は、上記ＮＯＲ回路２１３及び２１４の出力のＯＲをと
り、オーバーフロー及びアンダーフロー信号ＯＶＦとし
て出力する。図１０は、図３の分周器１５の構成を示す
構成図である。図１０の分周器１５は、供給されたクロ
ック信号を１／２に分周する１／２分周器２２１から２
２８、制御回路２２９、及びリセット回路２３０を含
む。１／２分周器２２２は、参照クロック信号ｃ−ｃｌ
ｋ及びダミークロック信号ｄ−ｃｌｋを出力する。
【００５２】１／２分周器２２１は、内部クロック信号
ｉ−ｃｌｋを受け取り、次段の１／２分周器２２２に１
／２分周クロック信号を供給する。１／２分周器２２２
は、１／２分周クロック信号を更に１／２に分周し、次
段の１／２分周器２２３に１／４分周クロック信号を供
給する。このようにして、最終段の１／２分周器２２８
は、１／２５６分周クロック信号を出力する。
ｉ−ｃｌｋを受け取り、次段の１／２分周器２２２に１
／２分周クロック信号を供給する。１／２分周器２２２
は、１／２分周クロック信号を更に１／２に分周し、次
段の１／２分周器２２３に１／４分周クロック信号を供
給する。このようにして、最終段の１／２分周器２２８
は、１／２５６分周クロック信号を出力する。
【００５３】リセット回路２３０は、半導体装置の外部
入力により設定されるパワーダウン信号、セルフリフレ
ッシュ信号、及びテストモード信号を受け取り、これら
に基づいて、リセット信号及びサスペンド信号を出力す
る。リセット信号及びサスペンド信号は、１／２分周器
２２１から２２８及び制御回路２２９を制御する。サス
ペンド信号がＨＩＧＨの場合、１／２分周器２２１から
２２８及び制御回路２２９は、その動作を停止する。リ
セット信号がＨＩＧＨの場合、制御回路２２９から出力
される制御信号ＣＴＬは、常にハイレベルとなる。この
場合、１／２分周器２２２の出力である参照クロック信
号ｃ−ｃｌｋ及びダミークロック信号ｄ−ｃｌｋは、内
部クロック信号ｃ−ｃｌｋの１／４分周クロック信号と
なる。
入力により設定されるパワーダウン信号、セルフリフレ
ッシュ信号、及びテストモード信号を受け取り、これら
に基づいて、リセット信号及びサスペンド信号を出力す
る。リセット信号及びサスペンド信号は、１／２分周器
２２１から２２８及び制御回路２２９を制御する。サス
ペンド信号がＨＩＧＨの場合、１／２分周器２２１から
２２８及び制御回路２２９は、その動作を停止する。リ
セット信号がＨＩＧＨの場合、制御回路２２９から出力
される制御信号ＣＴＬは、常にハイレベルとなる。この
場合、１／２分周器２２２の出力である参照クロック信
号ｃ−ｃｌｋ及びダミークロック信号ｄ−ｃｌｋは、内
部クロック信号ｃ−ｃｌｋの１／４分周クロック信号と
なる。
【００５４】制御回路２２９は、リセット回路２３０か
らのリセット信号及びサスペンド信号と、ロックオン検
出器２１からのロックオン信号、及び、オーバーフロー
及びアンダーフロー検出器３２からのオーバーフロー又
はアンダーフロー信号ＯＶＦに基づいて、制御信号ＣＴ
Ｌを生成して１／２分周器２２２を制御する。ロックオ
ン信号がＨＩＧＨ（ロックオン状態）である場合には、
分周クロック信号ｄ３からｄ８が全てハイレベルになっ
たタイミングで、制御信号ＣＴＬがＨＩＧＨになる。こ
の制御信号ＣＴＬによって、１／２分周器２２２の出力
である参照クロック信号ｃ−ｃｌｋ及びダミークロック
信号ｄ−ｃｌｋは、内部クロック信号ｃ−ｃｌｋの１／
２５６分周クロック信号となる。
らのリセット信号及びサスペンド信号と、ロックオン検
出器２１からのロックオン信号、及び、オーバーフロー
及びアンダーフロー検出器３２からのオーバーフロー又
はアンダーフロー信号ＯＶＦに基づいて、制御信号ＣＴ
Ｌを生成して１／２分周器２２２を制御する。ロックオ
ン信号がＨＩＧＨ（ロックオン状態）である場合には、
分周クロック信号ｄ３からｄ８が全てハイレベルになっ
たタイミングで、制御信号ＣＴＬがＨＩＧＨになる。こ
の制御信号ＣＴＬによって、１／２分周器２２２の出力
である参照クロック信号ｃ−ｃｌｋ及びダミークロック
信号ｄ−ｃｌｋは、内部クロック信号ｃ−ｃｌｋの１／
２５６分周クロック信号となる。
【００５５】また同様に、オーバーフロー又はアンダー
フロー信号ＯＶＦがＨＩＧＨ（オーバーフロー又はアン
ダーフロー状態）である場合には、分周クロック信号ｄ
３からｄ８が全てハイレベルになったタイミングで、制
御信号ＣＴＬがＨＩＧＨになる。この制御信号ＣＴＬに
よって、１／２分周器２２２の出力である参照クロック
信号ｃ−ｃｌｋ及びダミークロック信号ｄ−ｃｌｋは、
内部クロック信号ｃ−ｃｌｋの１／２５６分周クロック
信号となる。
フロー信号ＯＶＦがＨＩＧＨ（オーバーフロー又はアン
ダーフロー状態）である場合には、分周クロック信号ｄ
３からｄ８が全てハイレベルになったタイミングで、制
御信号ＣＴＬがＨＩＧＨになる。この制御信号ＣＴＬに
よって、１／２分周器２２２の出力である参照クロック
信号ｃ−ｃｌｋ及びダミークロック信号ｄ−ｃｌｋは、
内部クロック信号ｃ−ｃｌｋの１／２５６分周クロック
信号となる。
【００５６】図１１は、１／２分周器の回路構成を示す
回路図である。図１０の１／２分周器２２１及び２２３
から２２８は、図１１の回路構成を有する。図１１の１
／２分周器は、ＮＡＮＤ回路２５１から２５９、ＮＯＲ
回路２６０、インバータ２６１から２６３、ＰＭＯＳト
ランジスタ２６４、及びＮＭＯＳトランジスタ２６５及
び２６６を含む。図１１の１／２分周器の回路構成は従
来技術の範囲内であるので、その動作説明は省略する。
回路図である。図１０の１／２分周器２２１及び２２３
から２２８は、図１１の回路構成を有する。図１１の１
／２分周器は、ＮＡＮＤ回路２５１から２５９、ＮＯＲ
回路２６０、インバータ２６１から２６３、ＰＭＯＳト
ランジスタ２６４、及びＮＭＯＳトランジスタ２６５及
び２６６を含む。図１１の１／２分周器の回路構成は従
来技術の範囲内であるので、その動作説明は省略する。
【００５７】図１２は、制御回路２２９の回路構成を示
す回路図である。図１２の制御回路２２９は、ＮＡＮＤ
回路２７１から２７３、ＮＯＲ回路２７４から２７７、
インバータ２７８から２８３、及びＰＭＯＳトランジス
タとＮＭＯＳトランジスタとからなるゲート２８４から
２８６を含む。リセット信号がＨＩＧＨの時、ＮＯＲ回
路２７７の出力はＬＯＷとなり、制御信号ＣＴＬは常に
ＨＩＧＨとなる。リセット信号がＬＯＷの時、オーバー
フロー又はアンダーフロー信号ＯＶＦ及びロックオン信
号がＬＯＷならば、ＮＯＲ回路２７７の出力はＬＯＷと
なり、制御信号ＣＴＬは常にＨＩＧＨとなる。オーバー
フロー又はアンダーフロー信号ＯＶＦ及びロックオン信
号の何れか一方でもＨＩＧＨになると、ＮＯＲ回路２７
７の出力はＨＩＧＨになり、ＮＡＮＤ回路２７３は、イ
ンバータ２８２及び２８３がラッチするデータを制御信
号ＣＴＬとして出力する。
す回路図である。図１２の制御回路２２９は、ＮＡＮＤ
回路２７１から２７３、ＮＯＲ回路２７４から２７７、
インバータ２７８から２８３、及びＰＭＯＳトランジス
タとＮＭＯＳトランジスタとからなるゲート２８４から
２８６を含む。リセット信号がＨＩＧＨの時、ＮＯＲ回
路２７７の出力はＬＯＷとなり、制御信号ＣＴＬは常に
ＨＩＧＨとなる。リセット信号がＬＯＷの時、オーバー
フロー又はアンダーフロー信号ＯＶＦ及びロックオン信
号がＬＯＷならば、ＮＯＲ回路２７７の出力はＬＯＷと
なり、制御信号ＣＴＬは常にＨＩＧＨとなる。オーバー
フロー又はアンダーフロー信号ＯＶＦ及びロックオン信
号の何れか一方でもＨＩＧＨになると、ＮＯＲ回路２７
７の出力はＨＩＧＨになり、ＮＡＮＤ回路２７３は、イ
ンバータ２８２及び２８３がラッチするデータを制御信
号ＣＴＬとして出力する。
【００５８】ＮＯＲ回路２７４の出力は、分周クロック
信号ｄ３からｄ８が全てＨＩＧＨになるタイミングでＨ
ＩＧＨになる。このＮＯＲ回路２７４の出力は、ゲート
２８４、ラッチ（インバータ２７９及び２８０）、ゲー
ト２８５、ラッチ（ＮＯＲ回路２７５及びインバータ２
８１）、ゲート２８、ラッチ（インバータ２８２及び２
８３）、及びＮＡＮＤ回路２７３を介して、制御信号Ｃ
ＴＬとして出力される。なお信号ｄｌｘは、１／２分周
器２２１から供給される１／２分周クロックであり、ゲ
ート２８４から２８６を開閉するタイミング制御のため
に用いられる。サスペンド信号がＨＩＧＨの時には、Ｎ
ＯＲ回路２７５の出力が常にＬＯＷとなり、制御信号Ｃ
ＴＬは常にＬＯＷとなる。
信号ｄ３からｄ８が全てＨＩＧＨになるタイミングでＨ
ＩＧＨになる。このＮＯＲ回路２７４の出力は、ゲート
２８４、ラッチ（インバータ２７９及び２８０）、ゲー
ト２８５、ラッチ（ＮＯＲ回路２７５及びインバータ２
８１）、ゲート２８、ラッチ（インバータ２８２及び２
８３）、及びＮＡＮＤ回路２７３を介して、制御信号Ｃ
ＴＬとして出力される。なお信号ｄｌｘは、１／２分周
器２２１から供給される１／２分周クロックであり、ゲ
ート２８４から２８６を開閉するタイミング制御のため
に用いられる。サスペンド信号がＨＩＧＨの時には、Ｎ
ＯＲ回路２７５の出力が常にＬＯＷとなり、制御信号Ｃ
ＴＬは常にＬＯＷとなる。
【００５９】この制御信号ＣＴＬが、前述のように、１
／２分周器２２２に供給される。図１３は、１／２分周
器２２２の回路構成を示す回路図である。図１３の１／
２分周器２２２は、ＮＡＮＤ回路３０１から３１０、イ
ンバータ３１１から３１６、ＰＭＯＳトランジスタ３１
７、及びＮＭＯＳトランジスタ３１８及び３１９を含
む。
／２分周器２２２に供給される。図１３は、１／２分周
器２２２の回路構成を示す回路図である。図１３の１／
２分周器２２２は、ＮＡＮＤ回路３０１から３１０、イ
ンバータ３１１から３１６、ＰＭＯＳトランジスタ３１
７、及びＮＭＯＳトランジスタ３１８及び３１９を含
む。
【００６０】ＮＡＮＤ回路３０９に入力される制御信号
ＣＴＬがＨＩＧＨの場合には、ＮＡＮＤ回路３０９の出
力は、１／２分周クロック信号と１／４分周クロック信
号とが共にＨＩＧＨになるタイミングでＨＩＧＨにな
る。従ってこの場合、参照クロック信号ｃ−ｃｌｋ及び
ダミークロック信号ｄ−ｃｌｋは、４周期で一度ＨＩＧ
Ｈになる信号になる。
ＣＴＬがＨＩＧＨの場合には、ＮＡＮＤ回路３０９の出
力は、１／２分周クロック信号と１／４分周クロック信
号とが共にＨＩＧＨになるタイミングでＨＩＧＨにな
る。従ってこの場合、参照クロック信号ｃ−ｃｌｋ及び
ダミークロック信号ｄ−ｃｌｋは、４周期で一度ＨＩＧ
Ｈになる信号になる。
【００６１】また制御信号ＣＴＬが、分周クロック信号
ｄ３からｄ８が全てＨＩＧＨになるタイミングでＨＩＧ
Ｈになる信号の場合には、ＮＡＮＤ回路３０９の出力
は、１／２分周クロック信号から１／２５６分周クロッ
ク信号までの全ての分周クロック信号がＨＩＧＨになる
タイミングでＨＩＧＨになる。従ってこの場合、参照ク
ロック信号ｃ−ｃｌｋ及びダミークロック信号ｄ−ｃｌ
ｋは、２５６周期で一度ＨＩＧＨになる信号になる。
ｄ３からｄ８が全てＨＩＧＨになるタイミングでＨＩＧ
Ｈになる信号の場合には、ＮＡＮＤ回路３０９の出力
は、１／２分周クロック信号から１／２５６分周クロッ
ク信号までの全ての分周クロック信号がＨＩＧＨになる
タイミングでＨＩＧＨになる。従ってこの場合、参照ク
ロック信号ｃ−ｃｌｋ及びダミークロック信号ｄ−ｃｌ
ｋは、２５６周期で一度ＨＩＧＨになる信号になる。
【００６２】図１４は出力回路の一例を示す回路図であ
る。図１４は、図３の出力回路４０のデータストローブ
出力バッファ４３及び、Ｈｉ−Ｚコントロール部４７を
示した図である。Ｈｉ−Ｚコントロール部４７はインバ
ータ５０１、ＮＡＮＤゲート５０２及びＮＯＲゲート５
０３より構成される。データストローブ出力バッファ４
３は、インバータ５０５から５１３、スイッチ５１４か
ら５１７、ＰＭＯＳトランジスタ５１８及びＮＭＯＳト
ランジスタ５１９より構成される。Ｓ１はデータストロ
ーブ出力バッファ４３のハイインピーダンスを制御する
信号であり、Ｔ１はＤＱＳＵトグル信号が入力される。
また、ＣＬＫ１及びＣＬＫ２には、それぞれ逆相の内部
クロックが入力される。
る。図１４は、図３の出力回路４０のデータストローブ
出力バッファ４３及び、Ｈｉ−Ｚコントロール部４７を
示した図である。Ｈｉ−Ｚコントロール部４７はインバ
ータ５０１、ＮＡＮＤゲート５０２及びＮＯＲゲート５
０３より構成される。データストローブ出力バッファ４
３は、インバータ５０５から５１３、スイッチ５１４か
ら５１７、ＰＭＯＳトランジスタ５１８及びＮＭＯＳト
ランジスタ５１９より構成される。Ｓ１はデータストロ
ーブ出力バッファ４３のハイインピーダンスを制御する
信号であり、Ｔ１はＤＱＳＵトグル信号が入力される。
また、ＣＬＫ１及びＣＬＫ２には、それぞれ逆相の内部
クロックが入力される。
【００６３】Ｓ１にクロックのＨＩＧＨレベルが入力さ
れると、インバータ５０１の出力がＬＯＷとなり、ＮＡ
ＮＤゲート５０２の出力がＨＩＧＨとなる。また、ＮＯ
Ｒゲート５０３の出力はＬＯＷとなる。ＣＬＫ１のＨＩ
ＧＨ期間では、インバータ５０４の出力がＬＯＷとな
り、スイッチ５１４及びスイッチ５１５はＯＮとなる。
この結果、インバータ５０５の入力がＨＩＧＨとなり、
インバータ５０５の出力がＬＯＷとなるので、インバー
タ５０６の出力がＨＩＧＨとなる。次に、ＣＬＫ１がＬ
ＯＷとなっても、インバータ５０５のＬＯＷ出力が保持
される。即ち、インバータ５０５と５０６により構成さ
れるラッチでＬＯＷ出力が保持される。同様に、インバ
ータ５０７と５０８により構成されるラッチにより、Ｈ
ＩＧＨ出力が保持される。
れると、インバータ５０１の出力がＬＯＷとなり、ＮＡ
ＮＤゲート５０２の出力がＨＩＧＨとなる。また、ＮＯ
Ｒゲート５０３の出力はＬＯＷとなる。ＣＬＫ１のＨＩ
ＧＨ期間では、インバータ５０４の出力がＬＯＷとな
り、スイッチ５１４及びスイッチ５１５はＯＮとなる。
この結果、インバータ５０５の入力がＨＩＧＨとなり、
インバータ５０５の出力がＬＯＷとなるので、インバー
タ５０６の出力がＨＩＧＨとなる。次に、ＣＬＫ１がＬ
ＯＷとなっても、インバータ５０５のＬＯＷ出力が保持
される。即ち、インバータ５０５と５０６により構成さ
れるラッチでＬＯＷ出力が保持される。同様に、インバ
ータ５０７と５０８により構成されるラッチにより、Ｈ
ＩＧＨ出力が保持される。
【００６４】次に、ＣＬＫ１がＬＯＷのとなりＣＬＫ２
はＨＩＧＨとなる。ＣＬＫ２がＨＩＧＨの期間はインバ
ータ５０９の出力がＬＯＷとなり、スイッチ５１６と５
１７がＯＮとなる。この期間に、インバータ５１０と５
１１により構成されるラッチのインバータ５１０の入力
にＬＯＷが供給され、インバータ５１０の出力にＨＩＧ
Ｈを出力する。次に、ＣＬＫ２がＬＯＷとなっても、イ
ンバータ５１０のＨＩＧＨ出力が保持される。同様に、
インバータ５１２と５１３により構成されるラッチによ
り、ＬＯＷ出力が保持される。
はＨＩＧＨとなる。ＣＬＫ２がＨＩＧＨの期間はインバ
ータ５０９の出力がＬＯＷとなり、スイッチ５１６と５
１７がＯＮとなる。この期間に、インバータ５１０と５
１１により構成されるラッチのインバータ５１０の入力
にＬＯＷが供給され、インバータ５１０の出力にＨＩＧ
Ｈを出力する。次に、ＣＬＫ２がＬＯＷとなっても、イ
ンバータ５１０のＨＩＧＨ出力が保持される。同様に、
インバータ５１２と５１３により構成されるラッチによ
り、ＬＯＷ出力が保持される。
【００６５】この結果、ＰＭＯＳトランジスタ５１８の
ゲートにはＨＩＧＨが又、ＮＭＯＳトランジスタ５１９
のゲートにはＬＯＷが供給され、ＰＭＯＳトランジスタ
５１８とＮＭＯＳトランジスタ５１９は共にＯＦＦとな
り、データストローブ出力ＤＱＳＵはハイインピーダン
スとなる。Ｓ１にＬＯＷが入力されると、インバータ５
０１の出力がＨＩＧＨとなり、ＮＡＮＤゲート５０２の
出力には、Ｔ１の反転信号が出力される。また、ＮＯＲ
ゲート５０３の出力にも、Ｔ１の反転信号が出力され
る。この結果、Ｔ１がＨＩＧＨの場合には、上記と同様
の動作で、ＰＭＯＳトランジスタ５１８及び、ＮＭＯＳ
トランジスタ５１９のゲートには、ＬＯＷが入力され
る。これにより、ＰＭＯＳトランジスタ５１８はＯＮと
なり、またＮＭＯＳトランジスタ５１９はＯＦＦとなっ
て、データストローブ出力ＤＱＳＵから、ＨＩＧＨが出
力される。逆に、Ｔ１がＬＯＷの場合には、ＰＭＯＳト
ランジスタ５１８及び、ＮＭＯＳトランジスタ５１９の
ゲートには、ＨＩＧＨが入力される。これにより、ＰＭ
ＯＳトランジスタ５１８はＯＦＦとなり、またＮＭＯＳ
トランジスタ５１９はＯＮとなって、データストローブ
出力ＤＱＳＵから、ＬＯＷが出力される。
ゲートにはＨＩＧＨが又、ＮＭＯＳトランジスタ５１９
のゲートにはＬＯＷが供給され、ＰＭＯＳトランジスタ
５１８とＮＭＯＳトランジスタ５１９は共にＯＦＦとな
り、データストローブ出力ＤＱＳＵはハイインピーダン
スとなる。Ｓ１にＬＯＷが入力されると、インバータ５
０１の出力がＨＩＧＨとなり、ＮＡＮＤゲート５０２の
出力には、Ｔ１の反転信号が出力される。また、ＮＯＲ
ゲート５０３の出力にも、Ｔ１の反転信号が出力され
る。この結果、Ｔ１がＨＩＧＨの場合には、上記と同様
の動作で、ＰＭＯＳトランジスタ５１８及び、ＮＭＯＳ
トランジスタ５１９のゲートには、ＬＯＷが入力され
る。これにより、ＰＭＯＳトランジスタ５１８はＯＮと
なり、またＮＭＯＳトランジスタ５１９はＯＦＦとなっ
て、データストローブ出力ＤＱＳＵから、ＨＩＧＨが出
力される。逆に、Ｔ１がＬＯＷの場合には、ＰＭＯＳト
ランジスタ５１８及び、ＮＭＯＳトランジスタ５１９の
ゲートには、ＨＩＧＨが入力される。これにより、ＰＭ
ＯＳトランジスタ５１８はＯＦＦとなり、またＮＭＯＳ
トランジスタ５１９はＯＮとなって、データストローブ
出力ＤＱＳＵから、ＬＯＷが出力される。
【００６６】次に本発明の、第２の実施例について説明
する。図１５は、本発明の半導体装置の実施例を示す。
図３の実施例では、データストローブ出力端子ＤＳＱＵ
からＤＬＬのオーバーフローとアンダーフローを示す信
号を出力する構成としたが、図１５の本実施例は、デー
タ出力端子ＤＱｎよりＤＬＬのオーバーフローとアンダ
ーフローを示す信号を出力する構成とした。
する。図１５は、本発明の半導体装置の実施例を示す。
図３の実施例では、データストローブ出力端子ＤＳＱＵ
からＤＬＬのオーバーフローとアンダーフローを示す信
号を出力する構成としたが、図１５の本実施例は、デー
タ出力端子ＤＱｎよりＤＬＬのオーバーフローとアンダ
ーフローを示す信号を出力する構成とした。
【００６７】図１６は出力回路の他の構成例を示す図で
ある。図１６の出力回路の構成例では、図３の実施例に
対して、Ｈｉ−Ｚコントロール部４７のＴ１端子から、
ＤＬＬがオーバーフロー又はアンダーフローしたときの
データストローブ端子ＤＱＳを制御するようにした。即
ち、Ｈｉ−Ｚコントロール部４７のＳ１端子にはハイイ
ンピーダンス制御信号ＳＨＺ１を入力し、ＤＱＳトグル
信号をＮＯＲゲート５２に入力し、また、インバータ５
３の出力をＨｉ−Ｚコントロール部４７のＴ１端子に接
続した。外部からの状態信号ＴＥＳＴがＬＯＷの場合に
は、ＤＱＳトグル信号がＴ１端子に入力される。一方、
外部からの状態信号ＴＥＳＴがＨＩＧＨの場合には、オ
ーバーフロー又はアンダーフロー信号ＯＶＦがＨＩＧＨ
となると、Ｈｉ−Ｚコントロール部４７のＴ１端子にＨ
ＩＧＨレベルが入力される。この結果、データストロー
ブ出力バッファ４３の出力は、ＨＩＧＨレベルとなる。
ある。図１６の出力回路の構成例では、図３の実施例に
対して、Ｈｉ−Ｚコントロール部４７のＴ１端子から、
ＤＬＬがオーバーフロー又はアンダーフローしたときの
データストローブ端子ＤＱＳを制御するようにした。即
ち、Ｈｉ−Ｚコントロール部４７のＳ１端子にはハイイ
ンピーダンス制御信号ＳＨＺ１を入力し、ＤＱＳトグル
信号をＮＯＲゲート５２に入力し、また、インバータ５
３の出力をＨｉ−Ｚコントロール部４７のＴ１端子に接
続した。外部からの状態信号ＴＥＳＴがＬＯＷの場合に
は、ＤＱＳトグル信号がＴ１端子に入力される。一方、
外部からの状態信号ＴＥＳＴがＨＩＧＨの場合には、オ
ーバーフロー又はアンダーフロー信号ＯＶＦがＨＩＧＨ
となると、Ｈｉ−Ｚコントロール部４７のＴ１端子にＨ
ＩＧＨレベルが入力される。この結果、データストロー
ブ出力バッファ４３の出力は、ＨＩＧＨレベルとなる。
【００６８】図１７は出力回路の他の構成例を示す図で
ある。図１７の出力回路の構成例は、オーバーフロー時
には、データストローブ出力バッファ４３の出力はＨＩ
ＧＨレベルとなり、アンダーフロー時には、データスト
ローブ出力バッファ４３の出力はＬＯＷレベルとなる。
外部からの状態信号ＴＥＳＴがＬＯＷの場合には、ＤＱ
Ｓトグル信号がＮＯＲゲート６２と６３を介して、Ｔ１
端子に入力される。一方、外部からの状態信号ＴＥＳＴ
がＨＩＧＨの場合には、オーバーフロー信号ＯＶＦ１が
ＨＩＧＨとなると、ＮＡＮＤゲート６０、インバータ６
１、ＮＯＲゲート６２と６３を介して、Ｈｉ−Ｚコント
ロール部４７のＴ１端子にＨＩＧＨレベルが入力され
る。この結果、データストローブ出力バッファ４３の出
力は、ＨＩＧＨレベルとなる。同様に、外部からの状態
信号ＴＥＳＴがＨＩＧＨの場合には、アンダーフロー信
号ＵＦ１がＨＩＧＨとなると、ＮＡＮＤゲート５８、イ
ンバータ５９、ＮＯＲゲート６３を介して、Ｈｉ−Ｚコ
ントロール部４７のＴ１端子にＬＯＷレベルが入力され
る。この結果、データストローブ出力バッファ４３の出
力は、ＬＯＷレベルとなる。
ある。図１７の出力回路の構成例は、オーバーフロー時
には、データストローブ出力バッファ４３の出力はＨＩ
ＧＨレベルとなり、アンダーフロー時には、データスト
ローブ出力バッファ４３の出力はＬＯＷレベルとなる。
外部からの状態信号ＴＥＳＴがＬＯＷの場合には、ＤＱ
Ｓトグル信号がＮＯＲゲート６２と６３を介して、Ｔ１
端子に入力される。一方、外部からの状態信号ＴＥＳＴ
がＨＩＧＨの場合には、オーバーフロー信号ＯＶＦ１が
ＨＩＧＨとなると、ＮＡＮＤゲート６０、インバータ６
１、ＮＯＲゲート６２と６３を介して、Ｈｉ−Ｚコント
ロール部４７のＴ１端子にＨＩＧＨレベルが入力され
る。この結果、データストローブ出力バッファ４３の出
力は、ＨＩＧＨレベルとなる。同様に、外部からの状態
信号ＴＥＳＴがＨＩＧＨの場合には、アンダーフロー信
号ＵＦ１がＨＩＧＨとなると、ＮＡＮＤゲート５８、イ
ンバータ５９、ＮＯＲゲート６３を介して、Ｈｉ−Ｚコ
ントロール部４７のＴ１端子にＬＯＷレベルが入力され
る。この結果、データストローブ出力バッファ４３の出
力は、ＬＯＷレベルとなる。
【００６９】図１８は出力回路の他の構成例を示す図で
ある。図１８はＨｉ−Ｚコントロール部４７のＳ１端子
に外部からの状態信号ＴＥＳＴを入力し、また、オーバ
ーフロー又はアンダーフロー信号ＯＶＦをＴ１端子に入
力する構成である。外部からの状態信号ＴＥＳＴがＬＯ
Ｗの場合には、データストローブ出力バッファ４３の出
力はハイインピーダンスとなる。一方、外部からの状態
信号ＴＥＳＴがＨＩＧＨの場合には、オーバーフロー又
はアンダーフロー信号ＯＶＦがＨＩＧＨとなると、デー
タストローブ出力バッファ４３の出力はＨＩＧＨとな
り、オーバーフロー又はアンダーフロー信号ＯＶＦがＬ
ＯＷとなると、データストローブ出力バッファ４３の出
力はＬＯＷとなる。これにより、テストモード以外の場
合には、データストローブ出力バッファ４３の出力は常
に、ハイインピーダンスとなる。本実施例は、特に、Ｓ
ＤＲＡＭのデータビット数が、８ビット又は４ビット等
の場合には、データストローブ端子ＤＱＳＵ又はＤＱＳ
Ｌの一方を使用しないので、この使用しない方のデータ
ストローブ端子に適用できる。
ある。図１８はＨｉ−Ｚコントロール部４７のＳ１端子
に外部からの状態信号ＴＥＳＴを入力し、また、オーバ
ーフロー又はアンダーフロー信号ＯＶＦをＴ１端子に入
力する構成である。外部からの状態信号ＴＥＳＴがＬＯ
Ｗの場合には、データストローブ出力バッファ４３の出
力はハイインピーダンスとなる。一方、外部からの状態
信号ＴＥＳＴがＨＩＧＨの場合には、オーバーフロー又
はアンダーフロー信号ＯＶＦがＨＩＧＨとなると、デー
タストローブ出力バッファ４３の出力はＨＩＧＨとな
り、オーバーフロー又はアンダーフロー信号ＯＶＦがＬ
ＯＷとなると、データストローブ出力バッファ４３の出
力はＬＯＷとなる。これにより、テストモード以外の場
合には、データストローブ出力バッファ４３の出力は常
に、ハイインピーダンスとなる。本実施例は、特に、Ｓ
ＤＲＡＭのデータビット数が、８ビット又は４ビット等
の場合には、データストローブ端子ＤＱＳＵ又はＤＱＳ
Ｌの一方を使用しないので、この使用しない方のデータ
ストローブ端子に適用できる。
【００７０】図１９は、図３の半導体装置の第１実施例
の変形例を示す構成図である。図１９に於いて、図３と
同一の構成要素は同一の番号で参照し、その説明を省略
する。図１９の半導体装置に於いては、オーバーフロー
制御回路７０が図３の半導体装置に付加されている。こ
のオーバーフロー制御回路７０は、半導体装置を試験す
るテストモードに於いて、クロック制御回路１３がオー
バーフロー又はアンダーフロー信号ＯＶＦのみに依存し
てクロック信号切り替えを行うのではなく、外部入力に
より設定する信号ＴＳ１及びＴＳ２によってクロック信
号切り替え制御を可能にするために設けられる。
の変形例を示す構成図である。図１９に於いて、図３と
同一の構成要素は同一の番号で参照し、その説明を省略
する。図１９の半導体装置に於いては、オーバーフロー
制御回路７０が図３の半導体装置に付加されている。こ
のオーバーフロー制御回路７０は、半導体装置を試験す
るテストモードに於いて、クロック制御回路１３がオー
バーフロー又はアンダーフロー信号ＯＶＦのみに依存し
てクロック信号切り替えを行うのではなく、外部入力に
より設定する信号ＴＳ１及びＴＳ２によってクロック信
号切り替え制御を可能にするために設けられる。
【００７１】図２０は、オーバーフロー制御回路７０の
回路構成を示す回路図である。図２０のオーバーフロー
制御回路７０は、ＮＡＮＤ回路３２１から３２３及びイ
ンバータ３２４を含む。テストモード信号の一つとし
て、信号ＴＳ１及びＴＳ２が用いられる。信号ＴＳ１を
ＬＯＷにすれば、オーバーフロー又はアンダーフロー信
号ＯＶＦがＮＡＮＤ回路３２２及び３２３を介して、ク
ロック制御回路１３に供給される。従ってこの場合は、
図３の構成と同様の動作をする。
回路構成を示す回路図である。図２０のオーバーフロー
制御回路７０は、ＮＡＮＤ回路３２１から３２３及びイ
ンバータ３２４を含む。テストモード信号の一つとし
て、信号ＴＳ１及びＴＳ２が用いられる。信号ＴＳ１を
ＬＯＷにすれば、オーバーフロー又はアンダーフロー信
号ＯＶＦがＮＡＮＤ回路３２２及び３２３を介して、ク
ロック制御回路１３に供給される。従ってこの場合は、
図３の構成と同様の動作をする。
【００７２】信号ＴＳ１をＨＩＧＨにすれば、信号ＴＳ
２がＮＡＮＤ回路３２１及び３２３を介して、クロック
制御回路１３に供給される。従ってこの場合には、信号
ＴＳ２によって、クロック制御回路１３のクロック切り
替え動作を制御することが出来る。即ち、例えばクロッ
ク制御回路１３に於いては、信号ＴＳ２をＨＩＧＨにす
るかＬＯＷにするかに応じて、可変遅延回路１２からの
クロック信号を用いるか、或いは可変遅延回路１２をバ
イパスしたクロック信号を用いるかを自由に制御するこ
とが可能になる。
２がＮＡＮＤ回路３２１及び３２３を介して、クロック
制御回路１３に供給される。従ってこの場合には、信号
ＴＳ２によって、クロック制御回路１３のクロック切り
替え動作を制御することが出来る。即ち、例えばクロッ
ク制御回路１３に於いては、信号ＴＳ２をＨＩＧＨにす
るかＬＯＷにするかに応じて、可変遅延回路１２からの
クロック信号を用いるか、或いは可変遅延回路１２をバ
イパスしたクロック信号を用いるかを自由に制御するこ
とが可能になる。
【００７３】図２１は、粗調整回路及び微調整回路の２
段からなるＤＬＬ回路の構成図を示す。図２１のＤＬＬ
回路は、微調整可変遅延回路８０、粗調整可変遅延回路
８１、遅延制御回路８２及び８３、及び位相比較器８４
及び８５を含む。入力信号ＳＩ（例えば図３のダミーク
ロック信号ｄ−ｃｌｋ）は、微調整可変遅延回路８０及
び粗調整可変遅延回路８１でそれぞれ遅延を受けて、出
力信号ＳＯとして出力される。出力信号ＳＯは、例えば
ダミー回路等を介して、フィードバック信号ＳＦとして
フィードバックされ、参照クロック信号ｃ−ｃｌｋと位
相比較される。位相比較は、微調整可変遅延回路８０及
び粗調整可変遅延回路８１に対応して、位相比較器８４
及び８５によって行われる。
段からなるＤＬＬ回路の構成図を示す。図２１のＤＬＬ
回路は、微調整可変遅延回路８０、粗調整可変遅延回路
８１、遅延制御回路８２及び８３、及び位相比較器８４
及び８５を含む。入力信号ＳＩ（例えば図３のダミーク
ロック信号ｄ−ｃｌｋ）は、微調整可変遅延回路８０及
び粗調整可変遅延回路８１でそれぞれ遅延を受けて、出
力信号ＳＯとして出力される。出力信号ＳＯは、例えば
ダミー回路等を介して、フィードバック信号ＳＦとして
フィードバックされ、参照クロック信号ｃ−ｃｌｋと位
相比較される。位相比較は、微調整可変遅延回路８０及
び粗調整可変遅延回路８１に対応して、位相比較器８４
及び８５によって行われる。
【００７４】位相比較器８４及び８５は、図７の位相比
較器と基本的に同一の構成でよい。但し、微調整のため
の位相比較器８４に於いては、同位相であると判断され
る位相範囲を定める図７のＮＡＮＤ回路１３５及びイン
バータ１４８は、位相比較器８５と比較して、小さな遅
延時間のものを使用する必要がある。粗調整可変遅延回
路８１及び遅延制御回路８３は、各々、図５の可変遅延
回路及び図６の遅延制御回路を用いればよい。
較器と基本的に同一の構成でよい。但し、微調整のため
の位相比較器８４に於いては、同位相であると判断され
る位相範囲を定める図７のＮＡＮＤ回路１３５及びイン
バータ１４８は、位相比較器８５と比較して、小さな遅
延時間のものを使用する必要がある。粗調整可変遅延回
路８１及び遅延制御回路８３は、各々、図５の可変遅延
回路及び図６の遅延制御回路を用いればよい。
【００７５】図２２は、微調整可変遅延回路８０の回路
構成を示す回路図である。図２２に示されるように、微
調整可変遅延回路８０は、インバータ３５１から３５４
と、複数のＮＭＯＳトランジスタ３５５と、複数の抵抗
Ｒを含む。制御信号Ｑ１からＱ８は、そのうちのｎ個が
ＨＩＧＨであり、残りがＬＯＷである信号である。制御
信号Ｑ１からＱ８のうちのｎ個がＨＩＧＨであるので、
インバータ３５２と３５３との間で、ｎ個のＮＭＯＳト
ランジスタが導通され、ＮＭＯＳトランジスタｎ個分の
トランジスタ容量が付加されることになる。従って、こ
の付加された容量分だけ、インバータ３５２と３５３と
の間を伝播する信号の信号変化が緩慢になり、信号変化
に時間がかかることになる。これによって、インバータ
３５３及び３５４を通過した後の信号は、インバータ３
５１及び３５２に入力される前の信号に比較して、遅延
されることになる。この遅延量は、制御信号Ｑ１からＱ
８のうちでＨＩＧＨである個数ｎを調整することで、制
御することが出来る。即ち、ｎを大きくすれば遅延時間
は大きくなり、ｎを小さくすれば遅延時間は小さくな
る。
構成を示す回路図である。図２２に示されるように、微
調整可変遅延回路８０は、インバータ３５１から３５４
と、複数のＮＭＯＳトランジスタ３５５と、複数の抵抗
Ｒを含む。制御信号Ｑ１からＱ８は、そのうちのｎ個が
ＨＩＧＨであり、残りがＬＯＷである信号である。制御
信号Ｑ１からＱ８のうちのｎ個がＨＩＧＨであるので、
インバータ３５２と３５３との間で、ｎ個のＮＭＯＳト
ランジスタが導通され、ＮＭＯＳトランジスタｎ個分の
トランジスタ容量が付加されることになる。従って、こ
の付加された容量分だけ、インバータ３５２と３５３と
の間を伝播する信号の信号変化が緩慢になり、信号変化
に時間がかかることになる。これによって、インバータ
３５３及び３５４を通過した後の信号は、インバータ３
５１及び３５２に入力される前の信号に比較して、遅延
されることになる。この遅延量は、制御信号Ｑ１からＱ
８のうちでＨＩＧＨである個数ｎを調整することで、制
御することが出来る。即ち、ｎを大きくすれば遅延時間
は大きくなり、ｎを小さくすれば遅延時間は小さくな
る。
【００７６】制御信号Ｑ１からＱ８は、図２１の遅延制
御回路８２で生成される。図６の遅延制御回路に示され
るように、インバータ１２２−１から１２２−８の出力
として、制御信号Ｑ１からＱ８を得ることが出来る。図
２１に示されるように、粗調整回路及び微調整回路の２
段からなるＤＬＬ回路の場合には、粗調整可変遅延回路
８１を制御する遅延制御回路８３からオーバーフロー又
はアンダフロー信号を抽出すればよい。何故なら、微調
整可変遅延回路８０が最大遅延量に設定されていても、
粗調整可変遅延回路８１が最大遅延量に設定されていな
い限り、所望の遅延量に不足していることはない。逆
に、粗調整可変遅延回路８１が最大遅延量に設定されて
いれば、調整可能な遅延量範囲のうちで最大値になって
いると判断して差し支えない。なお遅延制御回路８３か
ら抽出するオーバーフロー又はアンダフロー信号は、図
９のオーバーフロー検出器３２を用いる場合には、図６
の遅延制御回路の制御信号ＴＣ８とすればよい。
御回路８２で生成される。図６の遅延制御回路に示され
るように、インバータ１２２−１から１２２−８の出力
として、制御信号Ｑ１からＱ８を得ることが出来る。図
２１に示されるように、粗調整回路及び微調整回路の２
段からなるＤＬＬ回路の場合には、粗調整可変遅延回路
８１を制御する遅延制御回路８３からオーバーフロー又
はアンダフロー信号を抽出すればよい。何故なら、微調
整可変遅延回路８０が最大遅延量に設定されていても、
粗調整可変遅延回路８１が最大遅延量に設定されていな
い限り、所望の遅延量に不足していることはない。逆
に、粗調整可変遅延回路８１が最大遅延量に設定されて
いれば、調整可能な遅延量範囲のうちで最大値になって
いると判断して差し支えない。なお遅延制御回路８３か
ら抽出するオーバーフロー又はアンダフロー信号は、図
９のオーバーフロー検出器３２を用いる場合には、図６
の遅延制御回路の制御信号ＴＣ８とすればよい。
【００７７】以上、本発明を実施例に基づいて説明した
が、本発明は上述の実施例に限定されるものではなく、
特許請求の範囲に記載の範囲内で、自由に変形・変更が
可能である。
が、本発明は上述の実施例に限定されるものではなく、
特許請求の範囲に記載の範囲内で、自由に変形・変更が
可能である。
【００７８】
【発明の効果】本発明によれば、テストモードにおいて
はＤＬＬのオーバーフロー及び又はアンダーフロー検出
器の検出結果に応じて出力回路が所定の出力状態となる
ので、ＤＬＬのオーバーフローとアンダーフローを正確
に判定することができる半導体装置を提供することがで
きる。
はＤＬＬのオーバーフロー及び又はアンダーフロー検出
器の検出結果に応じて出力回路が所定の出力状態となる
ので、ＤＬＬのオーバーフローとアンダーフローを正確
に判定することができる半導体装置を提供することがで
きる。
【図１】ＳＤＲＡＭの一例の概略を示すブロック図であ
る。
る。
【図２】従来の半導体装置の位相調整部と出力回路の例
を示す図である。
を示す図である。
【図３】本発明の半導体装置の第１実施例を示す図であ
る。
る。
【図４】第１実施例の試験モードにおけるデータストロ
ーブ信号の動作を示す図である。
ーブ信号の動作を示す図である。
【図５】可変遅延回路の回路構成を示す回路図である。
【図６】遅延制御回路の回路構成を示す回路図である。
【図７】位相比較器の回路構成を示す回路図である。
【図８】ロックオン検出器の回路構成の一例を示す回路
図である。
図である。
【図９】オーバーフロー及びアンダーフロー検出器の回
路構成の一例を示す回路図である。
路構成の一例を示す回路図である。
【図１０】分周器の構成を示す構成図である。
【図１１】図１０の１／２分周器の回路構成を示す回路
図である。
図である。
【図１２】図１０の制御回路２２９の回路構成を示す回
路図である。
路図である。
【図１３】図１０の１／２分周器２２２の回路構成を示
す回路図である。
す回路図である。
【図１４】出力回路の一例を示す回路図である。
【図１５】本発明の半導体装置の第２実施例を示す図で
ある。
ある。
【図１６】出力回路の他の構成例を示す図である。
【図１７】出力回路の他の構成例を示す図である。
【図１８】出力回路の他の構成例を示す図である。
【図１９】図３の半導体装置の第１実施例の変形例を示
す構成図である。
す構成図である。
【図２０】オーバーフロー制御回路の回路構成を示す回
路図である。
路図である。
【図２１】粗調整回路及び微調整回路の２段からなるＤ
ＬＬ回路の構成を示す図である。
ＬＬ回路の構成を示す図である。
【図２２】微調整可変遅延回路の回路構成を示す回路図
である。
である。
１１ 入力バッファ １２ 可変遅延回路 １３ クロック制御回路 １４ 入力回路 １５ 分周器 １６ 位相比較器 １７ 遅延制御回路 １８ 可変遅延回路 １９ ダミー入力回路 ２０ ダミー入力バッファ ２１ ロックオン検出器 ３２ オーバーフロー及びアンダーフロー検出器 ４１、４２ データ出力バッファ ４３、４４ データストローブ出力バッファ ４５、４６、４７、４８ Ｈｉ−Ｚコントロール部 ７０ オーバーフロー制御回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/04 Ｇ１１Ｃ 11/34 ３６２Ｓ ５Ｌ１０６ 21/822 ３７１Ａ Ｈ０３Ｋ 5/13 Ｈ０１Ｌ 27/04 Ｆ 19/0175 Ｈ０３Ｋ 19/00 １０１Ｊ (72)発明者 富田 浩由 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5B024 BA21 CA21 EA04 5B079 BC02 CC02 DD06 DD20 5F038 AV13 DF01 DF04 DF05 DT12 EZ20 5J001 AA04 BB00 BB10 BB11 BB12 BB21 DD01 5J056 AA04 AA39 BB60 CC00 CC05 DD13 DD28 EE07 FF01 FF07 FF10 GG12 HH04 5L106 AA01 DD12 EE00 FF01 GG05
Claims (5)
- 【請求項１】 外部クロックを位相調整し内部クロック
を発生する位相調整部を有する半導体装置において、 前記外部クロックの周波数が前記位相調整部の位相調整
範囲から外れたことを検出する検出器と、 外部より入力する制御信号に応じて切り替わる第１の動
作モードと第２の動作モードを有し、前記第１の動作モ
ードにおいては前記検出器の検出結果に関わらず所定の
出力信号を出力し、前記第２の動作モードにおいては前
記検出器の検出結果に応じて所定の出力状態となる出力
回路を有することを特徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、前
記出力回路は、データストローブ出力回路又は、データ
出力回路であることを特徴とする半導体装置。 - 【請求項３】 請求項１及び２のいずれか一項記載の半
導体装置において、前記第２の動作モードにおける前記
出力回路の所定の出力状態は、ハイインピーダンス状態
であることを特徴とする半導体装置。 - 【請求項４】 請求項１及び２のいずれか一項記載の半
導体装置において、前記第２の動作モードにおける前記
出力回路の所定の出力状態は、前記検出器によりオーバ
ーフローが検出されたときにはハイレベル、アンダーフ
ローが検出されたときにはローレベルであることを特徴
とする半導体装置。 - 【請求項５】 外部クロックを位相調整し内部クロック
を発生する位相調整部を有する半導体装置において、 前記外部クロックの周波数が前記位相調整部の位相調整
範囲から外れたことを検出する検出器と、 外部より入力する制御信号に応じて切り替わる第１の動
作モードと第２の動作モードを有し、前記第１の動作モ
ードにおいては前記検出器の検出結果に関わらず出力信
号の出力を停止し、前記第２の動作モードにおいては前
記検出器の検出結果に応じて所定の出力状態となる出力
回路を有することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11171613A JP2001006399A (ja) | 1999-06-17 | 1999-06-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11171613A JP2001006399A (ja) | 1999-06-17 | 1999-06-17 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001006399A true JP2001006399A (ja) | 2001-01-12 |
Family
ID=15926427
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11171613A Withdrawn JP2001006399A (ja) | 1999-06-17 | 1999-06-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001006399A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6677792B2 (en) | 2002-05-21 | 2004-01-13 | Hynix Semiconductor Inc. | Digital DLL apparatus for correcting duty cycle and method thereof |
| US7057431B2 (en) | 2002-05-21 | 2006-06-06 | Hynix Semiconductor Inc. | Digital DLL apparatus for correcting duty cycle and method thereof |
-
1999
- 1999-06-17 JP JP11171613A patent/JP2001006399A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6677792B2 (en) | 2002-05-21 | 2004-01-13 | Hynix Semiconductor Inc. | Digital DLL apparatus for correcting duty cycle and method thereof |
| US7057431B2 (en) | 2002-05-21 | 2006-06-06 | Hynix Semiconductor Inc. | Digital DLL apparatus for correcting duty cycle and method thereof |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060905 |