JP2007179725A - 半導体メモリのオンダイターミネーション装置及び方法 - Google Patents

Abstract

【課題】コード調整誤りを防止できるようにした半導体メモリのオンダイターミネーション装置及び方法を提供する。
【解決手段】少なくとも２ビット以上からなる第１のコードに応じる抵抗比で入力電圧を分圧して第１のライン電圧を出力するＯＤＴ（Ｏｎ Ｄｉｅ Ｔｅｒｍｉｎａｔｉｏｎ）入力ドライブ手段、前記第１のライン電圧と基準電圧が一致するか否かによって、前記第１のコードをカウントしたり、第１の設定値にリセットしたりする第１のＯＤＴ制御手段、前記第１のコードと、少なくとも２ビット以上からなる第２のコードに応じる抵抗比で入力電圧を分圧して第２のライン電圧を出力するＯＤＴ出力ドライブ手段、及び前記第２のライン電圧と基準電圧が一致するか否かによって、前記第２のコードをカウントしたり、第２の設定値にリセットしたりする第２のＯＤＴ制御手段を含む。
【選択図】図７

Description

本発明は、半導体メモリに関し、特に半導体メモリのオンダイターミネーション装置及び方法に関するものである。

一般的に所定のインピーダンスを有するバスラインを介して伝えられる信号が、インピーダンスの異なるバスラインと合う場合は、信号の一部が失われる。前記２つのバスラインのインピーダンスをマッチングさせることによって、前記信号損失を減少させることをオンダイターミネーション（ODT：On Die Termination）という。

従来の技術に係るオンダイターミネーション装置は、図１に示すように、データ入力ドライバと同一にモデリングされ、Ｐｃｏｄｅ＜０：Ｎ＞（以下、第１のコードという）に応じる抵抗比で電源電圧ＶＤＤＱを分圧して第１のライン電圧Ｐ＿ｏｕｔを出力するＯＤＴ入力ドライバ１０、前記第１のライン電圧Ｐ＿ｏｕｔと基準電圧Ｖｒｅｆを比較して、その比較結果に応じて前記第１のコードをカウントする第１のＯＤＴ制御部２０、データ出力ドライバと同一にモデリングされ、Ｎｃｏｄｅ＜０：Ｎ＞（以下、第２のコードという）に応じる抵抗比で電源電圧ＶＤＤＱを分圧して第２のライン電圧Ｎ＿ｏｕｔを出力するＯＤＴ出力ドライバ３０、前記第２のライン電圧Ｎ＿ｏｕｔと基準電圧Ｖｒｅｆを比較して、その比較結果に応じて前記第２のコードをカウントする第２のＯＤＴ制御部４０を含む。

初期動作の際、前記ＯＤＴ入力ドライバ１０が前記第１のコードの初期値により第１のライン電圧Ｐ＿ｏｕｔを出力する。

続いて、前記第１のＯＤＴ制御部２０が前記第１のライン電圧Ｐ＿ｏｕｔと基準電圧Ｖｒｅｆとを比較し、その比較結果に応じて第１のコードをアップ又はダウンカウントする。

この時、ＯＤＴ入力ドライバ１０は、前記カウントされた第１のコードが入力され、それに伴う第１のライン電圧Ｐ＿ｏｕｔを前記第１のＯＤＴ制御部２０にフィードバックさせ、それにより第１のＯＤＴ制御部２０が上述した比較動作及びそれに伴う前記第１のライン電圧Ｐ＿ｏｕｔ出力動作を繰り返す。

前記第１のライン電圧Ｐ＿ｏｕｔと基準電圧Ｖｒｅｆとが一致すれば、前記第１のＯＤＴ制御部２０の第１のコードカウント動作が中止され、ＯＤＴ動作が完了する。

前記ＯＤＴ出力ドライバ３０及び第２のＯＤＴ制御部４０の動作は、前記ＯＤＴ入力ドライバ１０及び第１のＯＤＴ制御部２０の動作と同一の方式からなるため、説明は省略する。

上述した従来技術は、第１のコード及び第２のコードの調整の際、基準電圧Ｖｒｅｆより第１のライン電圧Ｐ＿ｏｕｔ及び第２のライン電圧Ｎ＿ｏｕｔが大きい場合、抵抗値を大きくしなければならないため第１のコード値は増加させて第２のコード値は減少させる。これと類似の従来技術が日本公開特許公報２００４−３１０９８１（特許文献１）に開始されている。

この時、メモリの外部、すなわち、入出力端子側のインピーダンスが非常に高くてライン電圧が基準電圧より高いままである場合、第１のコードを増加し続け、最終的には第１のコードが最大値になり、それにより抵抗値がほぼ無限大に近づく。同様に、第２のコードは減少し続けて、最終的には第２のコードが最小値になり、それにより抵抗値がほぼ無限大に近づく。

したがって、上述した従来技術に係る半導体メモリのオンダイターミネーション装置は、外部インピーダンスによって第１のコードが最大値になり、第２のコードが最小値になるコード調整誤りが発生し、それにより抵抗値が無限大に近づいて、正確なデータ入出力がなされることができない問題点がある。
日本特許公開公報２００４−３１０９８１号

本発明は、上述した従来の問題点を解決するために案出したものであり、コード調整誤りを防止することができるようにした半導体メモリのオンダイターミネーション装置及び方法を提供することをその目的とする。

本発明の一態様に係る半導体メモリのオンダイターミネーション装置は、少なくとも２ビット以上からなるコードが入力され、そのコードに応じる抵抗比で入力電圧を分圧して出力するドライブ手段、及び前記ドライブ手段と外部抵抗手段の抵抗比によるライン電圧と基準電圧が一致するか否かによって、前記コードをカウントしたり、初期値にリセットしたりするオンダイターミネーション制御手段を含むことを特徴とする。

本発明の他の態様に係る半導体メモリのオンダイターミネーション方法は、外部抵抗、及び少なくとも２ビット以上からなるコードに応じて抵抗比が決定されるドライブ手段を有する半導体メモリのオンダイターミネーション方法であって、前記外部抵抗と前記ドライブ手段との抵抗比により出力されたライン電圧と基準電圧とを比較するステップ、及び前記比較結果に応じて前記コードをカウントしたり、初期値にリセットしたりするステップを含むことを特徴とする。

本発明のまた他の態様に係る半導体メモリのオンダイターミネーション装置は、少なくとも２ビット以上からなる第１のコードに応じる抵抗比で入力電圧を分圧して第１のライン電圧を出力するＯＤＴ（On Die Termination）入力ドライブ手段、前記第１のライン電圧と基準電圧が一致するか否かによって、前記第１のコードをカウントしたり、第１の設定値にリセットしたりする第１のＯＤＴ制御手段、前記第１のコードと、少なくとも２ビット以上からなる第２のコードに応じる抵抗比で入力電圧を分圧して第２のライン電圧を出力するＯＤＴ出力ドライブ手段、及び前記第２のライン電圧と基準電圧が一致するか否かによって、前記第２のコードをカウントしたり、第２の設定値にリセットしたりする第２のＯＤＴ制御手段を含むことをまた他の特徴とする。

本発明のまた他の態様に係る半導体メモリのオンダイターミネーション方法は、第１のコードに応じて抵抗比が決定される入力ドライブ手段、第２のコードに応じて抵抗比が決定される出力ドライブ手段を有する半導体メモリのオンダイターミネーション方法であって、前記入力ドライブ手段で出力された第１のライン電圧と基準電圧とを比較する第１の比較ステップ、前記第１の比較ステップの比較結果に応じて前記第１のコードをカウントしたり、第１の設定値にリセットしたりするステップ、前記出力ドライブ手段で出力された第２のライン電圧と基準電圧とを比較する第２の比較ステップ、及び前記第２の比較ステップの比較結果に応じて前記第２のコードをカウントしたり、第２の設定値にリセットしたりするステップを含むことをまた他の特徴とする。

本発明に係る半導体メモリのオンダイターミネーション装置及び方法は、コード値調整誤りを防止してデータ入力とデータ出力が正常になされることができるようにするため、メモリ動作の信頼性を向上させることができる効果がある。

以下、添付した図面を参照して、本発明に係る半導体メモリのオンダイターミネーション装置及び方法の好ましい実施例を説明すれば次の通りである。

本発明に係る半導体メモリのオンダイターミネーション装置は、図２に示すように、少なくとも２ビット以上からなるコード（Ｐｃｏｄｅ＜０：Ｎ＞）が入力され、それに応じる抵抗比で入力電圧を分圧して出力するＯＤＴ入力ドライバ５０、及び前記ＯＤＴ入力ドライバ５０と外部抵抗ＺＱとの抵抗比によるライン電圧と基準電圧が一致するか否かによって、前記コード（Ｐｃｏｄｅ＜０：Ｎ＞）をカウントしたり、初期値にリセットしたりするＯＤＴ制御部６０を含む。

前記ＯＤＴ入力ドライバ５０は、図３に示すように、電源端ＶＤＤＱに連結され、前記コード（Ｐｃｏｄｅ＜０：Ｎ＞）に応じてオンになる複数のトランジスタＰ０〜Ｐｎ、前記複数のトランジスタＰ０〜Ｐｎの各々と接地端ＶＳＳＱとの間に連結された複数の抵抗ＮＲ０〜ＮＲｎを含む。

前記ＯＤＴ制御部６０は、図４に示すように、前記ライン電圧Ｐ＿ｏｕｔと基準電圧Ｖｒｅｆとを比較し、それに伴う比較結果信号ｃｍｐ＿ｏｕｔを出力する第１の比較部６１、前記コード（Ｐｃｏｄｅ＜０：Ｎ＞）と前記比較結果信号ｃｍｐ＿ｏｕｔに応じてコードカウント中止信号ｃｏｄｅ＿ｅｎｄを出力する第２の比較部６２、外部クロックｃｌｋと前記コードカウント中止信号ｃｏｄｅ＿ｅｎｄに応じて内部クロックｃｌｋ＿ｉを生成する内部クロック発生部６３、前記コード（Ｐｃｏｄｅ＜０：Ｎ＞）と前記内部クロックｃｌｋ＿ｉ及びリセット信号ｒｅｓｅｔにより第２のリセット信号Ｃ＿ｒｅｓｅｔを生成する第２のリセット信号発生部６４、及び前記内部クロックｃｌｋ＿ｉ、及び前記第２のリセット信号Ｃ＿ｒｅｓｅｔにより前記コード（Ｐｃｏｄｅ＜０：Ｎ＞）をカウント又はリセットするコード制御部６５を含む。

前記第１の比較部６１は、前記ライン電圧Ｐ＿ｏｕｔと基準電圧Ｖｒｅｆが一致すれば、前記比較結果信号ｃｍｐ＿ｏｕｔを、例えば、ハイにしてイネーブルにする比較器で構成される。

前記第２の比較部６２は、前記比較結果信号ｃｍｐ＿ｏｕｔがイネーブルになったり、前記比較結果信号ｃｍｐ＿ｏｕｔがディスエーブルになったりした状態で前記コード（Ｐｃｏｄｅ＜０：Ｎ＞）が設定値に到達すれば、前記コードカウント中止信号ｃｏｄｅ＿ｅｎｄを、例えば、ハイにしてイネーブルにする比較器で構成される。

この時、設定値は、前記コード（Ｐｃｏｄｅ＜０：Ｎ＞）の最大値、最小値のうち少なくとも１つになることができ、前記最大値はすべてのビットが１（ハイ）である場合に該当し、前記最小値はすべてのビットが０（ロー）である場合に該当する。

前記内部クロック発生部６３は、前記コードカウント中止信号ｃｏｄｅ＿ｅｎｄが入力される第１のインバータＩＶ１、前記第１のインバータＩＶ１の出力と前記外部クロックｃｌｋが入力される第１のナンドゲートＮＤ１、及び前記第１のナンドゲートＮＤ１の出力が入力されて前記内部クロックｃｌｋ＿ｉを出力する第２のインバータＩＶ２を含む。

前記第２のリセット信号発生部６４は、前記コード（Ｐｃｏｄｅ＜０：Ｎ＞）のすべてのビットが同一の値を有するか、前記リセット信号ｒｅｓｅｔがイネーブルになった場合、前記第２のリセット信号Ｃ＿ｒｅｓｅｔをイネーブルにするロジックで構成される。

この時、前記第２のリセット信号発生部６４のロジックは、図５に示すように、前記コード（Ｐｃｏｄｅ＜０：Ｎ＞）が入力される第１のＸＮＯＲゲートＸＮＯＲ１、前記内部クロックｃｌｋ＿ｉが入力される第３のインバータＩＶ３、前記第１のＸＮＯＲゲートＸＮＯＲ１の出力と前記第３のインバータＩＶ３との出力が入力される第２のナンドゲートＮＤ２、前記第２のナンドゲートＮＤ２の出力が入力される第４のインバータＩＶ４、前記第４のインバータＩＶ４の出力と前記リセット信号ｒｅｓｅｔが入力される第１のノアゲートＮＯＲ１、及び前記第１のノアゲートＮＯＲ１の出力が入力されて前記第２のリセット信号Ｃ＿ｒｅｓｅｔを出力する第５のインバータＩＶ５を含む。

前記コード制御部６５は、前記内部クロックｃｌｋ＿ｉにより前記コード（Ｐｃｏｄｅ＜０：Ｎ＞）を順次カウントし、前記第２のリセット信号Ｃ＿ｒｅｓｅｔにより前記コード（Ｐｃｏｄｅ＜０：Ｎ＞）を初期コードでリセットするレジスタで構成される。

このように構成された本発明の実施例１に係る半導体メモリのオンダイターミネーション装置の動作を説明すれば、次の通りである。

先ず、初期動作の際、前記ＯＤＴ制御部６０は、すでに設定された初期コードを前記ＯＤＴ入力ドライバ５０に出力する。

また、前記ＯＤＴ入力ドライバ５０で前記初期コードに応じて連結された抵抗の抵抗比と、前記外部抵抗ＺＱの抵抗比により電源電圧ＶＤＤＱを分圧することによるライン電圧Ｐ＿ｏｕｔが前記ＯＤＴ制御部６０に入力される。

続いて、図４の第１の比較部６１は、前記ライン電圧Ｐ＿ｏｕｔと基準電圧Ｖｒｅｆを比較して一致しない場合、図６のように、前記比較結果信号ｃｍｐ＿ｏｕｔをローにして出力する。

また、図４の第２の比較部６２は、前記比較結果信号ｃｍｐ＿ｏｕｔがディスエーブル状態で前記コードが設定値に到達しなければ、図６のように、前記コードカウント中止信号ｃｏｄｅ＿ｅｎｄをローにしてディスエーブルにする。

また、図４の内部クロック発生部６３は、図６のように、前記コードカウント中止信号ｃｏｄｅ＿ｅｎｄがディスエーブル状態である間、前記外部クロックｃｌｋを所定時間遅延させた内部クロックｃｌｋ＿ｉを前記コード制御部６５に出力する。すなわち、前記内部クロック発生部６３で前記コードカウント中止信号ｃｏｄｅ＿ｅｎｄがローを保持する間、前記外部クロックｃｌｋのハイとローを繰り返すことによって生成されたクロックパルスが前記内部クロックｃｌｋ＿ｉに出力される。

また、図５の第２のリセット信号発生部６４は、コードのすべてのビット値が同一（すべてハイ又はすべてロー）し、前記内部クロックｃｌｋ＿ｉがローである場合と、前記リセット信号ｒｅｓｅｔがイネーブルになった場合に第２のリセット信号Ｃ＿ｒｅｓｅｔをイネーブルにする。

しかし、前記図５の第２のリセット信号発生部６４は、コードが最大値（コードのビット数が４である場合、例えば、１１１１）又は最小値（コードのビット数が４である場合、例えば、００００）に到達しない状態の場合、コードのすべてのビット値が同一しないたえｍ、図６のように、第２のリセット信号Ｃ＿ｒｅｓｅｔをディスエーブル状態で保持させる。

したがって、前記図４のコード制御部６５は、前記第２のリセット信号Ｃ＿ｒｅｓｅｔがディスエーブル状態の間、前記内部クロックｃｌｋ＿ｉにより前記コードを図６のように順次カウントする。

この時、前記コードの順次カウントにより決定された前記ＯＤＴ入力ドライバ５０の抵抗比と前記外部抵抗ＺＱの抵抗比によるライン電圧Ｐ＿ｏｕｔが前記図４の第１の比較部６１にフィードバックし続ける。そして、前記図４の第１の比較部６１、第２の比較部６２、及び内部クロック発生部６３の動作によって生成された内部クロックｃｌｋ＿ｉが前記コード制御部６５に供給される。

一方、図４の第１の比較部６１の比較結果信号ｃｍｐ＿ｏｕｔがローにしてディスエーブル状態であっても、前記順次カウントされるコードが最大値又は最小値に到達するようになれば、前記図４の第２の比較部６２が前記コードカウント中止信号ｃｏｄｅ＿ｅｎｄを、図６のように、ハイにしてイネーブルにする。

また、図４の内部クロック発生部６３は、前記コードカウント中止信号ｃｏｄｅ＿ｅｎｄがハイにしてイネーブルになることにより、図６のように、内部クロックｃｌｋ＿ｉをローにして保持させてパルス発生を中止させる。

また、第２のリセット信号発生部６４は、コードが最大値又は最小値に到達してすべてのビット値が同一し、前記内部クロックｃｌｋ＿ｉがローである場合、図６のように、第２のリセット信号Ｃ＿ｒｅｓｅｔをハイにしてイネーブルにする。

したがって、コード制御部６５は、前記内部クロックｃｌｋ＿ｉが供給されないため、現在コードでカウントを中止する。また、前記第２のリセット信号Ｃ＿ｒｅｓｅｔがイネーブルになった場合、現在カウントされたコードを初期コードにリセットする。

本発明に係る半導体メモリのオンダイターミネーション装置の実施例２は、図７に示すように、少なくとも２ビット以上からなるＰｃｏｄｅ＜０：Ｎ＞（以下、第１のコード）に応じる抵抗比で入力電圧を分圧して第１のライン電圧を出力するＯＤＴ（Ｏｎ Ｄｉｅ Ｔｅｒｍｉｎａｔｉｏｎ）入力ドライバ１００、前記第１のライン電圧と基準電圧が一致するか否かによって、前記第１のコードをカウントしたり、第１の設定値にリセットしたりする第１のＯＤＴ制御部２００、前記第１のコードと少なくとも２ビット以上からなるＮｃｏｄｅ＜０：Ｎ＞（以下、第２のコード）に応じる抵抗比で入力電圧を分圧して第２のライン電圧を出力するＯＤＴ出力ドライバ３００、前記第２のライン電圧と基準電圧が一致するか否かによって、前記第２のコードをカウントしたり、第２の設定値にリセットしたりする第２のＯＤＴ制御部４００を含む。

前記第１のＯＤＴ制御部２００は、第１のイネーブル信号Ｐ＿ｅｎにより前記第１のライン電圧Ｐ＿ｏｕｔと基準電圧Ｖｒｅｆとを比較し、第１の比較結果信号Ｐｃｍｐ＿ｏｕｔを出力する第１の比較部２１０、前記第１の比較結果信号Ｐｃｍｐ＿ｏｕｔとリセット信号ｒｅｓｅｔにより前記第１のコードをカウントしたり、第１の設定値にリセットしたりする第１のレジスタ２２０、及び前記第１のイネーブル信号Ｐ＿ｅｎと前記第１のコードに応じてリセット信号ｒｅｓｅｔを生成する第１の制御部２３０を含む。

前記第２のＯＤＴ制御部４００は、第２のイネーブル信号Ｎ＿ｅｎにより前記第２のライン電圧Ｎ＿ｏｕｔと基準電圧Ｖｒｅｆとを比較し、第２の比較結果信号Ｎｃｍｐ＿ｏｕｔを出力する第２の比較部４１０、前記第２の比較結果信号Ｎｃｍｐ＿ｏｕｔとリセット信号ｒｅｓｅｔにより前記第２のコードをカウントしたり、第２の設定値にリセットしたりする第２のレジスタ４２０、及び前記第２のイネーブル信号Ｎ＿ｅｎと前記第２のコードに応じてリセット信号ｒｅｓｅｔを生成する第２の制御部４３０を含む。

前記ＯＤＴ入力ドライバ１００は、図８に示すように、電源端ＶＤＤＱに連結され、前記第１のコードに応じてオンになる複数のトランジスタＰ０〜Ｐｎ、前記複数のトランジスタＰ０〜Ｐｎの各々と接地端ＶＳＳＱとの間に連結された複数の抵抗ＮＲ０〜ＮＲｎを含む。

前記第１の制御部２３０は、前記第１のイネーブル信号Ｐ＿ｅｎがディスエーブル状態で前記第１のコードが最大値（例えば、Ｐｃｏｄｅ＜０：Ｎ＞においてＮ＝４であれば、すなわち、Ｐｃｏｄｅ＜０：Ｎ＞が５ビットである場合、１１１１１）に到達すれば、前記リセット信号をイネーブルにするように構成し、図９に示すように、前記第１のイネーブル信号Ｐ＿ｅｎが入力される第１のインバータＩＶ１０、前記第１のインバータＩＶ１０の出力と前記第１のコードが入力される第１のＸＮＯＲゲートＸＮＯＲ１０を含む。

前記ＯＤＴ出力ドライバ３００は、図１０に示すように、電源端ＶＤＤＱに連結され、前記第１のコードに応じてオンになる複数のトランジスタＰ０〜Ｐｎ、前記複数のトランジスタＰ０〜Ｐｎの各々と接地端ＶＳＳＱとの間に連結された複数の抵抗ＮＲ０〜ＮＲｎ、前記複数の抵抗ＮＲ０〜ＮＲｎと各々連結された複数の抵抗ＰＲ０〜ＰＲｎ、前記複数の抵抗ＰＲ０〜ＰＲｎの各々と接地端ＶＳＳＱとの間に連結され、前記第２のコードに応じてオンになる複数のトランジスタＮ０〜Ｎｎを含む。

前記第２の制御部４３０は、前記第２のイネーブル信号Ｎ＿ｅｎがディスエーブル状態で前記第２のコードが最小値（例えば、Ｐｃｏｄｅ＜０：Ｎ＞が５ビットである場合、０００００）に到達すれば、前記リセット信号ｒｅｓｅｔをイネーブルにするように構成し、図１１に示すように、前記第２のイネーブル信号Ｎ＿ｅｎが入力される第２のインバータＩＶ２０、前記第２のコードの各ビットが入力される第２のコードのビット数だけの第３のインバータＩＶ３０−１〜ＩＶ３０−ｎ、前記第３のインバータＩＶ３０−１〜ＩＶ３０−ｎの出力が入力される第２のＸＮＯＲゲートＸＮＯＲ２０を含む。

前記第１の設定値及び第２の設定値は、半導体入出力側インピーダンスが高い場合にもデータ入出力がなされることができるようにシミュレーション又は半導体メモリ動作テストを介して設定される。

このように構成された本発明の実施例２に係る半導体メモリのオンダイターミネーション装置の動作を説明する。

先ず、第１のコード調整関連動作を説明すれば、次の通りである。
初期動作の際、前記第１のレジスタ２２０によって既に設定された初期第１のコードが前記ＯＤＴ入力ドライバ１００に入力される。

そして、前記ＯＤＴ入力ドライバ１００が前記第１のコードに応じて連結する抵抗の抵抗比と外部抵抗ＺＱの抵抗比による第１のライン電圧Ｐ＿ｏｕｔを出力する。

続いて、前記第１の比較部２１０が第１のイネーブル信号Ｐ＿ｅｎにより前記第１のライン電圧Ｐ＿ｏｕｔと基準電圧Ｖｒｅｆとを比較し、それに伴う第１の比較結果信号Ｐｃｍｐ＿ｏｕｔを出力する。

この時、第１の比較部２１０は、前記第１のライン電圧Ｐ＿ｏｕｔが前記基準電圧Ｖｒｅｆと一致しなければ、図１２のように、前記第１のレジスタ２２０がアップ（Ｕｐ）カウントするように第１の比較結果信号Ｐｃｍｐ＿ｏｕｔをハイにして出力する。

そして、前記第１のレジスタ２２０が前記第１の比較結果信号Ｐｃｍｐ＿ｏｕｔにより第１のコードを図１２のように、アップカウントする。

この時、ＯＤＴ入力ドライバ１００は、前記アップカウントする第１のコードに応じる第１のライン電圧Ｐ＿ｏｕｔを第１の比較部２１０にフィードバックさせ、それにより第１の比較部２１０は上述した比較動作及びそれに伴う第１の比較結果信号Ｐｃｍｐ＿ｏｕｔ出力動作を繰り返す。

前記第１の比較部２１０が第１のイネーブル信号Ｐ＿ｅｎのイネーブル区間の間、すなわち、パルスが発生する間、前記第１のライン電圧Ｐ＿ｏｕｔと基準電圧Ｖｒｅｆが一致するすることによる第１の比較結果信号Ｐｃｍｐ＿ｏｕｔをローにして出力すれば、前記第１のレジスタ２２０のカウント動作が中止されてＯＤＴ動作が完了する。

しかし、図１２のように、第１のイネーブル信号Ｐ＿ｅｎのイネーブル区間の間、第１のコードをアップカウントしても、それに伴う第１のライン電圧Ｐ＿ｏｕｔと基準電圧Ｖｒｅｆが一致せず、第１の比較結果信号Ｐｃｍｐ＿ｏｕｔがハイを保持すれば、第１のコードが最大値（１１１１１）に到達するようになり、第１のイネーブル信号Ｐ＿ｅｎはディスエーブルになる。

したがって、図９の第１の制御部２３０が前記最大値（１１１１１）に到達した第１のコードとローレベルにしてディスエーブルになった第１のイネーブル信号Ｐ＿ｅｎが入力されて、リセット信号ｒｅｓｅｔをハイにしてイネーブルにする。

それにより第１のレジスタ２２０が前記リセット信号ｒｅｓｅｔにより第１のコードを第１の設定値にリセットして格納する。

したがって、半導体入出力側インピーダンスが非常に高いことによって、第１のコードが最大値として格納されるコード調整誤りが防止される。

次に、第２のコード調整関連動作を説明すれば、次の通りである。
初期動作の際、前記第２のレジスタ４２０により既に設定された初期第１のコードが前記ＯＤＴ出力ドライバ３００に入力される。

そして、前記ＯＤＴ出力ドライバ３００が前記第２のコードに応じて連結する抵抗の抵抗比による第２のライン電圧Ｎ＿ｏｕｔを出力する。

続いて、前記第２の比較部４１０が第２のイネーブル信号Ｎ＿ｅｎにより前記第２のライン電圧Ｎ＿ｏｕｔと基準電圧Ｖｒｅｆとを比較し、それに伴う第２の比較結果信号Ｎｃｍｐ＿ｏｕｔを出力する。

この時、第２の比較部４１０は、前記第２のライン電圧Ｎ＿ｏｕｔが前記基準電圧Ｖｒｅｆと一致しなければ図１３のように、前記第２のレジスタ４２０がダウン（Ｄｏｗｎ）カウントするように第２の比較結果信号Ｎｃｍｐ＿ｏｕｔをローにして出力する。

そして、前記第２のレジスタ４２０が前記第２の比較結果信号Ｎｃｍｐ＿ｏｕｔにより第２のコードを図１３のようにダウンカウントする。

この時、ＯＤＴ出力ドライバ３００は、前記ダウンカウントする第２のコードに応じる第２のライン電圧Ｎ＿ｏｕｔを第２の比較部４１０にフィードバックさせ、それにより第２の比較部４１０は上述した比較動作及びそれに伴う第２の比較結果信号Ｎｃｍｐ＿ｏｕｔ出力動作を繰り返す。

前記第２の比較部４１０が第２のイネーブル信号Ｎ＿ｅｎのイネーブル区間の間、すなわち、パルスが発生する間、前記第２のライン電圧Ｎ＿ｏｕｔと基準電圧Ｖｒｅｆが一致することによる第２の比較結果信号Ｎｃｍｐ＿ｏｕｔをハイにして出力すれば、前記第２のレジスタ４２０のカウント動作が中止され、ＯＤＴ動作が完了する。

しかし、図１３のように、第２のイネーブル信号Ｎ＿ｅｎのイネーブル区間の間、第２のコードをダウンカウントし続けても、それに伴う第２のライン電圧Ｎ＿ｏｕｔと基準電圧Ｖｒｅｆが一致せず、第２の比較結果信号Ｎｃｍｐ＿ｏｕｔがローを保持すれば、第２のコードが最小値（０００００）に到達するようになり、第２のイネーブル信号Ｎ＿ｅｎはディスエーブルになる。

したがって、図１１の第２の制御部４３０が前記最小値（０００００）に到達した第２のコードとローレベルにしてディスエーブルになった第２のイネーブル信号Ｎ＿ｅｎが入力され、リセット信号ｒｅｓｅｔをハイにしてイネーブルにする。

それにより第２のレジスタ４２０が前記リセット信号ｒｅｓｅｔにより第２のコードを第２の設定値にリセットして格納する。

したがって、半導体入出力側インピーダンスが非常に高いことによって、第２のコードが最小値として格納されるコード調整誤りが防止される。

この時、上述した第１のコード関連第１の設定値及び第２のコード関連第２の設定値は、半導体入出力側インピーダンスが高い場合にもデータ入出力がなされることができるようにシミュレーション又は半導体メモリ動作テストを介して設定される。

本発明が属する技術分野の当業者は本発明がその技術的思想や必須特徴を変更せず、他の具体的な形態で実施することができるため、以上で記述した実施例はすべての面で例示的なものであり、限定的なものではないこととして理解しなければならない。本発明の範囲は、前記詳細な説明よりは後述する特許請求の範囲によって示され、特許請求の範囲の意味及び範囲そしてその等価概念から導き出されるすべての変更又は変形された形態が本発明の範囲に含まれると解釈しなければならない。

従来技術に係る半導体メモリのオンダイターミネーション装置の構成を示すブロック図である。 本発明の実施例１に係る半導体メモリのオンダイターミネーション装置の構成を示すブロック図である。 図２のＯＤＴ入力ドライバの構成を示す回路図である。 図２のＯＤＴ制御部の構成を示すブロック図である。 図４の第２のリセット信号発生部の構成を示す回路図である。 本発明の実施例１に係る各部の信号波形を示すタイミング図である。 本発明の実施例２に係る半導体メモリのオンダイターミネーション装置の構成を示すブロック図である。 図７のＯＤＴ入力ドライバの構成を示す回路図である。 図７の第１の制御部の構成を示す回路図である。 図７のＯＤＴ出力ドライバの構成を示す回路図である。 図７の第２の制御部の構成を示す回路図である。 本発明の実施例２に係る第１のコード調整関連信号波形を示すタイミング図である。 本発明の実施例２に係る第２のコード調整関連信号波形を示すタイミング図である。

符号の説明

Ｃ＿ｒｅｓｅｔ…第２のリセット信号
Ｎ＿ｅｎ…第２のイネーブル信号
Ｎ＿ｏｕｔ…第２のライン電圧
Ｎｃｍｐ＿ｏｕｔ…第２の比較結果信号
Ｐ＿ｅｎ…第１のイネーブル信号
Ｐ＿ｏｕｔ…第１のライン電圧
Ｐｃｍｐ＿ｏｕｔ…第１の比較結果信号
ＶＤＤＱ…電源端（電源電圧）
ＶＳＳＱ…接地端
Ｖｒｅｆ…基準電圧
ＺＱ…外部抵抗
ｃｌｋ…外部クロック
ｃｌｋ＿ｉ…内部クロック
ｃｍｐ＿ｏｕｔ…比較結果信号
ｃｏｄｅ＿ｅｎｄ…コードカウント中止信号
ｒｅｓｅｔ…リセット信号
５０…ＯＤＴ入力ドライバ
６０…ＯＤＴ制御部
６１…第１の比較部
６２…第２の比較部
６３…内部クロック発生部
６４…第２のリセット信号発生部
６５…コード制御部
１００…ＯＤＴ入力ドライバ
２００…第１のＯＤＴ制御部
２１０…第１の比較部
２２０…第１のレジスタ
２３０…第１の制御部
３００…ＯＤＴ出力ドライバ
４００…第２のＯＤＴ制御部
４１０…第２の比較部
４２０…第２のレジスタ
４３０…第２の制御部

Claims (34)

1. 少なくとも２ビット以上からなるコードが入力され、そのコードに応じる抵抗比で入力電圧を分圧して出力するドライブ手段、及び
   前記ドライブ手段と外部抵抗手段との抵抗比によるライン電圧と基準電圧が一致するか否かによって、前記コードのカウント又は初期値へのリセットを行うオンダイターミネーション制御手段
   を含む半導体メモリのオンダイターミネーション装置。
2. 前記ドライブ手段は、
   電源端に連結され、前記コードに応じてオンになる複数のスイッチング素子、及び
   前記複数のスイッチング素子の各々と接地端ＶＳＳＱとの間に連結された複数の抵抗
   を含むことを特徴とする請求項１に記載の半導体メモリのオンダイターミネーション装置。
3. 前記オンダイターミネーション制御手段は、
   前記ライン電圧と基準電圧とを比較して、それに伴う比較結果信号を出力する第１の比較部、
   前記コードと前記比較結果信号に応じてコードカウント中止信号を出力する第２の比較部、
   外部クロックと前記コードカウント中止信号に応じて内部クロックを生成する内部クロック発生部、
   前記コードと前記内部クロック及びリセット信号に応じて第２のリセット信号を生成する第２のリセット信号発生部、及び
   前記内部クロック、及び前記第２のリセット信号に応じて前記コードをカウント又はリセットするコード制御部
   を含むことを特徴とする請求項１に記載の半導体メモリのオンダイターミネーション装置。
4. 前記第１の比較部は、前記ライン電圧と基準電圧が一致すれば前記比較結果信号をイネーブルにするように構成されることを特徴とする請求項３に記載の半導体メモリのオンダイターミネーション装置。
5. 前記第２の比較部は、前記比較結果信号がイネーブルになるか、又は前記比較結果信号がディスエーブル状態で前記コードが設定値に到達した場合に、前記コードカウント中止信号をイネーブルにするように構成されることを特徴とする請求項３に記載の半導体メモリのオンダイターミネーション装置。
6. 前記内部クロック発生部は、前記コードカウント中止信号が入力される第１のインバータ、
   前記第１のインバータの出力と前記外部クロックが入力される第１のナンドゲート、及び
   前記第１のナンドゲートの出力が入力され、前記内部クロックを出力する第２のインバータ
   を含むことを特徴とする請求項３に記載の半導体メモリのオンダイターミネーション装置。
7. 前記第２のリセット信号発生部は、
   前記コードのすべてのビットが同一の値を有するか、前記リセット信号がイネーブルになった場合、前記第２のリセット信号をイネーブルにするように構成されることを特徴とする請求項３に記載の半導体メモリのオンダイターミネーション装置。
8. 前記第２のリセット信号発生部は、
   前記コードが入力される第１のＸＮＯＲゲート、
   前記内部クロックが入力される第１のインバータ、
   前記第１のＸＮＯＲゲートの出力と前記第１のインバータの出力が入力される第１のナンドゲート、
   前記第１のナンドゲートの出力が入力される第２のインバータ、
   前記第２のインバータの出力と前記リセット信号が入力される第１のノアゲート、及び
   前記第１のノアゲートの出力が入力され、前記第２のリセット信号を出力する第３のインバータ
   を含むことを特徴とする請求項３に記載の半導体メモリのオンダイターミネーション装置。
9. 前記コード制御部は、前記内部クロックにより前記コードをカウントし、前記第２のリセット信号に応じて前記コードをリセットするレジスタであることを特徴とする請求項３に記載の半導体メモリのオンダイターミネーション装置。
10. 外部抵抗、及び少なくとも２ビット以上からなるコードに応じて抵抗比が決定されるドライブ手段を有する半導体メモリのオンダイターミネーション方法であって、
    前記外部抵抗と前記ドライブ手段との抵抗比により出力されたライン電圧と基準電圧とを比較するステップ、及び
    前記比較結果に応じて前記コードのカウント又は初期値へのリセットを行うステップを
    含む半導体メモリのオンダイターミネーション方法。
11. 前記比較結果に応じて前記コードをカウントするステップは、
    前記コード値が設定値に到達しない状態で前記ライン電圧と前記基準電圧が一致しなければ、前記コードをカウントするステップであることを特徴とする請求項１０に記載の半導体メモリのオンダイターミネーション方法。
12. 前記比較結果に応じて前記コードを初期値にリセットするステップは、
    前記コード値が設定値に到達した状態で前記ライン電圧と前記基準電圧が一致しなければ、前記コードを初期値にリセットするステップであることを特徴とする請求項１０に記載の半導体メモリのオンダイターミネーション方法。
13. 前記設定値は、最大値、最小値のうち少なくとも１つであることを特徴とする請求項１１又は請求項１２に記載の半導体メモリのオンダイターミネーション方法。
14. 少なくとも２ビット以上からなる第１のコードに応じる抵抗比で入力電圧を分圧して第１のライン電圧を出力するＯＤＴ入力ドライブ手段、
    前記第１のライン電圧と基準電圧が一致するか否かによって、前記第１のコードのカウント又は第１の設定値へのリセットを行う第１のＯＤＴ制御手段、
    前記第１のコードと、少なくとも２ビット以上からなる第２のコードに応じる抵抗比で入力電圧を分圧して第２のライン電圧を出力するＯＤＴ出力ドライブ手段、及び
    前記第２のライン電圧と基準電圧が一致するか否かによって、前記第２のコードのカウント又は第２の設定値へのリセットを行う第２のＯＤＴ制御手段
    を含む半導体メモリのオンダイターミネーション装置。
15. 前記ＯＤＴ入力ドライブ手段は、
    電源端に連結され、前記第１のコードに応じてオンになる複数のスイッチング素子、及び
    前記複数のスイッチング素子の各々と接地端ＶＳＳＱとの間に連結された複数の抵抗を含むことを特徴とする請求項１４に記載の半導体メモリのオンダイターミネーション装置。
16. 前記第１のＯＤＴ制御手段は、
    第１のイネーブル信号に応じて前記第１のライン電圧と基準電圧とを比較して、第１の比較結果信号を出力する比較部、
    前記第１の比較結果信号とリセット信号に応じて前記第１のコードのカウント又は第１の設定値へのリセットを行うレジスタ、及び
    前記第１のイネーブル信号と前記第１のコードに応じてリセット信号を生成する制御部を含むことを特徴とする請求項１４に記載の半導体メモリのオンダイターミネーション装置。
17. 前記比較部は、前記第１のライン電圧が前記基準電圧と一致しなければ、前記レジスタがアップカウントするように、第１の比較結果信号を出力するように構成されることを特徴とする請求項１６に記載の半導体メモリのオンダイターミネーション装置。
18. 前記制御部は、前記第１のイネーブル信号がディスエーブル状態で前記第１のコードが最大値に到達すれば、前記リセット信号をイネーブルにするように構成されることを特徴とする請求項１６に記載の半導体メモリのオンダイターミネーション装置。
19. 前記第１のイネーブル信号はパルス信号であることを特徴とする請求項１６に記載の半導体メモリのオンダイターミネーション装置。
20. 前記制御部は、前記第１のイネーブル信号が入力されるインバータ、及び
    前記インバータの出力と前記第１のコードが入力されるＸＮＯＲゲートを含むことを特徴とする請求項１６に記載の半導体メモリのオンダイターミネーション装置。
21. 前記ＯＤＴ出力ドライブ手段は、
    電源端に連結され、前記第２のコードに応じてオンになる複数のトランジスタからなる第１のトランジスタグループ、
    前記第１のトランジスタグループのトランジスタの各々と接地端との間に連結された複数の抵抗からなる第１の抵抗グループ、
    前記第１の抵抗グループの抵抗の各々と連結された複数の抵抗からなる第２の抵抗グループ、及び
    前記第２の抵抗グループの抵抗の各々と接地端との間に連結され、前記第２のコードに応じてオンになる複数のトランジスタからなる第２のトランジスタグループを含むことを特徴とする請求項１４に記載の半導体メモリのオンダイターミネーション装置。
22. 前記第２のＯＤＴ制御手段は、
    第２のイネーブル信号に応じて前記第２のライン電圧と基準電圧とを比較して、第２の比較結果信号を出力する比較部、
    前記第２の比較結果信号とリセット信号に応じて前記第２のコードのカウント又は第２の設定値へのリセットを行うレジスタ、及び
    前記第２のイネーブル信号と前記第２のコードに応じてリセット信号を生成する制御部を含むことを特徴とする請求項１４に記載の半導体メモリのオンダイターミネーション装置。
23. 前記比較部は、前記第２のライン電圧が前記基準電圧と一致しなければ、前記レジスタがダウンカウントするように第２の比較結果信号を出力するように構成されることを特徴とする請求項２２に記載の半導体メモリのオンダイターミネーション装置。
24. 前記制御部は、前記第２のイネーブル信号がディスエーブル状態で前記第２のコードが最小値に到達すれば、前記リセット信号をイネーブルにするように構成されることを特徴とする請求項２２に記載の半導体メモリのオンダイターミネーション装置。
25. 前記第２のイネーブル信号はパルス信号であることを特徴とする請求項２２に記載の半導体メモリのオンダイターミネーション装置。
26. 前記制御部は、前記第２のイネーブル信号が入力される第１のインバータ、
    前記第２のコードの各ビットが入力される第２のコードのビット数だけの第２のインバータ、及び
    前記第１及び第２のインバータの出力が入力されるＸＮＯＲゲートを含むことを特徴とする請求項２２に記載の半導体メモリのオンダイターミネーション装置。
27. 前記第１の設定値及び第２の設定値は、シミュレーション又は半導体メモリ動作テストを介して設定されることを特徴とする請求項１４に記載の半導体メモリのオンダイターミネーション装置。
28. 第１のコードに応じて抵抗比が決定される入力ドライブ手段、第２のコードに応じて抵抗比が決定される出力ドライブ手段を有する半導体メモリのオンダイターミネーション方法であって、
    前記入力ドライブ手段で出力された第１のライン電圧と基準電圧とを比較する第１の比較ステップ、
    前記第１の比較ステップの比較結果に応じて前記第１のコードのカウント又は第１の設定値へのリセットを行うステップ、
    前記出力ドライブ手段で出力された第２のライン電圧と基準電圧とを比較する第２の比較ステップ、及び
    前記第２の比較ステップの比較結果に応じて前記第２のコードのカウント又は第２の設定値へのリセットを行うステップを含む半導体メモリのオンダイターミネーション方法。
29. 前記第１のイネーブル信号は、パルス信号であることを特徴とする請求項２８に記載の半導体メモリのオンダイターミネーション方法。
30. 前記第１の比較ステップの比較結果に応じて前記第１のコードを第１の設定値にリセットするステップは、
    前記第１のイネーブル信号がディスエーブル状態で前記第１のコードが最大値に到達すれば、前記第１のコードを第１の設定値にリセットするステップであることを特徴とする請求項２８又は請求項２９に記載の半導体メモリのオンダイターミネーション方法。
31. 前記第２の比較ステップの比較結果に応じて前記第２のコードをカウントするステップは、
    第２のイネーブル信号のイネーブル区間の間、前記第２のライン電圧と前記基準電圧が一致しなければ、前記第２のコードをカウントするステップであることを特徴とする請求項２８に記載の半導体メモリのオンダイターミネーション方法。
32. 前記第２のイネーブル信号は、パルス信号であることを特徴とする請求項３１に記載の半導体メモリのオンダイターミネーション方法。
33. 前記第２の比較ステップの比較結果に応じて前記第２のコードを第２の設定値にリセットするステップは、
    第２のイネーブル信号がディスエーブル状態で前記第２のコードが最小値に到達すれば、前記第２のコードを第２の設定値にリセットするステップであることを特徴とする請求項２８に記載の半導体メモリのオンダイターミネーション方法。
34. 前記第１の設定値及び第２の設定値は、シミュレーション又は半導体メモリ動作テストを介して設定されることを特徴とする請求項２８に記載の半導体メモリのオンダイターミネーション方法。