JP2009100340A - 半導体装置、およびドライバ制御方法 - Google Patents
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Abstract
【課題】半導体装置内のドライバ部（データ伝送路を駆動するドライバ部）において、線形なＩ−Ｖ特性をもつドライバ部を提供する。
【解決手段】本発明の半導体装置では、ドライバ２のプルアップ側において、抵抗素子が直列に挿入されたＰｃｈトランジスタＰ１、Ｐ２、Ｐ３を用意し、Ｐｃｈトランジスタ側のＯＮ抵抗と抵抗素子の抵抗値とを選択可能に構成する。また、ドライバ２のプルダウン側においても、抵抗素子が直列に挿入されたＮｃｈトランジスタＮ１、Ｎ２、Ｎ３を用意し、Ｎｃｈトランジスタ側のＯＮ抵抗と抵抗素子の抵抗値とを選択可能に構成する。そして、これらを任意に組み合わせる事で、線形なＩ−Ｖ特性をもつドライバ２を実現する。
【選択図】図１
【解決手段】本発明の半導体装置では、ドライバ２のプルアップ側において、抵抗素子が直列に挿入されたＰｃｈトランジスタＰ１、Ｐ２、Ｐ３を用意し、Ｐｃｈトランジスタ側のＯＮ抵抗と抵抗素子の抵抗値とを選択可能に構成する。また、ドライバ２のプルダウン側においても、抵抗素子が直列に挿入されたＮｃｈトランジスタＮ１、Ｎ２、Ｎ３を用意し、Ｎｃｈトランジスタ側のＯＮ抵抗と抵抗素子の抵抗値とを選択可能に構成する。そして、これらを任意に組み合わせる事で、線形なＩ−Ｖ特性をもつドライバ２を実現する。
【選択図】図１
Description
本発明は、データ伝送路にデータを伝送するためのドライバ部を備える半導体装置、およびドライバ制御方法に関し、特に、電源終端（線路の終端部で電源に抵抗でプルアップする方式）を有するインターフェースにおいて、線形なＩ−Ｖ特性をもつドライバを提供することにより、伝送特性を改善をすると共に、線形なＩ−Ｖ特性をもつドライバを各種条件に適合できる、半導体装置、およびドライバ部制御方法に関する。
近年、動作スピードが高速になり、反射による波形品質の劣化を防ぐため、図６に示す様に、ドライバ２１側からレシーバ２２側にデータ伝送路２３を介してデータを送信する場合に、レシーバ２２側において、終端電圧Ｖｔｔと終端抵抗ＲｔｔによりＶｔｔ終端が行われる場合があった。
図７は、データ伝送路２３におけるシミュレーション波形を示す図であり、Ｅｙｅパターン（アイダイアグラム）を示したものである。図７（Ａ）は、終端電圧Ｖｔｔの電圧レベルを電源電圧ＶＤＤの１／２にした場合のＥｙｅパターンを示し、図７（Ｂ）は、終端電圧Ｖｔｔの電圧レベルを電源電圧ＶＤＤにした場合のＥｙｅパターンを示している。通常、信号のＬｏｗレベル／Ｈｉｇｈレベルを判定する基準電圧ＶＲｅｆは、“Ｌｏｗレベルと基準電圧ＶＲｅｆのマージン”と“Ｈｉｇｈレベルと基準電圧ＶＲｅｆのマージン”が等しくなる様に、電源電圧ＶＤＤの１／２のレベルに設定されている事が一般的である。
Ｖｔｔ終端時の信号振幅は終端抵抗Ｒｔｔの抵抗値に依存し、抵抗値が大きいほど信号振幅は大きくなり、Ｖｔｔ終端がされていない場合は、信号はフル振幅する。図７（Ａ）のシミュレーション結果が示す様に、Ｖｔｔ終端する場合は、Ｅｙｅパターンの信号クロスポイントａが基準電圧ＶＲｅｆレベルと等しくなるようにする必要があるので、終端電圧Ｖｔｔは電源電圧ＶＤＤの１／２のレベル、すなわち、基準電圧ＶＲｅｆレベルと等しくする必要がある。
しかし近年、携帯電話を代表とする携帯機器向けに、低消費電力に対する要求が強く、半導体装置においても低消費電力化のため、電源電圧を低電圧化する必要がある。一方、信号処理速度向上等の観点から、信号の高速化に対する要求も強いので、低電圧化と高速化の両方を実現する必要がある。
この様な状況において、電源電圧の低電圧化と共に基準電圧ＶＲｅｆも小さくなるのでレシーバの感度や動作速度等を考慮すると、基準電圧ＶＲｅｆレベルを電源電圧ＶＤＤの１／２のレベルよりも高く出来れば、低電圧化と高速化の実現性が増してくる。この様な背景の下、Ｖｔｔ終端のＶｔｔレベルを電源電圧と等しくすると、図７（Ｂ）のシミュレーション結果が示す様に、Ｅｙｅパターンが電源電圧ＶＤＤ側（図では上側）にシフトするので、基準電圧ＶＲｅｆレベルを電源電圧ＶＤＤの１／２のレベルよりも高く設定できる。
しかしながら、図７のシミュレーション結果は、ドライバ部モデルをトランジスタのＯＮ抵抗としてモデル化しているので、ドライバ部のプルアップ／プルダウンの電流と電圧の関係（Ｉ−Ｖ特性）が、線形特性を持っている時の結果である。しかし、実際のトランジスタのＩ−Ｖ特性は非飽和領域と飽和領域を持つ様な特性を示し、常に線形特性をもっている訳ではない。これらの特性を図８に示す。
シミュレーション結果から明らかな様に、Ｖｔｔレベルを電源電圧ＶＤＤと等しくすると、Ｈｉｇｈレベルの定常状態は電源電圧と等しいレベルになり、「Ｌｏｗレベルと基準電圧ＶＲｅｆのマージン」と「Ｈｉｇｈレベルと基準電圧ＶＲｅｆのマージン」とが等しくなる様に、終端抵抗Ｒｔｔの抵抗値とドライバトランジスタのＯＮ抵抗値を決める必要がある。
ここで、電源電圧ＶＤＤの１／２のレベル（図８；○で示すａのポイント）でドライバトランジスタのＯＮ抵抗を合わせ込んだ（プルアップ側とプルダウン側のＯＮ抵抗による分圧レベルが１／２ＶＤＤレベルになるように合わせ込んだ）モデル「トランジスタモデル」と、上記ＯＮ抵抗としてモデル化した「抵抗素子モデル」を用い、Ｖｔｔレベルを電源電圧ＶＤＤと等しくした時のシミュレーション結果を図９に示す。
図９（Ａ）は、抵抗素子モデルを使用した場合のＥｙｅパターンを示し、図９（Ｂ）は、トランジスタモデルのＥｙｅパターンを示している。図９（Ａ）に示す抵抗素子モデルにおけるＥｙｅパターンでは、信号に対称性があるが、図９（Ｂ）に示すトランジスタモデルでは、 Ｅｙｅパターンに対称性がなくなり（ジッタが生じる）と共に、ＬＯＷベルにおける波形の変動が目立っている。
図９に示すシミュレーション結果から、非線形なＩ−Ｖ特性をもつドライバ部では、Ｌｏｗレベルの定常状態は期待していた以上に安定性が下がってしまう。
この場合、終端抵抗Ｒｔｔの抵抗値を小さくすることで定常状態のＬｏｗレベルを期待値に合わすことができる。そのシミュレーション結果を図１０に示す。図１０（Ａ）は、抵抗素子モデルの場合のＥｙｅパターンを示し、図１０（Ｂ）は、トランジスタモデルの場合のＥｙｅパターンを示す。
この場合、終端抵抗Ｒｔｔの抵抗値を小さくすることで定常状態のＬｏｗレベルを期待値に合わすことができる。そのシミュレーション結果を図１０に示す。図１０（Ａ）は、抵抗素子モデルの場合のＥｙｅパターンを示し、図１０（Ｂ）は、トランジスタモデルの場合のＥｙｅパターンを示す。
図１０（Ｂ）に示すトランジスタモデルのシミュレーション結果からも明らかな様に、終端抵抗Ｒｔｔの抵抗値を小さくした場合でも、非線形なＩ−Ｖ特性をもつドライバ部では、Ｅｙｅパターンの対称性がなくなり、Ｌｏｗ側のウインドウ幅が狭くなってしまう問題点がある。その理由は、ドライバ部のプルアップ（Ｐｃｈトランジスタ）／プルダウン（Ｎｃｈトランジスタ）の動作点を見れば明らかである。図２にＰｃｈトランジスタとＮｃｈトランジスタの動作点に関する図を示している。
図２から明らかな様に、非線形なＩ−Ｖ特性をもつドライバ部にて、終端電圧Ｖｔｔを電源電圧ＶＤＤと等しくした場合、ドライバ部のプルアップ（Ｐｃｈトランジスタ）の動作点は主に、ターゲットのＯＮ抵抗値よりも低い所で動作しており、プルダウン（Ｎｃｈトランジスタ）の動作点は主に、ターゲットのＯＮ抵抗値よりも高い所で動作している。これが原因で、Ｅｙｅパターンの対称性がなくなってしまう。
以上、述べて来た問題を解決する為には、終端抵抗Ｒｔｔの抵抗値と基準電圧ＶＲｅｆレベルを考慮し、「Ｌｏｗレベルと基準電圧ＶＲｅｆのマージン」と「Ｈｉｇｈレベルと基準電圧ＶＲｅｆのマージン」とが等しくなる様なＯＮ抵抗値で線形なＩ−Ｖ特性をもつドライバ部が必要になる。
また、その他の問題点として、反射の影響を少なくするため、ドライバ部とレシーバ間の接続条件に応じて終端抵抗Ｒｔｔの抵抗値は変わり、また、基準電圧ＶＲｅｆレベルも、レシーバの設計によって変わるので、それらに適するドライバ部のターゲットＯＮ抵抗の抵抗値も変わってくる。このため、ドライバ部のターゲットＯＮ抵抗の抵抗値を調整できることが必要になる
なお、本発明に関連する従来技術の半導体装置がある（例えば、特許文献１参照）。この特許文献１の半導体装置には、レシーバ側に終端抵抗素子がないシステムにおいて、ドライバ部の出力インピーダンスと信号線の特性インピーダンスが等しくなる様に、トランジスタのＯＮ抵抗Ｒｓを決定し、線形性を持たせる技術が開示されている。
しかしながら、本発明は、レシーバ側に終端抵抗素子がある事を前提とするものであり、特に終端抵抗素子は、ＶＤＤにつられたシステムに特化したものである。つまり本発明は、特許文献１の半導体装置のようにドライバ部の出力インピーダンスと信号線の特性インピーダンスをマッチングさせる必要がないという点で、特許文献１の従来技術とは異なるものである。
特開２００３−６９４１３号公報
上述したように、半導体装置のドライバ部においては、終端抵抗Ｒｔｔの抵抗値と基準電圧ＶＲｅｆレベルを考慮し、「Ｌｏｗレベルと基準電圧ＶＲｅｆのマージン」と「Ｈｉｇｈレベルと基準電圧ＶＲｅｆのマージン」とが等しくなる様なＯＮ抵抗値で線形なＩ−Ｖ特性をもつドライバ部が必要になる。
また、その他の問題点として、反射の影響を少なくするため、ドライバ部とレシーバ間の接続条件に応じて終端抵抗Ｒｔｔの抵抗値は変わり、また、基準電圧ＶＲｅｆレベルも、レシーバの設計によって変わるので、それらに適するドライバ部のターゲットＯＮ抵抗の抵抗値も変わってくる。このため、ドライバ部のターゲットＯＮ抵抗の抵抗値を調整できることが必要になる
本発明は、斯かる実情に鑑みなされたものであり、本発明の目的は、半導体装置のドライバ部（データ伝送路を駆動するドライバ部）において、線形なＩ−Ｖ特性をもつドライバ部を提供することにより、信号の伝送特性を改善すると共に、線形なＩ−Ｖ特性をもつドライバ部を各種条件に適合できように制御できる、半導体装置、およびドライバ制御方法を提供することにある。
本発明は上記課題を解決するためになされたものであり、本発明の半導体装置は、電源終端されたデータ伝送路にデータを伝送するためのドライバ部を備える半導体装置であって、前記ドライバ部は、プルアップ側が、前記データ伝送路をＨｉｇｈレベルに駆動するためのＯＮ抵抗値が異なる複数のトランジスタと、前記トランジスタのそれぞれに対して直列に接続される抵抗素子であって、前記トランジスタの出力側に一端が接続されると共に他端が前記データ伝送路に接続される複数の抵抗素子と、で構成され、プルダウン側が、前記データ伝送路をＬｏｗレベルに駆動するためのＯＮ抵抗値が異なる複数のトランジスタと、前記トランジスタのそれぞれに対して直列に接続される抵抗素子であって、前記トランジスタの出力側に一端が接続されると共に他端が前記データ伝送路に接続される複数の抵抗素子と、で構成され、前記プルアップ側およびプルダウン側のそれぞれにおいて、前記複数のトランジスタの内のいずれかのトランジスタを選択する駆動トランジスタ選択部を、備えることを特徴とする。
上記構成からなる本発明の半導体装置では、ドライバ部のプルアップ側において、抵抗素子が直列に挿入されたトランジスタを複数種類用意し、トランジスタのＯＮ抵抗と抵抗素子の抵抗値とを複数種類の値から選択可能に構成する。また、ドライバ部のプルダウン側においても、抵抗素子が直列に挿入されたトランジスタを複数種類用意し、トランジスタのＯＮ抵抗と抵抗素子の抵抗値とを複数種類の値から選択可能に構成する。そして、これらを任意に組み合わせる事で、線形なＩ−Ｖ特性をもつドライバ部を実現する。
これにより、半導体装置において、線形なＩ−Ｖ特性をもつドライバ部を提供することができ、信号の伝送特性を改善すると共に、線形なＩ−Ｖ特性をもつドライバ部を各種条件に適合できように制御できる。このため、終端抵抗値や基準電圧ＶＲｅｆ値が変わったとしても、線形特性をもつ最適なドライバトランジスタ側のＯＮ抵抗値を任意に決定出来るので、終端条件や基準電圧ＶＲｅｆ値が変わったとしても、Ｅｙｅパターンの対称性を確保でき、Ｌｏｗ側のウインドウ幅が狭くなってしまう問題を解決出来る。
上記構成からなる本発明の半導体装置では、ドライバ部のプルアップ側において、抵抗素子が直列に挿入されたトランジスタを複数種類用意し、トランジスタのＯＮ抵抗と抵抗素子の抵抗値とを複数種類の値から選択可能に構成する。また、ドライバ部のプルダウン側においても、抵抗素子が直列に挿入されたトランジスタを複数種類用意し、トランジスタのＯＮ抵抗と抵抗素子の抵抗値とを複数種類の値から選択可能に構成する。そして、これらを任意に組み合わせる事で、線形なＩ−Ｖ特性をもつドライバ部を実現する。
これにより、半導体装置において、線形なＩ−Ｖ特性をもつドライバ部を提供することができ、信号の伝送特性を改善すると共に、線形なＩ−Ｖ特性をもつドライバ部を各種条件に適合できように制御できる。このため、終端抵抗値や基準電圧ＶＲｅｆ値が変わったとしても、線形特性をもつ最適なドライバトランジスタ側のＯＮ抵抗値を任意に決定出来るので、終端条件や基準電圧ＶＲｅｆ値が変わったとしても、Ｅｙｅパターンの対称性を確保でき、Ｌｏｗ側のウインドウ幅が狭くなってしまう問題を解決出来る。
また、本発明の半導体装置は、電源終端されたデータ伝送路にデータを伝送するためのドライバ部を備える半導体装置であって、前記ドライバ部は、プルアップ側が、前記データ伝送路をＨｉｇｈレベルに駆動するためのＯＮ抵抗値が異なる複数のＰｃｈトランジスタと、前記Ｐｃｈトランジスタのそれぞれに対して直列に接続される抵抗素子であって、前記Ｐｃｈトランジスタの出力側に一端が接続されると共に他端が前記データ伝送路に接続される複数の抵抗素子と、で構成され、プルダウン側が、前記データ伝送路をＬｏｗレベルに駆動するためのＯＮ抵抗値が異なる複数のＮｃｈトランジスタと、前記Ｎｃｈトランジスタのそれぞれに対して直列に接続される抵抗素子であって、前記Ｎｃｈトランジスタの出力側に一端が接続されると共に他端が前記データ伝送路に接続される複数の抵抗素子と、で構成され、前記プルアップ側およびプルダウン側のそれぞれにおいて、前記複数のトランジスタの内のいずれかのトランジスタを選択する駆動トランジスタ選択部を、備えることを特徴とする。
上記構成からなる本発明の半導体装置では、ドライバ部のプルアップ側において、抵抗素子が直列に挿入されたＰｃｈトランジスタを複数種類用意し、ＰｃｈトランジスタのＯＮ抵抗と抵抗素子の抵抗値とを複数種類の値から選択可能に構成する。また、ドライバ部のプルダウン側においても、抵抗素子が直列に挿入されたＮｃｈトランジスタを複数種類用意し、ＮｃｈトランジスタのＯＮ抵抗と抵抗素子の抵抗値とを複数種類の値から選択可能に構成する。そして、これらを任意に組み合わせる事で、線形なＩ−Ｖ特性をもつドライバ部を実現する。
これにより、半導体装置において、線形なＩ−Ｖ特性をもつドライバ部を提供することができ、信号の伝送特性を改善すると共に、線形なＩ−Ｖ特性をもつドライバ部を各種条件に適合できように制御できる。このため、終端抵抗値や基準電圧ＶＲｅｆ値が変わったとしても、線形特性をもつ最適なドライバトランジスタ側のＯＮ抵抗値を任意に決定出来るので、終端条件や基準電圧ＶＲｅｆ値が変わったとしても、Ｅｙｅパターンの対称性を確保でき、Ｌｏｗ側のウインドウ幅が狭くなってしまう問題を解決出来る。
上記構成からなる本発明の半導体装置では、ドライバ部のプルアップ側において、抵抗素子が直列に挿入されたＰｃｈトランジスタを複数種類用意し、ＰｃｈトランジスタのＯＮ抵抗と抵抗素子の抵抗値とを複数種類の値から選択可能に構成する。また、ドライバ部のプルダウン側においても、抵抗素子が直列に挿入されたＮｃｈトランジスタを複数種類用意し、ＮｃｈトランジスタのＯＮ抵抗と抵抗素子の抵抗値とを複数種類の値から選択可能に構成する。そして、これらを任意に組み合わせる事で、線形なＩ−Ｖ特性をもつドライバ部を実現する。
これにより、半導体装置において、線形なＩ−Ｖ特性をもつドライバ部を提供することができ、信号の伝送特性を改善すると共に、線形なＩ−Ｖ特性をもつドライバ部を各種条件に適合できように制御できる。このため、終端抵抗値や基準電圧ＶＲｅｆ値が変わったとしても、線形特性をもつ最適なドライバトランジスタ側のＯＮ抵抗値を任意に決定出来るので、終端条件や基準電圧ＶＲｅｆ値が変わったとしても、Ｅｙｅパターンの対称性を確保でき、Ｌｏｗ側のウインドウ幅が狭くなってしまう問題を解決出来る。
また、本発明の半導体装置は、電源終端されたデータ伝送路にデータを伝送するためのドライバ部を備える半導体装置であって、前記ドライバ部は、プルアップ側のＰｃｈトランジスタであって、ソースが電源側に接続され、ドレインが共通接続される、ＯＮ抵抗値がそれぞれ異なる第１群のＰｃｈトランジスタと、前記第１群のＰｃｈトランジスタのドレイン側にソースが接続され、ドレインが異なる抵抗値の抵抗素子を介して前記データ伝送路に共通接続される抵抗素子選択用の第２群のＰｃｈトランジスタと、プルダウン側のＮｃｈトランジスタであって、ソースがグランド側に接続され、ドレインが共通接続される、ＯＮ抵抗値がそれぞれ異なる第３群のＮｃｈトランジスタと、前記第３群のＮｃｈトランジスタのドレイン側にソースが接続され、ドレインが異なる抵抗値の抵抗素子を介して前記データ伝送路に共通接続される抵抗素子選択用の第４群のＮｃｈトランジスタと、前記第１群のＰｃｈトランジスタおよび第３群のＮｃｈトランジスタのゲートレベルを変更して、前記第１群の内のいずれかのＰｃｈトランジスタおよび前記第３群のうちのいずれかのＮｃｈトランジスタを選択する駆動トランジスタ選択部と、前記第２群のＰｃｈトランジスタおよび第４群のＮｃｈトランジスタのゲートレベルを変更して、前記第２群の内のいずれかのＰｃｈトランジスタおよび前記第４群のうちのいずれかのＮｃｈトランジスタを選択して抵抗素子を選択する抵抗用トランジスタ選択部と、を備えることを特徴とする。
上記構成からなる本発明の半導体装置では、ドライバ部のプルアップ側において、第１群のＰｃｈトランジスタからＰｃｈトランジスタを選択してＯＮ抵抗値を設定し、第２群のＰｃｈトランジスタを選択して抵抗素子の抵抗値を設定する。また、ドライバ部のプルダウン側において、第３群のＮｃｈトランジスタからＮｃｈトランジスタを選択してＯＮ抵抗値を設定し、第４群のＮｃｈトランジスタを選択して抵抗素子の抵抗値を設定する。
これにより、半導体装置において、線形なＩ−Ｖ特性をもつドライバ部を提供することができ、信号の伝送特性を改善すると共に、線形なＩ−Ｖ特性をもつドライバ部を各種条件に適合できように制御できる。このため、終端抵抗値や基準電圧ＶＲｅｆ値が変わったとしても、線形特性をもつ最適なドライバトランジスタ側のＯＮ抵抗値を任意に決定出来るので、終端条件や基準電圧ＶＲｅｆ値が変わったとしても、Ｅｙｅパターンの対称性を確保でき、Ｌｏｗ側のウインドウ幅が狭くなってしまう問題を解決出来る。
上記構成からなる本発明の半導体装置では、ドライバ部のプルアップ側において、第１群のＰｃｈトランジスタからＰｃｈトランジスタを選択してＯＮ抵抗値を設定し、第２群のＰｃｈトランジスタを選択して抵抗素子の抵抗値を設定する。また、ドライバ部のプルダウン側において、第３群のＮｃｈトランジスタからＮｃｈトランジスタを選択してＯＮ抵抗値を設定し、第４群のＮｃｈトランジスタを選択して抵抗素子の抵抗値を設定する。
これにより、半導体装置において、線形なＩ−Ｖ特性をもつドライバ部を提供することができ、信号の伝送特性を改善すると共に、線形なＩ−Ｖ特性をもつドライバ部を各種条件に適合できように制御できる。このため、終端抵抗値や基準電圧ＶＲｅｆ値が変わったとしても、線形特性をもつ最適なドライバトランジスタ側のＯＮ抵抗値を任意に決定出来るので、終端条件や基準電圧ＶＲｅｆ値が変わったとしても、Ｅｙｅパターンの対称性を確保でき、Ｌｏｗ側のウインドウ幅が狭くなってしまう問題を解決出来る。
また、本発明の半導体装置は、前記抵抗用トランジスタ選択部には、前記第２群のＰｃｈトランジスタ、および第４群のＮｃｈトランジスタの中から所望のトランジスタを選択するためのヒューズまたはアンチヒューズを備えること、を特徴とする。
上記構成からなる本発明の半導体装置では、第２群のＰｃｈトランジスタ、および第４群のＮｃｈトランジスタを選択するためのヒューズまたはアンチヒューズを備える。
これにより、２群のＰｃｈトランジスタ、および第４群のＮｃｈトランジスタ中から所望のトランジスタを容易に選択することができる。
上記構成からなる本発明の半導体装置では、第２群のＰｃｈトランジスタ、および第４群のＮｃｈトランジスタを選択するためのヒューズまたはアンチヒューズを備える。
これにより、２群のＰｃｈトランジスタ、および第４群のＮｃｈトランジスタ中から所望のトランジスタを容易に選択することができる。
また、本発明の半導体装置は、電源電圧ＶＤＤと基準電圧ＶＲｅｆを基に、ドライバ部出力のＬｏｗレベルと基準電圧ＶＲｅｆのマージンと、ドライバ部出力のＨｉｇｈレベルと基準電圧ＶＲｅｆのマージンとが等しくなるＬｏｗレベルを判定するためのＶＩＬ判定基準電圧ＶＬｏを発生するＶＩＬ判定基準電圧発生ブロックと、レシーバ側の終端抵抗Ｒｔｔの抵抗値と、ドライバ部のＮｃｈトランジスタのＯＮ抵抗値と、該Ｎｃｈトランジスタに接続された抵抗素子の抵抗値とにより決まる信号のＬｏｗレベルと、前記ＶＩＬ判定基準電圧発生ブロックにより生成されるＶＩＬ判定基準電圧ＶＬｏとを比較するＶＩＬレベル判定ブロックと、前記ＶＩＬレベル判定ブロックによる比較結果を基に、ドライバ部のＮｃｈトランジスタのＯＮ抵抗の調整を、ドライバ部のＬｏｗ出力レベルが前記ＶＩＬ判定基準電圧ＶＬｏと等しくなるまで繰り返す出力ＢＵＦコントロール部と、を備えることを特徴とする。
上記構成からなる本発明の半導体装置では、ＶＩＬ判定基準電圧発生ブロックは、「ドライバ部出力のＬｏｗレベルと基準電圧ＶＲｅｆのマージン」と、「ドライバ部出力のＨｉｇｈレベルと基準電圧ＶＲｅｆのマージン」とが等しくなるＬｏｗレベルを判定するためのＶＩＬ判定基準電圧ＶＬｏを発生する。ＶＩＬレベル判定ブロックは、レシーバ側の終端抵抗Ｒｔｔの抵抗値と、ドライバ部のＮｃｈトランジスタのＯＮ抵抗値と、Ｎｃｈトランジスタに接続された抵抗値とにより決まる信号のＬｏｗレベルと、ＶＩＬ判定基準電圧ＶＬｏとを比較する。出力ＢＵＦコントロール部は、ＶＩＬレベル判定ブロックによる比較結果を基に、ドライバ部のＮｃｈトランジスタのＯＮ抵抗の調整を、ドライバ部のＬｏｗ出力レベルがＶＩＬ判定基準電圧ＶＬｏと等しくなるまで繰り返す。
これにより、伝送線路の特性インピーダンス等によって変わり得る終端抵抗Ｒｔｔの抵抗値やレシーバの性能に依存する基準電圧ＶＲｅｆ値によって決まるドライバ部のＯＮ抵抗を適宜変更可能になると共に、「ドライバ部出力のＬｏｗレベルと基準電圧ＶＲｅｆのマージン」と、「ドライバ部出力のＨｉｇｈレベルと基準電圧ＶＲｅｆのマージン」とが等しくなるように、ＮｃｈトランジスタのＯＮ抵抗値と、抵抗素子の値を設定することができる。
上記構成からなる本発明の半導体装置では、ＶＩＬ判定基準電圧発生ブロックは、「ドライバ部出力のＬｏｗレベルと基準電圧ＶＲｅｆのマージン」と、「ドライバ部出力のＨｉｇｈレベルと基準電圧ＶＲｅｆのマージン」とが等しくなるＬｏｗレベルを判定するためのＶＩＬ判定基準電圧ＶＬｏを発生する。ＶＩＬレベル判定ブロックは、レシーバ側の終端抵抗Ｒｔｔの抵抗値と、ドライバ部のＮｃｈトランジスタのＯＮ抵抗値と、Ｎｃｈトランジスタに接続された抵抗値とにより決まる信号のＬｏｗレベルと、ＶＩＬ判定基準電圧ＶＬｏとを比較する。出力ＢＵＦコントロール部は、ＶＩＬレベル判定ブロックによる比較結果を基に、ドライバ部のＮｃｈトランジスタのＯＮ抵抗の調整を、ドライバ部のＬｏｗ出力レベルがＶＩＬ判定基準電圧ＶＬｏと等しくなるまで繰り返す。
これにより、伝送線路の特性インピーダンス等によって変わり得る終端抵抗Ｒｔｔの抵抗値やレシーバの性能に依存する基準電圧ＶＲｅｆ値によって決まるドライバ部のＯＮ抵抗を適宜変更可能になると共に、「ドライバ部出力のＬｏｗレベルと基準電圧ＶＲｅｆのマージン」と、「ドライバ部出力のＨｉｇｈレベルと基準電圧ＶＲｅｆのマージン」とが等しくなるように、ＮｃｈトランジスタのＯＮ抵抗値と、抵抗素子の値を設定することができる。
また、本発明の半導体装置は、前記ドライバ部のドライバレプリカであって、前記ＢＵＦコトロールにより求めたドライバ部におけるＮｃｈトランジスタ側のＯＮ抵抗値を予め設定し、これに等しいＰｃｈトランジスタ側のＯＮ抵抗値を求めるためのドライバレプリカと、電源電圧ＶＤＤを基に、１／２ＶＤＤレベルの電圧を生成する１／２ＶＤＤレベル発生部と、前記ドライバレプリカ内のＮｃｈトランジスタ側のＯＮ抵抗値と、Ｐｃｈトランジスタ側のＯＮ抵抗とで決まる分圧レベルと、前記１／２ＶＤＤレベル発生部で発生された１／２ＶＤＤレベルとを比較する１／２ＶＤＤレベル判定ブロックと、前記１／２ＶＤＤレベル判定ブロックの出力を基に、前記分圧レベルが前記１／２ＶＤＤレベルになるように前記ドライバレプリカのＰｃｈトランジスタ側のＯＮ抵抗値を調整すると共に、該ドライバレプリカのＰｃｈトランジスタ側のＯＮ抵抗値を基に前記ドライバ部のＰｃｈトランジスタ側をＯＮ抵抗値を調整する出力ＢＵＦコントロール部と、を備えることを特徴とする。
上記構成からなる本発明の半導体装置では、ドライバレプリカを使用して、ＰｃｈトランジスタのＯＮ抵抗値と、抵抗素子の値を設定する。この場合に、ドライバ部のＮｃｈトランジスタのＯＮ抵抗値と、抵抗素子の値とをドライバレプリカに予め設定する。そして、ドライバレプリカ内のＮｃｈトランジスタ側のＯＮ抵抗値と、Ｐｃｈトランジスタ側のＯＮ抵抗とで決まる分圧レベルと、１／２ＶＤＤレベル（電源電圧ＶＤＤの１／２の電圧レベル）とを比較し、前記分圧レベルが１／２ＶＤＤレベルになるようにドライバレプリカのＰｃｈトランジスタ側のＯＮ抵抗値を調整する。調整完了後、ドライバレプリカのＰｃｈトランジスタ側のＯＮ抵抗値を基に、ドライバ部のＰｃｈトランジスタ側をＯＮ抵抗値を調整する。
これにより、ドライバレプリカを使用して、Ｐｃｈトランジスタ側のＯＮ抵抗値と、抵抗素子の抵抗値とを容易に設定することができる。
上記構成からなる本発明の半導体装置では、ドライバレプリカを使用して、ＰｃｈトランジスタのＯＮ抵抗値と、抵抗素子の値を設定する。この場合に、ドライバ部のＮｃｈトランジスタのＯＮ抵抗値と、抵抗素子の値とをドライバレプリカに予め設定する。そして、ドライバレプリカ内のＮｃｈトランジスタ側のＯＮ抵抗値と、Ｐｃｈトランジスタ側のＯＮ抵抗とで決まる分圧レベルと、１／２ＶＤＤレベル（電源電圧ＶＤＤの１／２の電圧レベル）とを比較し、前記分圧レベルが１／２ＶＤＤレベルになるようにドライバレプリカのＰｃｈトランジスタ側のＯＮ抵抗値を調整する。調整完了後、ドライバレプリカのＰｃｈトランジスタ側のＯＮ抵抗値を基に、ドライバ部のＰｃｈトランジスタ側をＯＮ抵抗値を調整する。
これにより、ドライバレプリカを使用して、Ｐｃｈトランジスタ側のＯＮ抵抗値と、抵抗素子の抵抗値とを容易に設定することができる。
また、本発明の半導体装置は、前記レシーバ側がＯＤＴ機能を備える場合のドライバ部であって、電源電圧ＶＤＤを基に１／２ＶＤＤレベルの電圧を生成する１／２ＶＤＤレベル発生部と、前記ＯＤＴ機能をＯＦＦにした状態において、前記ドライバ部のＮｃｈトランジスタ側のＯＮ抵抗値と、Ｐｃｈトランジスタ側のＯＮ抵抗とで決まる分圧レベルと、前記１／２ＶＤＤレベル発生部で発生された１／２ＶＤＤレベルとを比較する１／２ＶＤＤレベル判定ブロックと、前記１／２ＶＤＤレベル判定ブロックの出力を基に、前記分圧レベルが前記１／２ＶＤＤレベルになるように前記Ｐｃｈトランジスタ側のＯＮ抵抗値を調整するＢＵＦコトロール部と、を備えることを特徴とする。
上記構成からなる本発明の半導体装置では、ドライバ部において、Ｎｃｈトランジスタ側のＯＮ抵抗値と抵抗素子の抵抗値の調整が完了した後に、ＯＤＴ機能をＯＦＦ状態し、ドライバ部のＮｃｈトランジスタ側のＯＮ抵抗値と、Ｐｃｈトランジスタ側のＯＮ抵抗とで決まる分圧レベルと、１／２ＶＤＤレベル（電源電圧ＶＤＤの１／２のレベル）とを比較し、分圧レベルが１／２ＶＤＤレベルになるようにＰｃｈトランジスタ側のＯＮ抵抗値を調整する。
これにより、ドライバレプリカを使用することなく、Ｐｃｈトランジスタ側のＯＮ抵抗値と、抵抗素子の値とを容易に設定することができる。
上記構成からなる本発明の半導体装置では、ドライバ部において、Ｎｃｈトランジスタ側のＯＮ抵抗値と抵抗素子の抵抗値の調整が完了した後に、ＯＤＴ機能をＯＦＦ状態し、ドライバ部のＮｃｈトランジスタ側のＯＮ抵抗値と、Ｐｃｈトランジスタ側のＯＮ抵抗とで決まる分圧レベルと、１／２ＶＤＤレベル（電源電圧ＶＤＤの１／２のレベル）とを比較し、分圧レベルが１／２ＶＤＤレベルになるようにＰｃｈトランジスタ側のＯＮ抵抗値を調整する。
これにより、ドライバレプリカを使用することなく、Ｐｃｈトランジスタ側のＯＮ抵抗値と、抵抗素子の値とを容易に設定することができる。
また、本発明のドライバ制御方法は、電源終端されたデータ伝送路にデータを伝送するためのドライバ部を備える半導体装置におけるドライバ制御方法であって、プルアップ側を、前記データ伝送路をＨｉｇｈレベルに駆動するためのＯＮ抵抗値が異なる複数のトランジスタと、前記トランジスタのそれぞれに対して直列に接続される抵抗素子であって、前記トランジスタの出力側に一端が接続されると共に他端が前記データ伝送路に接続される複数の抵抗素子と、で構成する手順と、プルダウン側を、前記データ伝送路をＬｏｗレベルに駆動するためのＯＮ抵抗値が異なる複数のトランジスタと、前記トランジスタのそれぞれに対して直列に接続される抵抗素子であって、前記トランジスタの出力側に一端が接続されると共に他端が前記データ伝送路に接続される複数の抵抗素子と、で構成する手順と、前記プルアップ側およびプルダウン側のそれぞれにおいて、前記複数のトランジスタの内のいずれかのトランジスタを選択する駆動トランジスタ選択手順と、含むことを特徴とする。
上記手順を含む本発明のドライバ制御方法では、ドライバ部のプルアップ側において、抵抗素子が直列に挿入されたトランジスタを複数種類用意し、トランジスタのＯＮ抵抗と抵抗素子の抵抗値とを複数種類の値から選択可能に構成する。また、ドライバ部のプルダウン側においても、抵抗素子が直列に挿入されたトランジスタを複数種類用意し、トランジスタのＯＮ抵抗と抵抗素子の抵抗値とを複数種類の値から選択可能に構成する。そして、これらを任意に組み合わせる事で、線形なＩ−Ｖ特性をもつドライバ部を実現する。
これにより、半導体装置において、線形なＩ−Ｖ特性をもつドライバ部を提供することができ、信号の伝送特性を改善すると共に、線形なＩ−Ｖ特性をもつドライバ部を各種条件に適合できように制御できる。このため、終端抵抗値や基準電圧ＶＲｅｆ値が変わったとしても、線形特性をもつ最適なドライバトランジスタ側のＯＮ抵抗値を任意に決定出来るので、終端条件や基準電圧ＶＲｅｆ値が変わったとしても、Ｅｙｅパターンの対称性を確保でき、Ｌｏｗ側のウインドウ幅が狭くなってしまう問題を解決出来る。
上記手順を含む本発明のドライバ制御方法では、ドライバ部のプルアップ側において、抵抗素子が直列に挿入されたトランジスタを複数種類用意し、トランジスタのＯＮ抵抗と抵抗素子の抵抗値とを複数種類の値から選択可能に構成する。また、ドライバ部のプルダウン側においても、抵抗素子が直列に挿入されたトランジスタを複数種類用意し、トランジスタのＯＮ抵抗と抵抗素子の抵抗値とを複数種類の値から選択可能に構成する。そして、これらを任意に組み合わせる事で、線形なＩ−Ｖ特性をもつドライバ部を実現する。
これにより、半導体装置において、線形なＩ−Ｖ特性をもつドライバ部を提供することができ、信号の伝送特性を改善すると共に、線形なＩ−Ｖ特性をもつドライバ部を各種条件に適合できように制御できる。このため、終端抵抗値や基準電圧ＶＲｅｆ値が変わったとしても、線形特性をもつ最適なドライバトランジスタ側のＯＮ抵抗値を任意に決定出来るので、終端条件や基準電圧ＶＲｅｆ値が変わったとしても、Ｅｙｅパターンの対称性を確保でき、Ｌｏｗ側のウインドウ幅が狭くなってしまう問題を解決出来る。
本発明の半導体装置においては、線形なＩ−Ｖ特性をもつドライバ部を提供することができ、信号の伝送特性を改善すると共に、線形なＩ−Ｖ特性をもつドライバ部を各種条件に適合できように制御できる。
このため、終端抵抗値や基準電圧ＶＲｅｆ値が変わったとしても、線形特性をもつ最適なドライバトランジスタのＯＮ抵抗値を任意に決定出来るので、終端条件や基準電圧ＶＲｅｆ値が変わったとしても、Ｅｙｅパターンの対称性を確保でき、Ｌｏｗ側のウインドウ幅が狭くなってしまう問題を解決出来る。
また、線形なＩ−Ｖ特性を持つドライバ部を提供する事により、Ｅｙｅパターンの対称性を持たせることができ、ウインドウ幅の歪を改善できる。また、「Ｌｏｗレベルと基準電圧ＶＲｅｆのマージン」と「Ｈｉｇｈレベルと基準電圧ＶＲｅｆのマージン」を等しくできる。
また、伝送線路の特性インピーダンス等によって変わり得る終端抵抗Ｒｔｔの抵抗値やレシーバの性能に依存する基準電圧ＶＲｅｆ値によって決まるドライバ部のＯＮ抵抗を適宜変更可能となる。
また、伝送線路の特性インピーダンス等によって変わりえる終端抵抗Ｒｔｔの抵抗値やレシーバの性能に依存する基準電圧ＶＲｅｆ値によって決まるドライバ部のＯＮ抵抗に関し、イニシャライズ時に、そのシステムに適した調整を行う事が可能となる。
さらに、トランジスタのＯＮ抵抗値は温度や電源電圧等の変動によっても変化するので、実動作中に定期的なＯＮ抵抗値調整を行う事によっても、効果が得られる。
次に、本発明の実施例について図面を参照して詳細に説明する。
［第１の実施の形態］
図１は、本発明の第１の実施の形態に係わる半導体装置の構成を示す図であり、ドライバ部の構成を示す図である。
図１は、本発明の第１の実施の形態に係わる半導体装置の構成を示す図であり、ドライバ部の構成を示す図である。
図１に示す様に、ドライバ部１は、ドライバ２と、駆動トランジスタ選択部３とで構成されている。また、ドライバ２は、プルアップ側のＰｃｈトランジスタ（Pch MOS FET）Ｐ１、Ｐ２、Ｐ３と、プルダウン側のＮｃｈトランジスタ（Nch MOS FET）Ｎ１、Ｎ２、N３とで構成されている。なお、ＰｃｈトランジスタＰ１、Ｐ２、Ｐ３は、それぞれ異なるＯＮ抵抗値を持つＰｃｈトランジスタである（同一の場合もある）。また、ＮｃｈトランジスタＮ１、Ｎ２、Ｎ３もそれぞれ異なるＯＮ抵抗値を持つＰｃｈトランジスタである（同一の場合もある）。
そして、プルアップ側のＰｃｈトランジスタＰ１、Ｐ２、Ｐ３のソース側は電源ＶＤＤに接続され、プルダウン側のＮｃｈトランジスタＮ１，Ｎ２、Ｎ３のソース側はグランド（ＧＮＤ）に接続されている。
また、ＰｃｈトランジスタＰ１のドレインと、ＮｃｈトランジスタＮ１のドレインとの間には、抵抗素子Ｒｓｐ１と抵抗素子Ｒｓｎ１とが直列に挿入されている。ＰｃｈトランジスタＰ２のドレインと、ＮｃｈトランジスタＮ２のドレインとの間には、抵抗素子Ｒｓｐ２と抵抗素子Ｒｓｎ２とが直列に挿入されている。ＰｃｈトランジスタＰ３のドレインと、ＮｃｈトランジスタＮ３のドレインとの間には、抵抗素子Ｒｓｐ３と抵抗素子Ｒｓｎ３とが挿入されている。
また、抵抗素子Ｒｓｐ１と抵抗素子Ｒｓｎ１の接続点と、抵抗素子Ｒｓｐ２と抵抗素子Ｒｓｎ２の接続点と、抵抗素子Ｒｓｐ３と抵抗素子Ｒｓｎ３の接続点とは共通接続されており、この共通接続点はドライバ部２の出力信号線ａ（データ伝送路）に接続されている。
なお、図中の符号Ｒｏｎ＿ｐ１はＰｃｈトランジスタＰ１のＯＮ抵抗値、Ｒｏｎ＿ｐ２はＰｃｈトランジスタＰ２のＯＮ抵抗値、Ｒｏｎ＿ｐ３はＰｃｈトランジスタＰ３のＯＮ抵抗値を示している。また、Ｒｏｎ＿ｎ１はＮｃｈトランジスタＮ１のＯＮ抵抗値、Ｒｏｎ＿ｎ２はＮｃｈトランジスタＮ２のＯＮ抵抗値、Ｒｏｎ＿ｎ３はＮｃｈトランジスタＮ３のＯＮ抵抗値を示している。
そして、駆動トランジスタ選択部３により、各トランジスタのゲートレベルを任意に変更して、駆動するトランジスタを選択することにより、トランジス部のＯＮ抵抗値（トランジスタのＯＮ抵抗と抵抗素子を合わせ抵抗値）を変更できるように構成されている。
このように、図１に示す構成例では、ドライバ２のトランジスタと直列に抵抗素子を挿入し、トランジスタのＯＮ抵抗と抵抗素子の抵抗値は数種類の値から選択可能に構成し、これらを任意に組み合わせることで、線形なＩ−Ｖ特性をもつドライバ部を実現する。例えば、ドライバ部のターゲットＯＮ抵抗値（目標とする抵抗値）よりも低いトランジスタのＯＮ抵抗と抵抗素子を組み合わせ、線形なＩ−Ｖ特性をもつドライバ部を実現する。
図２は、ＰｃｈトランジスタおよびＮｃｈトランジスタの動作点に関する図である。
図２に示すように、プルダウン側のＮｃｈトランジスタについては、出力抵抗Ｒｏｕｔを、ターゲット抵抗Ｒ＿ｔａｒｇｅｔの特性（直線性のある特性）に近づけるために、ＮｃｈトランジスタＮ１（ＯＮ抵抗値がＲｏｎ＿ｎ１）と抵抗素子Ｒｓｎ１を選択するか（Ｒｏｕｔ＝Ｒｏｎ＿ｎ１＋Ｒｓｎ１）、または、ＮｃｈトランジスタＮ２（ＯＮ抵抗値がＲｏｎ＿ｎ２）と抵抗素子Ｒｓｎ２を選択する（Ｒｏｕｔ＝Ｒｏｎ＿ｎ２＋Ｒｓｎ２）。この場合、ＮｃｈトランジスタＮ２と抵抗素子Ｒｓｎ２を選択する方が（Ｒｏｕｔ＝Ｒｏｎ＿ｎ２＋Ｒｓｎ２）、より直線性を得ることができる。
図２に示すように、プルダウン側のＮｃｈトランジスタについては、出力抵抗Ｒｏｕｔを、ターゲット抵抗Ｒ＿ｔａｒｇｅｔの特性（直線性のある特性）に近づけるために、ＮｃｈトランジスタＮ１（ＯＮ抵抗値がＲｏｎ＿ｎ１）と抵抗素子Ｒｓｎ１を選択するか（Ｒｏｕｔ＝Ｒｏｎ＿ｎ１＋Ｒｓｎ１）、または、ＮｃｈトランジスタＮ２（ＯＮ抵抗値がＲｏｎ＿ｎ２）と抵抗素子Ｒｓｎ２を選択する（Ｒｏｕｔ＝Ｒｏｎ＿ｎ２＋Ｒｓｎ２）。この場合、ＮｃｈトランジスタＮ２と抵抗素子Ｒｓｎ２を選択する方が（Ｒｏｕｔ＝Ｒｏｎ＿ｎ２＋Ｒｓｎ２）、より直線性を得ることができる。
同様にして、プルアップ側のＰｃｈトランジスタについては、出力抵抗Ｒｏｕｔを、ターゲット抵抗Ｒ＿ｔａＲｇｅｔの特性（直線性のある特性）に近づけるために、ＰｃｈトランジスタＰ１（ＯＮ抵抗値がＲｏｎ＿ｐ１）と抵抗素子Ｒｓｐ１を選択するか（Ｒｏｕｔ＝Ｒｏｎ＿ｐ１＋Ｒｓｐ１）、または、ＰｃｈトランジスタＰ２（ＯＮ抵抗値がＲｏｎ＿ｐ２）と抵抗素子Ｒｓｐ２を選択する（Ｒｏｕｔ＝Ｒｏｎ＿ｐ２＋Ｒｓｐ２）。この場合、ＰｃｈトランジスタＰ２と抵抗素子Ｒｓｐ２を選択する方が（Ｒｏｕｔ＝Ｒｏｎ＿ｐ２＋Ｒｓｐ２）、より直線性を得ることができる。
なお、トランジスタのＯＮ抵抗と抵抗素子の抵抗値の組み合わせに関しては、どこまで線形特性を実現する必要があるのかと言うことと、低いトランジスタのＯＮ抵抗値を実現するためのトランジスタ・サイズ（Wサイズ）増大による設計へのインパクトによるトレード・オフの関係がある。
例えば、図２に示す例おいて、「ＲＯＮ＿ｎ１＞ＲＯＮ＿ｎ２」、「Ｒｓｎ１＜Ｒｓｎ２」の関係があり、ＮｃｈトランジスタＮ２と抵抗素子Ｒｓｎ２を選択することにより、より線形性を有するＩ−Ｖ特性をもつドライバ部を実現するためには、より大きなトランジスタサイズ（Wサイズ）が必要になる。
また、トランジスタのＯＮ抵抗と抵抗素子の抵抗値の和が、ドライバ部のターゲットＯＮ抵抗値よりも大きくなるように選択する場合は、実用的なドライバ部のターゲットＯＮ抵抗値としては、数１０Ωから１００Ω程度の範囲にあると考えられる。
なお、図１に示す構成においては、駆動トランジスタ選択部３により、各トランジスタのゲートレベルを任意に変更して、駆動するトランジスタを選択する例を示したが、トランジスタ・抵抗素子選択用手段としては、ヒューズや、アンチヒューズを用いることもできる。
以上説明したように、本発明の第１の実施の形態においては、駆動トランジスタ選択部３により、プルアップ側のＰｃｈトランジスタおよび抵抗素子と、プルダウン側のＮｃｈトランジスタおよび抵抗素子とを選択することにより、線形なＩ−Ｖ特性をもつドライバ部を提供することができ、信号の伝送特性を改善することができる。また、線形なＩ−Ｖ特性をもつドライバ部を各種条件に適合できように制御できる。このため、終端抵抗値や基準電圧ＶＲｅｆ値が変わったとしても、線形特性をもつ最適なドライバトランジスタ側のＯＮ抵抗値を任意に決定出来るので、終端条件や基準電圧ＶＲｅｆ値が変わったとしても、Ｅｙｅパターンの対称性を確保でき、Ｌｏｗ側のウインドウ幅が狭くなってしまう問題を解決出来る。
［第２の実施の形態］
図３は、本発明の第２の実施の形態に係わる半導体装置の構成を示す図であり、ドライバ部の構成を示す図である。
図３は、本発明の第２の実施の形態に係わる半導体装置の構成を示す図であり、ドライバ部の構成を示す図である。
図３に示すドライバ部４は、ドライバ５と、駆動トランジスタ選択部６と、抵抗用トランジスタ選択部７とで構成されている。
ドライバ部４は、プルアップ側のＰｃｈトランジスタ（Pch MOS FET）Ｐ１、Ｐ２、Ｐ３（それぞれ異なるＯＮ抵抗値を持つ）と、抵抗素子選択用のＰｃｈトランジスタＰ４、Ｐ５、Ｐ６とを有している。また、プルダウン側のＮｃｈトランジスタ（Nch MOS FET）Ｎ１、Ｎ２、N３（それぞれ異なるＯＮ抵抗値を持つ）と、抵抗素子選択用のＮｃｈトランジスタＮ４、Ｎ５、Ｎ６とを有している。なお、ＰｃｈトランジスタＰ１、Ｐ２、Ｐ３は、それぞれ異なるＯＮ抵抗値を持つＰｃｈトランジスタである（同一の場合もある）。また、ＮｃｈトランジスタＮ１、Ｎ２、Ｎ３もそれぞれ異なるＯＮ抵抗値を持つＮｃｈトランジスタである（同一の場合もある）。
そして、プルアップ側のＰｃｈトランジスタＰ１、Ｐ２、Ｐ３のソース側は電源ＶＤＤに接続され、プルダウン側のＮｃｈトランジスタＮ１，Ｎ２、Ｎ３のソース側はグランド（ＧＮＤ）に接続されている。
ＰｃｈトランジスタＰ１のドレインにはＰｃｈトランジスタＰ４のソースが接続され、ＰｃｈトランジスタＰ１とＰ４とが直列に接続される。また、ＰｃｈトランジスタＰ４のドレインには、抵抗素子Ｒｓｐ１が接続される。ＰｃｈトランジスタＰ２のドレインにはＰｃｈトランジスタＰ５のソースが接続され、ＰｃｈトランジスタＰ２とＰ５とが直列に接続される。ＰｃｈトランジスタＰ５のドレインには、抵抗素子Ｒｓｐ２が接続される。また、ＰｃｈトランジスタＰ３のドレインにはＰｃｈトランジスタＰ６のソースが接続され、ＰｃｈトランジスタＰ３とＰ６とが直列に接続される。また、ＰｃｈトランジスタＰ６のドレインには、抵抗素子Ｒｓｐ３が接続される。なお、抵抗素子Ｒｓｐ１、Ｒｓｐ２、Ｒｓｐ３はそれぞれ異なる抵抗値を持つ抵抗素子である（同一の抵抗値の場合もある）。
そして、ＰｃｈトランジスタＰ１、Ｐ４の接続点と、ＰｃｈトランジスタＰ２、Ｐ５の接続点と、ＰｃｈトランジスタＰ３、Ｐ６の接続点は、信号線ａにより共通接続されている。
一方、ＮｃｈトランジスタＮ１のドレインとＮｃｈトランジスタＮ４のソースとが接続され、ＮｃｈトランジスタＮ１とＮ４が直列に接続される。また、ＮｃｈトランジスタＮ４のドレインには抵抗素子Ｒｓｎ１が接続される。ＮｃｈトランジスタＮ２のドレインとＮｃｈトランジスタＮ５のソースとが接続され、ＮｃｈトランジスタＮ２とＮ５が直列に接続される。また、ＮｃｈトランジスタＮ５のドレインには抵抗素子Ｒｓｎ２が接続される。ＮｃｈトランジスタＮ３のドレインとＮｃｈトランジスタＮ６のソースとが接続され、ＮｃｈトランジスタＮ３とＮ６が直列に接続される。また、ＮｃｈトランジスタＮ６のドレインには抵抗素子Ｒｓｎ３が接続される。なお、抵抗素子Ｒｓｎ１、Ｒｓｎ２、Ｒｓｎ３はそれぞれ異なる抵抗値を持つ抵抗素子である（同一の抵抗値の場合もある）。
また、ＮｃｈトランジスタＮ１、Ｎ４の接続点と、ＮｃｈトランジスタＮ２、Ｎ５の接続点と、ＮｃｈトランジスタＮ３、Ｎ６の接続点は、信号線ｃにより共通接続されている。
また、抵抗素子Ｒｓｐ１と抵抗素子Ｒｓｎ１は直列に接続され、抵抗素子Ｒｓｐ２と抵抗素子Ｒｓｎ２は直列に接続され、抵抗素子Ｒｓｐ３と抵抗素子Ｒｓｎ３は直列に接続され、各接続点は信号線ｂ（データ伝送路に相当）により共通接続されている。
なお、図中の符号Ｒｏｎ＿ｐ１はＰｃｈトランジスタＰ１のＯＮ抵抗値、Ｒｏｎ＿ｐ２はＰｃｈトランジスタＰ２のＯＮ抵抗値、Ｒｏｎ＿ｐ３はＰｃｈトランジスタＰ３のＯＮ抵抗値を示している。Ｒｓｅｌ＿ｐ4はＰｃｈトランジスタＰ４のＯＮ抵抗値、Ｒｓｅｌ＿ｐ５はＰｃｈトランジスタＰ５のＯＮ抵抗値、Ｒｓｅｌ＿ｐ６はＰｃｈトランジスタＰ６のＯＮ抵抗値を示している。Ｒｏｎ＿ｎ１はＮｃｈトランジスタＮ１のＯＮ抵抗値、Ｒｏｎ＿ｎ２はＮｃｈトランジスタＮ２のＯＮ抵抗値、Ｒｏｎ＿ｎ３はＮｃｈトランジスタＮ３のＯＮ抵抗値を示している。Ｒｓｅｌ＿ｎ4はＮｃｈトランジスタＮ４のＯＮ抵抗値、Ｒｓｅｌ＿ｎ５はＮｃｈトランジスタＮ５のＯＮ抵抗値、Ｒｓｅｌ＿ｎ６はＮｃｈトランジスタＮ６のＯＮ抵抗値を示している。
上記構成において、駆動トランジスタ選択部３により、プルアップ側のＰｃｈトランジスタＰ１、Ｐ２、Ｐ３のゲートレベルを任意に変更して、データ伝送路を駆動するトランジスタを選択する。これにより、プルアップ側のトランジス部のＯＮ抵抗値を変更できるように構成されている。
また、駆動トランジスタ選択部３により、プルダウン側のＮｃｈトランジスタＮ１、Ｎ２、Ｎ３のゲートレベルを任意に変更して、データ伝送路を駆動するトランジスタを選択する。これにより、ププルダウン側のトランジス部のＯＮ抵抗値を変更できるように構成されている。
また、抵抗用トランジスタ選択部７は、トランジスタＰ４、Ｐ５、Ｐ６のゲートレベルを任意に変更して、トランジスタを選択することにより、抵抗素子Ｒｓｐ１、Ｒｓｐ２、Ｒｓｐ３のいずれかを選択する。また、抵抗用トランジスタ選択部７は、トランジスタＮ４、Ｎ５、Ｎ６のゲートレベルを任意に変更して、トランジスタを選択することにより、抵抗素子Ｒｓｎ１、Ｒｓｎ２、Ｒｓｎ３のいずれかを選択する。
このように、ドライバ５のプルアップ側において、ＰｃｈトランジスタＰ１、Ｐ２、Ｐ３からＰｃｈトランジスタを選択してＯＮ抵抗値を設定し、ＰｃｈトランジスタＰ４、Ｐ５、Ｐ６からＰｃｈトランジスタを選択して抵抗素子の抵抗値を設定する。また、プルダウン側において、ＮｃｈトランジスタＮ１、Ｎ２、Ｎ３からＮｃｈトランジスタを選択してＯＮ抵抗値を設定し、ＮｃｈトランジスタＮ４、Ｎ５、Ｎ６からＮｃｈトランジスタを選択して抵抗素子の抵抗値を設定する。
これにより、半導体装置において、線形なＩ−Ｖ特性をもつドライバ部を提供することができ、信号の伝送特性を改善すると共に、線形なＩ−Ｖ特性をもつドライバ部を各種条件に適合できように制御できる。このため、終端抵抗値や基準電圧ＶＲｅｆ値が変わったとしても、線形特性をもつ最適なドライバトランジスタ側のＯＮ抵抗値を任意に決定出来るので、終端条件や基準電圧ＶＲｅｆ値が変わったとしても、Ｅｙｅパターンの対称性を確保でき、Ｌｏｗ側のウインドウ幅が狭くなってしまう問題を解決出来る。
なお、図３に示す構成においては、抵抗用トランジスタ選択部７により、各トランジスタのゲートレベルを任意に変更して、抵抗素子を選択する例を示したが、抵抗素子を選択する手段としては、ヒューズや、アンチヒューズを用いることもできる。
なお、前述した第１群のＰｃｈトランジスタは、ＰｃｈトランジスタＰ１、Ｐ２、Ｐ３が相当し、第２群のＰｃｈトランジスタは、ＰｃｈトランジスタＰ４、Ｐ５、Ｐ６が相当する。また、前述した第３群のＮｃｈトランジスタは、ＮｃｈトランジスタＮ１、Ｎ２、Ｎ３が相当し、第４群のＮｃｈトランジスタは、ＮｃｈトランジスタＮ４、Ｎ５、Ｎ６が相当する。
［第３の実施の形態］
上述した第１の実施の形態、および第２の実施の形態では、終端抵抗Ｒｔｔの抵抗値や基準電圧ＶＲｅｆ値から、半導体メーカが適宜、トランジおよび抵抗素子の最適な組み合わせを選ぶ例について説明したが、本発明の第３の実施の形態では、ドライバ部出力のＯＮ抵抗が最適になるような調整機能をもつ構成例について説明する。
上述した第１の実施の形態、および第２の実施の形態では、終端抵抗Ｒｔｔの抵抗値や基準電圧ＶＲｅｆ値から、半導体メーカが適宜、トランジおよび抵抗素子の最適な組み合わせを選ぶ例について説明したが、本発明の第３の実施の形態では、ドライバ部出力のＯＮ抵抗が最適になるような調整機能をもつ構成例について説明する。
終端抵抗Ｒｔｔの抵抗値は、ドライバ部とレシーバを接続するデータ伝送線路の特性インピーダンスによって変わり、また、消費電流低減の観点から、少々波形品質を悪化させても問題が生じない範囲の中で、終端抵抗値を高めに設定する場合がある。
また、基準電圧ＶＲｅｆはレシーバの性能に依存する所があり、同じ電源電圧をもつインターフェースにおいても、基準電圧値はそれぞれ固有の値を持つ可能性もある。この様な背景の下、第１および第２の実施の形態のように、半導体メーカが適宜最適な設定になる様にドライバ部のＯＮ抵抗を決めても良いが、本発明の第３の実施の形態では、終端抵抗Ｒｔｔの抵抗値と基準電圧ＶＲｅｆから、「Ｌｏｗレベルと基準電圧ＶＲｅｆのマージン」と「Ｈｉｇｈレベルと基準電圧ＶＲｅｆのマージン」が等しくなる様なドライバ部のＯＮ抵抗値を調整できる機能を有する構成例について説明する
図４は、本発明の第３の実施の形態に係わる半導体装置の構成を示す図であり、レシーバがＯＤＴ（On-Die Termination）機能を有していない場合の例である。
図４に示す例では、図１や図３に示したような構成を持つドライバ部１１と、電源電圧ＶＤＤと基準電圧ＶＲｅｆから、「Ｌｏｗレベルと基準電圧ＶＲｅｆのマージン」と「Ｈｉｇｈレベルと基準電圧ＶＲｅｆのマージン」とが等しくなる様なＬｏｗレベルを判定するための「ＶＩＬ判定基準電圧ＶＬｏ」を発生するＶＩＬ判定基準電圧発生ブロック１２を有する。
また、終端抵抗Ｒｔｔの抵抗値と、ドライバ部１１のＮｃｈ側のＯＮ抵抗値とで決まる信号のＬｏｗレベルと、ＶＩＬ判定基準電圧発生ブロック１２で生成されたＶＩＬ判定基準電圧ＶＬｏとを比較する機能を有するＶＩＬレベル判定ブロック１３を有する。
また、ドライバ部１１のＮｃｈ側のＯＮ抵抗値を基に、これに等しいＰｃｈ側のＯＮ抵抗値を求めるためのドライバレプリカ１４と、１／２ＶＤＤレベル発生部１５と、１／２ＶＤＤレベル判定ブロック１６とを有している。
また、ＶＩＬレベル判定ブロック１３や１／２ＶＤＤレベル判定ブロック１６の結果を反映し、ドライバ部１１やドライバレプリカ１４のＯＮ抵抗を、上記第１の実施の形態および第２の実施の形態で説明した方法により調整可能な出力ＢＵＦコントロール部１７を有している。
（Ｎｃｈ側のＯＮ抵抗値調整手順の説明）
次に、終端抵抗Ｒｔｔの抵抗値に応じて、「Ｌｏｗレベルと基準電圧ＶＲｅｆのマージン」と「Ｈｉｇｈレベルと基準電圧ＶＲｅｆのマージン」が等しくなる様に、ドライバ部１１のＮｃｈ側のＯＮ抵抗を調節する手法について説明する。
次に、終端抵抗Ｒｔｔの抵抗値に応じて、「Ｌｏｗレベルと基準電圧ＶＲｅｆのマージン」と「Ｈｉｇｈレベルと基準電圧ＶＲｅｆのマージン」が等しくなる様に、ドライバ部１１のＮｃｈ側のＯＮ抵抗を調節する手法について説明する。
調整手順としては、ドライバ部１１のＬｏｗレベル出力時すなわち、ＮｃｈトランジスタとＮｃｈトランジスタに接続された抵抗素子の抵抗値を調整し、「Ｌｏｗレベルと基準電圧ＶＲｅｆのマージン」と「Ｈｉｇｈレベルと基準電圧ＶＲｅｆのマージン」が等しくなる様なＯＮ抵抗を決定し、その後、ドライバ部１１のＨｉｇｈレベル出力時すなわち、ＰｃｈトランジスタとＰｃｈトランジスタに接続された抵抗素子の抵抗値を調整し、ドライバ部１１のＬｏｗレベル出力側と同じＯＮ抵抗に調節する。下記にその手順を説明する。
第１の手順として、ＶＩＬ判定基準電圧の生成を行う。
「Ｌｏｗレベルと基準電圧ＶＲｅｆのマージン」と「Ｈｉｇｈレベルと基準電圧ＶＲｅｆのマージン」が等しくなる様なＬｏｗレベルとは、電源電圧ＶＤＤとＬｏｗレベルの中間電圧が基準電圧ＶＲｅｆと等しくなるレベルであり、ＶＩＬ判定基準電圧発生ブロック１２により生成する。
第１の手順として、ＶＩＬ判定基準電圧の生成を行う。
「Ｌｏｗレベルと基準電圧ＶＲｅｆのマージン」と「Ｈｉｇｈレベルと基準電圧ＶＲｅｆのマージン」が等しくなる様なＬｏｗレベルとは、電源電圧ＶＤＤとＬｏｗレベルの中間電圧が基準電圧ＶＲｅｆと等しくなるレベルであり、ＶＩＬ判定基準電圧発生ブロック１２により生成する。
その生成方法としては、電源電圧ＶＤＤとＶＩＬ判定基準電圧を抵抗素子ｒ１、ｒ２（ｒ１＝ｒ２）により分圧し、この分圧レベルと基準電圧ＶＲｅｆが等しいかどうかをコンパレータＣＰ１で比較し、電源電圧ＶＤＤとＶＩＬ判定基準電圧の分圧レベルと基準電圧ＶＲｅｆが等しくなる様に、ＶＩＬ判定基準電圧ＶＬｏを生成する。
第２の手順として、ドライバ部のＬｏｗ出力レベルの判定を行う。
ＶＩＬ判定基準電圧発生ブロック１２にてＶＩＬ判定基準電圧ＶＬｏを生成した後、ＶＩＬ判定基準電圧ＶＬｏとドライバ部のＬｏｗ出力レベルとを、ＶＩＬレベル判定ブロック１３内のコンパレータＣＰ２により比較し、その結果を受けて、出力ＢＵＦコントロール部１７はドライバ部１１のＮｃｈ側のＯＮ抵抗の調整を、第１および第２の実施の形態で説明した方法を用いて行う。この動作は、ドライバ部のＬｏｗ出力レベルがＶＩＬ判定基準電圧ＶＬｏと等しくなるまで繰り返される。
ＶＩＬ判定基準電圧発生ブロック１２にてＶＩＬ判定基準電圧ＶＬｏを生成した後、ＶＩＬ判定基準電圧ＶＬｏとドライバ部のＬｏｗ出力レベルとを、ＶＩＬレベル判定ブロック１３内のコンパレータＣＰ２により比較し、その結果を受けて、出力ＢＵＦコントロール部１７はドライバ部１１のＮｃｈ側のＯＮ抵抗の調整を、第１および第２の実施の形態で説明した方法を用いて行う。この動作は、ドライバ部のＬｏｗ出力レベルがＶＩＬ判定基準電圧ＶＬｏと等しくなるまで繰り返される。
第３の手順として、手順２で求めたＮｃｈトランジスタ側のＯＮ抵抗を基に、ＰｃｈトランジスタとＰｃｈトランジスタに接続された抵抗値の調整を行う。このＰｃｈトランジスタとＰｃｈトランジスタに接続された抵抗値の調整には、ドライバレプリカ１４が使用される。
ドライバ部のＮｃｈトランジスタとＮｃｈトランジスタに接続された抵抗素子の抵抗値の調整が完了した後、そのＯＮ抵抗と等しくなる様に、ＰｃｈトランジスタとＰｃｈトランジスタに接続された抵抗素子のＯＮ抵抗の調整を行う。
このために、ドライバレプリカ１４のＮｃｈトランジスタとＮｃｈトランジスタに接続された抵抗素子の設定は、出力ＢＵＦコントロール部１７によってドライバ部１１と同じになるように設定にされる。
そして、ドライバレプリカ１４のＮｃｈ側のＯＮ抵抗とＰｃｈ側のＯＮ抵抗とで決まる分圧レベルと、１／２ＶＤＤレベル発生部１５で発生された１／２ＶＤＤレベルとを、１／２ＶＤＤレベル判定ブロック１６で比較する。
そして、その結果を受けて、出力ＢＵＦコントロール部１７は、ドライバレプリカ１４のＰｃｈトランジスタとＰｃｈトランジスタに接続された抵抗素子の抵抗値の調整を行う。
この動作は、ドライバレプリカ１４のＮｃｈ側のＯＮ抵抗とＰｃｈ側のＯＮ抵抗とで決まる分圧レベルが、１／２ＶＤＤレベルと等しくなるまで繰り返される。
このように、本発明の第３の実施の形態においては、伝送線路の特性インピーダンス等によって変わり得る終端抵抗Ｒｔｔの抵抗値やレシーバの性能に依存する基準電圧ＶＲｅｆ値によって決まるドライバ部のＯＮ抵抗を適宜調整可能になると共に、「ドライバ部出力のＬｏｗレベルと基準電圧ＶＲｅｆのマージン」と、「ドライバ部出力のＨｉｇｈレベルと基準電圧ＶＲｅｆのマージン」とが等しくなるように、ドライバ部のＯＮ抵抗を設定することができる。
［第４の実施の形態］
第３の実施の形態では、レシーバ側にＯＤＴ機能を有しない例について説明したが、本発明の第４の実施の形態では、レシーバ側にＯＤＴ機能を備える場合の例について説明する。
第３の実施の形態では、レシーバ側にＯＤＴ機能を有しない例について説明したが、本発明の第４の実施の形態では、レシーバ側にＯＤＴ機能を備える場合の例について説明する。
図５は、レシーバ側がＯＤＴ機能を備える場合の構成例であり、基本構成および基本動作は図４に示す構成例と同じであるが、レシーバ側のＯＤＴ機能をＯＮ／ＯＦＦさせることで、図４に示すドライバレプリカ１４を削減することができる。
ＮｃｈトランジスタとＮｃｈトランジスタに接続された抵抗素子の抵抗値の調整を行う場合は、図４に示した例と同じ手順で行う。
ＰｃｈトランジスタとＰｃｈトランジスタに接続された抵抗素子の抵抗値の調整を行う場合は、まずレシーバのＯＤＴをＯＦＦにする。
ＰｃｈトランジスタとＰｃｈトランジスタに接続された抵抗素子の抵抗値の調整を行う場合は、まずレシーバのＯＤＴをＯＦＦにする。
その後、ドライバ部１１のＮｃｈ側のＯＮ抵抗とＰｃｈ側のＯＮ抵抗による分圧値と、１／２ＶＤＤレベルとを１／２ＶＤＤレベル判定ブロック１６により比較し、出力ＢＵＦコントロール部１７は、分圧値が１／２ＶＤＤレベルと等しくなるまで、Ｐｃｈ側のＯＮ抵抗の調整を繰り返す。これにより、ドライバレプリカを使用することなく、Ｐｃｈトランジスタ側のＯＮ抵抗値と、抵抗素子の値とを設定することができる。
［具体例の説明］
上記具体例として、電源電圧が１．２Ｖで基準電圧ＶＲｅｆが電源電圧の０．７倍とした場合、基準電圧ＶＲｅｆは０．８４Ｖとなり、「Ｈｉｇｈレベルと基準電圧ＶＲｅｆのマージン」は「１．２Ｖ−０．８４Ｖ＝０．３６Ｖ」となるので、「Ｌｏｗレベルと基準電圧ＶＲｅｆのマージン」と「Ｈｉｇｈレベルと基準電圧ＶＲｅｆのマージン」とが等しくなる様なＬｏｗレベルは、「０．８４Ｖ−０．３６Ｖ＝０．４８Ｖ」にする必要がある。
上記具体例として、電源電圧が１．２Ｖで基準電圧ＶＲｅｆが電源電圧の０．７倍とした場合、基準電圧ＶＲｅｆは０．８４Ｖとなり、「Ｈｉｇｈレベルと基準電圧ＶＲｅｆのマージン」は「１．２Ｖ−０．８４Ｖ＝０．３６Ｖ」となるので、「Ｌｏｗレベルと基準電圧ＶＲｅｆのマージン」と「Ｈｉｇｈレベルと基準電圧ＶＲｅｆのマージン」とが等しくなる様なＬｏｗレベルは、「０．８４Ｖ−０．３６Ｖ＝０．４８Ｖ」にする必要がある。
この時、ドライバ部のターゲットＯＮ抵抗値は、レシーバ側の終端抵抗値によって左右され、例えば終端抵抗値が６０Ωの場合、ドライバ部のターゲットＯＮ抵抗値は４０Ωになる。
ドライバ部のＯＮ抵抗値がターゲットのＯＮ抵抗値よりも低い場合は、Ｌｏｗレベルは目標の０．４８Ｖよりも低くなり、ドライバ部のＯＮ抵抗値がターゲットのＯＮ抵抗値よりも大きい場合は、Ｌｏｗレベルは目標の０．４８Ｖよりも高くなる。
ドライバ部のターゲットＯＮ抵抗４０Ωを実現する為には、ドライバ部のI／O特性をどこまで線形性を持たせるかにもよるが、トランジスタのＯＮ抵抗値や抵抗素子の抵抗値として、２０Ωから３０Ω程度の間で数Ω刻みの物を用意しておき、上記方法によって、最適なものを選択する。
またこれまで述べてきた様に、ドライバ部のターゲットＯＮ抵抗値は、レシーバ側の終端抵抗値や基準電圧ＶＲｅｆ値によっても変わるので、実用的なドライバ部のターゲットＯＮ抵抗値として、数１０Ωから１００Ω程度を達成できる様に、トランジスタのＯＮ抵抗値や抵抗素子の抵抗値も、数１０Ωから１００Ω程度のものを、実用的な刻みで用意しておくと良い。
なお、ドライバ部のＯＮ抵抗値調整に関しては、システム起動時のイニシャライズ・シーケンスにて毎回行い、そのシステムに適した調整を行う。また、トランジスタのＯＮ抵抗値は温度や電源電圧等の変動によっても変化するので、実動作中に定期的な調整を行う事によっても、効果が得られる。
以上説明したように、本発明の半導体装置においては、終端抵抗値や基準電圧ＶＲｅｆ値が変わったとしても、線形特性をもつ最適なドライバトランジスタのＯＮ抵抗値を任意に決定出来るので、終端条件や基準電圧ＶＲｅｆ値が変わったとしても、Ｅｙｅパターンの対称性を確保でき、Ｌｏｗ側のウインドウ幅が狭くなってしまう問題を解決出来る。
また、線形なＩ−Ｖ特性を持つドライバ部を提供する事により、Ｅｙｅパターンの対称性を持たせることができ、ウインドウ幅の歪を改善できる。また、「Ｌｏｗレベルと基準電圧ＶＲｅｆのマージン」と「Ｈｉｇｈレベルと基準電圧ＶＲｅｆのマージン」とを等しく出来る。
また、伝送線路の特性インピーダンス等によって変わり得る終端抵抗Ｒｔｔの抵抗値やレシーバの性能に依存する基準電圧ＶＲｅｆ値によって決まるドライバ部のＯＮ抵抗を適宜変更可能である。
また、伝送線路の特性インピーダンス等によって変わりえる終端抵抗Ｒｔｔの抵抗値やレシーバの性能に依存する基準電圧ＶＲｅｆ値によって決まるドライバ部のＯＮ抵抗に関し、イニシャライズ時に、そのシステムに適した調整を行う事が可能である。
さらに、トランジスタのＯＮ抵抗値は温度や電源電圧等の変動によっても変化するので、実動作中に定期的なＯＮ抵抗値調整を行う事によっても、効果が得られる。
以上、本発明の実施の形態について説明したが、本発明の半導体装置は、上述の図示例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
本発明の半導憶装置の利用分野として、低電圧化と高速化が要求される携帯機器やＤＶＤ・ＴＶ等のデジタル機器が挙げられる。
１、４・・・ドライバ部、２、５・・・ドライバ、３、６・・・駆動トランジスタ選択部、７・・・抵抗用トランジスタ選択部、１１・・・ドライバ部、１２・・・ＶＩＬ判定基準電圧発生ブロック、１３・・・ＶＩＬレベル判定ブロック、１４・・・ドライバレプリカ、１５・・・１／２ＶＤＤレベル発生部、１６・・・１／２ＶＤＤレベル判定ブロック、１７・・・出力ＢＵＦコントロール部、２１・・・ドライバ、２２・・・レシーバ、２３・・・データ伝送路、Ｐ１〜Ｐ６・・・Ｐｃｈトランジスタ、Ｎ１〜Ｎ６・・・Ｎｃｈトランジスタ、Ｒｓｐ１，Ｒｓｐ２，Ｒｓｐ３・・・抵抗素子、Ｒｓｎ１，Ｒｓｎ２，Ｒｓｎ３・・・抵抗素子、Ｒｔｔ・・・終端抵抗
Claims (8)
- 電源終端されたデータ伝送路にデータを伝送するためのドライバ部を備える半導体装置であって、
前記ドライバ部は、
プルアップ側が、
前記データ伝送路をＨｉｇｈレベルに駆動するためのＯＮ抵抗値が異なる複数のトランジスタと、
前記トランジスタのそれぞれに対して直列に接続される抵抗素子であって、前記トランジスタの出力側に一端が接続されると共に他端が前記データ伝送路に接続される複数の抵抗素子と、
で構成され、
プルダウン側が、
前記データ伝送路をＬｏｗレベルに駆動するためのＯＮ抵抗値が異なる複数のトランジスタと、
前記トランジスタのそれぞれに対して直列に接続される抵抗素子であって、前記トランジスタの出力側に一端が接続されると共に他端が前記データ伝送路に接続される複数の抵抗素子と、
で構成され、
前記プルアップ側およびプルダウン側のそれぞれにおいて、前記複数のトランジスタの内のいずれかのトランジスタを選択する駆動トランジスタ選択部を、
備えることを特徴とする半導体装置。 - 電源終端されたデータ伝送路にデータを伝送するためのドライバ部を備える半導体装置であって、
前記ドライバ部は、
プルアップ側が、
前記データ伝送路をＨｉｇｈレベルに駆動するためのＯＮ抵抗値が異なる複数のＰｃｈトランジスタと、
前記Ｐｃｈトランジスタのそれぞれに対して直列に接続される抵抗素子であって、前記Ｐｃｈトランジスタの出力側に一端が接続されると共に他端が前記データ伝送路に接続される複数の抵抗素子と、
で構成され、
プルダウン側が、
前記データ伝送路をＬｏｗレベルに駆動するためのＯＮ抵抗値が異なる複数のＮｃｈトランジスタと、
前記Ｎｃｈトランジスタのそれぞれに対して直列に接続される抵抗素子であって、前記Ｎｃｈトランジスタの出力側に一端が接続されると共に他端が前記データ伝送路に接続される複数の抵抗素子と、
で構成され、
前記プルアップ側およびプルダウン側のそれぞれにおいて、前記複数のトランジスタの内のいずれかのトランジスタを選択する駆動トランジスタ選択部を、
備えることを特徴とする半導体装置。 - 電源終端されたデータ伝送路にデータを伝送するためのドライバ部を備える半導体装置であって、
前記ドライバ部は、
プルアップ側のＰｃｈトランジスタであって、ソースが電源側に接続され、ドレインが共通接続される、ＯＮ抵抗値がそれぞれ異なる第１群のＰｃｈトランジスタと、
前記第１群のＰｃｈトランジスタのドレイン側にソースが接続され、ドレインが異なる抵抗値の抵抗素子を介して前記データ伝送路に共通接続される抵抗素子選択用の第２群のＰｃｈトランジスタと、
プルダウン側のＮｃｈトランジスタであって、ソースがグランド側に接続され、ドレインが共通接続される、ＯＮ抵抗値がそれぞれ異なる第３群のＮｃｈトランジスタと、
前記第３群のＮｃｈトランジスタのドレイン側にソースが接続され、ドレインが異なる抵抗値の抵抗素子を介して前記データ伝送路に共通接続される抵抗素子選択用の第４群のＮｃｈトランジスタと、
前記第１群のＰｃｈトランジスタおよび第３群のＮｃｈトランジスタのゲートレベルを変更して、前記第１群の内のいずれかのＰｃｈトランジスタおよび前記第３群のうちのいずれかのＮｃｈトランジスタを選択する駆動トランジスタ選択部と、
前記第２群のＰｃｈトランジスタおよび第４群のＮｃｈトランジスタのゲートレベルを変更して、前記第２群の内のいずれかのＰｃｈトランジスタおよび前記第４群のうちのいずれかのＮｃｈトランジスタを選択して抵抗素子を選択する抵抗用トランジスタ選択部と、
を備えることを特徴とする半導体装置。 - 前記抵抗用トランジスタ選択部には、
前記第２群のＰｃｈトランジスタ、および第４群のＮｃｈトランジスタの中から所望のトランジスタを選択するためのヒューズまたはアンチヒューズを備えること、
を特徴とする請求項３に記載の半導体装置。 - 電源電圧ＶＤＤと基準電圧ＶＲｅｆを基に、ドライバ部出力のＬｏｗレベルと基準電圧ＶＲｅｆのマージンと、ドライバ部出力のＨｉｇｈレベルと基準電圧ＶＲｅｆのマージンとが等しくなるＬｏｗレベルを判定するためのＶＩＬ判定基準電圧ＶＬｏを発生するＶＩＬ判定基準電圧発生ブロックと、
レシーバ側の終端抵抗Ｒｔｔの抵抗値と、ドライバ部のＮｃｈトランジスタのＯＮ抵抗値と、該Ｎｃｈトランジスタに接続された抵抗素子の抵抗値とにより決まる信号のＬｏｗレベルと、前記ＶＩＬ判定基準電圧発生ブロックにより生成されるＶＩＬ判定基準電圧ＶＬｏとを比較するＶＩＬレベル判定ブロックと、
前記ＶＩＬレベル判定ブロックによる比較結果を基に、ドライバ部のＮｃｈトランジスタのＯＮ抵抗の調整を、ドライバ部のＬｏｗ出力レベルが前記ＶＩＬ判定基準電圧ＶＬｏと等しくなるまで繰り返す出力ＢＵＦコントロール部と、
を備えることを特徴とする請求項２から請求項４のいずれかに記載の半導体装置。 - 前記ドライバ部のドライバレプリカであって、前記ＢＵＦコトロールにより求めたドライバ部におけるＮｃｈトランジスタ側のＯＮ抵抗値を予め設定し、これに等しいＰｃｈトランジスタ側のＯＮ抵抗値を求めるためのドライバレプリカと、
電源電圧ＶＤＤを基に、１／２ＶＤＤレベルの電圧を生成する１／２ＶＤＤレベル発生部と、
前記ドライバレプリカ内のＮｃｈトランジスタ側のＯＮ抵抗値と、Ｐｃｈトランジスタ側のＯＮ抵抗とで決まる分圧レベルと、前記１／２ＶＤＤレベル発生部で発生された１／２ＶＤＤレベルとを比較する１／２ＶＤＤレベル判定ブロックと、
前記１／２ＶＤＤレベル判定ブロックの出力を基に、前記分圧レベルが前記１／２ＶＤＤレベルになるように前記ドライバレプリカのＰｃｈトランジスタ側のＯＮ抵抗値を調整すると共に、該ドライバレプリカのＰｃｈトランジスタ側のＯＮ抵抗値を基に前記ドライバ部のＰｃｈトランジスタ側をＯＮ抵抗値を調整する出力ＢＵＦコントロール部と、
を備えることを特徴とする請求項５に記載の半導体装置。 - 前記レシーバ側がＯＤＴ機能を備える場合のドライバ部であって、
電源電圧ＶＤＤを基に１／２ＶＤＤレベルの電圧を生成する１／２ＶＤＤレベル発生部と、
前記ＯＤＴ機能をＯＦＦにした状態において、前記ドライバ部のＮｃｈトランジスタ側のＯＮ抵抗値と、Ｐｃｈトランジスタ側のＯＮ抵抗とで決まる分圧レベルと、前記１／２ＶＤＤレベル発生部で発生された１／２ＶＤＤレベルとを比較する１／２ＶＤＤレベル判定ブロックと、
前記１／２ＶＤＤレベル判定ブロックの出力を基に、前記分圧レベルが前記１／２ＶＤＤレベルになるように前記Ｐｃｈトランジスタ側のＯＮ抵抗値を調整するＢＵＦコトロール部と、
を備えることを特徴とする請求項５に記載の半導体装置。 - 電源終端されたデータ伝送路にデータを伝送するためのドライバ部を備える半導体装置におけるドライバ制御方法であって、
プルアップ側を、
前記データ伝送路をＨｉｇｈレベルに駆動するためのＯＮ抵抗値が異なる複数のトランジスタと、
前記トランジスタのそれぞれに対して直列に接続される抵抗素子であって、前記トランジスタの出力側に一端が接続されると共に他端が前記データ伝送路に接続される複数の抵抗素子と、
で構成する手順と、
プルダウン側を、
前記データ伝送路をＬｏｗレベルに駆動するためのＯＮ抵抗値が異なる複数のトランジスタと、
前記トランジスタのそれぞれに対して直列に接続される抵抗素子であって、前記トランジスタの出力側に一端が接続されると共に他端が前記データ伝送路に接続される複数の抵抗素子と、
で構成する手順と、
前記プルアップ側およびプルダウン側のそれぞれにおいて、前記複数のトランジスタの内のいずれかのトランジスタを選択する駆動トランジスタ選択手順と、
含むことを特徴とするドライバ制御方法。
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| US9077386B1 (en) | 2010-05-20 | 2015-07-07 | Kandou Labs, S.A. | Methods and systems for selection of unions of vector signaling codes for power and pin efficient chip-to-chip communication |
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| EP2997704B1 (en) | 2013-06-25 | 2020-12-16 | Kandou Labs S.A. | Vector signaling with reduced receiver complexity |
| KR102185284B1 (ko) * | 2013-12-12 | 2020-12-01 | 삼성전자 주식회사 | 온 다이 터미네이션 저항들의 부정합을 보상하는 버퍼 회로, 반도체 장치 반도체 장치의 동작방법 |
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| WO2015131203A1 (en) | 2014-02-28 | 2015-09-03 | Kandou Lab, S.A. | Clock-embedded vector signaling codes |
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| US10203226B1 (en) | 2017-08-11 | 2019-02-12 | Kandou Labs, S.A. | Phase interpolation circuit |
| US10496583B2 (en) * | 2017-09-07 | 2019-12-03 | Kandou Labs, S.A. | Low power multilevel driver for generating wire signals according to summations of a plurality of weighted analog signal components having wire-specific sub-channel weights |
| US10326623B1 (en) | 2017-12-08 | 2019-06-18 | Kandou Labs, S.A. | Methods and systems for providing multi-stage distributed decision feedback equalization |
| US10554380B2 (en) | 2018-01-26 | 2020-02-04 | Kandou Labs, S.A. | Dynamically weighted exclusive or gate having weighted output segments for phase detection and phase interpolation |
| US10923164B2 (en) | 2018-09-29 | 2021-02-16 | Intel Corporation | Dual power I/O transmitter |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005065249A (ja) * | 2003-08-19 | 2005-03-10 | Samsung Electronics Co Ltd | 半導体集積回路装置及び半導体メモリ装置 |
| JP2006115489A (ja) * | 2004-10-11 | 2006-04-27 | Samsung Electronics Co Ltd | インピーダンス調整回路とそれを備える集積回路及びそれを利用した出力ドライバのインピーダンス調整方法 |
| JP2006203405A (ja) * | 2005-01-19 | 2006-08-03 | Elpida Memory Inc | 半導体装置の出力回路及びこれを備える半導体装置、並びに、出力回路の特性調整方法 |
| JP2007179725A (ja) * | 2005-12-27 | 2007-07-12 | Hynix Semiconductor Inc | 半導体メモリのオンダイターミネーション装置及び方法 |
| US20070229320A1 (en) * | 2006-04-04 | 2007-10-04 | Samsung Electronics Co., Ltd. | Transmitting/receiving methods and systems for dc balance encoded data including simultaneous switching noise reducing preambles |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6704818B1 (en) * | 2000-12-29 | 2004-03-09 | Intel Corporation | Voltage-mode driver with pre-emphasis, slew-rate control and source termination |
| JP3571013B2 (ja) | 2001-08-23 | 2004-09-29 | エルピーダメモリ株式会社 | 半導体装置、その駆動方法及びその設定方法 |
| US6571376B1 (en) * | 2002-01-03 | 2003-05-27 | Intel Corporation | Method and apparatus for analog compensation of driver output signal slew rate against device impedance variation |
| US7215144B2 (en) * | 2004-05-20 | 2007-05-08 | International Business Machines Corporation | Pre-emphasis driver with constant impedance |
| US7212035B2 (en) * | 2005-02-11 | 2007-05-01 | International Business Machines Corporation | Logic line driver system for providing an optimal driver characteristic |
| US7307447B2 (en) * | 2005-10-27 | 2007-12-11 | International Business Machines Corporation | Self series terminated serial link transmitter having segmentation for amplitude, pre-emphasis, and slew rate control and voltage regulation for amplitude accuracy and high voltage protection |
-
2007
- 2007-10-18 JP JP2007271144A patent/JP5465376B2/ja not_active Expired - Fee Related
-
2008
- 2008-10-17 US US12/285,979 patent/US7768312B2/en active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005065249A (ja) * | 2003-08-19 | 2005-03-10 | Samsung Electronics Co Ltd | 半導体集積回路装置及び半導体メモリ装置 |
| JP2006115489A (ja) * | 2004-10-11 | 2006-04-27 | Samsung Electronics Co Ltd | インピーダンス調整回路とそれを備える集積回路及びそれを利用した出力ドライバのインピーダンス調整方法 |
| JP2006203405A (ja) * | 2005-01-19 | 2006-08-03 | Elpida Memory Inc | 半導体装置の出力回路及びこれを備える半導体装置、並びに、出力回路の特性調整方法 |
| JP2007179725A (ja) * | 2005-12-27 | 2007-07-12 | Hynix Semiconductor Inc | 半導体メモリのオンダイターミネーション装置及び方法 |
| US20070229320A1 (en) * | 2006-04-04 | 2007-10-04 | Samsung Electronics Co., Ltd. | Transmitting/receiving methods and systems for dc balance encoded data including simultaneous switching noise reducing preambles |
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