CN107102669B - 用于芯片上驱动和管芯上端接的校准电路 - Google Patents

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Abstract

本发明涉及用于芯片上驱动和管芯上端接的校准电路。描述了校准电路和方法，该校准电路和方法用于设定芯片上阻抗以在参考电压不等于正供电电压Vddq的一半的情况下匹配目标阻抗。具体来说，提供校准电路和方法以便能够实现K*Vddq的参考电压Vref下的准确阻抗匹配，其中K是0和1之间的数。在一些实施例中，用于K*Vddq的参考电压下的阻抗匹配的校准电路使用比例电流镜。在另一个实施例中，用于K*Vddq的参考电压下的阻抗匹配的校准电路使用比例镜像上拉电路。在又一个实施例中，用于K*Vddq的参考电压下的阻抗匹配的校准电路使用比例目标阻抗。

Description

用于芯片上驱动和管芯上端接的校准电路
其他申请的交叉引用
本申请要求2015年12月21日提交的标题为“CALIBRATION CIRCUIT FOR ON-CHIPDRIVE AND ON-DIE TERMINAL（用于芯片上驱动和管芯上端子的校准电路）”的美国临时专利申请号62/270,344的优先权，该申请出于所有目的通过引用被合并在此。
背景技术
近来的用于集成电路的输入-输出（I/O）接口电路使用差分输入缓冲器，在该缓冲器中将输入信号与参考电压Vref进行比较，所述参考电压Vref等于应用到I/O接口电路的正供电电压Vddq的一半。
在诸如DRAM集成电路之类的一些应用中，管芯上端接（ODT）被用来通过以下改进输入信号保真度：通过在输入信号与正供电电压Vddq之间以及在输入信号与参考供电电压Vss（通常是接地电压）之间提供芯片上阻抗（被称作“端接阻抗”）。此外，在诸如DRAM集成电路之类的一些应用中，提供芯片外驱动器阻抗调节（OCD），以使得能够使用芯片外电阻器作为参考阻抗把集成电路的输出驱动强度设定到目标值。管芯上端接阻抗和输出驱动强度（或者输出驱动阻抗）被提供为芯片上阻抗，其中芯片上阻抗通常使用阻抗匹配方案被设定，从而在给定的参考电压Vref下把芯片上阻抗匹配到芯片外电阻器。参考电压通常等于供电电压Vddq的一半。
在一些实现方式中，芯片上校准电路被使用来校准芯片上参考阻抗，该参考阻抗随后被用来设定针对ODT或OCD的芯片上阻抗。传统校准电路通常实施阻抗匹配方案来设定芯片上参考阻抗，以便匹配芯片外电阻器的阻抗。正供电电压Vddq的一半的参考电压Vref被提供到集成电路，并且校准电路校准芯片上参考阻抗，以便在参考电压Vref下匹配芯片外电阻器的阻抗。一旦被校准，校准电路的芯片上参考阻抗随后被用来设定针对管芯上端接的端接阻抗或者针对输出驱动强度的输出驱动器阻抗。
图1图示了一些示例中的校准方案，该校准方案使用阻抗匹配来设定集成电路的芯片上阻抗以便匹配芯片外电阻器。参照图1，传统校准方案涉及在正供电电压Vddq与芯片外电阻器RZQ之间连接电流源或上拉电路2。在本说明书中，供电电压Vddq和Vssq分别指代被用于集成电路的输入-输出（I/O）电路的正供电电压和参考供电电压。参考供电电压Vssq可以是接地电压。另一方面，正供电电压Vdd指代被用于集成电路的内部电路的正供电电压。正供电电压Vddq和正供电电压Vdd可以具有相同的电压值或者可以具有不同的电压值。
通过改变逻辑状态以增加有源上拉元件的数目或者通过改变到上拉电路的偏置电压来调节电流源的电流或者上拉电路2的强度，直到上拉电路2与芯片外电阻器RZQ之间的共同节点ZQ处的电压等于提供到集成电路的参考电压Vref为止。该参考电压通常是供电电压Vddq的一半，也就是说Vref=1/2Vddq。在该情况下，上拉电路2的阻抗将等于芯片外电阻器RZQ的阻抗。这是真实的，因为跨芯片外电阻器RZQ和上拉电路2的电压是相等的（即½*Vddq），并且由于芯片外电阻器RZQ和上拉电路2串联连接，因此通过元件的电流也是相等的。基于欧姆定律（电阻R=V/I），上拉电路2和芯片外电阻器RZQ的电阻（或阻抗）因此将是相等的。
为了设定下拉电路的阻抗，针对上拉电路2的最终逻辑状态或偏置条件被应用到与下拉电路4串联连接的镜像上拉电路3。在镜像上拉电路3的阻抗基于所应用的偏置条件被设定成等于电阻器RZQ的情况下，镜像上拉电路3可以随后被用来使用相同的阻抗匹配原理校准下拉电路4。也就是说，调节下拉电路4的阻抗，直到共同节点5处的电压等于作为供电电压Vddq的一半的参考电压Vref为止。然后，下拉电路4的阻抗匹配镜像上拉电路3的阻抗，并且二者都被设定成等于芯片外电阻器RZQ的阻抗。在如此校准上拉和下拉电路的情况下，该电路的逻辑状态或偏置条件被存储，并且随后可以被用来把对于ODT或OCD所使用的实际芯片上阻抗设定到目标值。
更具体来说，芯片上阻抗通常是使用上拉电路、下拉电路或者与下拉电路串联连接的上拉电路来实施的。上拉电路通常被实施为并联连接在正供电电压Vddq与输入/输出（I/O）节点之间的一个或多个PMOS晶体管。在一些情况下，在PMOS晶体管与I/O节点之间放置一个或多个电阻器。下拉电路通常被实施为并联连接在输出节点与参考供电电压Vssq（或接地）之间的一个或多个NMOS晶体管。在一些情况下，在NMOS晶体管与I/O节点之间放置一个或多个电阻器。如本文所使用的，“上拉电路1X”指代包括一个或多个并联连接的PMOS晶体管的上拉电路，该上拉电路的阻抗被设定成等于芯片外电阻器RZQ的阻抗。上拉电路1X有时被称作上拉电路单元。类似地，如本文所使用的，“下拉电路1X”指代包括一个或多个并联连接的NMOS晶体管的下拉电路，该下拉电路的阻抗被设定成等于芯片外电阻器RZQ的阻抗。下拉电路1X有时被称作下拉电路单元。
在一些示例中，校准电路对上拉电路单元和下拉电路单元进行校准，以便匹配芯片外电阻器的阻抗。举例来说，在校准过程期间，上拉电路单元内的一个或多个晶体管被接通，以把上拉电路单元的阻抗设定成匹配芯片外电阻器RZQ的阻抗。在一个示例中，对上拉电路单元中的PMOS晶体管组应用数字码，以便选择性地接通上拉电路单元中的一个或多个PMOS晶体管，从而获得所期望的阻抗值RZQ。类似地，在校准过程期间，下拉电路单元内的一个或多个晶体管被接通，以把下拉电路单元的阻抗设定成匹配芯片外电阻器RZQ的阻抗。在一个示例中，对下拉电路单元中的NMOS晶体管组应用数字码，以便选择性地接通下拉电路单元中的一个或多个NMOS晶体管，从而获得所期望的阻抗值RZQ。从针对上拉电路单元的校准过程得到的数字码可能与针对下拉电路的数字码不是相同的。
校准电路中的上拉电路单元和下拉电路单元是虚设电路，也就是说，其并不是被用来提供用于ODT的端接阻抗或者用于OCD的驱动器阻抗的实际上拉/下拉电路。代替地，针对校准电路中的虚设上拉电路和虚设下拉电路的逻辑状态或偏置条件被存储，并且所述逻辑状态或偏置条件被应用到实际上拉电路和实际的下拉电路，以便生成针对管芯上端接或输出驱动强度调节的所期望的芯片上阻抗值。举例来说，所述逻辑状态或偏置条件可以是被用来选择性地接通上拉电路和下拉电路中的一个或多个晶体管的数字码。
图2图示了传统校准方案的结果。作为阻抗匹配校准方法的结果，当上拉电路单元6被偏置到1/2 Vddq的参考电压Vref时，上拉电路单元6（上拉1X）被校准成具有等于电阻器RZQ阻抗的阻抗。此外，作为阻抗匹配校准方法的结果，当下拉电路单元8被偏置到1/2*Vddq的参考电压Vref时，下拉电路单元8（下拉1X）被校准成具有等于电阻器RZQ阻抗的阻抗。从校准电路获得的针对上拉电路单元和下拉电路单元的偏置条件被应用到实际上拉和下拉电路，以便把实际上拉和下拉电路的阻抗设定到与芯片外电阻器的阻抗有关的目标值。
在一些示例中，为了设定针对芯片上端接或输出驱动器阻抗的目标阻抗值，把所存储的针对上拉电路的数字码应用到上拉晶体管组，以便选择性地接通一个或多个上拉晶体管，从而获得目标阻抗值。此外，把所存储的针对下拉电路的数字码应用到下拉晶体管组，以便选择性地接通一个或多个下拉晶体管，从而获得目标阻抗值。
图3是一些示例中的传统校准电路的电路图，该校准电路用于设定集成电路的芯片上阻抗以便匹配芯片外电阻器。参照图3，校准电路20实施电流镜方法以便校准上拉阻抗和下拉阻抗，从而在参考电压下匹配芯片外电阻器的阻抗。在图3的校准电路20中，PMOS晶体管MP1和PMOS晶体管MP2形成电流镜。芯片外电阻器RZQ在供电电压Vdd或Vddq与接地之间与晶体管MP1串联连接。晶体管MP1与电阻器RZQ之间的共同节点ZQ耦合到比较器21，该比较器21还接收等于1/2*Vddq的参考电压Vref。比较器21调节晶体管MP1的栅极偏置电压，直到节点ZQ处的电压等于参考电压Vref为止。此时，PMOS晶体管MP1的阻抗被设定成等于电阻器RZQ的电阻。应当注意的是，在一些情况下，用于内部电路的供电电压Vdd被用来为电流镜晶体管MP1和MP2供电。在其他情况下，用于I/O电路的供电电压Vddq被使用。比较器21把节点ZQ处的电压设定到等于参考电压Vref的1/2*Vddq的值。
在PMOS晶体管MP1中流动的电流（I=Vref/RZQ）被镜像到与下拉电路单元22串联连接的PMOS晶体管MP2。通过晶体管MP2的电流与通过晶体管MP1的电流相同，因为晶体管MP2和晶体管MP1具有相同的尺寸并且端接电压是相同的。比较器24操作来设定下拉电路单元22的逻辑状态或偏置条件，使得共同节点23处的电压等于1/2*Vddq的参考电压。此时，下拉电路单元22的阻抗被设定成等于晶体管MP2的阻抗，该晶体管MP2的阻抗等于电阻器RZQ的电阻。
针对下拉电路单元22的逻辑状态或偏置条件被应用到与上拉电路单元28串联连接的镜像下拉电路单元26。比较器29操作来设定上拉电路单元28的逻辑状态或偏置条件，使得共同节点27处的电压等于1/2*Vddq的参考电压。此时，上拉电路单元28的阻抗被设定成等于下拉电路单元26的阻抗，该下拉电路单元26的阻抗等于电阻器RZQ的电阻。
通过校准电路20，获得逻辑状态或偏置条件，该逻辑状态或偏置条件用于设定上拉电路单元和下拉电路单元，以便匹配芯片外电阻器RZQ的阻抗。逻辑状态或偏置条件由集成电路存储以便被应用到被用于ODT或OCD的实际上拉电路和实际下拉电路，从而获得所期望的阻抗值。虽然图3的校准电路20能够应对ZQ节点处的大电容值，但是校准电路更容易出现不稳定性，因为电流镜和比较器可能会导致振荡。
图4是一些示例中的传统校准电路的电路图，该校准电路用于设定集成电路的芯片上阻抗以便匹配芯片外电阻器。参照图4，在不使用电流镜的情况下实施校准电路30，并且因此校准电路较不易发生振荡。然而，接收芯片外电阻器的ZQ节点处的电容不能过大。在图4的校准电路30中，上拉电路单元32在供电电压Vddq与接地之间与芯片外电阻器RZQ串联连接。上拉电路单元32与电阻器RZQ之间的共同节点ZQ耦合到比较器34，该比较器34还接收等于1/2*Vddq的参考电压Vref。比较器34改变上拉电路单元32的逻辑状态或偏置条件，直到节点ZQ处的电压等于参考电压Vref为止。此时，上拉电路单元32的阻抗被设定成等于电阻器RZQ的电阻。
针对上拉电路单元32的逻辑状态或偏置条件被应用到镜像上拉电路单元36，该镜像上拉电路单元36在供电电压Vddq与接地之间与下拉电路单元39串联连接。比较器38操作来设定下拉电路单元39的逻辑状态或偏置条件，使得共同节点37处的电压等于1/2*Vddq的参考电压Vref。此时，下拉电路单元39的阻抗被设定成等于电阻器RZQ的电阻。
通过校准电路30，获得逻辑状态或偏置条件，该逻辑状态或偏置条件用于设定上拉电路单元和下拉电路单元，以便匹配芯片外电阻器RZQ的电阻。逻辑状态或偏置条件由集成电路存储以便被应用到被用于ODT或OCD的上拉电路和下拉电路，从而获得所期望的阻抗值。虽然图4的校准电路30通过消除电流镜的使用实现了更高的稳定性，但是ZQ节点处的电容必须不大于特定值，以便确保可以在所期望的时间内完成校准。
在传统集成电路中，在1/2*Vddq的参考电压Vref下指定用于ODT和OCD的阻抗。相应地，以上描述的传统阻抗匹配校准方案在设定所期望的芯片上阻抗值方面工作良好。然而，传统阻抗匹配校准方案无法在其中使用不同于1/2*Vddq的参考电压Vref的应用中工作。举例来说，在以上描述的示例中，使用相等的上拉和下拉阻抗实现芯片上端接。因此，1/2*Vddq的参考电压Vref可以被用作跨相等的上拉和下拉阻抗的电压。然而，在一些应用中，集成电路可以采用高侧端接，在高侧端接中仅提供芯片上端接阻抗到正供电电压Vddq。在该情况下，集成电路使用参考电压Vref，该参考电压Vref被设定到高于供电电压Vddq的一半的值。举例来说，集成电路可以接收是0.7*Vddq的参考电压。
当参考电压Vref不是1/2*Vddq时，传统阻抗匹配校准方案无法工作，因为跨芯片外电阻器的电压和要匹配的跨上拉/下拉电路的电压必然是不同的。上拉和下拉电路通常是利用作为非线性设备的晶体管构造的。因此，阻抗必须在指定的参考电压Vref值下被设定，并且不能根据针对参考电压Vref=1/2*Vddq校准的阻抗值准确地外插阻抗。出于这些原因，传统阻抗匹配校准方案不能被有效地用来在其中参考电压Vref不等于1/2*Vddq的应用中设定芯片上阻抗。在芯片上阻抗与所期望的芯片外电阻器不良好匹配的情况下，可能会导致大的误差。
附图说明
在后面的详细描述和附图中公开了本发明的各个实施例。
图1图示了一些示例中的校准方案，该校准方案使用阻抗匹配以用于设定集成电路的芯片上阻抗以便匹配芯片外电阻器。
图2图示了传统校准方案的结果。
图3是一些示例中的传统校准电路的电路图，该校准电路用于设定集成电路的芯片上阻抗以便匹配芯片外电阻器。
图4是一些示例中的传统校准电路的电路图，该校准电路用于设定集成电路的芯片上阻抗以便匹配芯片外电阻器。
图5图示了本发明的实施例中的校准电路和方法的所期望的结果。
图6是根据本发明的实施例的校准电路的电路图，该校准电路用于设定集成电路的芯片上阻抗以便匹配芯片外电阻器的电阻。
图7是根据本发明的替换实施例的校准电路的电路图，该校准电路用于设定集成电路的芯片上阻抗以便匹配芯片外电阻器的电阻。
图8是根据本发明的替换实施例的校准电路的电路图，该校准电路用于设定集成电路的芯片上阻抗以便匹配芯片外电阻器的电阻。
图9是根据本发明的替换实施例的校准电路的电路图，该校准电路用于设定集成电路的芯片上阻抗以便匹配芯片外电阻器的电阻。
图10是图示了一些实施例中的使用上拉电路和下拉电路实施的芯片上阻抗电路的电路图。
具体实施方式
可以以多种方式来实施本发明，其包括作为过程；装置；系统；和/或物质构成。在本说明书中，这些实现方式或者本发明可以采取的任何其他形式可以被称作技术。一般来说，在本发明的范围内可以改动所公开的处理的步骤的顺序。
下面将连同图示本发明的原理的附图提供对本发明的一个或多个实施例的详细描述。结合这样的实施例来描述本发明，但是本发明不限于任何实施例。本发明的范围仅仅受限于权利要求书，并且本发明涵盖许多替换方案、修改和等效方案。在后面的描述中阐述了许多细节，以便提供对本发明的透彻理解。出于示例的目的而提供这些细节，并且可以在没有这些具体细节的一些或全部的情况下根据权利要求书来实践本发明。为了清楚起见，没有详细描述与本发明有关的技术领域中已知的技术材料，以便不会使本发明不必要地模糊。
在本发明的实施例中，描述了校准电路和方法，该校准电路和方法用于设定集成电路的芯片上阻抗，以便在参考电压不等于针对I/O接口电路的正供电电压Vddq的一半的情况下匹配目标阻抗。在一些示例中，目标阻抗是集成电路的芯片外阻抗。具体来说，提供校准电路和方法以便能够在K*Vddq的参考电压Vref下实现准确阻抗匹配，其中K是0和1之间的数，并且Vddq是被用于集成电路的输入-输出（I/O）电路的供电电压。
在本发明的实施例中，用于在K*Vddq的参考电压Vref下阻抗匹配的校准电路使用比例电流镜。也就是说，调节电流镜的尺寸以能够在不同于一半Vddq的参考电压下实现阻抗匹配。在另一个实施例中，用于在K*Vddq的参考电压Vref下阻抗匹配的校准电路使用比例镜像上拉电路。也就是说，调节镜像上拉电路的尺寸以能够在不同于一半Vddq的参考电压下实现阻抗匹配。在又一个实施例中，用于K*Vddq的参考电压Vref下的阻抗匹配的校准电路使用比例目标阻抗。也就是说，调节目标阻抗以能够在不同于一半Vddq的参考电压下实现阻抗匹配。
在一些示例中，被校准的芯片上阻抗被用来设定使用在管芯上端接（ODT）或芯片外驱动器阻抗调节（OCD）中的芯片上阻抗。更具体来说，经校准的芯片上阻抗可以被用来设定针对芯片上阻抗的阻抗值，该芯片上阻抗正被用作针对输入端子的端接阻抗。替代地，经校准的芯片上阻抗可以被用来设定针对芯片上阻抗的阻抗值，该芯片上阻抗正被用作由目标阻抗编程的输出端子的输出驱动阻抗，所述目标阻抗通常是芯片外电阻器。
在本说明书中，正供电电压Vddq和参考供电电压Vssq指代被用于集成电路的输入和输出（I/O）电路的供电电压。参考供电电压Vssq可以是接地电压。正供电电压Vdd和参考供电电压Vss指代被用于集成电路的内部电路的供电电压。参考供电电压Vss可以是接地电压。正供电电压Vddq和正供电电压Vdd可以具有相同的电压值或者可以具有不同的电压值。通常来说，与供电电压Vddq和Vssq相比，供电电压Vdd和Vss具有更小的噪声。
在一些示例中，当Vddq和Vdd电压具有相同的电压值时，集成电路的输出驱动器电路由Vddq和Vssq供电电压供电，而输入缓冲器和管芯上端接阻抗由Vdd和Vss供电电压供电。在另一个示例中，当Vddq和Vdd电压具有不同的电压值时，集成电路的输出驱动器电路由Vddq和Vssq供电电压供电。输入缓冲器由Vdd和Vss供电电压供电，而管芯上端接阻抗由Vddq和Vss供电电压供电。
实施阻抗匹配的传统校准方案只有在参考电压等于正供电电压Vddq的一半时才提供准确的阻抗校准。当参考电压不是供电电压Vddq的一半时，传统校准方案可能导致经校准阻抗值的大的误差。根据本发明的实施例，本发明的校准电路和方法即使对于其中参考电压不等于1/2*Vddq的情况也提供准确校准。
举例来说，当通过使用相等的上拉和下拉阻抗（例如60欧姆上拉和60欧姆下拉）实现芯片上端接时，阻抗的中心在1/2*Vddq附近，并且可以通过使用1/2*Vddq的参考电压Vref执行芯片上阻抗的校准。然而，在一些应用中，在仅提供芯片上端接到正供电电压Vddq即只是60欧姆上拉而没有任何下拉的情况下，集成电路可以采用高侧端接。在该情况下，参考电压Vref被设定到高于供电电压Vddq的一半的值。举例来说，参考电压可以是0.7*Vddq。校准电路因此必须能够在不是1/2*Vddq的参考电压下把芯片上阻抗匹配到芯片外阻抗。举例来说，校准电路必须能够在Vref=K*Vddq下（例如在Vref=0.7*Vddq下）把芯片上阻抗匹配到芯片外阻抗。在那些情况下，传统校准电路将导致阻抗匹配的大的误差。也就是说，所得到的芯片上阻抗将不匹配芯片外阻抗。本发明的校准电路和方法能够实现K*Vddq的参考电压Vref下的准确阻抗匹配，其中K不必等于0.5。
在本说明书中，芯片上阻抗通常是使用上拉电路、下拉电路或者与下拉电路串联连接的上拉电路来实施的。图10是图示了一些实施例中的使用串联连接的上拉电路和下拉电路实施的芯片上阻抗电路的电路图。参照图10，上拉电路150被实施为并联连接并且随后与电阻器R1串联连接在正供电电压Vddq与输入/输出节点160之间的一个或多个PMOS晶体管。在本示例中，上拉电路150包括五个PMOS晶体管MP11到MP15和电阻器R1，每一个晶体管由相应的控制信号PU1到PU5控制。下拉电路180被实施为并联连接并且随后与电阻器R2串联连接在输入/输出节点160与参考供电电压Vssq（或接地）之间的一个或多个NMOS晶体管。在本示例中，下拉电路180包括五个NMOS晶体管MN11到MN15和电阻器R2，每一个晶体管由相应的控制信号PD1到PD5控制。校准电路生成被应用到控制信号PU1到PU5和PD1到PD5的逻辑状态或数字码或偏置条件，以便控制是否要接通PMOS晶体管MP11到MP15中的一个或多个以及NMOS晶体管MN11到MN15中的一个或多个，从而获得所期望的芯片上阻抗。
在图10所示出的实施例中，上拉电阻器R1被串联连接在PMOS晶体管组MP11到MP15与输入/输出节点160之间。而且，下拉电阻器R2被串联连接在NMOS晶体管组MN11到MN15与输入/输出节点160之间。上拉电阻器R1和下拉电阻器R2是可选的，并且在芯片上阻抗电路的其他实施例中可以被省略。
如本文所使用的，“上拉电路1X”指代包括一个或多个并联连接的PMOS晶体管的上拉电路，该上拉电路的阻抗被设定成等于芯片外电阻器RZQ的阻抗。上拉电路还可以包括串联电阻器。上拉电路1X有时被称作上拉电路单元。类似地，如本文所使用的，“下拉电路1X”指代包括一个或多个并联连接的NMOS晶体管的下拉电路，该下拉电路的阻抗被设定成等于芯片外电阻器RZQ的阻抗。下拉电路还可以包括串联电阻器。下拉电路1X有时被称作下拉电路单元。
在本发明的实施例中，校准电路对上拉电路单元和下拉电路单元进行校准，以便匹配芯片外电阻器的阻抗。举例来说，在校准过程期间，上拉电路单元内的一个或多个PMOS晶体管被接通，以便把上拉电路单元的阻抗设定成匹配芯片外电阻器RZQ的阻抗。在一个示例中，向上拉电路单元中的PMOS晶体管组应用数字码，以便选择性地接通上拉电路单元中的一个或多个PMOS晶体管，从而获得所期望的阻抗值RZQ。类似地，在校准过程期间，下拉电路单元内的一个或多个NMOS晶体管被接通，以便把下拉电路单元的阻抗设定成匹配芯片外电阻器RZQ的阻抗。在一个示例中，向下拉电路单元中的NMOS晶体管组应用数字码，以便选择性地接通下拉电路单元中的一个或多个NMOS晶体管，从而获得所期望的阻抗值RZQ。针对上拉电路单元获得的数字码或逻辑状态可能与针对下拉电路获得的数字码不相同。
校准电路中的上拉电路单元和下拉电路单元是虚设电路，也就是说，其并不是被用来提供用于ODT的端接阻抗或者用于OCD的驱动器阻抗的实际上拉/下拉电路。代替地，针对校准电路中的虚设上拉电路和虚设下拉电路的逻辑状态或偏置条件被存储，并且所述逻辑状态或偏置条件被应用到实际上拉电路和实际的下拉电路，以便生成针对管芯上端接或输出驱动强度调节的所期望的芯片上阻抗值。
图5图示了本发明的实施例中的校准电路和方法的所期望的结果。作为使用本发明的校准电路和方法执行的校准的结果，当上拉电路单元42被偏置到K*Vddq的参考电压Vref时，上拉电路单元42（上拉1X）被校准成具有等于芯片外电阻器RZQ阻抗的阻抗，其中K是0和1之间的数。此外，作为使用本发明的校准电路和方法执行的校准的结果，当下拉电路单元44被偏置到K*Vddq的参考电压Vref时，下拉电路单元44（下拉1X）被校准成具有等于芯片外电阻器RZQ阻抗的阻抗，其中K是0和1之间的数。
在本发明的实施例中，所述校准电路和方法可以即时地或离线执行芯片上阻抗校准。举例来说，本发明的校准电路和方法可以被配置成即时地执行校准。也就是说，本发明的校准电路可以在正常集成电路操作期间在后台进行操作。芯片上定时器可以被用来周期性地发起校准操作。在预定的时间，执行校准序列以便校准芯片上上拉和下拉电路的阻抗，从而匹配芯片外电阻器的阻抗。随后，所获得的逻辑状态或偏置条件被存储在集成电路上，以便被应用到被用于电路操作的实际芯片上阻抗。
另一方面，本发明的校准电路和方法可以被配置成例如在集成电路被置于测试模式或设立模式时离线执行校准。在离线校准期间，停止正常电路操作。执行校准序列以便校准芯片上上拉和下拉电路的阻抗，从而匹配芯片外电阻器的阻抗。随后，所获得的逻辑状态或偏置条件被存储在集成电路上，以便被应用到被用于电路操作的实际芯片上阻抗。随后可以开始正常电路操作。
图6是根据本发明的实施例的校准电路的电路图，该校准电路用于设定集成电路的芯片上阻抗以便匹配芯片外电阻器的电阻。参照图6，校准电路50实施电流镜方法以便校准芯片上上拉阻抗和芯片上下拉阻抗，从而匹配参考电压下的芯片外电阻器RZQ的阻抗，其中参考电压Vref是针对I/O电路的正供电电压的K倍（Vref=K*Vddq），K是0和1之间的数，并且Vddq是针对I/O电路的正供电电压。举例来说，K可以是0.7，并且参考电压Vref等于0.7*Vddq。
在校准电路50中，PMOS晶体管MP1和PMOS晶体管MP2形成电流镜，并且是使用相同尺寸的PMOS晶体管构造的。也就是说，PMOS晶体管MP1和MP2具有相同的晶体管宽度WP。PMOS晶体管MP1与芯片外电阻器RZQ串联连接在供电电压Vdd与接地之间。PMOS晶体管MP1充当上拉电流源晶体管。应用到PMOS晶体管MP1的栅极偏置由比较器51调节以便调制由PMOS晶体管MP1供应的漏极电流，使得上拉电流源与电阻器RZQ之间的共同节点ZQ上的电压等于供应到校准电路的参考电压Vref。当节点ZQ被偏置到参考电压Vref时，节点ZQ处的电压等于Vref=K*Vddq，并且流经上拉电流源（MP1）的电流和电阻器RZQ被给出为：
。
流经晶体管MP1的电流被镜像到充当上拉电流镜晶体管的PMOS晶体管MP2。电流镜晶体管MP2与镜像下拉电路52串联连接在供电电压Vdd与接地之间。下拉电路52的逻辑状态或偏置条件由比较器54调节以便改变下拉电路52的阻抗，使得电流镜晶体管MP2与下拉电路52之间的共同节点53上的电压等于参考电压Vref。当节点53被偏置到参考电压Vref时，节点53处的电压是Vref=K*Vddq，并且流经电流镜晶体管MP2和镜像下拉电路52的电流被给出为：
。
此时，镜像下拉电路52的阻抗被设定成等于电阻器RZQ的阻抗或电阻。
校准电路50包括第二上拉电流镜晶体管MP3，该晶体管MP3与上拉电流源晶体管MP1形成电流镜，但是相对于上拉电流源晶体管MP1的尺寸比为(1-K)/K。也就是说，PMOS晶体管MP1具有晶体管宽度WP，并且PMOS晶体管MP3具有晶体管宽度((1-K)K)*WP。相应地，上拉电流镜晶体管MP3反映流经晶体管MP1的电流的(1-K)/K倍。电流镜晶体管MP3与NMOS晶体管MN1串联连接在供电电压Vdd与接地之间。NMOS晶体管MN1充当下拉电流源晶体管。应用到NMOS晶体管MN1的栅极偏置由比较器56调节，以便调节由NMOS晶体管MN1供应的漏极电流，使得电流镜晶体管MP3与下拉电流源晶体管MN1之间的共同节点55上的电压等于供应到校准电路的参考电压Vref。当节点55被偏置到参考电压Vref时，节点55处的电压等于Vref=K*Vddq，并且NMOS晶体管MN1的阻抗被设定成与PMOS晶体管MP3的阻抗相同。流经下拉电流源（晶体管MN1）的电流是流经电阻器RZQ的电流的(1-K)/K倍，并且被给出为：
。
NMOS晶体管MN1和NMOS晶体管MN2形成电流镜，并且是使用相同尺寸的NMOS晶体管构造的。也就是说，NMOS晶体管MN1和MN2具有相同的晶体管宽度WN。下拉电流镜晶体管MN2与上拉电路59串联连接在供电电压Vddq与接地之间。上拉电路59的逻辑状态或偏置条件由比较器58调节以改变上拉电路59的阻抗，使得电流镜晶体管MN2与镜像上拉电路59之间的共同节点57上的电压等于参考电压Vref。当节点57被偏置到参考电压Vref时，节点57处的电压是Vref=K*Vddq，而跨上拉电路59的电压是(1-K)*Vddq。流经电流镜晶体管MN2和上拉电路59的电流被给出为：
。
也就是说，流经上拉电路59的电流是流经电阻器RZQ的电流的(1-K)/K倍。因此，上拉电路59的阻抗RPU被设定成等于电阻器RZQ的阻抗或电阻：
。
在如此操作校准电路的情况下，下拉电路52和上拉电路59被设定到等于电阻器RZQ阻抗的阻抗。用于设定上拉电路59和下拉电路52的控制信号的逻辑状态或偏置条件被存储。具体来说，所述逻辑状态或偏置条件由集成电路存储以便被应用到用于ODT或OCD的实际上拉电路和实际下拉电路，从而获得所期望的阻抗值。
使用全尺寸上拉电路和全尺寸下拉电路的校准电路50以更好的阻抗匹配准确性实现了各项优点。然而，电流镜的使用可能使得校准电路更容易出现不稳定性。
在以上描述的实施例中，比较器可以是模拟比较器或数字比较器。模拟比较器生成输出电压，而数字比较器生成数字码输出。例如在图6中，比较器51和56是用于生成输出电压以便驱动电流源晶体管的模拟比较器。另一方面，比较器54和58可以是模拟或数字比较器。当被实施为数字比较器时，比较器54和58生成数字码输出以便控制要接通上拉或下拉电路中的多少个晶体管。当被实施为模拟比较器时，比较器54和58生成输出电压，所述输出电压控制通过上拉和下拉晶体管的电流量。
在以上描述的实施例中，PMOS电流镜晶体管MP1、MP2和MP3耦合到针对内部电路的供电电压Vdd。供电电压Vdd通常是优选的，因为与Vddq相比该供电电压具有更小的噪声。在其他实施例中，PMOS电流镜晶体管MP1、MP2和MP3可以耦合到针对I/O电路的供电电压Vddq。针对PMOS电流镜晶体管使用特定供电电压对于本发明的实践并非关键。
图7是根据本发明的替换实施例的校准电路的电路图，该校准电路用于设定集成电路的芯片上阻抗以便匹配芯片外电阻器的电阻。参照图7，校准电路70以与图6的校准电路50相同的方式被构造，不同之处在于，下拉电流镜晶体管MN2是成比例的，而不是上拉电流镜晶体管MP3。
在图6的校准电路50中，上拉电流镜晶体管MP3相对于上拉电流源晶体管MP1的尺寸比为(1-K)/K，而下拉电流镜晶体管MN2具有与下拉电流源晶体管MN1相同的尺寸。
在图7的校准电路70中，上拉电流镜晶体管MP3具有与上拉电流源晶体管MP1相同的尺寸，而下拉电流镜晶体管MN2相对于下拉电流源晶体管MN1的尺寸比为(1-K)/K。也就是说，NMOS晶体管MN1具有晶体管宽度WN，并且NMOS晶体管MN2具有晶体管宽度(1-K)/K*WN。相应地，下拉电流镜晶体管MN2反映流经晶体管MN1的电流的(1-K)/K倍。
校准电路70的操作与图6的校准电路50相同，不同之处在于，仅在校准电路的最后一个分支处生成比例电流。也就是说，流经上拉电流镜晶体管MP3和下拉电流源晶体管MN1的电流与流经电阻器RZQ的电流相同。流经下拉电流镜晶体管MN2的电流相对于流经电阻器RZQ的电流成比例并且被给出为：
。
当节点77被偏置到参考电压Vref时，节点77处的电压等于Vref=K*Vddq，并且跨上拉电路79的电压是(1-K)*Vddq，并且上拉电路79的阻抗RPU被设定成等于电阻器RZQ的阻抗或电阻：
。
图8是根据本发明的替换实施例的校准电路的电路图，该校准电路用于设定集成电路的芯片上阻抗以便匹配芯片外电阻器的电阻。参照图8，校准电路100是在不使用电流镜的情况下实施的，并且因此该校准电路较不容易出现不稳定性。在图8的校准电路100中，上拉电路102与芯片外电阻器RZQ串联连接在I/O供电电压Vddq与接地之间。在本发明的实施例中，上拉电路102是比例上拉电路。也就是说，比例上拉电路102被尺寸确定成提供上拉电路单元（或上拉电路1X）的电流的K/(1-K)倍。为了实现这一点，上拉电路102中的晶体管的宽度将被尺寸确定成上拉电路单元中的晶体管的宽度的K/(1-K)倍。而且，上拉电路102中的电阻器将具有上拉电路单元中的电阻器电阻的(1-K)/K倍的电阻。比例上拉电路102具有上拉电路单元（或上拉电路1X）的阻抗的(1-K)/K倍的阻抗。
更具体来说，上拉电路单元（1X）被形成为并联连接的PMOS晶体管组，其中每一个PMOS晶体管具有晶体管宽度WP。比例上拉电路102被形成为并联连接的PMOS晶体管组，其中每一个PMOS晶体管的晶体管宽度是WP的K/(1-K)倍。结果，比例上拉电路中的PMOS晶体管的电阻是上拉电路单元（1X）中的PMOS晶体管的电阻的(1-K)/K倍。
比例上拉电路102与电阻器RZQ之间的共同节点ZQ耦合到比较器104，比较器104还接收等于K*Vddq的参考电压Vref。比较器104改变比例上拉电路102的逻辑状态或偏置条件，直到节点ZQ处的电压等于参考电压Vref为止。跨比例上拉电路102的电压是(1-K)Vddq，其是跨电阻器RZQ的电压的(1-K)/K倍。此时，比例上拉电路102的阻抗被设定成等于电阻器RZQ的电阻的(1-K)/K倍。也就是说，比例上拉电路102的阻抗RPU被给出为：
。
针对比例上拉电路102的逻辑状态或偏置条件被存储，并且被用来设定实际上拉电路的阻抗，诸如把上拉电路单元（1X）的阻抗设定到电阻器RZQ的电阻。由于上拉电路单元的阻抗是比例上拉电路102的阻抗的K/(1-K)倍，因此当针对比例上拉电路102的逻辑状态或偏置条件被应用到上拉电路单元（1X）时，上拉电路单元的阻抗R1X将被如下设定到电阻器RZQ的电阻：
。
针对比例上拉电路102的逻辑状态或偏置条件被应用来驱动镜像上拉电路106，该镜像上拉电路106与下拉电路单元（1X）109串联连接在供电电压Vddq与接地之间。镜像上拉电路106是比例上拉电路，其方式与比例上拉电路102相同。也就是说，比例上拉电路106被尺寸确定为上拉电路单元（或上拉电路1X）的强度的K/(1-K)倍。与此同时，下拉电路109是单元尺寸确定的下拉电路1X。比较器108操作来设定下拉电路单元109的逻辑状态或偏置条件，使得共同节点107处的电压等于K*Vddq的参考电压Vref。此时，下拉电路单元109的阻抗RPD被设定成等于电阻器RZQ的电阻：
。
与使用电流镜的图6和7的校准电路相比，图8的校准电路实现了改进的稳定性。然而，在所述校准电路中使用的上拉电路是成比例的，并且因此所述上拉电路的尺寸与实际上拉电路单元相比是不同的。然而，上拉电路的尺寸被选择成使得当比例上拉电路的逻辑状态和偏置条件被应用到上拉电路单元（1X）时，获得电阻RZQ的所期望的阻抗值。
图9是根据本发明的替换实施例的校准电路的电路图，该校准电路用于设定集成电路的芯片上阻抗以便匹配芯片外电阻器的阻抗。参照图9，校准电路120以与图8的校准电路100相同的方式被构造，不同之处在于，使用了比例芯片外电阻，并且使用上拉电路单元和下拉电路单元的倍数作为上拉和下拉电路。
在图9的校准电路120中，上拉电路122与芯片外电阻器RZQ1串联连接在I/O供电电压Vddq与接地之间。在本发明的实施例中，芯片外电阻器RZQ1具有是RZQ的目标电阻值的比例的电阻值。更具体来说，芯片外电阻器RZQ1的电阻被给出为：
其中，RZQ表示对于上拉电路单元（1X）和下拉电路单元（1X）所期望的目标电阻。
此外，在本发明的实施例中，上拉电路122是上拉电路单元的2X倍。也就是说，上拉电路122是使用并联连接的两个上拉电路单元（1X）构造的。镜像上拉电路122与电阻器RZQ1之间的共同节点ZQ耦合到比较器124，比较器124还接收等于K*Vddq的参考电压Vref。比较器124改变上拉电路122的逻辑状态或偏置条件，直到节点ZQ处的电压等于参考电压Vref为止。跨上拉电路122（2X）的电压是(1-K)*Vddq。此时，上拉电路122（2X）的阻抗被如下设定成等于RZQ/2：
。
针对上拉电路122的逻辑状态或偏置条件被存储并且被用来设定实际上拉电路的阻抗，诸如把上拉电路单元（1X）的阻抗设定到电阻器RZQ的电阻。由于上拉电路单元的阻抗是上拉电路（2X）122的阻抗的2倍，因此当针对上拉电路（2X）122的逻辑状态或偏置条件被应用到上拉电路单元（1X）时，上拉电路单元的阻抗将被设定到目标电阻RZQ。
针对上拉电路122的逻辑状态或偏置条件被应用来驱动上拉电路126，该上拉电路126与下拉电路129串联连接在供电电压Vddq与接地之间。上拉电路126是上拉电路单元的10*K倍。与此同时，下拉电路129是下拉电路单元的10*(1-K)倍。比较器128操作来设定下拉电路129的逻辑状态或偏置条件，使得共同节点127处的电压等于K*Vddq的参考电压Vref。
流经芯片外电阻器RZQ1的电流被给出为：
。
与此同时，流经下拉电路129的电流被给出为：
。
当公共节点127被设定成等于K*Vddq的参考电压Vref时，下拉电路129的阻抗RPD被如下设定成等于RZQ/(10(1-K))：
。
针对下拉电路129的逻辑状态或偏置条件被存储，并且被用来设定实际下拉电路的阻抗，诸如把下拉电路单元（1X）的阻抗设定到电阻器RZQ的电阻。由于下拉电路单元的阻抗是下拉电路129的阻抗的10(1-K)倍，因此当针对下拉电路129的逻辑状态或偏置条件被应用到下拉电路单元（1X）时，下拉电路单元的阻抗将被设定到目标电阻RZQ。
图9的校准电路120在其中可以使用定制芯片外电阻值的情况下是有用的。在一些应用中，芯片外电阻值必须与行业内的通用数据表所规定的目标电阻值RZQ相同。在那些情况下，图9的校准电路120不能被使用。然而在其他应用中，当芯片外电阻值可以被定制并且设定为目标电阻值RZQ的比例时，则可以有利地应用校准电路120。校准电路120的显著特征是使用上拉/下拉电路单元的倍数而不是使用比例上拉/下拉电路。使用上拉/下拉电路单元的倍数使校准电路120能够与使用比例上拉/下拉电路时相比实现更准确的阻抗匹配。
在校准电路120中，上拉电路和下拉电路被选择成上拉/下拉电路单元的2倍或10*K倍或10*(1-K)倍。在其他实施例中，可以在适当情况下使用其他尺寸比例以生成所期望的阻抗值，其随后可以被变换成上拉和下拉电路单元。
此外，在以上描述的实施例中，校准电路被描述为被用来校准集成电路的芯片上阻抗，以便匹配芯片外阻抗或芯片外电阻器。在其他实施例中，校准电路可以被用来校准集成电路的芯片上阻抗以便匹配任何目标阻抗，其中目标阻抗可以是芯片外电阻器、芯片上电阻器或者集成电路的芯片上阻抗。要匹配的目标阻抗的确切结构对于本发明的实践并非关键。
虽然出于理解清楚的目的描述了前述实施例的一些细节，但是本发明不限于所提供的细节。存在实施本发明的许多替换方式。所公开的实施例是说明性而非限制性的。

Claims (29)

1.一种用于设定集成电路的芯片上阻抗以便匹配目标阻抗的校准电路，包括：
上拉电流源晶体管，与目标阻抗串联连接在第一正供电电压与参考供电电压之间，所述上拉电流源晶体管具有第一晶体管宽度；
第一比较器，被配置成把上拉电流源晶体管与目标阻抗之间的第一共同节点处的电压与参考电压进行比较，并且生成输出信号以便驱动上拉电流源晶体管的控制端子，使得第一共同节点处的电压等于参考电压，所述参考电压是第二正供电电压的K倍，K是0和1之间的数，并且第二正供电电压是针对集成电路的输入-输出电路的正供电电压；
第一上拉电流镜晶体管，被配置成与上拉电流源晶体管形成第一电流镜，所述第一上拉电流镜晶体管与下拉电路串联连接在第一正供电电压与参考供电电压之间，所述第一上拉电流镜晶体管具有第一晶体管宽度；
第二比较器，被配置成把第一上拉电流镜晶体管与下拉电路之间的第二共同节点处的电压与参考电压进行比较，并且生成输出信号以便驱动下拉电路，使得第二共同节点处的电压等于参考电压，其中下拉电路具有被设定成等于目标阻抗的阻抗；
第二上拉电流镜晶体管，被配置成与上拉电流源晶体管形成第二电流镜，所述第二上拉电流镜晶体管与下拉电流源晶体管串联连接在第一正供电电压与参考供电电压之间，所述第二上拉电流镜晶体管具有第二晶体管宽度，并且下拉电流源晶体管具有第三晶体管宽度；
第三比较器，被配置成把第二上拉电流镜晶体管与下拉电流源晶体管之间的第三共同节点处的电压与参考电压进行比较，并且生成输出信号以便驱动下拉电流源晶体管的控制端子，使得第三共同节点处的电压等于参考电压；
第一下拉电流镜晶体管，被配置成与下拉电流源晶体管形成第三电流镜，上拉电路与第一下拉电流镜晶体管串联连接在第二正供电电压与参考供电电压之间，所述第一下拉电流镜晶体管具有第四晶体管宽度；以及
第四比较器，被配置成把上拉电路与第一下拉电流镜晶体管之间的第四共同节点处的电压与参考电压进行比较，并且生成输出信号以便驱动上拉电路，使得第四共同节点处的电压等于参考电压，其中上拉电路具有被设定成等于目标阻抗的阻抗。
2.权利要求1的校准电路，其中，上拉电流源晶体管以及第一和第二上拉电流镜晶体管包括PMOS晶体管；并且其中，下拉电流源晶体管和第一下拉电流镜晶体管包括NMOS晶体管。
3.权利要求1的校准电路，其中，上拉电路包括并联连接的一个或多个PMOS晶体管，并且下拉电路包括并联连接的一个或多个NMOS晶体管。
4.权利要求3的校准电路，其中，上拉电路还包括与一个或多个并联连接的PMOS晶体管串联连接的第一电阻器；并且下拉电路还包括与一个或多个并联连接的NMOS晶体管串联连接的第二电阻器。
5.权利要求3的校准电路，其中，第二比较器生成输出信号，以便通过接通下拉电路中的一个或多个并联连接的NMOS晶体管把下拉电路偏置到等于目标阻抗的阻抗。
6.权利要求3的校准电路，其中，第四比较器生成输出信号，以便通过接通上拉电路中的一个或多个并联连接的PMOS晶体管把上拉电路偏置到等于目标阻抗的阻抗。
7.权利要求1的校准电路，其中，第二上拉电流镜晶体管具有作为上拉电流源晶体管的第一晶体管宽度的(1-K)/K倍的第二晶体管宽度；并且其中，第一下拉电流镜晶体管具有等于下拉电流源晶体管的第三晶体管宽度的第四晶体管宽度。
8.权利要求1的校准电路，其中，第二上拉电流镜晶体管具有等于上拉电流源晶体管的第一晶体管宽度的第二晶体管宽度；并且其中，第一下拉电流镜晶体管具有作为下拉电流源晶体管的第三晶体管宽度的(1-K)/K倍的第四晶体管宽度。
9.权利要求1的校准电路，其中，第一正供电电压包括用于为集成电路的内部电路供电的正供电电压。
10.权利要求1的校准电路，其中，由第二和第四比较器生成的输出信号包括逻辑状态或偏置条件。
11.权利要求1的校准电路，其中，目标阻抗包括集成电路的芯片外电阻器的电阻。
12.一种用于设定集成电路的芯片上阻抗以便匹配目标阻抗的校准电路，包括：
第一上拉电路，与目标阻抗串联连接在正供电电压与参考供电电压之间，所述第一上拉电路是被尺寸确定成上拉电路单元的尺寸的K/(1-K)倍的比例上拉电路，K是0和1之间的数，并且正供电电压是针对集成电路的输入-输出电路的正供电电压；
第一比较器，被配置成把第一上拉电路与目标阻抗之间的第一共同节点处的电压与参考电压进行比较，并且生成输出信号以便驱动第一上拉电路，使得第一共同节点处的电压等于参考电压，所述参考电压是正供电电压的K倍，其中第一上拉电路具有被设定成等于目标阻抗的(1-K)/K倍的阻抗；
第二上拉电路，与下拉电路串联连接在正供电电压与参考供电电压之间，所述第二上拉电路具有与第一上拉电路相同的尺寸并且由被应用到第一上拉电路的相同输出信号驱动，并且下拉电路具有等于下拉电路单元的尺寸；以及
第二比较器，被配置成把第二上拉电路与下拉电路之间的第二共同节点处的电压与参考电压进行比较，并且生成输出信号或逻辑状态以便驱动下拉电路，使得第二共同节点处的电压等于参考电压，其中下拉电路具有被设定成等于目标阻抗的阻抗。
13.权利要求12的校准电路，其中，第一和第二上拉电路各自包括并联连接的一个或多个PMOS晶体管，并且下拉电路包括并联连接的一个或多个NMOS晶体管。
14.权利要求13的校准电路，其中，第一和第二上拉电路中的每一个还包括与一个或多个并联连接的PMOS晶体管串联连接的第一电阻器；并且下拉电路还包括与一个或多个并联连接的NMOS晶体管串联连接的第二电阻器。
15.权利要求13的校准电路，其中，第一上拉电路包括一个或多个并联连接的PMOS晶体管，每一个晶体管具有第一晶体管宽度，并且上拉电路单元包括与第一上拉电路相同数目的并联连接的PMOS晶体管，每一个晶体管具有第二晶体管宽度，第一晶体管宽度是第二晶体管宽度的K/(1-K)倍，并且其中，响应于第一上拉电路被偏置到等于目标阻抗的(1-K)/K倍的阻抗，第一上拉电路的偏置条件被应用到上拉电路单元以便把上拉电路单元偏置到等于目标阻抗的阻抗。
16.权利要求13的校准电路，其中，第一比较器生成输出信号以便驱动第一上拉电路，使得通过接通第一上拉电路中的一个或多个并联连接的PMOS晶体管而第一共同节点处的电压等于参考电压。
17.权利要求13的校准电路，其中，第二比较器生成输出信号以便偏置下拉电路，使得通过接通下拉电路中的一个或多个并联连接的NMOS晶体管而第二共同节点处的电压等于参考电压。
18.权利要求12的校准电路，其中，由第一和第二比较器生成的输出信号包括逻辑状态或偏置条件。
19.权利要求12的校准电路，其中，目标阻抗包括集成电路的芯片外电阻器的电阻。
20.一种用于设定集成电路的芯片上阻抗以便匹配目标阻抗的校准电路，包括：
第一上拉电路，与比例目标阻抗串联连接在正供电电压与参考供电电压之间，所述第一上拉电路由并联连接的N个上拉电路单元形成；
第一比较器，被配置成把第一上拉电路与比例目标阻抗之间的第一共同节点处的电压与参考电压进行比较，并且生成输出信号以便驱动第一上拉电路，使得第一共同节点处的电压等于参考电压，所述参考电压是正供电电压的K倍，K是0和1之间的数，并且正供电电压是针对集成电路的输入-输出电路的正供电电压，其中第一上拉电路具有被设定成等于目标阻抗的1/N倍的阻抗；
第二上拉电路，与下拉电路串联连接在正供电电压与参考供电电压之间，所述第二上拉电路由并联连接的M*K个上拉电路单元形成，所述第二上拉电路由被应用到第一上拉电路的相同偏置条件或逻辑状态驱动，并且下拉电路由M*(1-K)个下拉电路单元形成；以及
第二比较器，被配置成把第二上拉电路与下拉电路之间的第二共同节点处的电压与参考电压进行比较，并且生成输出信号以便驱动下拉电路，使得第二共同节点处的电压等于参考电压，其中下拉电路具有被设定成等于目标阻抗的1/M*(1-K)倍的阻抗。
21.权利要求20的校准电路，其中，第一和第二上拉电路各自包括并联连接的一个或多个PMOS晶体管，并且下拉电路包括并联连接的一个或多个NMOS晶体管。
22.权利要求21的校准电路，其中，第一和第二上拉电路中的每一个还包括与一个或多个并联连接的PMOS晶体管串联连接的第一电阻器；并且下拉电路还包括与一个或多个并联连接的NMOS晶体管串联连接的第二电阻器。
23.权利要求20的校准电路，其中，响应于第一上拉电路被偏置到等于目标阻抗的1/N倍的阻抗，上拉电路单元被设定到等于目标阻抗的阻抗。
24.权利要求20的校准电路，其中，响应于下拉电路被偏置到等于目标阻抗的1/M*(1-K)倍的阻抗，下拉电路单元被设定到等于目标阻抗的阻抗。
25.权利要求21的校准电路，其中，第一比较器生成输出信号以便驱动第一上拉电路，使得通过接通第一上拉电路中的一个或多个并联连接的PMOS晶体管而第一共同节点处的电压等于参考电压。
26.权利要求21的校准电路，其中，第二比较器生成输出信号以便偏置下拉电路，使得通过接通下拉电路中的一个或多个并联连接的NMOS晶体管而第二共同节点处的电压等于参考电压。
27.权利要求20的校准电路，其中，N是2并且M是10。
28.权利要求20的校准电路，其中，由第一和第二比较器生成的输出信号包括逻辑状态或偏置条件。
29.权利要求20的校准电路，其中，比例目标阻抗包括集成电路的芯片外电阻器的电阻，芯片外电阻器的电阻被选择成目标阻抗的(K/((1-K)*2)倍。
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