JP5008058B2 - 出力インピーダンス調整回路、半導体装置及び出力インピーダンス調整方法 - Google Patents

Description

本発明は、出力インピーダンス調整回路、半導体装置及び出力インピーダンス調整方法に関する。

出力インピーダンスを制御する機能を自己の回路内に有していないＤＤＲ２ ＳＤＲＡＭのような半導体集積回路が知られている。この半導体集積回路は、他の半導体集積回路からの制御信号により、その出力インピーダンスを調整する。その調整技術としては、例えば、ＤＤＲ２ ＳＤＲＡＭの機能の一つであるＯｆｆ−Ｃｈｉｐ Ｄｒｉｖｅｒ Ｉｍｐｅｄａｎｃｅ Ａｄｊｕｓｔｍｅｎｔ（以下、「ＯＣＤ」と記す）がある。ＯＣＤを用いることで、他の半導体集積回路は、ＤＤＲ２ ＳＤＲＡＭの出力インピーダンスを調整することができる。ＯＣＤについては、例えば、ＪＥＤＥＣ Ｓｔａｎｄａｒｄ Ｎｏ．７９−２Ａ、ＤＤＲ２ ＳＤＲＡＭ ＳＰＥＣＩＦＩＣＡＴＩＯＮ，ＪＥＤＥＣ Ｓｏｌｉｄ Ｓｔａｔｅ Ｔｅｃｈｎｏｌｏｇｙ Ａｓｓｏｃｉａｔｉｏｎに記載されている。

図１は、従来技術における半導体装置の構成の一例を示すブロック図である。この半導体装置は、半導体集積回路１０１と半導体集積回路１０２とを具備する。半導体集積回路１０２の出力インピーダンスは、他の半導体集積回路１０１により調整される。なお、本図では、半導体集積回路１０２及び半導体集積回路１０１における一組の差動出力バッファに関わる構成を代表して示している。

半導体集積回路１０２は、他の半導体集積回路１０１からの制御信号に基づいて出力インピーダンスを調整される出力バッファを有している。半導体集積回路１０２は、ＤＤＲ２ ＳＤＲＡＭのようなメモリに例示される。半導体集積回路１０２は、差動双方向バッファ１２６、プル・アップ／ダウン回路１２７、出力インピーダンス切替回路１０９を備える。

差動双方向バッファ１２６は、出力バッファとしての差動出力バッファ（＋）１２１及び差動出力バッファ（−）１２２を含む。差動出力バッファ１２１、１２２は、それぞれ出力信号を半導体集積回路１０１へ出力する。差動出力バッファ１２１、１２２の出力インピーダンスは、可変であり、出力インピーダンス切替回路１０９からの切替信号により調整される。差動双方向バッファ１２６は、更に、伝送路１０５、１０６を介した半導体集積回路１０１からの入力信号を比較して出力する比較回路１２３を含む。

差動出力バッファ１２１の出力に接続された信号配線１５２は、入出力端子Ｄ１２０及び外部の伝送路１０５を介して半導体集積回路１０１の入出力端子Ｄ１１０へ接続されている。差動出力バッファ１２２の出力に接続された信号配線１６２は、入出力端子Ｄ１２１及び外部の伝送路１０６を介して半導体集積回路１０１の入出力端子Ｄ１１１へ接続されている。

プル・アップ／ダウン回路１２７は、差動出力バッファ１２１、１２２の電位（信号配線１５２、１６２の電位）をプル・アップ又はプル・ダウンする。プル・アップ／ダウン回路１２７は、第１抵抗と第２抵抗とを含む。第１抵抗は、一端を電源電位ＶＤＤ（逆三角印で図示）にスイッチを介して接続され、他端を信号配線（１５２又は１６２）に接続されている。第２抵抗は、一端を接地にスイッチを介して接続され、他端を信号配線（１５２又は１６２）に接続されている。

出力インピーダンス切替回路１０９は、半導体集積回路１０１からの出力インピーダンスを調整する制御信号に基づいて、差動出力バッファ１２１、１２２の出力インピーダンスを切り替える（調整する）切替信号を差動出力バッファ１２１、１２２へ出力する。

半導体集積回路１０１は、半導体集積回路１０２へ制御信号を出力することにより、半導体集積回路１０２の出力バッファの出力インピーダンスを調整する。半導体集積回路１０１は、ＤＭＡ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）コントローラのようなメモリコントローラに例示される。半導体集積回路１０１は、差動双方向バッファ１１６、プル・アップ／ダウン回路１１７、切替スイッチ１１５、出力インピーダンスコントローラ１０７、出力インピーダンス制御回路１０８、比較回路１１０を備える。

差動双方向バッファ１１６は、出力バッファとしての差動出力バッファ（＋）１１１及び差動出力バッファ（−）１１２を含む。差動出力バッファ１１１、１１２は、出力信号を半導体集積回路１０２へ出力する。差動出力バッファ１１１、１１２の出力インピーダンスは、可変であり、出力インピーダンス制御回路１０８からの制御信号により調整される。差動双方向バッファ１１６は、更に、伝送路１０５、１０６を介した半導体集積回路１０２からの入力信号を比較して出力する比較回路１１３を含む。

差動出力バッファ１１１の出力に接続された信号配線１５１は、入出力端子Ｄ１１０及び外部の伝送路１０５を介して半導体集積回路１０２の入出力端子Ｄ１２０へ接続されている。差動出力バッファ１１２の出力に接続された信号配線１６１は、入出力端子Ｄ１１１及び外部の伝送路１０６を介して半導体集積回路１０２の入出力端子Ｄ１２１へ接続されている。

プル・アップ／ダウン回路１１７は、差動出力バッファ１１１、１１２の電位（信号配線１５１、１６１の電位）をプル・アップ又はプル・ダウンする。プル・アップ／ダウン回路１１７は、第１抵抗と第２抵抗とを含む。第１抵抗は、一端を電源電位ＶＤＤにスイッチを介して接続され、他端を信号配線（１５１又は１６１）に接続されている。第２抵抗は、一端を接地に接続され、他端を信号配線（１５１又は１６１）に接続されている。

出力インピーダンス制御回路１０８は、差動出力バッファ１１１、１１２の出力インピーダンスを従来の方法により調整する。比較回路１１０は、信号配線１６１上のノードＦの電位と基準電位発生回路（図示されず）から出力された参照電位Ｖｒｅｆ（＝ＶＤＤ／２）とを比較する。そして、比較結果を出力インピーダンスコントローラ１０７へ出力する。出力インピーダンスコントローラ１０７は、比較結果に基づいて、差動出力バッファ１２１、１２２の出力インピーダンスを切り替える（調整する）制御信号を出力インピーダンス切替回路１０９へ外部配線１７０を介して出力する。切替スイッチ１１５は、信号配線１５１と信号配線１６１とを接続するスイッチである。

次に、半導体集積回路１０２の差動出力バッファ１２１、１２２の出力インピーダンスを半導体集積回路１０１で調整する従来の出力インピーダンス調整方法について説明する。

従来の出力インピーダンス調整方法１について説明する。
まず、出力インピーダンス制御回路１０８は、差動出力バッファ１１１、１１２の出力インピーダンスを調整する。調整方法は、従来知られた方法を用いることができる。次に、制御回路（図示されず）は、差動出力バッファ１１２をＨｉｇｈ出力とし、差動出力バッファ１２２をＬｏｗ出力として両者を短絡させる。このとき、電源電位ＶＤＤから、差動出力バッファ１１２−信号配線１６１−伝送路１０６−信号配線１６２−差動出力バッファ１２２の経路を介して、接地へ向う電流パスができる。ここで、伝送路１０６の抵抗を無視できるとし、差動出力バッファ１１２と差動出力バッファ１２２の出力インピーダンスが等しいとすれば、ノードＦの電位は、電源電位ＶＤＤの１／２になるはずである。比較回路１１０は、ノードＦの電位と参照電位ＶＤＤ／２とを比較し、比較結果を出力インピーダンスコントローラ１０７へ出力する。出力インピーダンスコントローラ１０７は、ノードＦの電位と参照電位ＶＤＤ／２とが等しくなるように、差動出力バッファ１２２の出力インピーダンスを切り替える制御信号を出力インピーダンス切替回路１０９へ出力する。出力インピーダンス切替回路１０９は、その制御信号に基づいて、差動出力バッファ１２２の出力インピーダンスを切り替える（調整する）。差動出力バッファ１２２の出力インピーダンスを調整する同じ切替信号により、差動出力バッファ１２１も同様に調整される。この調整により、半導体集積回路１０２内の差動出力バッファ１２２、１２１を、差動出力バッファ１１２、１１１と同じ出力インピーダンスに調整することができる。

なお、制御回路は、差動出力バッファ１１２をＬｏｗ出力とし、差動出力バッファ１２２をＨｉｇｈ出力として両者を短絡させても良い。ただし、この場合、電流パスは、電源電位ＶＤＤから、差動出力バッファ１２２−信号配線１６２−伝送路１０６−信号配線１６１−差動出力バッファ１１２の経路を介して、接地へ向う。他は、上述の場合と同様である。

次に、従来の出力インピーダンス調整方法２について説明する。
まず、制御回路（図示されず）は、差動出力バッファ１１１、１１２をＨｉｚ出力とする。次に、制御回路は、差動双方向出力バッファ１２６の出力（差動出力バッファ１１１、１１２の出力）を切り替えスイッチ１１５にて短絡させる。これにより、差動双方向出力バッファ１２６のＨｉｇｈ出力側（Ｐｃｈ：差動出力バッファ１２１）とＬｏｗ出力側（Ｎｃｈ：差動出力バッファ１２２）のインピーダンスを等しくすることができる。

関連する技術として、特許第３１５６６３８号公報に出力インピーダンス調整回路内蔵半導体集積回路が開示されている。この出力インピーダンス調整回路内蔵半導体集積回路は、出力回路と、出力端子と、入力端子と、電圧検出回路と、インピーダンス制御信号生成回路とを備える。出力回路は、制御信号によりその出力インピーダンスを可変にすることができる。出力端子は、実負荷伝送線路と等価なダミー伝送線路の一端と、前記出力回路とを接続する。入力端子は、前記ダミー伝送線路の他端がフィードバック接続される。電圧検出回路は、この入力端子に接続され、前記ダミー伝送線路を介してフィードバックされる前記出力回路からの出力信号の初期電圧振幅を検出する。インピーダンス制御信号生成回路は、この電圧検出回路で検出した電圧値に基づいて前記出力回路の出力インピーダンスを制御するための前記制御信号を生成する。

特許第３１５６６３８号 ＪＥＤＥＣ Ｓｔａｎｄａｒｄ Ｎｏ．７９−２Ａ、ＤＤＲ２ ＳＤＲＡＭ ＳＰＥＣＩＦＩＣＡＴＩＯＮ，ＪＥＤＥＣ Ｓｏｌｉｄ Ｓｔａｔｅ Ｔｅｃｈｎｏｌｏｇｙ Ａｓｓｏｃｉａｔｉｏｎ

従来の出力インピーダンス調整方法１の場合、伝送路１０５、１０６にシリーズ抵抗を挿入すると、ノードＦの電位はＶＤＤ／２からずれる。そのため、比較回路１１０において比較すべき参照電位は、ＶＤＤ／２ではなくなる。ここで、シリーズ抵抗の所定の抵抗値に対応して半導体集積回路１０１を設計するとすれば、半導体集積回路１０１の汎用性が低下してしまう。

従来の出力インピーダンス調整方法２の場合、伝送路１０５、１０６にシリーズ抵抗を挿入してもしなくても、出力インピーダンスコントローラ１０７、出力インピーダンス制御回路１０８及び出力インピーダンス調整方法に差異は無い。しかし、この方法では差動双方向出力バッファ１２６の出力インピーダンスの絶対値に関する情報を得られないので、差動出力バッファ１１１、１１２の出力インピーダンスの絶対値を調整することが出来ない。

ＯＣＤ機能を有する半導体集積回路に対して、外部伝送路のシリーズ抵抗の有無に関わらず、ＯＣＤ機能を実現可能とするような技術が望まれる。

以下に、発明を実施するための最良の形態で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、特許請求の範囲の記載と発明を実施するための最良の形態との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。

上記課題を解決するために、本発明の出力インピーダンス調整回路は、比較回路（３０）と、インピーダンス制御回路（３２）とを具備する。比較回路（３０）は、第１伝送路（２４−３６−３９）の第１出力と、前記第１伝送路（２４−３６−３９）を模擬する第２伝送路（４１−２５−４０）の第２出力と、を比較する。ここで、前記第１伝送路（２４−３６−３９）は、外部半導体集積回路（２）に設けられ、出力インピーダンス調整対象の第１出力回路（２４）を含む。前記第２伝送路（４１−２５−４０）は、設定された出力インピーダンスを有し、前記第１出力回路（２４）を模擬する第２出力回路（４１）を含む。インピーダンス制御回路（３２）は、前記比較回路（３０）の比較結果に基づいて、前記第１出力と前記第２出力とが等しくなるように、前記第１出力回路（２４）の出力インピーダンスを調整する制御信号を前記外部半導体集積回路（２）へ出力する。

本発明において、出力インピーダンス調整時に比較回路（３０）に供給する参照電位として、比較対象の第１伝送路（２４−３６−３９）を模擬するレプリカの第２伝送路（４１−２５−４０）の第２出力を用いている。ここで、第２伝送路（４１−２５−４０）は、シリーズ抵抗の有無を含めて第１伝送路（２４−３６−３９）を模擬する。したがって、供給される参照電位（第２出力）は、シリーズ抵抗の有無に対応した電位とすることができる。すなわち、シリーズ抵抗の有無に関わらず、第１出力回路（２４）の出力インピーダンスを調整することができる。ここで、模擬するとは、電気的特性を実質的に同じにすることであり、より好ましくは構成（構造）を実質的に同じにすることである。実質的に同じとは、両者の差が所定の許容範囲内にあることである。所定の許容範囲は、動作上問題にならない範囲で設計により決定される。

本発明により、ＯＣＤ機能を有する半導体集積回路に対して、外部伝送路のシリーズ抵抗の有無に関わらず、ＯＣＤ機能を実現できる。

以下、本発明の出力インピーダンス調整回路、半導体装置及び出力インピーダンス調整方法の実施の形態に関して、添付図面を参照して説明する。図２は、本発明の出力インピーダンス調整回路を適用した半導体装置の実施の形態の構成を示すブロック図である。半導体装置は、半導体集積回路１と半導体集積回路２とを具備する。なお、本図においては、半導体集積回路１及び半導体集積回路２における一つの出力バッファの構成を代表して示し、以下その構成について説明する。ただし、各半導体集積回路における出力バッファの数は複数存在する。

半導体集積回路２は、他の半導体集積回路１からの制御信号に基づいて出力インピーダンスを調整される出力バッファ（後述：双方向バッファ２６の出力バッファ２２）を有している。半導体集積回路２は、半導体集積回路１と伝送路６及び外部信号配線３で接続されている。半導体集積回路２は、ＤＤＲ２ ＳＤＲＡＭのようなメモリに例示される。半導体集積回路２は、双方向バッファ２６、プル・アップ／ダウン回路２７、出力インピーダンス切替回路９、入出力端子Ｄ２１、Ｄ２２を備える。

双方向バッファ２６は、出力バッファ２２を含む。出力バッファ２２は、出力信号を半導体集積回路１へ出力する。出力バッファ２２の出力インピーダンスは、可変であり、出力インピーダンス切替回路９からの切替信号により調整される。双方向バッファ２６は、更に、伝送路６を介した半導体集積回路１からの入力信号を出力する入力バッファ２３を含む。

出力バッファ２２の出力に接続された信号配線６２は、ノード２１を介して入出力端子Ｄ２１に接続されている。入出力端子Ｄ２１は、外部の伝送路６を介して半導体集積回路１の入出力端子Ｄ１１へ接続されている。

プル・アップ／ダウン回路２７は、出力バッファ２２の電位（信号配線６２の電位）をプル・アップ又はプル・ダウンする。また、出力インピーダンスの調整のとき、出力バッファ１２からの出力電流を終端する。プル・アップ／ダウン回路２７は、第１抵抗Ｒ２１と第２抵抗Ｒ２２とを含む。第１抵抗Ｒ２１は、一端を電源電位ＶＤＤ（逆三角印で表示）にトランジスタＴ２１を介して接続され、他端を信号配線６２のノードＮ２１に接続されている。第２抵抗Ｒ２２は、一端を接地にトランジスタＴ２２接続され、他端を信号配線６２のノードＮ２１に接続されている。ここで、第１抵抗Ｒ２１と第２抵抗Ｒ２２とは、従来の調整方法における出力バッファに電流を流すときの出力バッファ内の電流経路の抵抗値に比較して大きく設定されている。トランジスタＴ２１、Ｔ２２は、他のスイッチ素子を用いても良い。

ここで、プル・アップ／ダウン回路２７は、この構成に限定されるものでは無い。図４は、プル・アップ／ダウン回路の構成の他の一例を示す回路図である。プル・アップ／ダウン回路１７は、抵抗ｒ１〜ｒ４、スイッチＳＷ１〜ＳＷ４を含む。抵抗ｒ１は、一端を電源電位ＶＤＤにスイッチＳＷ１を介して接続され、他端を信号配線に接続されている。抵抗ｒ２は、一端を電源電位ＶＤＤにスイッチＳＷ２を介して接続され、他端を信号配線に接続されている。すなわち、抵抗ｒ１、ｒ２は、電源電位ＶＤＤと信号配線との間に並列接続されている。また、抵抗ｒ３は、一端を接地にスイッチＳＷ３を介して接続され、他端を信号配線に接続されている。抵抗ｒ４は、一端を接地にスイッチＳＷ４を介して接続され、他端を信号配線に接続されている。すなわち、抵抗ｒ３、ｒ４は、接地と信号配線との間に並列接続されている。

ここで、抵抗値ｒ１、ｒ３と、抵抗値ｒ２、ｒ４とを異なる値にすると、スイッチＳＷ１、ＳＷ２及びＳＷ３、ＳＷ４のオン／オフの組み合わせにより、それぞれ３種類の抵抗値を得ることができる。例えば、抵抗値ｒ１、ｒ３を３００Ω、抵抗値ｒ２、ｒ４を１５０Ωとすると、スイッチＳＷ１、ＳＷ２／ＳＷ３、ＳＷ４のオン／オフの組み合わせにより、１００Ω、１５０Ω及び３００Ωの３種類である。

また、後述するプル・アップ／ダウン回路２７、及びレプリカプル・アップ／ダウン回路３２についても同様な構成が可能である。

図２を参照して、出力インピーダンス切替回路９は、半導体集積回路１からの出力インピーダンスを調整する制御信号に基づいて、出力バッファ２２の出力インピーダンスを切り替える（調整する）切替信号を出力バッファ２２へ出力する。

半導体集積回路１は、半導体集積回路２へ制御信号を出力することにより、半導体集積回路２の出力バッファの出力インピーダンスを調整する。半導体集積回路１は、ＤＭＡ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）コントローラのようなメモリコントローラに例示される。半導体集積回路１は、双方向バッファ１６、プル・アップ／ダウン回路１７、出力インピーダンスコントローラ７、出力インピーダンス制御回路８、比較回路１０、レプリカ出力バッファ３１、レプリカプル・アップ／ダウン回路３２、入出力端子Ｄ１１、Ｄ１２、Ｄ１３、Ｄ１４を備える。

双方向バッファ１６は、出力バッファ１２を含む。出力バッファ１２は、出力信号を半導体集積回路２へ出力する。出力バッファ１２の出力インピーダンスは、可変であり、出力インピーダンス制御回路８からの制御信号により調整される。双方向バッファ１６は、更に、伝送路６を介した半導体集積回路２からの入力信号を比較して出力する入力バッファ１３を含む。

出力バッファ１２の出力に接続された信号配線６１は、ノードＮ１２、ノードＮ１１を介して、入出力端子Ｄ１１に接続されている。入出力端子Ｄ１１は、外部の伝送路６を介して半導体集積回路２の入出力端子Ｄ２１に接続されている。

プル・アップ／ダウン回路１７は、出力バッファ１２の電位（信号配線６１の電位）をプル・アップ又はプル・ダウンする。また、出力インピーダンスの調整のとき、出力バッファ２２からの出力電流を終端する、又は、出力電流を出力バッファ２２へ供給する。プル・アップ／ダウン回路１７は、第１抵抗Ｒ１１と第２抵抗Ｒ１２とを含む。第１抵抗Ｒ１１は、一端を電源電位ＶＤＤにトランジスタＴ１１を介して接続され、他端を信号配線６１のノードＮ１１に接続されている。第２抵抗Ｒ１２は、一端を接地にトランジスタＴ１２を介して接続され、他端を信号配線６１のノードＮ１１に接続されている。ここで、トランジスタＴ１１、Ｔ１２は、他のスイッチ素子を用いても良い。

レプリカ出力バッファ３１は、信号配線６３、高精度抵抗素子４及び信号配線６４を介してレプリカプル・アップ／ダウン回路３２へ出力信号を出力する。レプリカ出力バッファ３１の出力インピーダンスは、可変であり、出力インピーダンス制御回路８からの制御信号により調整される。レプリカ出力バッファ３１の出力インピーダンスは、可変であり、出力インピーダンス制御回路８からの制御信号により調整される。レプリカ出力バッファ３１は、出力バッファ１２と同じ構成（構造）を有していることが好ましい。出力インピーダンス制御回路８からの同じ制御信号により、所定の同じ出力インピーダンスに調整することが容易になるからである。

レプリカ出力バッファ３１は、出力バッファ２２を模擬する。すなわち、レプリカ出力バッファ３１は、出力バッファ２２と同じ出力インピーダンスに調整可能な構成（構造）を有することが好ましい。更に、同じ構成（構造）を有することがより好ましい。より正確に出力バッファ２２を模擬することができるからである。例えば、半導体集積回路２がＤＤＲ２ ＳＤＲＡＭの場合、出力バッファ２２の構成（構造）は規格により決まっている。そのような場合には、その規格で定まっている構成（構造）に応じて、レプリカ出力バッファ３１も同じ構成（構造）にすることができる。

レプリカプル・アップ／ダウン回路３２は、出力インピーダンスの調整のとき、出力バッファ３１から信号配線６３、高精度抵抗素子４及び信号配線６４を介して流れる出力電流を終端する、又は、出力電流を出力バッファ３１へ供給する。レプリカプル・アップ／ダウン回路３２は、第１抵抗Ｒ１３と第２抵抗Ｒ１４とを含む。第１抵抗Ｒ１３は、一端を電源電位ＶＤＤにトランジスタＴ１３を介して接続され、他端を信号配線６４のノードＮ１３に接続されている。第２抵抗Ｒ１２は、一端を接地にトランジスタＴ１４を介して接続され、他端を信号配線６４のノードＮ１３に接続されている。ノードＮ１３は、比較回路１０の他方の入力に接続されている。ここで、トランジスタＴ１３、Ｔ１４は、他のスイッチ素子を用いても良い。

レプリカプル・アップ／ダウン回路３２は、プル・アップ／ダウン回路１７を模擬する。すなわち、レプリカプル・アップ／ダウン回路３２は、プル・アップ／ダウン回路１７と同じ合成抵抗や電流供給能力を有することが好ましい。更に、同じ構成（構造）を有することがより好ましい。より正確にプル・アップ／ダウン回路１７を模擬することができるからである。この場合、レプリカプル・アップ／ダウン回路３２は、プル・アップ／ダウン回路１７と同時に同一半導体基板上に形成される。そのため、同じ構成（構造）にしておくと、製造歩留まりの関係で形状が設計寸法からずれたとしても、いずれの回路も同様にずれると考えられる。従って、製造歩留まりに影響されずに、レプリカプル・アップ／ダウン回路３２は、プル・アップ／ダウン回路１７を模擬することができる。

高精度抵抗素子４は、入出力端子Ｄ１３、Ｄ１４間に接続される。高精度抵抗素子４は、伝送路６の電気的な特性を模擬する。そのために、伝送路６にシリーズ抵抗が無い場合には伝送路６本来の抵抗値を有する高精度抵抗素子４が用いられ、伝送路６にシリーズ抵抗が有る場合にはそのシリーズ抵抗の抵抗値と伝送路６本来の抵抗値とを合わせた抵抗値を有する高精度抵抗素子４が用いられる。高精度抵抗素子４を外部接続にし交換容易にしたことで、伝送路６のシリーズ抵抗の有無やシリーズ抵抗の値に対応して、伝送路６を電気的に容易に模擬することが可能となる。

信号配線６３は、レプリカ出力バッファ３１の出力端子と入出力端子Ｄ１３とを接続している。信号配線６４は、入出力端子Ｄ１４とレプリカプル・アップ／ダウン回路３２のノードＮ１３とを接続している。

出力インピーダンス制御回路８は、従来の方法を用いて、同一の半導体集積回路（半導体基板）内に設けられた出力バッファ１２及び出力バッファ３１の出力インピーダンスを互いに同じになるように調整する。例えば、出力バッファ１２及び出力バッファ３１が同じ構成（構造）を有している場合、同じ制御方法や同じ制御信号により、同じ出力インピーダンスに制御することができる。

比較回路１０は、信号配線６１上のノードＮ１２（ノードＮ１１と同電位）の電位Ｖｐとレプリカプル・アップ／ダウン回路３２のノードＮ１３の電位Ｖｒｅｆとを比較する。そして、比較結果を出力インピーダンスコントローラ７へ出力する。出力インピーダンスコントローラ７は、比較結果に基づいて、出力バッファ１２の出力インピーダンスを切り替える（調整する）制御信号を出力インピーダンス切替回路９へ外部信号配線３を介して出力する。

なお、この図において、一つの出力バッファ２２と、それに対応する一つの出力バッファ１２とは例示であり、明示していないがビット線幅分の出力バッファ２２及び対応する出力バッファ１２が設けられている。また、ここでは、単独の出力バッファ２２、１１が例示されているが、従来知られた図１のような差動増幅バッファ（１２１／１２２、１１１／１１２）のような構成を用いることも可能である。

図３は、本発明における出力インピーダンス調整回路及び出力インピーダンス調整方法の概念を示す概略ブロック図である。
ここで、半導体集積回路２の出力バッファ２２の出力端子−信号配線６２−入出力端子Ｄ２１−外部の伝送路６−入出力端子Ｄ１１−半導体集積回路１の信号配線６１−プル・アップ／ダウン回路１７は、実際に半導体集積回路１と半導体集積回路２との間で信号の入出力が行われる伝送路（以下、「実負荷伝送路８１」という）である。この実負荷伝送路８１において、出力バッファ２２が、出力インピーダンスの調整対象である。出力インピーダンス調整方法では、実負荷伝送路８１の電位を測定し、その測定結果を用いて出力バッファ２２の出力インピーダンスを調整する。

一方、半導体集積回路１のレプリカ出力バッファ３１の出力端子−信号配線６３−入出力端子Ｄ１３−外部の高精度抵抗素子４−入出力端子Ｄ１４−半導体集積回路１の信号配線６４−レプリカプル・アップ／ダウン回路３２は、実負荷伝送路８１を模擬するレプリカ伝送路８２である。このレプリカ伝送路８２において、レプリカ出力バッファ３１、高精度抵抗素子４及びレプリカプル・アップ／ダウン回路３２は、それぞれ出力バッファ２２、伝送路６及びプル・アップ／ダウン回路１７を模擬する。

すなわち、出力インピーダンスの調整対象である出力バッファ２２を含む実負荷伝送路８１と、実質的に電気的に概ね等しいレプリカ伝送路８２を設けている。ここで、レプリカ出力バッファ３１の出力インピーダンスは、出力インピーダンス制御回路８により予め所望の値に設定される。それにより、レプリカ伝送路８２は、所望の電気特性に調整される。そして、実負荷伝送路８１のノードＮ１１の電位Ｖｐとレプリカ伝送路８２のノードＮ１３の電位Ｖｒｅｆとを比較回路１０で比較し、比較結果に基づいて出力インピーダンスコントローラ７が制御信号を出力する。出力インピーダンス切替回路９は、その制御信号に基づいて、出力バッファ２２の出力インピーダンスを切り替える（調整する）。これにより、出力バッファ２２とレプリカ出力バッファ３１の出力インピーダンスを同じにすることができる。ここで、レプリカ出力バッファ３１と出力バッファ１２の出力インピーダンスは、予め同じに設定されている。従って、出力バッファ２２と出力バッファ１２の出力インピーダンスを同じにすることができる。

次に、本発明の出力インピーダンス調整回路及び半導体装置の実施の形態の動作（出力インピーダンス調整方法の実施の形態）に関して、添付図面を参照して説明する。図４は、本発明の出力インピーダンス調整回路及び半導体装置の実施の形態の動作を示すフローチャートである。

出力インピーダンス制御回路８は、出力バッファ１２、３１の出力インピーダンスを所望の同じ値になるように調整する（ステップＳ０１）。

次に、制御回路（図示されず）は、出力バッファ１２をＨｉｚ出力、出力バッファ２２をＨｉｇｈ出力、プル・アップ／ダウン回路１７のトランジスタＴ１２をオン、トランジスタＴ１１をオフとする。これにより、出力バッファ２２（電源電位ＶＤＤ）−信号配線６２−伝送路６−信号配線６１−プル・アップ／ダウン回路１７の第２抵抗Ｒ１２−トランジスタＴ１２−接地という実負荷伝送路（８１）に出力電流が流れる。同様に、制御回路（図示されず）は、レプリカ出力バッファ３１をＨｉｇｈ出力、プル・アップ／ダウン回路３２のトランジスタＴ１４をオン、トランジスタＴ１３をオフとする。これにより、レプリカ出力バッファ３１（電源電位ＶＤＤ）−信号配線６３−高精度抵抗素子４−信号配線６４−プル・アップ／ダウン回路３２の第２抵抗Ｒ１４−トランジスタＴ１４−接地というレプリカ伝送路（８２）に出力電流が流れる（ステップＳ０２）。ここで、実負荷伝送路（８１）は、出力バッファ２２の出力インピーダンスを測定する為のものである。一方、レプリカ伝送路（８２）は、既に出力インピーダンスが調整されているレプリカ出力バッファ３１を使用した実負荷伝送路のレプリカとなる。

比較回路１０は、実負荷伝送路のプル・アップ／ダウン回路１７のノードＮ１１の電位Ｖｐと、レプリカ伝送路のプル・アップ／ダウン回路３２のノードＮ１３の電位Ｖｒｅｆとを入力される。そして、電位Ｖｐと電位Ｖｒｅｆとを比較し、比較結果を出力インピーダンスコントローラ７へ出力する（ステップＳ０３）。出力インピーダンスコントローラ７は、電位Ｖｐと電位Ｖｒｅｆとが一致しない場合（ステップＳ０４：Ｎｏ）、半導体集積回路２の出力インピーダンス切替回路９へ出力バッファ２２の出力インピーダンスを調整する（切り替える）ように制御信号を出力する。すなわち、ノードＮ１１の電位ＶｐがノードＮ１３の電位Ｖｒｅｆより低い場合、出力インピーダンスを上げるように制御信号を出力する。一方、ノードＮ１１の電位ＶｐがノードＮ１３の電位Ｖｒｅｆよりも高い場合、出力インピーダンスを下げるように制御信号を出力する。ノードＮ１１の電位ＶｐとノードＮ１３の電位Ｖｒｅｆとが略一致した場合（＝電位Ｖｐと電位Ｖｒｅｆとの差が所定の許容範囲以内になった場合）（ステップＳ０４：Ｙｅｓ）、出力インピーダンスコントローラ７は調整を終了する。

以上の操作により、半導体集積回路１の出力バッファ２２の出力インピーダンスを、他の半導体集積回路２により、既に調整されている出力バッファ１２の出力インピーダンスと同じに調整することができる。

ただし、ステップＳ０２は、以下のようにしても良い。制御回路（図示されず）は、出力バッファ１２をＨｉｚ出力、出力バッファ２２をＬｏｗ出力、プル・アップ／ダウン回路１７のトランジスタＴ１２をオフ、トランジスタＴ１１をオンとする。これにより、電源電位ＶＤＤ−トランジスタＴ１１−プル・アップ／ダウン回路１７の第１抵抗Ｒ１１−信号配線６１−伝送路６−信号配線６２−出力バッファ２２（接地）という実負荷伝送路（８１）に出力電流が流れる。同様に、制御回路（図示されず）は、レプリカ出力バッファ３１をＬｏｗ出力、プル・アップ／ダウン回路３２のトランジスタＴ１４をオン、トランジスタＴ１３をオンとする。これにより、電源電位ＶＤＤ−プル・アップ／ダウン回路３２のトランジスタＴ１３−第１抵抗Ｒ１３−信号配線６４−高精度抵抗素子４−信号配線６３−レプリカ出力バッファ３１−接地というレプリカ伝送路（８２）に出力電流が流れる。この場合も同様に、出力バッファ２２の出力インピーダンスを既に調整されている出力バッファ１２の出力インピーダンスと同じに調整することができる。

本発明により、実負荷伝送路（８１）を模擬するレプリカ伝送路（８２）を設けることで、伝送路６にシリーズ抵抗を入れる入れないに関わらず、半導体集積回路２側の出力インピーダンスを半導体集積回路１側で調整することができる（ＯＣＤ機能を実現することができる）。特に、伝送路６がシリーズ抵抗を有している場合、交換可能な高精度抵抗素子４がレプリカ伝送路（８２）内に設けられているので、シリーズ抵抗の抵抗値に対応して高精度抵抗素子４の抵抗値を交換することで、レプリカ伝送路（８２）が適切に実負荷伝送路（８１）を模擬することができる。

また半導体集積回路２側の出力インピーダンスを調整するとき、従来の出力インピーダンス調整方法１、２のいずれの場合でも、ＤＤＲ２ ＳＤＲＡＭの規格の場合、各差動出力バッファ内のトランジスタのソース・ドレイン電圧Ｖ_ＤＳは２８０ｍＶ、ソース・ドレイン間抵抗は１５〜２０Ωとなっている。そのため、出力インピーダンス調整時に伝送路１０６等を流れる電流が非常に大きく（例示：出力電流＝２２〜４５ｍＡ）なってしまう。そうなると、信号配線や伝送路での寄生抵抗による電圧降下の影響が大きくなり、結果として出力インピーダンスの調子誤差が大きくなる可能性があった。

しかし、本発明では、出力インピーダンスを調整するとき、出力バッファ２２から出力される、又は、出力バッファ２２に流れ込む出力電流は、プル・アップ／ダウン回路及びレプリカプル・アップ／ダウン回路の第１抵抗又は第２抵抗を流れる。ここで、第１抵抗及び第２抵抗の大きさは、従来の調整方法における出力バッファに電流を流すときの出力バッファ内の電流経路の抵抗値に比較して十分に大きく設定されている。そのため、出力電流を小さく抑えることができる。例えば、ＤＤＲ２ ＳＤＲＡＭの場合、図４のプル・アップ／ダウン回路１７及びレプリカプル・アップ／ダウン回路３２を用い、抵抗値を３００Ωとすれば、出力電流≒０．５ｍＡとなる。それにより、寄生抵抗の影響を小さく抑えることができる。その結果、調整後の出力インピーダンスの誤差を小さくできる。

なお、外部の高精度抵抗素子４は、半導体集積回路１の内部に有していても良い。図５は、高精度抵抗素子４及び関連する構成の一例を示す回路図である。高精度抵抗素子４は、抵抗値の異なる複数の抵抗Ｒ３１、Ｒ３２、…、Ｒ３ｎを有し、制御回路（図示されず）の制御により、スイッチＳＷ３１、ＳＷ３２、…、ＳＷ３ｎのオン／オフの組み合わせにより、所望の抵抗値を得ることができる。それにより、伝送路６にシリーズ抵抗が挿入された場合でも、その抵抗値に合わせた高精度抵抗素子４をレプリカ伝送路内に設けることができる。

図１は、従来技術における半導体集積回路内の出力バッファの出力インピーダンスを他の半導体集積回路により調整する半導体装置の構成を示すブロック図である。 図２は、本発明の出力インピーダンス調整回路を適用した半導体装置の実施の形態の構成を示すブロック図である。 図３は、本発明における出力インピーダンス調整回路及び出力インピーダンス調整方法の概念を示す概略ブロック図である。 図４は、プル・アップ／ダウン回路、レプリカプル・アップ／ダウン回路の構成の他の一例を示す回路図である。 図５は、本発明の出力インピーダンス調整回路及び半導体装置の実施の形態の動作を示すフローチャートである。 図６は、高精度抵抗素子及び関連する構成の一例を示す回路図である。

符号の説明

１、１０１ 半導体集積回路
２、１０２ 半導体集積回路
３、１７０ 外部配線
４ 高精度抵抗素子
６、１０５、１０６ 伝送路
７ 出力インピーダンスコントローラ
８ 出力インピーダンス制御回路
９ 出力インピーダンス切替回路
１０ 比較回路
１１、１２、１３、１４、２１、２２ 入出力端子Ｄ
１２、２２ 出力バッファ
１３、２３ 入力バッファ
１６、２６ 双方向バッファ
１７、２７、１１７、１２７ プル・アップ／ダウン回路
２６ 双方向バッファ
３１ レプリカ出力バッファ
３２ レプリカプル・アップ／ダウン回路
６１、６２、６３、６４、１５１、１５２、１６１、１６２ 信号配線
１１３、１２３ 比較回路
１１２、１２２ 差動出力バッファ
１１３、１２３ 差動入力バッファ
１１６、１２６ 差動双方向バッファ

Claims (15)

1. 同一の半導体集積回路に設けられた比較回路と第１出力回路と出力インピーダンス制御回路を具備する出力インピーダンス調整回路であって、
   外部に設けられた第１伝送路と第２伝送路はそれぞれの一端が、前記比較回路の第１の入力端子と第２の入力端子に接続され、前記第２伝送路の他端は前記第１出力回路の出力端子に接続され、
   外部半導体集積回路に設けられた第２出力回路の出力端子は前記第１伝送路の他端に接続され、
   前記第１出力回路の出力インピーダンスは前記第２出力回路の出力インピーダンスを模擬し、
   前記比較回路は、前記第１の入力端子と前記第２の入力端子の電位を比較し、
   前記出力インピーダンス制御回路は、前記比較結果に基づいて、前記第１の入力端子と前記第２の入力端子の電位差が小さくなるように前記第２出力回路の出力インピーダンスを調整することを特徴とする
   出力インピーダンス調整回路。
2. 請求項１に記載の出力インピーダンス調整回路において、
   前記第１伝送路に含まれる第１プル・アップ／ダウン回路と、
   前記第２伝送路に含まれ、前記第１プル・アップ／ダウン回路を模擬する第２プル・アップ／ダウン回路と
   を更に具備し、
   前記第１伝送路は、前記第２出力回路から前記第１プル・アップ／ダウン回路までの伝送路であり、
   前記第２伝送路は、前記第１出力回路から前記第２プル・アップ／ダウン回路までの伝送路であり、
   前記第１の入力端子の電位は、前記第１プル・アップ／ダウン回路の電位であり、
   前記第２の入力端子の電位は、前記第２プル・アップ／ダウン回路の電位である
   出力インピーダンス調整回路。
3. 請求項２に記載の出力インピーダンス調整回路において、
   前記第１伝送路は、前記外部半導体集積回路の前記第２出力回路と前記第１プル・アップ／ダウン回路とを接続する第１外部伝送路を含み、
   前記第２伝送路は、前記第１出力回路と前記第２プル・アップ／ダウン回路とを接続し、前記第１外部伝送路を模擬する第２外部伝送路を含む
   出力インピーダンス調整回路。
4. 請求項３に記載の出力インピーダンス調整回路において、
   前記第１出力回路に接続された第１端子と、
   前記第２プル・アップ／ダウン回路に接続された第２端子と
   を更に具備し、
   前記第１端子と前記前記第２端子との間に、前記第２外部伝送路を接続することにより、前記第２伝送路が構成される
   出力インピーダンス調整回路。
5. 請求項２乃至４に記載の出力インピーダンス調整回路において、
   前記第１プル・アップ／ダウン回路と前記第２プル・アップ／ダウン回路とは、同じ構成を有する
   出力インピーダンス調整回路。
6. 請求項１乃至５に記載の出力インピーダンス調整回路において、
   前記第１出力回路と前記第２出力回路とは、同じ構成を有する
   出力インピーダンス調整回路。
7. 請求項２に記載の出力インピーダンス調整回路において、
   前記第１伝送路は、前記外部半導体集積回路の前記第２出力回路と前記第１プル・アップ／ダウン回路とを接続する外部伝送路を含み、
   前記第２伝送路は、前記第１出力回路と前記第２プル・アップ／ダウン回路とを接続し、前記外部伝送路を模擬する内部伝送路を含む
   出力インピーダンス調整回路。
8. 請求項１に記載の出力インピーダンス調整回路において、
   前記出力インピーダンス制御回路は、前記比較結果に基づいて、前記第１の入力端子と前記第２の入力端子の電位差が小さくなるように前記第１出力回路と前記第２出力回路の出力インピーダンスを調整する
   出力インピーダンス調整回路。
9. 出力インピーダンス調整対象の第２出力回路を含む外部半導体集積回路としての第１半導体集積回路と、
   請求項１乃至８のいずれか一項に記載された出力インピーダンス調整回路としての第２半導体集積回路と
   を具備し、
   前記第２半導体集積回路は、前記第２出力回路の出力インピーダンスを調整する制御信号を前記第１半導体集積回路へ出力する
   半導体装置。
10. 同一の半導体集積回路に設けられた比較回路と第１出力回路と出力インピーダンス制御回路を具備する出力インピーダンス調整回路を用いた出力インピーダンス調整方法であって、
    ここで、外部に設けられた外第１伝送路と第２伝送路はそれぞれの一端が、前記比較回路の第１の入力端子と第２の入力端子に接続され、前記第２伝送路の他端は前記第１出力回路の出力端子に接続され、
    外部半導体集積回路に設けられた第２出力回路の出力端子は前記第１伝送路の他端に接続され、
    前記第１出力回路の出力インピーダンスは前記第２出力回路の出力インピーダンスを模擬し、
    （ａ）前記第１伝送路、及び、前記第２伝送路に電流を流すステップと、
    （ｂ）前記比較回路により前記第１の入力端子と前記第２の入力端子の電位を比較するステップと、
    （ｃ）前記出力インピーダンス制御回路により、前記比較結果に基づいて、前記第１の入力端子と前記第２の入力端子の電位差が小さくなるように前記第２出力回路の出力インピーダンスを調整するステップと
    を具備する
    出力インピーダンス調整方法。
11. 請求項１０に記載の出力インピーダンス調整方法において、
    前記第１伝送路は、第１プル・アップ／ダウン回路を含み、
    前記第２伝送路は前記第１プル・アップ／ダウン回路を模擬する第２プル・アップ／ダウン回路を含み、
    前記（ａ）ステップは、
    （ａ１）前記第２出力回路から前記第１プル・アップ／ダウン回路までの前記第１伝送路、及び、前記第１出力回路から前記第２プル・アップ／ダウン回路までの前記第２伝送路に前記電流を流すステップを備え、
    前記（ｂ）ステップは、
    （ｂ１）前記第１プル・アップ／ダウン回路の電位としての前記第１の入力端子の電位と、前記第２プル・アップ／ダウン回路の電位としての前記第２の入力端子の電位とを比較するステップを備える
    出力インピーダンス調整方法。
12. 請求項１１に記載の出力インピーダンス調整方法において、
    前記第１伝送路は、前記外部半導体集積回路の前記第２出力回路と前記第１プル・アップ／ダウン回路とを接続する第１外部伝送路を含み、
    前記（ａ）ステップは、
    （ａ２）前記第２伝送路に、前記第１出力回路と前記第２プル・アップ／ダウン回路との間に、前記第１外部伝送路を模擬する第２外部伝送路を接続するステップを更に備える
    出力インピーダンス調整方法。
13. 請求項１２に記載の出力インピーダンス調整方法において、
    前記第２伝送路は、前記第１出力回路に接続された第１端子と、前記第２プル・アップ／ダウン回路に接続された第２端子とを更に含み、
    前記（ａ２）ステップは、
    （ａ２１）前記第１端子と前記前記第２端子との間に、前記第２外部伝送路を接続するステップを含む
    出力インピーダンス調整方法。
14. 請求項１１に記載の出力インピーダンス調整方法において、
    前記第１伝送路は、前記外部半導体集積回路の前記第２出力回路と前記第１プル・アップ／ダウン回路とを接続する外部伝送路を含み、
    前記第２伝送路は、前記第１出力回路と前記第２プル・アップ／ダウン回路とを接続し、前記外部伝送路を模擬する内部伝送路を含み、
    前記（ａ）ステップは、
    （ａ３）前記内部伝送路のインピーダンスを前記外部伝送路のインピーダンスに等しくするステップを備える
    出力インピーダンス調整方法。
15. 請求項１０に記載の出力インピーダンス調整方法において、
    前記（ｃ）ステップは、
    （ｃ１）前記出力インピーダンス制御回路により、前記比較結果に基づいて、前記第１の入力端子と前記第２の入力端子の電位差が小さくなるように前記第１出力回路と前記第２出力回路の出力インピーダンスを調整するステップを備える
    出力インピーダンス調整方法。

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