KR20070116363A - 반도체 메모리의 온 다이 터미네이션 장치 - Google Patents

반도체 메모리의 온 다이 터미네이션 장치 Download PDF

Info

Publication number
KR20070116363A
KR20070116363A KR1020060050319A KR20060050319A KR20070116363A KR 20070116363 A KR20070116363 A KR 20070116363A KR 1020060050319 A KR1020060050319 A KR 1020060050319A KR 20060050319 A KR20060050319 A KR 20060050319A KR 20070116363 A KR20070116363 A KR 20070116363A
Authority
KR
South Korea
Prior art keywords
voltage
reference voltage
code
die termination
semiconductor memory
Prior art date
Application number
KR1020060050319A
Other languages
English (en)
Inventor
김관언
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020060050319A priority Critical patent/KR20070116363A/ko
Publication of KR20070116363A publication Critical patent/KR20070116363A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2254—Calibration

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Dram (AREA)

Abstract

본 발명은 기준전압과 제 1 코드에 따른 전압값을 비교하여 상기 제 1 코드를 조정하는 제 1 온 다이 터미네이션 수단, 상기 기준전압과 제 2 코드에 따른 전압값을 비교하여 상기 제 2 코드를 조정하는 제 2 온 다이 터미네이션 수단, 및
제어신호에 따라 상기 기준전압을 조정하여 출력하는 기준전압 발생수단을 포함한다.
ODT, 기준전압, 테스트

Description

반도체 메모리의 온 다이 터미네이션 장치{On Die Termination Apparatus of Semiconductor Memory}
도 1은 종래의 기술에 따른 반도체 메모리의 온 다이 터미네이션 장치의 구성을 나타낸 블록도,
도 2는 도 1의 제 1 ODT 전압 생성부의 구성을 나타낸 회로도,
도 3은 도 1의 제 2 ODT 전압 생성부의 구성을 나타낸 회로도,
도 4는 도 1의 기준전압 발생부의 구성을 나타낸 회로도,
도 5는 본 발명에 따른 반도체 메모리의 온 다이 터미네이션 장치의 구성을 나타낸 블록도,
도 6은 도 5의 기준전압 발생부의 구성을 나타낸 회로도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
100: 제 1 ODT부 110: 제 1 ODT 전압 생성부
120: 제 1 비교부 130: 제 1 레지스터
200: 제 2 ODT부 210: 제 2 ODT 전압 생성부
220: 제 2 비교부 230: 제 2 레지스터
300: 기준전압 발생부 310: 전압 발생부
320: 전압 조정부
본 발명은 반도체 메모리에 관한 것으로서, 특히 반도체 메모리의 온 다이 터미네이션 장치에 관한 것이다.
일반적으로 소정의 저항값을 갖는 신호라인을 통해 전달되는 신호가 저항값이 다른 신호라인과 만나는 경우 신호의 일부가 손실된다. 따라서 상기 두 신호 라인의 저항을 매칭시킴으로써 상기 신호 손실을 감소시키는 것을 온 다이 터미네이션(On Die Termination: ODT) 이라 한다.
종래의 기술에 따른 온 다이 터미네이션 장치는 도 1에 도시된 바와 같이, 제 1 코드(이하, Pcode<0:N>)에 따른 저항비로 전원전압(VDDQ)을 조정(Calibration)하여 제 1 라인전압(P_out)을 출력하는 제 1 ODT 전압 생성부(10), 제 1 인에이블 신호(P_en)에 따라 상기 제 1 라인전압(P_out)과 기준전압(Vref)을 비교하여 제 1 비교 결과신호(Pcmp_out)를 출력하는 제 1 비교부(20), 상기 제 1 비교 결과신호(Pcmp_out)에 따라 상기 Pcode<0:N>를 카운트하는 제 1 레지스터(30), Pcode<0:N> 및 제 2 코드(이하, Ncode<0:N>)에 따른 저항비로 전원전압(VDDQ)을 조정하여 제 2 라인전압(N_out)을 출력하는 제 2 ODT 전압 생성부(40), 제 2 인에이블 신호(N_en)에 따라 상기 제 2 라인전압(N_out)과 기준전압(Vref)을 비교하여 제 2 비교 결과신호(Ncmp_out)를 출력하는 제 2 비교부(50), 상기 제 2 비교 결과신호(Ncmp_out)에 따라 상기 Ncode<0:N>를 카운트하는 제 2 레지스 터(60), 및 전원전압(VDD)을 이용하여 VDD/2에 해당하는 레벨을 갖는 상기 기준전압(Vref)을 발생시키는 기준전압 발생부(70)를 포함한다.
상기 제 1 ODT 전압 생성부(10)는 도 2에 도시된 바와 같이, 전원단(VDDQ)에 연결되어 상기 Pcode<0:N>에 따라 온 되는 복수개의 트랜지스터(P0 ~ Pn), 상기 복수개의 트랜지스터(P0 ~ Pn) 각각과 외부 저항(이하, ZQ) 사이에 연결된 복수개의 저항(NR0 ~ NRn)을 포함한다.
상기 제 1 ODT 전압 생성부(10)는 정상적인 데이터 입력시와 동일한 특성을 가져야 하므로 데이터 입력 드라이버와 동일하게 모델링된다.
상기 제 2 ODT 전압 생성부(40)는 도 3에 도시된 바와 같이, 전원단(VDDQ)에 연결되어 상기 Pcode<0:N>에 따라 온 되는 복수개의 트랜지스터(P0 ~ Pn), 상기 복수개의 트랜지스터(P0 ~ Pn) 각각과 ZQ 사이에 연결된 복수개의 저항(NR0 ~ NRn), 상기 복수개의 저항(NR0 ~ NRn)과 각각 연결된 복수개의 저항(PR0 ~ PRn), 상기 복수개의 저항(PR0 ~ PRn) 각각과 접지단(VSSQ) 사이에 연결되어 상기 Ncode<0:N>에 따라 온 되는 복수개의 트랜지스터(N0 ~ Nn)를 포함한다.
상기 제 2 ODT 전압 생성부(40)는 정상적인 데이터 출력시와 동일한 특성을 가져야 하므로 데이터 출력 드라이버와 동일하게 모델링된다.
상기 기준전압 발생부(70)는 도 4에 도시된 바와 같이, 전원단(VDD)과 접지단(VSS) 사이에 직렬 연결된 복수개의 저항(R1 ~ R10)을 포함하고, 상기 복수개의 저항(R1 ~ R10) 중에서 기준전압(Vref)이 VDD/2가 되도록 R5와 R6 연결노드에 출력단이 형성된다.
이와 같이 구성된 종래기술에 따른 반도체 메모리의 온 다이 터미네이션 장치의 동작을 설명하면 다음과 같다.
상기 기준전압 발생부(70)는 전원전압(VDD)을 R1 ~ R5와 R6 ~ R10의 저항비로 변환하여 기설정된 전압 즉, VDD/2에 해당하는 기준전압(Vref)을 발생시켜 상기 제 1 비교부(20) 및 제 2 비교부(50)로 출력한다.
상기 제 1 레지스터(30)에서 기설정된 Pcode<0:N>의 초기값이 상기 제 1 ODT 전압 생성부(10)에 입력된다.
그리고 상기 제 1 ODT 전압 생성부(10)가 상기 Pcode<0:N>에 따라 연결되는 저항과 상기 ZQ의 분압비에 따른 제 1 라인전압(P_out)을 출력한다.
이어서 상기 제 1 비교부(20)가 제 1 인에이블 신호(P_en)에 따라 상기 제 1 라인전압(P_out)과 상기 기준전압(Vref)을 비교하여, 그에 따른 제 1 비교 결과신호(Pcmp_out)를 출력한다.
그리고 상기 제 1 레지스터(30)가 상기 제 1 비교 결과신호(Pcmp_out)에 따라 Pcode<0:N>를 업 또는 다운 카운팅하여 상기 제 1 ODT 전압 생성부(10)로 출력한다.
상기 제 1 ODT 전압 생성부(10)는 상기 제 1 레지스터(30)에서 출력된 Pcode<0:N> 입력에 따른 제 1 라인전압(P_out)을 제 1 비교부(20)에 피드백 시키고, 그에 따라 제 1 비교부(20)는 상술한 비교동작 및 그에 따른 제 1 비교 결과신호(Pcmp_out) 출력 동작을 반복하여 Pcode<0:N> 조정동작을 수행한다.
한편, 상기 제 2 레지스터(60)에서 기설정된 Ncode<0:N> 초기값과 상기 제 1 레지스터(30)에서 조정완료된 Pcode<0:N>가 상기 제 2 ODT 전압 생성부(40)에 입력된다.
상기 제 2 ODT 전압 생성부(40)가 상기 Pcode<0:N> 및 Ncode<0:N>에 따라 연결되는 저항의 저항비에 따른 제 2 라인전압(N_out)을 출력한다.
이어서 상기 제 2 비교부(50)가 제 2 인에이블 신호(N_en)에 따라 상기 제 2 라인전압(N_out)과 상기 기준전압(Vref)을 비교하여, 그에 따른 제 2 비교 결과신호(Ncmp_out)를 출력한다.
그리고 상기 제 2 레지스터(60)가 상기 제 2 비교 결과신호(Ncmp_out)에 따라 Ncode<0:N>를 업 또는 다운 카운팅하여 상기 제 2 ODT 전압 생성부(40)로 출력한다.
이때 제 2 ODT 전압 생성부(40)는 상기 제 2 레지스터(60)에서 출력된 Ncode<0:N>에 따른 제 2 라인전압(P_out)을 제 2 비교부(50)에 피드백 시키고, 그에 따라 제 2 비교부(50)는 상술한 비교동작 및 그에 따른 제 2 비교 결과신호(Ncmp_out) 출력 동작을 반복하여 Ncode<0:N> 조정동작을 수행한다.
상기 조정완료된 Ncode<0:N> 및 Pcode<0:N>에 따라 내부 저항값 즉, 데이터 입출력에 관련된 구성의 저항값이 결정된다.
상술한 종래의 기술에 따른 반도체 메모리의 온 다이 터미네이션 장치는 기설정된 반도체 메모리 외부 저항값과 내부 저항값이 같아지도록 온 다이 터미네이션 동작을 수행한다. 그러나 반도체 메모리와 반도체 메모리가 적용되는 시스템간에 시스템의 동작 주파수가 달라지는 등 특성차이가 존재할 경우 반도체 메모리의 오동작을 유발하는 등 동작성능을 저하시키는 문제점이 있다.
본 발명은 상술한 종래의 문제점을 해결하기 위하여 안출한 것으로서, 반도체 메모리가 적용되는 시스템과의 특성차이를 고려하여 외부 저항과 내부 저항을 매칭 작업을 수행함으로서 반도체 메모리의 동작성능을 향상시킬 수 있도록 한 반도체 메모리의 온 다이 터미네이션 장치를 제공함에 그 목적이 있다.
본 발명에 따른 반도체 메모리의 온 다이 터미네이션 장치는 기준전압과 제 1 코드에 따른 전압값을 비교하여 상기 제 1 코드를 조정하는 제 1 온 다이 터미네이션 수단; 상기 기준전압과 제 2 코드에 따른 전압값을 비교하여 상기 제 2 코드를 조정하는 제 2 온 다이 터미네이션 수단; 및 제어신호에 따라 상기 기준전압을 조정하여 출력하는 기준전압 발생수단을 포함함을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 메모리의 온 다이 터미네이션 장치의 바람직한 실시예를 설명하면 다음과 같다.
도 5는 본 발명에 따른 반도체 메모리의 온 다이 터미네이션 장치의 구성을 나타낸 블록도, 도 6은 도 5의 기준전압 발생부의 구성을 나타낸 회로도이다.
본 발명에 따른 반도체 메모리의 온 다이 터미네이션 장치는 도 5에 도시된 바와 같이, 기준전압(Vref_c)과 제 1 코드(이하, Pcode<0:N>)에 따른 전압값을 비교하여 상기 Pcode<0:N>를 조정하는 제 1 온 다이 터미네이션부(100), 상기 기준전압(Vref_c)과 제 2 코드(이하, Ncode<0:N>)에 따른 전압값을 비교하여 상기 Ncode<0:N>를 조정하는 제 2 온 다이 터미네이션부(200), 및 제어신호에 따라 상기 기준전압(Vref_c)을 가변시키는 기준전압 발생부(300)를 포함한다.
상기 제 1 온 다이 터미네이션부(100)는 Pcode<0:N>에 따른 저항비로 전원전압(VDDQ)을 조정(Calibration)하여 제 1 라인전압(P_out)을 출력하는 제 1 ODT 전압 생성부(110), 제 1 인에이블 신호(P_en)에 따라 상기 제 1 라인전압(P_out)과 기준전압(Vref_c)을 비교하여 제 1 비교 결과신호(Pcmp_out)를 출력하는 제 1 비교부(120), 및 상기 제 1 비교 결과신호(Pcmp_out)에 따라 상기 Pcode<0:N>를 카운트하는 제 1 레지스터(130)를 포함한다. 상기 제 1 ODT 전압 생성부(110)는 도 2의 구성과 동일하므로 그 구설설명은 생략한다. 상기 제 1 레지스터(130)는 상기 제 1 비교 결과신호(Pcmp_out)의 레벨에 따라 업 카운팅(Up Counting) 또는 다운 카운팅(Down Counting) 동작을 수행한다. 또한 상기 제 1 인에이블 신호(P_en)가 디스에이블되면 카운팅 동작을 중지한다.
상기 제 2 온 다이 터미네이션부(200)는 Pcode<0:N> 및 Ncode<0:N>에 따른 저항비로 전원전압(VDDQ)을 조정하여 제 2 라인전압(N_out)을 출력하는 제 2 ODT 전압 생성부(210), 제 2 인에이블 신호(N_en)에 따라 상기 제 2 라인전압(N_out)과 기준전압(Vref_c)을 비교하여 제 2 비교 결과신호(Ncmp_out)를 출력하는 제 2 비교부(220), 및 상기 제 2 비교 결과신호(Ncmp_out)에 따라 상기 Ncode<0:N>를 카운트하는 제 2 레지스터(230)를 포함한다. 상기 제 2 ODT 전압 생성부(210)는 도 3의 구성과 동일하므로 구성설명은 생략하기로 한다. 상기 제 2 레지스터(230)는 상기 제 2 비교 결과신호(Ncmp_out)의 레벨에 따라 업 카운팅(Up Counting) 또는 다운 카운팅(Down Counting) 동작을 수행한다. 또한 상기 제 2 인에이블 신호(N_en)가 디스에이블되면 카운팅 동작을 중지한다.
상기 기준전압 발생부(300)는 도 6에 도시된 바와 같이, 복수개의 저항(R1 ~ R10)을 포함하고 출력노드를 기준으로 선택된 저항의 비에 따른 상기 기준전압(Vref_c)을 발생시키는 전압 발생부(310), 및 제어신호 즉, 테스트 모드 신호(TM_UP<1:2>, TM_DN<1:2)에 따라 상기 기준전압(Vref_c)이 조정되도록 상기 전압 발생부(310)의 저항을 선택하는 전압 조정부(320)를 포함한다.
상기 전압 발생부(310)는 전원단(VDD)과 접지단(VSS) 사이에 직렬 연결된 복수개의 저항(R1 ~ R10)을 포함하고, 상기 복수개의 저항(R1 ~ R10)이 모두 선택된 경우를 기준으로 기설정 레벨(예를 들어, VDD/2)이 출력되도록 상기 R5와 R6 연결노드에 출력단이 형성된다. 상기 전압 발생부(310)에 구성된 저항은 일예를 든 것일 뿐, 저항의 수 및 저항값 등은 회로설계에 따라 달라질 수 있다.
상기 전압 조정부(320)는 상기 전압 발생부(310)의 출력 노드를 기준으로 적어도 일측에 대해 적어도 하나 이상의 저항 양단에 연결되고, 상기 제어신호에 따라 자신에 해당하는 저항에 상기 전원(VDD)이 인가되지 않도록 하는 복수개의 스위칭 소자를 포함한다. 이때 도 6을 참조하면 스위칭 소자는 트랜지스터로서, 출력노드를 기준으로 전원단(VDD) 방향에 연결된 복수개의 저항(R1, R2)의 양측에 PMOS 트랜지스터 P11, P12가 연결되고, 출력노드를 기준으로 접지단(VSS) 방향에 연결된 복수개의 저항(R9, R10) 양측에 NMOS 트랜지스터 N12, N11이 연결된다. 상기 트랜지스터의 수에 따라 기준전압(Vref_c)의 조정범위가 달라진다. 즉, 트랜지스터의 수가 증가할수록 그에 비례하여 기준전압(Vref_c) 조정범위가 넓어진다.
상기 전압 조정부(320)에 구성된 트랜지스터 또한 일 예를 든 것일 뿐, 트랜지스터의 수 및 사이즈 등은 테스트 모드 신호 및 회로설계 등에 따라 달라질 수 있으며, 상술한 바와 같이 전압 발생부(310)의 구성에 따라서도 달라질 수 있다.
이와 같이 구성된 본 발명에 따른 반도체 메모리의 온 다이 터미네이션 장치의 동작을 설명하면 다음과 같다.
먼저, 반도체 메모리를 개발하는 단계에서, 본 발명에 따른 반도체 메모리를 해당 시스템에 적용하여 동작 테스트를 수행한다.
즉, 복수개의 테스트 모드 신호(TM_UP<1:2>, TM_DN<1:2>)의 조합을 통해 기준전압(Vref_c)을 증감시켜가며 증감된 각각의 기준전압(Vref_c)을 이용하여 Ncode<0:N> 및 Pcode<0:N> 조정을 수행한다.
상기 테스트 모드 신호(TM_UP<1:2>, TM_DN<1:2>)의 조합을 통해 기준전압(Vref_c)을 증감하는 방법을 상세히 설명하면 다음과 같다.
도 6에 도시된 바와 같이, TM_UP<1:2> 및 TM_DN<1:2>가 모두 로우라면, 전압 조정부(320)의 P11 및 P12는 턴온되고, N11 및 N12는 턴오프된다. 따라서 이 경우 전압 발생부(310)에서 출력되는 기준전압(Vref_c)은 전압분배의 원리에 따라 P11, P12, N11 및 N12가 모두 턴온프된 경우에 비해 높아진다.
즉, R1 ~ R10의 저항값이 모두 동일하다고(예를 들어, 단위를 생략하고 절대값이 10) 가정한 상태에서, TM_UP<1:2>는 하이이고, TM_DN<1:2>는 로우이면, Vref_c는 R6 + R7 + R8 + R9 + R10/R1 + R2 + R3 + R4 + R5 + R6 + R7 + R8 + R9 + R10 = 50/100이 된다.
그러나 상기와 같이, TM_UP<1:2> 및 TM_DN<1:2>가 모두 로우이면, P11 및 P12가 턴온되어 R1 및 R2에 VDD가 인가되지 않으므로 Vref_c는 R6 + R7 + R8 + R9 + R10/R3 + R4 + R5 + R6 + R7 + R8 + R9 + R10 = 50/80이 되어 상기 50/100에 비해 커진다.
한편, TM_UP<1:2> 및 TM_DN<1:2>가 모두 하이라면, 상기 전압 조정부(320)의 P11 및 P12는 턴오프되고, N11 및 N12는 턴온된다. 따라서 상기 전압 발생부(310)에서 출력되는 기준전압(Vref_c)은 상술한 전압분배의 원리에 따라 P11, P12, N11 및 N12가 모두 턴온프된 경우에 비해 낮아진다.
즉, TM_UP<1:2> 및 TM_DN<1:2>가 모두 하이이면, N11 및 N12가 턴온되어 R9 및 R10에 VDD가 인가되지 않으므로 Vref_c는 R6 + R7 + R8/R1 + R2 + R3 + R4 + R5 + R6 + R7 + R8 = 30/80이 되어 상기 50/100에 비해 작아진다.
그리고 상술한 바와 같이 기준전압(Vref_c)을 증감시켜 조정한 Ncode<0:N> 및 Pcode<0:N>에 따른 저항값을 적용하여 정상적인 데이터 입출력이 이루어지는지 확인한다.
그리고 정상적인 데이터 입출력이 이루어지는 저항값에 해당하는 기준전압(Vref_c)을 생성하기 위한 테스트 모드 신호(TM_UP<1:2>, TM_DN<1:2>)의 조합을 모드 레지스터에 설정한다. 상기 모드 레지스터에 설정된 테스트 모드 신호의 조합은 반도체 메모리의 노멀(Normal) 동작시에도 상기 기준전압 발생부(300)에 공급된다.
이어서 반도체 메모리의 노멀 동작시 상기 기준전압 발생부(300)가 상기 모드 레지스터에 설정된 테스트 모드 신호(TM_UP<1:2>, TM_DN<1:2>)의 조합에 따라 증가 또는 감소된 기준전압(Vref_c)을 생성한다.
이어서 상기 제 1 비교부(120)가 제 1 인에이블 신호(P_en)에 따라 상기 제 1 ODT 전압 생성부(110)에서 출력된 제 1 라인전압(P_out)과 기준전압(Vref_c)을 비교하여, 그에 따른 제 1 비교 결과신호(Pcmp_out)를 출력한다.
그리고 상기 제 1 레지스터(130)가 상기 제 1 비교 결과신호(Pcmp_out)에 따라 상기 Pcode<0:N>를 업 또는 다운 카운트한다.
상기 제 1 ODT 전압 생성부(110)는 상기 카운트에 따라 변화된 Pcode<0:N>에 따른 제 1 라인전압(P_out)을 제 1 비교부(120)에 피드백 시키고, 그에 따라 제 1 비교부(120)는 상술한 비교동작 및 그에 따른 제 1 비교 결과신호(Pcmp_out) 출력 동작을 정해진 횟수만큼 반복하여 Pcode<0:N> 조정과정을 완료한다.
상술한 Pcode<0:N> 조정이 완료되면, 조정이 완료된 Pcode<0:N>를 제 2 ODT 전압 생성부(210)에 입력시킨 후, Ncode<0:N> 조정이 이루어지며 이를 살펴보면 다음과 같다.
상기 제 2 레지스터(230)에서 Ncode<0:N> 초기값이 상기 제 2 ODT 전압 생성부(210)에 입력된다.
그리고 상기 제 2 ODT 전압 생성부(210)가 상기 Pcode<0:N> 및 Ncode<0:N>에 따라 연결되는 저항에 따른 제 2 라인전압(N_out)을 출력한다.
이어서 상기 제 2 비교부(220)가 제 2 인에이블 신호(N_en)에 따라 상기 제 2 라인전압(N_out)과 기준전압(Vref_c)을 비교하여, 그에 따른 제 2 비교 결과신호(Ncmp_out)를 출력한다.
그리고 상기 제 2 레지스터(230)가 상기 제 2 비교 결과신호(Ncmp_out)에 따라 상기 Ncode<0:N>를 업 또는 다운 카운트한다.
이때 제 2 ODT 전압 생성부(210)는 상기 Pcode<0:N> 및 상기 카운트에 따라 변화된 Ncode<0:N>에 따른 제 2 라인전압(N_out)을 제 2 비교부(220)에 피드백 시킨다.
따라서 제 2 비교부(220)는 상술한 비교동작 및 그에 따른 제 2 비교 결과신호(Ncmp_out) 출력 동작을 정해진 횟수만큼 반복하여 Ncode<0:N> 조정동작을 완료한다.
상기 조정완료된 Ncode<0:N> 및 Pcode<0:N>에 따라 내부 저항값 즉, 데이터 입출력에 관련된 구성의 저항값이 결정된다. 이때 내부 저항값은 반도체 메모리와 이 반도체 메모리가 적용되는 시스템의 특성차이를 보상하기에 적당하도록 상기 외부 저항값에 비해 작거나 큰 값을 가질 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해 석되어야 한다.
본 발명에 따른 반도체 메모리의 온 다이 터미네이션 장치는 반도체 메모리가 적용되는 시스템과의 특성 차이를 고려하여 내부 저항값을 가변시킬 수 있으므로 반도체 메모리의 동작 신뢰성을 향상시킬 수 있는 효과가 있다.

Claims (10)

  1. 기준전압과 제 1 코드에 따른 전압값을 비교하여 상기 제 1 코드를 조정하는 제 1 온 다이 터미네이션 수단;
    상기 기준전압과 제 2 코드에 따른 전압값을 비교하여 상기 제 2 코드를 조정하는 제 2 온 다이 터미네이션 수단; 및
    제어신호에 따라 상기 기준전압을 조정하여 출력하는 기준전압 발생수단을 포함하는 반도체 메모리의 온 다이 터미네이션 장치
  2. 제 1 항에 있어서,
    상기 제 1 온 다이 터미네이션 수단은
    제 1 코드에 따른 저항비로 전원전압을 조정(Calibration)하여 라인전압을 출력하는 ODT 전압 생성부,
    인에이블 신호에 따라 상기 라인전압과 기준전압(Vref_c)을 비교하여 비교 결과신호를 출력하는 비교부, 및
    상기 비교 결과신호에 따라 상기 제 1 코드를 카운트하는 레지스터를 포함하는 것을 특징으로 하는 반도체 메모리의 온 다이 터미네이션 장치.
  3. 제 1 항에 있어서,
    상기 제 2 온 다이 터미네이션 수단은
    상기 제 1 코드 및 제 2 코드에 따른 저항비로 전원전압을 조정하여 라인전압을 출력하는 ODT 전압 생성부,
    인에이블 신호에 따라 상기 라인전압과 기준전압을 비교하여 비교 결과신호를 출력하는 비교부, 및
    상기 비교 결과신호에 따라 상기 제 2 코드를 카운트하는 레지스터를 포함하는 것을 특징으로 하는 반도체 메모리의 온 다이 터미네이션 장치.
  4. 제 1 항에 있어서,
    상기 기준전압 발생수단은
    복수개의 저항을 포함하고 상기 복수개의 저항들 중에서 선택된 저항의 비에 따른 기준전압을 발생시키는 전압 발생부, 및
    제어신호에 따라 상기 기준전압이 조정되도록 상기 전압 발생부의 저항을 선택하는 전압 조정부를 포함하는 것을 특징으로 하는 반도체 메모리의 온 다이 터미네이션 장치.
  5. 제 4 항에 있어서,
    상기 전압 발생부는
    전원단과 접지단 사이에 직렬 연결된 복수개의 저항을 포함하고, 상기 복수개의 저항들의 연결노드 중에서 하나에 출력단이 형성되는 것을 특징으로 하는 반도체 메모리의 온 다이 터미네이션 장치.
  6. 제 4 항에 있어서,
    상기 전압 조정부는
    상기 전압 발생부의 출력단 연결 노드를 기준으로 적어도 일측에 대해 적어도 하나 이상의 저항 양단에 연결되고, 상기 제어신호에 따라 자신에 해당하는 저항에 전원이 인가되지 않도록 하는 복수개의 스위칭 소자를 포함하는 것을 특징으로 하는 반도체 메모리의 온 다이 터미네이션 장치.
  7. 제 6 항에 있어서,
    상기 복수개의 스위칭 소자는 트랜지스터인 것을 특징으로 하는 반도체 메모리의 온 다이 터미네이션 장치.
  8. 제 6 항에 있어서,
    상기 복수개의 스위칭 소자는
    상기 출력단 연결노드를 기준으로 전원단 측에 구성된 적어도 하나의 PMOS 트랜지스터, 및
    상기 출력단 연결노드를 기준으로 접지단 측에 구성된 적어도 하나의 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리의 온 다이 터미네이션 장치.
  9. 제 1 항에 있어서,
    상기 제어신호는
    테스트 모드 신호인 것을 특징으로 하는 반도체 메모리의 온 다이 터미네이션 장치.
  10. 제 9 항에 있어서,
    상기 테스트 모드 신호는 모드 레지스터에 설정된 것을 특징으로 하는 반도체 메모리의 온 다이 터미네이션 장치.
KR1020060050319A 2006-06-05 2006-06-05 반도체 메모리의 온 다이 터미네이션 장치 KR20070116363A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060050319A KR20070116363A (ko) 2006-06-05 2006-06-05 반도체 메모리의 온 다이 터미네이션 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060050319A KR20070116363A (ko) 2006-06-05 2006-06-05 반도체 메모리의 온 다이 터미네이션 장치

Publications (1)

Publication Number Publication Date
KR20070116363A true KR20070116363A (ko) 2007-12-10

Family

ID=39142174

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060050319A KR20070116363A (ko) 2006-06-05 2006-06-05 반도체 메모리의 온 다이 터미네이션 장치

Country Status (1)

Country Link
KR (1) KR20070116363A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100937951B1 (ko) * 2008-09-05 2010-01-21 주식회사 하이닉스반도체 캘리브래이션 회로, 온 다이 터미네이션 장치 및 반도체 메모리 장치
US7994813B2 (en) 2009-03-18 2011-08-09 Samsung Electronics Co., Ltd. Semiconductor device capable of testing a transmission line for an impedance calibration code

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100937951B1 (ko) * 2008-09-05 2010-01-21 주식회사 하이닉스반도체 캘리브래이션 회로, 온 다이 터미네이션 장치 및 반도체 메모리 장치
US7994813B2 (en) 2009-03-18 2011-08-09 Samsung Electronics Co., Ltd. Semiconductor device capable of testing a transmission line for an impedance calibration code

Similar Documents

Publication Publication Date Title
KR100668498B1 (ko) 반도체 메모리의 데이터 출력장치 및 방법
US7859296B2 (en) Calibration circuit, on die termination device and semiconductor memory device using the same
US7295033B2 (en) Impedance adjustment circuits and methods using replicas of variable impedance circuits
US7525337B2 (en) On-die termination circuit and method for semiconductor memory apparatus
US7002500B2 (en) Circuit, apparatus and method for improved current distribution of output drivers enabling improved calibration efficiency and accuracy
US8120381B2 (en) Impedance adjusting device
US9236799B2 (en) Current generator and method of operating
US8519738B2 (en) Impedance calibration circuit and semiconductor apparatus using the same
KR20100131746A (ko) 터미네이션 회로 및 이를 포함하는 임피던스 매칭 장치
US11972833B2 (en) Calibration circuit and semiconductor device including the same
US9786355B2 (en) Signaling method using constant reference voltage and devices thereof
US7812632B2 (en) Apparatus for on-die termination of semiconductor memory and method of operating the same
CN116959542A (zh) 校准电路、存储器及校准方法
KR20130070250A (ko) 임피던스 조정 회로
KR20070116363A (ko) 반도체 메모리의 온 다이 터미네이션 장치
KR100861373B1 (ko) 스큐신호 생성회로 및 이를 이용한 반도체 메모리 장치
KR100980414B1 (ko) 캘리브레이션 회로 및 이를 이용하는 데이터 출력 회로
KR100838366B1 (ko) 오프셋 보상이 가능한 온 다이 터미네이션 장치의캘리브래이션 회로.
US11855613B2 (en) Post-driver with low voltage operation and electrostatic discharge protection
US11431338B1 (en) Semiconductor apparatus performing calibration operation and a semiconductor system using the semiconductor apparatus
KR20120098091A (ko) 온 다이 터미네이션 장치 및 코드 생성 방법
US7511644B2 (en) Variable resistance logic
KR20070075998A (ko) 반도체 장치의 캘리브레이션 회로
KR20080076194A (ko) 셀프 캘리브레이션 동작 테스트 방법 및 테스트회로
KR20100077642A (ko) 온 다이 터미네이션 장치 및 제어방법, 그를 포함하는 반도체 메모리 장치

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination