KR20130070250A - 임피던스 조정 회로 - Google Patents

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KR20130070250A
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Abstract

본 기술은 임피던스 조정 성능을 향상시키기 위한 임피던스 조정 회로에 관한 것으로서, 기준전압 조정신호에 응답하여 제 1 기준전압을 생성하도록 구성된 제 1 기준전압 발생부; 제 2 기준 전압을 변환 전압으로서 제공하도록 구성된 제 2 기준전압 발생부; 인에이블 신호의 활성화 구간 동안 상기 제 1 기준전압과 상기 변환 전압을 비교하여 임피던스 조정신호를 생성하도록 구성된 임피던스 조정신호 생성부; 및 최종 조정된 상기 임피던스 조정신호를 저장하고, 저장된 상기 임피던스 조정신호를 이용하여 상기 기준전압 조정신호를 생성하도록 구성된 레지스터를 포함할 수 있다.

Description

임피던스 조정 회로{IMPEDANCE CALIBRATION CIRCUIT}
본 발명은 반도체 회로에 관한 것으로서, 특히 임피던스 조정 회로에 관한 것이다.
반도체 회로의 출력 드라이버의 저항값이 PVT(Process, Voltage, Temperature) 변동에 따라 목표 레벨과 다르게 변할 수 있다. 이는 다시 전송 선로의 임피던스 부정합으로 인한 반사파의 발생으로 전송되는 신호의 손실이 발생할 수 있다.
또한 이러한 임피던스 부정합은 현재의 시스템들이 고속/저전력을 요구함에 따라 더욱 심화되고 있다.
따라서 반도체 회로는 임피던스를 목표 레벨로 조정하는 기술이 성능 판단의 중요한 요소로 작용하고 있다.
본 발명의 실시예는 임피던스 조정 성능이 향상되도록 한 임피던스 조정 회로를 제공한다.
본 발명의 실시예는 기준전압 조정신호에 응답하여 제 1 기준전압을 생성하도록 구성된 제 1 기준전압 발생부; 제 2 기준 전압을 변환 전압으로서 제공하도록 구성된 제 2 기준전압 발생부; 인에이블 신호의 활성화 구간 동안 상기 제 1 기준전압과 상기 변환 전압을 비교하여 임피던스 조정신호를 생성하도록 구성된 임피던스 조정신호 생성부; 및 최종 조정된 상기 임피던스 조정신호를 저장하고, 저장된 상기 임피던스 조정신호를 이용하여 상기 기준전압 조정신호를 생성하도록 구성된 레지스터를 포함할 수 있다.
본 발명의 실시예에 따른 임피던스 조정 회로는 임피던스 조정 성능을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 임피던스 조정 회로(100)의 블록도,
도 2는 도 1의 기준전압 발생부(101)의 회로도,
도 3은 본 발명의 다른 실시예에 따른 임피던스 조정 회로(200)의 블록도,
도 4는 도 3의 기준전압 발생부(201)의 회로도이고,
도 5는 도 3의 신호(VREFCALEN, ZQCALEN)들의 타이밍도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
먼저, 본 발명의 실시예에 따른 임피던스 조정 회로(100)를 도 1 및 도 2를 참조하여 설명하면 다음과 같다.
도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 임피던스 조정 회로(100)는 기준전압 발생부(101) 및 임피던스 조정신호 생성부(102)를 포함한다.
기준전압 발생부(101)는 기준전압(VREF)을 생성하도록 구성된다.
임피던스 조정신호 생성부(102)는 패드(ZQ)를 통해 외부 저항(Rext)과 연결된다.
임피던스 조정신호 생성부(102)는 임피던스 조정 인에이블 신호(ZQCALEN)의 활성화 구간 동안 변환 전압(VCOMP_P, VCOMP_N)과 기준전압(VREF)을 비교하여 임피던스 조정신호(PCODE<0:N>, NCODE<0:N>)를 생성하도록 구성된다.
임피던스 조정신호 생성부(102)는 제 1 비교기(110), 제 1 코드 발생기(120), 제 2 비교기(111), 제 2 코드 발생기(121), PMOS 드라이버(130, 132) 및 NMOS 드라이버(133)를 포함한다.
제 1 비교기(110)는 기준전압(VREF)과 변환 전압(VCOMP_P)을 비교하고, 그 비교결과에 상응하는 출력신호를 생성하도록 구성된다.
제 1 코드 발생기(120)는 제 1 비교기(110)의 출력 신호에 응답하여 임피던스 조정신호(PCODE<0:N>)의 값을 증가 또는 감소시키도록 구성된다.
PMOS 드라이버(130)는 복수의 PMOS 트랜지스터 및 복수의 저항을 포함한다.
PMOS 드라이버(130)는 임피던스 조정신호(PCODE<0:N>)에 응답하여 저항 값이 조정된 내부 저항과 외부 저항(Rext)의 분배비로 외부 전압(VDD)을 분배하여 변환 전압(VCOMP_P)으로서 출력하도록 구성된다.
제 2 비교기(111)는 기준전압(VREF)과 변환 전압(VCOMP_N)을 비교하고, 그 비교결과에 상응하는 출력신호를 생성하도록 구성된다.
제 2 코드 발생기(121)는 제 2 비교기(111)의 출력 신호에 응답하여 임피던스 조정신호(NCODE<0:N>)의 값을 증가 또는 감소시키도록 구성된다.
PMOS 드라이버(132)는 PMOS 드라이버(130)를 복제한 회로로서, 조정 완료된 임피던스 조정신호(PCODE<0:N>)에 따라 내부 저항의 저항 값이 조정된다.
NMOS 드라이버(133)는 복수의 NMOS 트랜지스터 및 복수의 저항을 포함한다.
NMOS 드라이버(133)는 임피던스 조정신호(NCODE<0:N>)에 응답하여 저항 값이 조정된 내부 저항과 PMOS 드라이버(132)의 내부 저항의 분배비로 외부 전압(VDD)을 분배하여 변환 전압(VCOMP_N)으로서 출력하도록 구성된다.
도 2에 도시된 바와 같이, 기준전압 발생부(101)는 NMOS 트랜지스터 및 복수의 저항을 포함한다.
이때 NMOS 트랜지스터는 스테틱(static) 전류를 방지할 목적으로 소오스가 벌크 단자에 연결된 다이오드 커넥티드(Diode-Connected) 방식으로 구성된다.
이와 같이 구성된 본 발명의 실시예의 임피던스 조정 회로(100)의 동작을 설명하면 다음과 같다.
임피던스 조정 인에이블 신호(ZQCALEN)가 활성화된 구간 동안, 임피던스 조정신호 생성부(102)가 활성화되어 임피던스 조정 동작을 수행한다.
PMOS 드라이버(130)가 초기값의 임피던스 조정신호(PCODE<0:N>)에 따라 외부 저항(Rext)과의 저항 값 분배를 통해 변환 전압(VCOMP_P)을 생성한다.
비교기(110)가 변환 전압(VCOMP_P)과 제 1 기준전압(VREF1)을 비교하여 그 비교 결과를 출력한다.
제 1 코드 발생기(120)가 비교기(110)의 출력에 응답하여 임피던스 조정신호(PCODE<0:N>)의 값을 증가 또는 감소시킨다.
변환 전압(VCOMP_P)이 정해진 오차 범위 내에서 기준 전압(VREF)과 동일해질 때가지 상술한 과정이 반복된다.
변환 전압(VCOMP_P)이 정해진 오차 범위 내에서 기준 전압(VREF)과 동일해지면, 임피던스 조정신호(PCODE<0:N>)의 조정이 완료된다.
결국, 임피던스 조정신호(PCODE<0:N>)의 조정이 완료되었다는 것은, PMOS 드라이버(130)의 내부 저항 값을 외부 저항(Rext)과 동일한 저항 값으로 조정하였다는 것을 정의한다.
그리고 임피던스 조정신호(PCODE<0:N>)를 PMOS 드라이버(132)에 복사함으로써 PMOS 드라이버(132)가 외부 저항(Rext)의 역할을 할 수 있게 된다.
따라서 임피던스 조정신호(PCODE<0:N>)를 조정하는 방식과 동일한 방식으로 임피던스 조정신호(NCODE<0:N>)를 조정하는 과정이 반복된다.
변환 전압(VCOMP_N)이 정해진 오차 범위 내에서 기준 전압(VREF)과 동일해지면, 임피던스 조정신호(NCODE<0:N>)의 조정이 완료된다.
결국, 상술한 과정을 통해 PMOS 드라이버(130, 132) 및 NMOS 드라이버(133)의 내부 저항 값이 동일해지며, 설정된 오차 범위내에서 외부 저항(Rext)의 저항 값과 일치시킬 수 있다.
그리고 조정 완료된 임피던스 조정신호(PCODE<0:N>, NCODE<0:N>)를 입/출력 관련 회로 예를 들어, 데이터 출력 드라이버에 제공하여, 데이터 출력 드라이버의 임피던스가 원하는 값으로 조정되도록 한다.
이때 PMOS 드라이버(132) 및 NMOS 드라이버(133)는 데이터 출력 드라이버를 복제한 회로이다.
다음으로, 본 발명의 다른 실시예에 따른 임피던스 조정 회로(200)를 도 3 내지 도 5를 참조하여 설명하면 다음과 같다.
도 3에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 임피던스 조정 회로(200)는 제 1 기준전압 발생부(201), 임피던스 조정신호 생성부(202), 레지스터(203), 제 2 기준전압 발생부(204) 및 신호 조합부(205)를 포함한다.
제 1 기준전압 발생부(201)는 기준전압 조정신호(RCODE<0:3>)에 응답하여 제 1 기준전압(VREF1)을 생성하도록 구성된다.
이때 제 1 기준전압(VREF1)의 목표 레벨은 예를 들어, 외부전압(VDD)의 절반에 해당하는 레벨(VDD/2)이다. 그러나 도 2에서와 같이, 빈번한 전류 제어를 위한 NMOS 트랜지스터를 상/하에 포함하는 구조의 경우, 실제 기준전압(VREF) 레벨은 VDD/2와는 차이가 날 수 있다.
제 2 기준전압 발생부(204)는 기준전압 조정 인에이블 신호(VREFCALEN)의 활성화 구간 동안 제 2 기준 전압(VREF2)을 변환 전압(VCOMP_P)으로서 임피던스 조정신호 생성부(202)에 제공하도록 구성된다.
제 2 기준전압 발생부(204)는 제 2 기준 전압(VREF2)의 레벨이 목표 레벨(VDD/2)과 거의 일치하도록 즉, 제 1 기준전압 발생부(201)에 비해 목표 레벨(VDD/2)과의 오차범위가 적도록 설계된다.
임피던스 조정신호 생성부(202)는 패드(ZQ)를 통해 외부 저항(Rext)과 연결된다.
임피던스 조정신호 생성부(202)는 인에이블 신호(EN)의 활성화 구간 동안 제 1 기준전압(VREF1)과 변환 전압(VCOMP_P, VCOMP_N)을 비교하여 임피던스 조정신호(PCODE<0:N>, NCODE<0:N>)를 생성하도록 구성된다.
임피던스 조정신호 생성부(202)는 제 1 비교기(210), 제 1 코드 발생기(220), 제 2 비교기(211), 제 2 코드 발생기(221), PMOS 드라이버(230, 232) 및 NMOS 드라이버(233)를 포함한다.
제 1 비교기(210)는 기준전압(VREF)과 변환 전압(VCOMP_P)을 비교하고, 그 비교결과에 상응하는 출력신호를 생성하도록 구성된다.
제 1 코드 발생기(220)는 제 1 비교기(210)의 출력 신호에 응답하여 임피던스 조정신호(PCODE<0:N>)의 값을 증가 또는 감소시키도록 구성된다.
PMOS 드라이버(230)는 복수의 PMOS 트랜지스터 및 복수의 저항을 포함한다.
PMOS 드라이버(230)는 임피던스 조정신호(PCODE<0:N>)에 응답하여 저항 값이 조정된 내부 저항과 외부 저항(Rext)의 분배비로 외부 전압(VDD)을 분배하여 변환 전압(VCOMP_P)으로서 출력하도록 구성된다.
제 2 비교기(211)는 기준전압(VREF)과 변환 전압(VCOMP_N)을 비교하고, 그 비교결과에 상응하는 출력신호를 생성하도록 구성된다.
제 2 코드 발생기(221)는 제 2 비교기(111)의 출력 신호에 응답하여 임피던스 조정신호(NCODE<0:N>)의 값을 증가 또는 감소시키도록 구성된다.
PMOS 드라이버(232)는 PMOS 드라이버(130)를 복제한 회로로서, 조정 완료된 임피던스 조정신호(PCODE<0:N>)에 따라 내부 저항의 저항 값이 조정된다.
NMOS 드라이버(233)는 복수의 NMOS 트랜지스터 및 복수의 저항을 포함한다.
NMOS 드라이버(233)는 임피던스 조정신호(NCODE<0:N>)에 응답하여 저항 값이 조정된 내부 저항과 PMOS 드라이버(232)의 내부 저항의 분배비로 외부 전압(VDD)을 분배하여 변환 전압(VCOMP_N)으로서 출력하도록 구성된다.
레지스터(203)는 기준전압 조정 인에이블 신호(VREFCALEN)의 활성화 구간 동안 최종 조정된 임피던스 조정신호(PCODE<0:N>)를 저장하고, 저장된 신호를 이용하여 기준전압 조정신호(RCODE<0:3>)를 생성하도록 구성된다.
신호 조합부(205)는 기준전압 조정 인에이블 신호(VREFCALEN)와 임피던스 조정 인에이블 신호(ZQCALEN) 중에서 어느 하나라도 활성화되면 인에이블 신호(EN)를 활성화시키도록 구성된다.
신호 조합부(205)는 낸드 게이트(NR1) 및 인버터(IV1)를 포함한다.
도 4에 도시된 바와 같이, 제 1 기준전압 발생부(201)는 복수의 NMOS 트랜지스터(T11 ~ T15), 복수의 로직 게이트 즉, 노아 게이트(NR11 ~ NR14) 및 복수의 저항을 포함한다.
이때 접지단과 연결된 NMOS 트랜지스터(T15)의 사이즈를 1(W/N)로 하고, 전원단과 연결된 NMOS 트랜지스터들(T11 ~ T14)는 서로 다른 사이즈(2, 1, 0.5, 0.25)를 갖도록 하였다.
그리고 복수의 노아 게이트(NR11 ~ NR14)가 제어신호(VCTRLB)가 활성화된 경우, 기준전압 조정신호(RCODE<0:3>)에 응답하여 NMOS 트랜지스터들(T11 ~ T14)들을 선택하도록 하였다.
NMOS 트랜지스터들(T11 ~ T14)이 선택됨에 따라 제 1 기준전압(VREF1)의 레벨이 조정될 수 있다.
이와 같이 구성된 본 발명의 다른 실시예의 임피던스 조정 회로(200)의 동작을 설명하면 다음과 같다.
도 5에 도시된 바와 같이, 임피던스 조정 회로(200)를 포함하는 반도체 회로는 파워 업 신호(PWRUP)의 활성화에 따라 전원 공급이 정상적으로 이루어짐을 인식한다.
따라서 파워 업 신호(PWRUP)가 활성화 된 이후에 정해진 타이밍 마진을 두고 임피던스 조정 동작을 수행하기 위한 임피던스 조정 인에이블 신호(ZQCALEN)를 활성화시킨다.
본 발명의 다른 실시예는 상술한 파워 업 신호(PWRUP)와 임피던스 조정 인에이블 신호(ZQCALEN)의 사이에 존재하는 마진 구간에 기준전압 조정 동작을 수행하도록 한 것이다.
따라서 파워 업 신호(PWRUP)와 임피던스 조정 인에이블 신호(ZQCALEN)의 사이에 기준전압 조정 인에이블 신호(VREFCALEN)를 활성화시킨다.
이때 기준전압 조정 인에이블 신호(VREFCALEN)를 활성화는 회로 내부적으로 신호를 생성하거나, 외부에서 명령 형태로 제공할 수도 있다.
기준전압 조정 인에이블 신호(VREFCALEN)가 활성화되면, 제 2 기준전압 발생부(204)는 제 2 기준전압(VREF2)을 변환 전압(VCOMP_P)으로서 임피던스 조정신호 생성부(202)에 제공한다.
기준전압 조정 인에이블 신호(VREFCALEN)가 활성화됨에 따라 인에이블 신호(EN) 또한 활성화된다.
임피던스 조정신호 생성부(202)는 제 2 기준전압(VREF2)과 제 1 기준전압(VREF1)을 비교하여 임피던스 조정신호(PCODE<0:N>)의 값을 조정하는 동작을 수행한다.
레지스터(203)는 초기에는 기준전압 조정신호(RCODE<0:3>)를 예를 들어, '1011'로 출력하도록 설계될 것이다.
이후, 레지스터(203)는 기준전압 조정 인에이블 신호(VREFCALEN)의 활성화 구간 동안 조정되는 임피던스 조정신호(PCODE<0:N>)를 이용하여 기준전압 조정신호(RCODE<0:3>)의 값을 조정한다. 즉, 임피던스 조정신호(PCODE<0:N>) 값의 증가 또는 감소에 따라 '1011'을 '1101' 또는 '0111'과 같이 가변시킨다.
따라서 제 2 기준전압(VREF2)과 제 1 기준전압(VREF1)의 차이가 임피던스 조정신호(PCODE<0:N>)의 값에 반영되고, 기준전압 조정 인에이블 신호(VREFCALEN)의 활성화 구간이 종료 시점의 임피던스 조정신호(PCODE<0:N>)가 레지스터(203)에 저장된다.
이와 같은 과정을 통해 제 1 기준전압(VREF1)을 목표 레벨(VDD/2)에 근접하게 조정할 수 있다.
이후, 임피던스 조정 인에이블 신호(ZQCALEN)가 활성화된 구간 동안, 임피던스 조정신호 생성부(202)가 다시 활성화되어 임피던스 조정 동작을 수행한다.
PMOS 드라이버(230)가 초기값의 임피던스 조정신호(PCODE<0:N>)에 따라 외부 저항(Rext)과의 저항 값 분배를 통해 변환 전압(VCOMP_P)을 생성한다.
비교기(210)가 변환 전압(VCOMP_P)과 제 1 기준전압(VREF1)을 비교하여 그 비교 결과를 출력한다.
제 1 코드 발생기(220)가 비교기(210)의 출력에 응답하여 임피던스 조정신호(PCODE<0:N>)의 값을 증가 또는 감소시킨다.
변환 전압(VCOMP_P)이 정해진 오차 범위 내에서 제 1 기준전압(VREF1)과 동일해질 때가지 상술한 과정이 반복된다.
변환 전압(VCOMP_P)이 정해진 오차 범위 내에서 제 1 기준전압(VREF1)과 동일해지면, 임피던스 조정신호(PCODE<0:N>)의 조정이 완료된다.
결국, 임피던스 조정신호(PCODE<0:N>)의 조정이 완료되었다는 것은, PMOS 드라이버(230)의 내부 저항 값을 외부 저항(Rext)과 동일한 저항 값으로 조정하였다는 것을 정의한다.
그리고 임피던스 조정신호(PCODE<0:N>)를 PMOS 드라이버(232)에 복사함으로써 PMOS 드라이버(232)가 외부 저항(Rext)의 역할을 할 수 있게 된다.
따라서 임피던스 조정신호(PCODE<0:N>)를 조정하는 방식과 동일한 방식으로 임피던스 조정신호(NCODE<0:N>)를 조정하는 과정이 반복된다.
변환 전압(VCOMP_N)이 정해진 오차 범위 내에서 제 1 기준전압(VREF1)과 동일해지면, 임피던스 조정신호(NCODE<0:N>)의 조정이 완료된다.
결국, 상술한 과정을 통해 PMOS 드라이버(230, 232) 및 NMOS 드라이버(233)의 내부 저항 값이 동일해지며, 설정된 오차 범위내에서 외부 저항(Rext)의 저항 값과 일치시킬 수 있다.
그리고 조정 완료된 임피던스 조정신호(PCODE<0:N>, NCODE<0:N>)를 입/출력 관련 회로 예를 들어, 데이터 출력 드라이버에 제공하여, 데이터 출력 드라이버의 임피던스가 원하는 값으로 조정되도록 한다.
이때 PMOS 드라이버(232) 및 NMOS 드라이버(233)는 데이터 출력 드라이버를 복제한 회로이다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (7)

  1. 기준전압 조정신호에 응답하여 제 1 기준전압을 생성하도록 구성된 제 1 기준전압 발생부;
    제 2 기준 전압을 변환 전압으로서 제공하도록 구성된 제 2 기준전압 발생부;
    인에이블 신호의 활성화 구간 동안 상기 제 1 기준전압과 상기 변환 전압을 비교하여 임피던스 조정신호를 생성하도록 구성된 임피던스 조정신호 생성부; 및
    최종 조정된 상기 임피던스 조정신호를 저장하고, 저장된 상기 임피던스 조정신호를 이용하여 상기 기준전압 조정신호를 생성하도록 구성된 레지스터를 포함하는 임피던스 조정 회로.
  2. 제 1 항에 있어서,
    기준전압 조정 인에이블 신호와 임피던스 조정 인에이블 신호 중에서 어느 하나라도 활성화되면 상기 인에이블 신호를 활성화시키도록 구성된 신호 조합부를 더 포함하는 임피던스 조정 회로.
  3. 제 2 항에 있어서,
    상기 기준전압 조정 인에이블 신호는
    그 활성화 구간이 파워 업 신호의 활성화 구간과 상기 임피던스 조정 인에이블 신호의 활성화구간 사이에 위치하는 신호인 임피던스 조정 회로.
  4. 제 1 항에 있어서,
    상기 제 1 기준전압 발생부는
    전원단에 연결된 복수의 트랜지스터,
    상기 기준전압 조정신호에 응답하여 상기 복수의 트랜지스터를 선택적으로 동작시키도록 구성된 복수의 로직 게이트, 및
    상기 복수의 트랜지스터와 접지단 사이에 연결된 복수의 저항을 포함하는 임피던스 조정 회로.
  5. 제 4 항에 있어서,
    상기 복수의 트랜지스터는
    사이즈가 서로 다르게 설계된 임피던스 조정 회로.
  6. 제 1 항에 있어서,
    상기 임피던스 조정신호 생성부는
    상기 제 1 기준전압과 상기 변환 전압을 비교하고, 그 비교결과에 상응하는 출력신호를 생성하도록 구성된 비교기,
    상기 비교기의 출력 신호에 응답하여 상기 임피던스 조정신호의 값을 증가 또는 감소시키도록 구성된 코드 발생기, 및
    상기 임피던스 조정신호에 응답하여 저항 값이 조정된 내부 저항과 외부 저항의 분배비로 외부 전압을 분배하여 상기 변환 전압으로서 출력하도록 구성된 제 1 드라이버를 포함하는 임피던스 조정 회로.
  7. 제 6 항에 있어서,
    상기 제 1 기준전압과 제 2 변환 전압을 비교하고, 그 비교결과에 상응하는 출력신호를 생성하도록 구성된 제 2 비교기,
    상기 제 2 비교기의 출력 신호에 응답하여 제 2 임피던스 조정신호의 값을 증가 또는 감소시키도록 구성된 제 2 코드 발생기,
    상기 임피던스 조정신호에 따라 내부 저항의 저항 값이 조정되도록 구성된 제 2 드라이버, 및
    상기 제 2 임피던스 조정신호에 응답하여 저항 값이 조정된 내부 저항과 상기 제 2 드라이버의 내부 저항의 분배비로 외부 전압을 분배하여 상기 제 2 변환 전압으로서 출력하도록 구성된 제 3 드라이버를 더 포함하는 임피던스 조정 회로.
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