KR102609441B1 - 데이터 전송 장치, 이를 포함하는 반도체 장치 및 시스템 - Google Patents

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Abstract

데이터 전송 장치는 캘리브레이션 회로 및 출력 드라이버를 포함할 수 있다. 상기 캘리브레이션 회로는 풀업 캘리브레이션 코드 및 풀다운 캘리브레이션 코드를 레벨 쉬프팅시킬 수 있다. 상기 출력 드라이버의 저항 값은 쉬프팅된 풀업 캘리브레이션 코드 및 쉬프팅된 풀다운 캘리브레이션 코드에 기초하여 설정될 수 있다.

Description

데이터 전송 장치, 이를 포함하는 반도체 장치 및 시스템 {DATA TRANSMITTING DEVICE, SEMICONDUCTOR APPARATUS AND SYSTEM INCLUDING THE SAME}
본 발명은 반도체 기술에 관한 것으로, 더 상세하게는 데이터 전송 장치, 이를 포함하는 반도체 장치 및 시스템에 관한 것이다.
전자장치는 많은 전자 구성요소를 포함하고 있고, 그 중 컴퓨터 시스템 반도체로 구성된 많은 전자 구성요소들을 포함할 수 있다. 컴퓨터 시스템 구성하는 반도체 장치들은 데이터 전송 장치를 구비하여 데이터를 전송할 수 있다. 반도체 장치의 동작 속도가 향상되고, 소모 전력이 감소되면서 외부 노이즈의 영향 및 서로 통신하는 반도체 장치들 사이의 임피던스 미스매칭으로 인해 전송되는 신호가 왜곡될 수 있다. 따라서, 반도체 장치들은 상기 데이터 전송 장치의 임피던스 또는 저항을 매칭시키는 동작을 수행할 수 있다.
따라서, 반도체 장치는 일반적으로 정확한 신호 전송을 위해 임피던스 매칭을 수행하는 온 다이 터미네이션 회로를 구비하고 있다. 또한, 반도체 장치는 정확한 임피던스 매칭이 이뤄질 수 있도록 PVT 변화에 따라 터미네이션 저항의 보정을 수행해야 한다. 일반적으로 메모리 장치는 외부 기준저항과 연결되고 상기 외부 기준저항을 이용하여 캘리브레이션 동작을 수행하여 상기 터미네이션 저항의 임피던스 값을 보정한다. 이를 일반적으로 ZQ 캘리브레이션 동작이라고 한다.
본 발명의 실시예는 캘리브레이션 코드에 기초하여 생성된 아날로그 전압으로 출력 드라이버의 저항 값을 조절하고 개선된 메인 드라이버의 구조를 제공하여 저전력 및 고속 통신에 적합한 데이터 전송 장치를 제공할 수 있다.
본 발명의 실시예는 고전압 레벨로 쉬프팅된 캘리브레이션 코드에 기초하여 출력 드라이버의 저항 값을 조절하고 개선된 메인 드라이버의 구조를 제공하여 저전력 및 고속통신에 적합한 데이터 전송 장치를 제공할 수 있다.
본 발명의 실시예에 따른 데이터 전송 장치는 캘리브레이션 동작을 수행하여 풀업 캘리브레이션 코드 및 풀다운 캘리브레이션 코드를 생성하고, 상기 풀업 캘리브레이션 코드 및 상기 풀다운 캘리브레이션 코드를 레벨 쉬프팅하여 쉬프팅된 풀업 캘리브레이션 코드 및 쉬프팅된 풀다운 캘리브레이션 코드를 생성하는 캘리브레이션 회로; 및 상기 쉬프팅된 풀업 캘리브레이션 코드, 상기 쉬프팅된 풀다운 캘리브레이션 코드 및 데이터에 기초하여 데이터 전송 라인을 구동하는 출력 드라이버를 포함할 수 있다.
본 발명의 실시예에 따른 데이터 전송 장치는 전원전압과 연결되고 쉬프팅된에 풀업 캘리브레이션 코드에 기초하여 변화되는 저항 값을 갖는 풀업 저항 래그; 저전압과 연결되고, 쉬프팅된 풀다운 캘리브레이션 코드에 기초하여 변화되는 저항 값을 갖는 풀다운 저항 래그; 및 상기 풀업 저항 래그 및 상기 풀다운 저항 래그 사이에 연결되고, 데이터에 기초하여 데이터 전송 라인을 구동하는 데이터 드라이버를 포함하는 출력 드라이버를 포함할 수 있다.
본 발명의 실시예는 반도체 장치의 회로 면적을 감소시키고, 시스템의 저전력 및 고속 통신을 지원할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 시스템의 구성을 보여주는 도면,
도 2는 본 발명의 실시예에 따른 데이터 전송 장치의 구성을 보여주는 도면,
도 3은 도 2에 도시된 캘리브레이션 회로의 구성을 보여주는 도면,
도 4는 도 2에 도시된 출력 드라이버의 구성을 보여주는 도면,
도 5는 본 발명의 실시예에 따른 데이터 전송 장치의 구성을 보여주는 도면,
도 6은 도 5에 도시된 캘리브레이션 회로의 구성을 보여주는 도면,
도 7은 도 5에 도시된 출력 드라이버의 구성을 보여주는 도면이다.
도 1은 본 발명의 실시예에 따른 반도체 시스템(1)의 구성을 보여주는 도면이다. 도 1에서, 본 발명의 실시예에 따른 시스템(1)은 제 1 반도체 장치(110) 및 제 2 반도체 장치(120)를 포함할 수 있다. 상기 제 1 반도체 장치(110) 및 제 2 반도체 장치(120)는 서로 통신하는 전자 구성요소일 수 있다. 일 실시예에서, 상기 제 1 반도체 장치(110)는 마스터 장치일 수 있고, 상기 제 2 반도체 장치(120)는 상기 제 1 반도체 장치(110)에 의해 제어되어 동작하는 슬레이브 장치일 수 있다. 예를 들어, 상기 제 1 반도체 장치(110)는 프로세서 또는 컨트롤러와 같은 호스트 장치일 수 있고, 중앙처리장치(CPU), 그래픽 처리 장치(Graphic Processing Unit, GPU), 멀티미디어 프로세서(Multi-Media Processor, MMP), 디지털 신호 프로세서(Digital Signal Processor), 메모리 컨트롤러를 포함할 수 있다. 또한 어플리케이션 프로세서(AP)와 같이 다양한 기능을 가진 프로세서 칩들을 조합하여 시스템 온 칩(System On Chip)의 형태로 구현될 수 있다. 상기 제 2 반도체 장치(120)는 메모리 장치일 수 있고, 상기 메모리 장치는 휘발성 메모리와 비휘발성 메모리를 포함할 수 있다. 상기 휘발성 메모리는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM)을 포함할 수 있고, 상기 비휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EEPROM (Electrically Erase and Programmable ROM), EPROM (Electrically Programmable ROM), 플래시 메모리, PRAM (Phase change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM) 및 FRAM (Ferroelectric RAM) 등을 포함할 수 있다.
상기 제 1 및 제 2 반도체 장치(110, 120)는 데이터 전송 라인(130)을 통해 서로 연결될 수 있다. 상기 제 1 반도체 장치(110)는 데이터 패드(111)를 포함하고, 상기 데이터 패드(111)가 상기 데이터 전송 라인(130)과 연결될 수 있다. 상기 제 2 반도체 장치(120)는 데이터 패드(121)를 포함하고 상기 데이터 패드(121)가 상기 데이터 전송 라인(130)과 연결될 수 있다. 상기 데이터 전송 라인(130)은 채널, 링크 또는 버스일 수 있다. 상기 제 1 반도체 장치(110)는 데이터 전송 장치(TX, 112) 및 데이터 수신 장치(RX, 113)를 포함할 수 있다. 상기 데이터 전송 장치(112)는 상기 제 1 반도체 장치(110)의 내부 데이터에 따라 출력 데이터를 생성하고, 상기 출력 데이터를 상기 데이터 전송 라인(130)을 통해 상기 제 2 반도체 장치(120)로 전송할 수 있다. 상기 데이터 수신 장치(113)는 상기 데이터 전송 라인(130)을 통해 상기 제 2 반도체 장치(120)로부터 전송된 데이터를 수신하여 내부 데이터를 생성할 수 있다. 마찬가지로, 상기 제 2 반도체 장치(120)는 데이터 전송 장치(TX, 122) 및 데이터 수신 장치(RX, 123)를 포함할 수 있다. 상기 데이터 전송 장치(122)는 상기 제 2 반도체 장치(120)의 내부 데이터에 따라 출력 데이터를 생성하고, 상기 출력 데이터를 상기 데이터 전송 라인(130)을 통해 상기 제 1 반도체 장치(110)로 전송할 수 있다. 상기 데이터 수신 장치(123)는 상기 데이터 전송 라인(130)을 통해 상기 제 1 반도체 장치(110)로부터 전송된 데이터를 수신하여 내부 데이터를 생성할 수 있다.
상기 제 1 및 제 2 반도체 장치(110, 120)는 캘리브레이션 회로(114, 124)를 더 포함할 수 있다. 상기 캘리브레이션 회로(114, 124)는 각각 외부 기준저항(ZQ)과 연결되어 캘리브레이션 동작을 수행할 수 있다. 상기 캘리브레이션 회로(114, 124)는 상기 캘리브레이션 동작을 통해 상기 데이터 전송 장치(112, 122)의 저항 값을 설정할 수 있다. 예를 들어, 상기 데이터 전송 장치(112, 122)의 저항 값은 상기 캘리브레이션 동작 결과에 따라 60옴, 120옴 또는 240옴 등으로 설정될 수 있다.
도 2는 본 발명의 실시예에 따른 데이터 전송 장치(200)의 구성을 보여주는 도면이다. 도 2에서, 상기 데이터 전송 장치(200)는 캘리브레이션 회로(210) 및 출력 드라이버(220)를 포함할 수 있다. 상기 캘리브레이션 회로(210)는 외부 기준저항(ZQ)과 연결되어 캘리브레이션 동작을 수행할 수 있다. 상기 캘리브레이션 회로(210)는 상기 출력 드라이버(220)의 저항 값을 설정하기 위해 상기 캘리브레이션 동작을 수행할 수 있다. 상기 캘리브레이션 회로(210)는 상기 캘리브레이션 동작을 통해 풀업 캘리브레이션 전압(VCALU) 및 풀다운 캘리브레이션 전압(VCALD)을 생성할 수 있다. 상기 풀업 캘리브레이션 전압(VCALU) 및 상기 풀다운 캘리브레이션 전압(VCALD)은 아날로그 전압일 수 있다.
상기 출력 드라이버(220)는 상기 풀업 캘리브레이션 전압(VCALU) 및 상기 풀다운 캘리브레이션 전압(VCALD)에 기초하여 저항 값이 설정될 수 있다. 상기 출력 드라이버(220)의 풀업 저항 값은 상기 풀업 캘리브레이션 전압(VCALU)에 기초하여 설정될 수 있고, 상기 출력 드라이버(220)의 풀다운 저항 값은 상기 풀다운 캘리브레이션 전압(VCALD)에 기초하여 설정될 수 있다. 상기 출력 드라이버(220)는 데이터(DATA)에 기초하여 출력 데이터(DQ)를 생성할 수 있다. 상기 출력 드라이버(220)는 상기 데이터(DATA)에 기초하여 생성된 업 신호(UP) 및 다운 신호(DN)에 기초하여 상기 출력 데이터(DQ)를 생성할 수 있다. 상기 출력 드라이버(220)는 데이터 패드(241)를 통해 데이터 전송 라인(242)과 연결될 수 있다. 상기 출력 드라이버(220)는 상기 업 신호(UP) 및 상기 다운 신호(DN)에 기초하여 상기 데이터 전송 라인(242)을 구동함으로써, 상기 출력 데이터(DQ)를 상기 데이터 전송 라인(242)을 통해 전송할 수 있다. 상기 출력 드라이버(220)는 상기 업 신호(UP)에 기초하여 상기 데이터 전송 라인(242)을 풀업 구동할 수 있고, 상기 다운 신호(DN)에 기초하여 상기 데이터 전송 라인(242)을 풀다운 구동할 수 있다.
도 2에서, 상기 데이터 전송 장치(200)는 프리드라이버(230)를 더 포함할 수 있다. 상기 프리드라이버(230)는 상기 데이터(DATA)를 수신하여 상기 업 신호(UP) 및 상기 다운 신호(DN)를 생성할 수 있다. 예를 들어, 상기 프리드라이버(230)는 상기 데이터(DATA)가 하이 레벨일 때 상기 업 신호(UP)를 인에이블시킬 수 있고, 상기 데이터(DATA)가 로우 레벨일 때 상기 다운 신호(DN)를 인에이블시킬 수 있다. 상기 프리드라이버(230)는 상기 데이터(DATA)의 레벨에 따라 상기 업 신호(UP) 및 상기 다운 신호(DN)를 선택적으로 인에이블시킬 수 있는 간단한 로직 회로로 구성될 수 있다.
도 3은 도 2에 도시된 캘리브레이션 회로(210)의 구성을 보여주는 도면이다. 도 3에서, 상기 캘리브레이션 회로(210)는 캘리브레이션 코드 생성기(310) 및 캘리브레이션 전압 생성기(320)를 포함할 수 있다. 상기 캘리브레이션 코드 생성기(310)는 상기 외부 기준저항(ZQ)과 연결되어 풀업 캘리브레이션 코드(PC<1:n>, n은 2 이상의 정수) 및 풀다운 캘리브레이션 코드(NC<1:n>)를 생성할 수 있다. 상기 풀업 캘리브레이션 코드(PC<1:n>) 및 상기 풀다운 캘리브레이션 코드(NC<1:n>)는 복수 비트를 갖는 디지털 코드 신호일 수 있다. 상기 캘리브레이션 전압 생성기(320)는 상기 풀업 캘리브레이션 코드(PC<1:n>) 및 상기 풀다운 캘리브레이션 코드(NC<1:n>)를 수신하고, 상기 풀업 캘리브레이션 전압(VCALU) 및 상기 풀다운 캘리브레이션 전압(VCALD)을 생성할 수 있다. 상기 캘리브레이션 전압 생성기(320)는 예를 들어, 디지털 아날로그 컨버터 (Digital to Analog Converter, DAC)로 구현될 수 있다. 상기 캘리브레이션 전압 생성기(320)는 디지털 코드 신호인 상기 풀업 캘리브레이션 코드(PC<1:n>)로부터 아날로그 전압인 상기 풀업 캘리브레이션 전압(VCALU)을 생성할 수 있다. 마찬가지로, 상기 캘리브레이션 전압 생성기(320)는 디지털 코드 신호인 상기 풀다운 캘리브레이션 코드(NC<1:n>)로부터 아날로그 전압인 상기 풀다운 캘리브레이션 전압(VCALD)을 생성할 수 있다. 상기 풀업 캘리브레이션 전압(VCALU) 및 상기 풀다운 캘리브레이션 전압(VCALD)은 접지전압(VSS)과 고전압 사이의 어떠한 전압 레벨이라도 가질 수 있다. 상기 고전압에 관해서는 후술하기로 한다.
도 3에서, 상기 캘리브레이션 코드 생성기(310)는 기준저항 래그(RL), 제 1 비교기(311), 풀다운 코드 생성기(312), 풀다운 저항(PDR), 풀업 저항(PUR), 제 2 비교기(313) 및 풀업 코드 생성기(314)를 포함할 수 있다. 상기 기준저항 래그(RL)는 상기 외부 기준저항(ZQ)과 연결될 수 있다. 상기 외부 기준저항(ZQ)은 전원전압(VDDQ)와 연결될 수 있고, 상기 기준저항 래그(RL)는 예를 들어, 접지전압과 연결되는 풀다운 저항일 수 있다. 일 실시예에서, 상기 외부 기준저항(ZQ)은 접지전압(VSS)과 연결될 수 있고, 상기 기준저항 래그(RL)는 예를 들어, 전원전압(VDDQ)과 연결되는 풀업 저항일 수 있다. 상기 제 1 비교기(311)는 상기 외부 기준저항(ZQ)과 상기 기준저항 래그(RL)의 저항 비에 따른 전압 레벨과 기준전압(VREF)의 레벨을 비교할 수 있다. 상기 기준전압(VREF)은 상기 캘리브레이션 회로(210)의 전원전압(VDDQ)의 중간 레벨에 대응하는 전압 레벨을 가질 수 있다. 상기 풀다운 코드 생성기(312)는 상기 제 1 비교기(311)의 비교결과에 기초하여 상기 풀다운 캘리브레이션 코드(NC<1:n>)를 생성할 수 있다. 예를 들어, 상기 풀다운 코드 생성기(312)는 상기 제 1 비교기(311)의 비교 결과에 따라 상기 풀다운 캘리브레이션 코드(NC<1:n>)의 값을 증가시키거나 감소시킬 수 있다. 상기 풀다운 저항(PDR)은 상기 풀다운 캘리브레이션 전압(VCALD)에 기초하여 변화되는 저항 값을 가질 수 있다.
상기 풀업 저항(PUR)은 상기 풀다운 저항(PDR)과 연결될 수 있다. 상기 제 2 비교기(313)는 상기 풀업 저항(PUR)과 상기 풀다운 저항(PDR)의 저항 비에 따른 전압 레벨과 상기 기준전압(VREF)의 레벨을 비교할 수 있다. 상기 풀업 코드 생성기(314)는 상기 제 2 비교기(313)의 비교 결과에 따라 상기 풀업 캘리브레이션 코드(PC<1:n>)를 생성할 수 있다. 예를 들어, 상기 풀업 코드 생성기(314)는 상기 제 2 비교기(313)의 비교 결과에 따라 상기 풀업 캘리브레이션 코드(PC<1:n>)의 값을 증가시키거나 감소시킬 수 있다. 상기 풀업 저항(PUR)은 상기 풀업 캘리브레이션 전압(VCALU)에 기초하여 변화되는 저항 값을 가질 수 있다. 상기 캘리브레이션 코드 생성기(310)는 풀업 캘리브레이션 코드(PC<1:n>)를 먼저 설정하고, 설정된 풀업 캘리브레이션 코드(PC<1:n>)에 따라 풀다운 캘리브레이션 코드(NC<1:n>)를 설정할 수 있다. 또는 상기 캘리브레이션 코드 생성기(310)는 풀다운 캘리브레이션 코드(NC<1:n>)를 먼저 설정하고, 설정된 풀다운 캘리브레이션 코드(NC<1:n>)에 따라 풀업 캘리브레이션 코드(PC<1:n>)를 설정할 수 있다.
도 4는 도 2에 도시된 출력 드라이버(220)의 구성을 보여주는 도면이다. 상기 출력 드라이버(220)는 데이터(DATA)에 기초하여 데이터 전송 라인(242)을 구동하여 출력 데이터(DQ)를 생성할 수 있다. 상기 출력 드라이버(220)는 전원전압(VDDQ)을 인가받아 동작할 수 있고, 전원전압(VDDQ)과 저전압(VL) 사이의 레벨을 갖는 상기 출력 데이터(DQ)를 생성할 수 있다. 상기 출력 드라이버(220)는 상기 캘리브레이션 회로(210)와 동일한 전원전압을 사용할 수 있다. 상기 저전압(VL)은 예를 들어, 접지전압일 수 있다. 상기 풀업 캘리브레이션 전압(VCALU) 및 상기 풀다운 캘리브레이션 전압(VCALD)은 고전압 및 상기 저전압(VL) 사이의 레벨을 가질 수 있고, 상기 고전압은 상기 출력 드라이버(220)의 전원전압(VDDQ)보다 높은 레벨을 가질 수 있다. 상기 출력 드라이버(220)의 저항 값은 상기 풀업 캘리브레이션 전압(VCALU) 및 상기 풀다운 캘리브레이션 전압(VCALD)에 기초하여 설정될 수 있다. 도 4에서, 상기 출력 드라이버(220)는 풀업 저항(410), 풀다운 저항(420) 및 데이터 드라이버(430)를 포함할 수 있다. 상기 풀업 저항(410)은 전원전압(VDDQ) 단과 상기 데이터 드라이버(430) 사이에 연결될 수 있다. 상기 풀업 저항은 상기 풀업 캘리브레이션 전압(VCALU)에 기초하여 변화되는 저항 값을 가질 수 있다. 상기 풀업 저항(410)은 도 3의 풀업 저항(PUR)과 실질적으로 동일하게 구성될 수 있다. 즉, 상기 풀업 저항(PUR)은 상기 풀업 저항(410)을 복제한 것일 수 있다. 상기 풀다운 저항(420)은 저전압(VL) 단과 상기 데이터 드라이버(430) 사이에 연결될 수 있다. 상기 풀다운 저항(420)은 상기 풀다운 캘리브레이션 전압(VCALD)에 기초하여 변화되는 저항 값을 가질 수 있다. 상기 풀다운 저항(420)은 도 3의 풀다운 저항(PDR)과 실질적으로 동일하게 구성될 수 있다. 즉, 상기 풀다운 저항(PDR)은 상기 풀다운 저항(420)을 복제한 것일 수 있다.
상기 데이터 드라이버(430)는 상기 데이터 패드(241)를 통해 상기 데이터 전송 라인(242)과 연결될 수 있고, 상기 풀업 저항(410)과 상기 풀다운 저항(420) 사이에 연결될 수 있다. 상기 데이터 드라이버(430)는 데이터(DATA)에 기초하여 상기 데이터 전송 라인(242)을 구동할 수 있다. 상기 데이터 드라이버(430)는 상기 데이터 전송 라인(242)을 구동하여 출력 데이터(DQ)를 생성할 수 있다. 상기 데이터 드라이버(430)는 상기 데이터(DATA)에 기초하여 생성된 상기 업 신호(UP) 및 상기 다운 신호(DN)에 기초하여 상기 데이터 전송 라인(242)을 풀업 또는 풀다운 구동할 수 있다. 상기 데이터 드라이버(430)는 풀업 드라이버(431) 및 풀다운 드라이버(432)를 포함할 수 있다. 상기 풀업 드라이버(431)는 상기 풀업 저항(410)과 상기 데이터 전송 라인(242) 사이에 연결될 수 있다. 상기 풀업 드라이버(431)는 상기 업 신호(UP)가 인에이블되었을 때 상기 데이터 전송 라인(242)을 풀업 구동할 수 있다. 상기 풀다운 드라이버(432)는 상기 데이터 전송 라인(242)과 상기 풀다운 저항(420) 사이에 연결될 수 있다. 상기 풀다운 드라이버(432)는 상기 다운 신호(DN)가 인에이블되었을 때 상기 데이터 전송 라인(242)을 풀다운 구동할 수 있다.
도 4에서, 상기 데이터 드라이버(430)는 제 1 저항 소자(433) 및 제 2 저항 소자(434)를 더 포함할 수 있다. 상기 제 1 저항 소자(433)는 상기 풀업 드라이버(431)와 상기 데이터 전송 라인(242) 사이에 연결될 수 있다. 상기 제 1 저항 소자(433)는 상기 데이터 패드(241)와 연결될 수 있다. 상기 제 2 저항 소자(434)는 상기 데이터 전송 라인(242)과 상기 풀다운 드라이버(420) 사이에 연결될 수 있다. 상기 제 2 저항 소자(434)는 상기 데이터 패드(241)와 연결될 수 있다. 상기 정전기 방전(Electro Static Discharge, ESD)을 보호하기 위해 구비될 수 있다.
도 4에서, 상기 풀업 저항(410)은 제 1 트랜지스터(T1)를 포함할 수 있다. 상기 제 1 트랜지스터(T1)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 1 트랜지스터(T1)는 게이트로 상기 풀업 캘리브레이션 전압(VCALU)을 수신하고, 드레인으로 상기 전원전압(VDDQ)을 수신하며, 소스가 상기 풀업 드라이버(431)와 연결될 수 있다. 상기 풀다운 저항(420)은 제 2 트랜지스터(T2)를 포함할 수 있다. 상기 제 2 트랜지스터(T2)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 2 트랜지스터(T2)는 게이트로 상기 풀다운 캘리브레이션 전압(VCALD)을 수신하고, 드레인이 상기 풀다운 드라이버(432)와 연결되며, 소스가 저전압(VL)과 연결될 수 있다. 상기 제 1 및 제 2 트랜지스터(T1, T2)는 게이트로 수신되는 전압 레벨에 따라 변화되는 저항 값을 가질 수 있다. 상기 풀업 저항(410) 및 상기 풀다운 저항(420)은 아날로그 전압인 상기 풀업 캘리브레이션 전압(VCALU) 및 풀다운 캘리브레이션 전압(VCALD)을 수신하므로 복수의 래그를 구비할 필요가 없고, 1개의 트랜지스터로 구성되면 충분하다. 따라서, 출력 드라이버(220)의 회로 면적을 감소시키고, 상기 출력 드라이버(220)의 빠르고 정확한 동작을 가능하게 한다.
상기 풀업 드라이버(431)는 제 3 트랜지스터(T3)를 포함할 수 있다. 상기 제 3 트랜지스터(T3)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 3 트랜지스터(T3)는 게이트로 상기 업 신호(UP)를 수신하고, 드레인이 상기 제 1 트랜지스터(T1)의 소스와 연결되며, 소스가 상기 제 1 저항 소자(433)와 연결될 수 있다. 상기 풀다운 드라이버(432)는 제 4 트랜지스터(T4)를 포함할 수 있다. 상기 제 4 트랜지스터(T4)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 4 트랜지스터(T4)는 게이트로 상기 다운 신호(DN)를 수신하고, 드레인이 상기 제 2 저항 소자(434)와 연결되며, 소스가 상기 제 2 트랜지스터(T2)의 드레인과 연결될 수 있다. 본 발명의 실시예에서, 상기 제 3 및 제 4 트랜지스터(T3, T4)는 상기 제 1 및 제 2 트랜지스터(T1, T2)보다 작은 사이즈를 가질 수 있다. 상기 데이터 전송 라인(242)은 상기 풀업 저항(410) 및 풀다운 저항(420)과 직접적으로 연결되지 않고, 상기 풀업 드라이버(431) 및 상기 풀다운 드라이버(432)를 통해 상기 풀업 저항(410) 및 상기 풀다운 저항(420)과 연결될 수 있다. 따라서, 상기 데이터 전송 라인(242)은 큰 로딩을 바라보지 않아도 된다. 따라서, 상기 데이터 전송 라인(242)을 구동하기 위해서는 큰 구동력이 필요하지 않을 수 있고, 상기 풀업 드라이버(431) 및 상기 풀다운 드라이버(432)를 구성하는 제 3 및 제 4 트랜지스터(T3, T4)의 사이즈는 충분히 작아질 수 있다. 따라서, 상기 전원전압(VDDQ)과 저전압(VL) 사이에 순차적으로 연결되는 상기 풀업 저항(410), 상기 풀업 드라이버(431), 상기 풀다운 드라이버(432) 및 상기 풀다운 저항(420)의 구조를 통해 상기 출력 드라이버(220)의 회로 면적은 크게 감소될 수 있다.
도 5는 본 발명의 실시예에 따른 데이터 전송 장치(500)의 구성을 보여주는 도면이다. 도 5에서, 상기 데이터 전송 장치(500)는 캘리브레이션 회로(510) 및 출력 드라이버(520)를 포함할 수 있다. 상기 캘리브레이션 회로(510)는 외부 기준저항(ZQ)과 연결되어 캘리브레이션 동작을 수행할 수 있다. 상기 캘리브레이션 회로(510)는 상기 출력 드라이버(520)의 저항 값을 설정하기 위해 상기 캘리브레이션 동작을 수행할 수 있다. 상기 캘리브레이션 회로(510)는 상기 캘리브레이션 동작을 통해 풀업 캘리브레이션 코드 및 풀다운 캘리브레이션 코드를 생성하고, 상기 풀업 캘리브레이션 코드 및 상기 풀다운 캘리브레이션 코드를 레벨 쉬프팅시켜 쉬프팅된 풀업 캘리브레이션 코드(SPC<1:n>) 및 쉬프팅된 풀다운 캘리브레이션 코드(SNC<1:n>)를 생성할 수 있다. 예를 들어, 상기 풀업 캘리브레이션 코드 및 상기 풀다운 캘리브레이션 코드는 각각 복수 비트를 포함할 수 있고, 논리 하이 레벨에 해당하는 전압 레벨은 제 1 고전압(V1)일 수 있다. 상기 캘리브레이션 회로(510)는 논리 하이 레벨에 해당하는 전압 레벨을 제 2 고전압(V2)으로 쉬프팅시켜 상기 쉬프팅된 풀업 캘리브레이션 코드(SPC<1:n>) 및 상기 쉬프팅된 풀다운 캘리브레이션 코드(SNC<1:n>)를 생성할 수 있다. 상기 제 2 고전압(V2)은 상기 제 1 고전압(V1)보다 높은 레벨을 가질 수 있다.
상기 출력 드라이버(520)는 상기 쉬프팅된 풀업 캘리브레이션 코드(SPC<1:n>) 및 상기 쉬프팅된 풀다운 캘리브레이션 전압(SNC<1:n>)에 기초하여 저항 값이 설정될 수 있다. 상기 출력 드라이버(520)는 데이터(DATA)에 기초하여 출력 데이터(DQ)를 생성할 수 있다. 상기 출력 드라이버(520)의 풀업 저항 값은 상기 쉬프팅된 풀업 캘리브레이션 코드(SPC<1:n>)에 기초하여 설정될 수 있고, 상기 출력 드라이버(520)의 풀다운 저항 값은 상기 쉬프팅된 풀다운 캘리브레이션 코드(SNC<1:n>)에 기초하여 설정될 수 있다. 상기 출력 드라이버(520)는 상기 데이터(DATA)에 기초하여 생성된 업 신호(UP) 및 다운 신호(DN)에 기초하여 상기 출력 데이터(DQ)를 생성할 수 있다. 상기 출력 드라이버(520)는 데이터 패드(541)를 통해 데이터 전송 라인(542)과 연결될 수 있다. 상기 출력 드라이버(520)는 상기 업 신호(UP) 및 상기 다운 신호(DN)에 기초하여 상기 데이터 전송 라인(542)을 구동함으로써, 상기 출력 데이터(DQ)를 상기 데이터 전송 라인(542)을 통해 전송할 수 있다. 상기 출력 드라이버(520)는 상기 업 신호(UP)에 기초하여 상기 데이터 전송 라인(542)을 풀업 구동할 수 있고, 상기 다운 신호(DN)에 기초하여 상기 데이터 전송 라인(542)을 풀다운 구동할 수 있다.
도 5에서, 상기 데이터 전송 장치(500)는 프리드라이버(530)를 더 포함할 수 있다. 상기 프리드라이버(530)는 데이터(DATA)를 수신하여 상기 업 신호(UP) 및 상기 다운 신호(DN)를 생성할 수 있다. 예를 들어, 상기 프리드라이버(530)는 상기 데이터(DATA)가 하이 레벨일 때 상기 업 신호(UP)를 인에이블시킬 수 있고, 상기 데이터(DATA)가 로우 레벨일 때 상기 다운 신호(DN)를 인에이블시킬 수 있다. 상기 프리드라이버(530)는 상기 데이터(DATA)의 레벨에 따라 상기 업 신호(UP) 및 상기 다운 신호(DN)를 선택적으로 인에이블시킬 수 있는 간단한 로직 회로로 구성될 수 있다.
도 6은 도 5에 도시된 캘리브레이션 회로(510)의 구성을 보여주는 도면이다. 도 6에서, 상기 캘리브레이션 회로(510)는 캘리브레이션 코드 생성기(610) 및 레벨 쉬프터(620)를 포함할 수 있다. 상기 캘리브레이션 코드 생성기(610)는 상기 외부 기준저항(ZQ)과 연결되어 풀업 캘리브레이션 코드(PC<1:n>) 및 풀다운 캘리브레이션 코드(NC<1:n>)를 생성할 수 있다. 상기 풀업 캘리브레이션 코드(PC<1:n>) 및 상기 풀다운 캘리브레이션 코드(NC<1:n>)는 복수 비트를 갖는 디지털 코드 신호일 수 있다. 상기 레벨 쉬프터(620)는 상기 풀업 캘리브레이션 코드(PC<1:n>) 및 상기 풀다운 캘리브레이션 코드(NC<1:n>)를 수신하고, 상기 쉬프팅된 풀업 캘리브레이션 코드(SPC<1:n>) 및 상기 쉬프팅된 풀다운 캘리브레이션 코드(SNC<1:n>)를 생성할 수 있다. 상기 레벨 쉬프터(620)는 논리 하이 레벨이 제 1 고전압(V1) 레벨인 상기 풀업 캘리브레이션 코드(PC<1:n>) 및 상기 풀다운 캘리브레이션 코드(NC<1:n>)를 쉬프팅시켜 논리 하이 레벨이 제 2 고전압(V2) 레벨인 상기 쉬프팅된 풀업 캘리브레이션 코드(SPC<1:n>) 및 상기 쉬프팅된 풀다운 캘리브레이션 코드(SNC<1:n>)를 생성할 수 있다.
도 6에서, 상기 캘리브레이션 코드 생성기(610)는 기준저항 래그(RL), 제 1 비교기(611), 풀다운 코드 생성기(612), 풀다운 저항 래그(PDL), 풀업 저항 래그(PUL), 제 2 비교기(613) 및 풀업 코드 생성기(614)를 포함할 수 있다. 상기 기준저항 래그(RL)는 상기 외부 기준저항(ZQ)과 연결될 수 있다. 상기 외부 기준저항(ZQ)은 제 1 고전압(V1)과 연결될 수 있고, 상기 기준저항 래그(RL)는 예를 들어, 접지전압(VSS)과 연결되는 풀다운 저항 래그일 수 있다. 일 실시예에서, 상기 외부 기준저항(ZQ)이 접지전압(VSS)과 연결되는 경우, 상기 기준저항 래그(RL)는 상기 제 1 고전압(V1)과 연결되는 풀업 저항 래그가 될 수 있다. 상기 제 1 비교기(611)는 상기 외부 기준저항(ZQ)과 상기 기준저항 래그(RL)의 저항 비에 따른 전압 레벨과 기준전압(VREF)의 레벨을 비교할 수 있다. 상기 기준전압(VREF)은 상기 제 1 고전압(V1)의 중간 레벨에 대응하는 전압 레벨을 가질 수 있다. 즉, 상기 기준전압(VREF)은 상기 캘리브레이션 회로(510)의 전원전압의 중간 레벨을 가질 수 있다. 상기 풀다운 코드 생성기(612)는 상기 제 1 비교기(611)의 비교결과에 기초하여 상기 풀다운 캘리브레이션 코드(NC<1:n>)를 생성할 수 있다. 예를 들어, 상기 풀다운 코드 생성기(612)는 상기 제 1 비교기(611)의 비교 결과에 따라 상기 풀다운 캘리브레이션 코드(NC<1:n>)의 값을 증가시키거나 감소시킬 수 있다. 상기 풀다운 저항 래그(PDL)는 상기 쉬프팅된 풀다운 캘리브레이션 코드(SNC<1:n>)에 기초하여 저항 값이 설정될 수 있다. 상기 풀다운 저항 래그(PDL)는 복수의 저항 래그를 포함할 수 있고, 상기 쉬프팅된 풀다운 캘리브레이션 코드(SNC<1:n>)에 기초하여 변화되는 저항 값을 가질 수 있다.
상기 풀업 저항 래그(PUL)는 상기 풀다운 저항 래그(PDL)와 연결될 수 있다. 상기 제 2 비교기(613)는 상기 풀업 저항 래그(PUL)와 상기 풀다운 저항 래그(PDL)의 저항 비에 따른 전압 레벨과 상기 기준전압(VREF)의 레벨을 비교할 수 있다. 상기 풀업 코드 생성기(614)는 상기 제 2 비교기(613)의 비교 결과에 따라 상기 풀업 캘리브레이션 코드(PC<1:n>)를 생성할 수 있다. 예를 들어, 상기 풀업 코드 생성기(614)는 상기 제 2 비교기(613)의 비교 결과에 따라 상기 풀업 캘리브레이션 코드(PC<1:n>)의 값을 증가시키거나 감소시킬 수 있다. 상기 풀업 저항 래그(PUL)는 상기 쉬프팅된 풀업 캘리브레이션 코드(SPC<1:n>)에 기초하여 저항 값이 설정될 수 있다. 상기 풀업 저항 래그(PUL)는 복수의 저항 래그를 포함할 수 있고, 상기 쉬프팅된 풀업 캘리브레이션 코드(SPC<1:n>)에 기초하여 변화되는 저항 값을 가질 수 있다. 상기 캘리브레이션 코드 생성기(610)는 풀업 캘리브레이션 코드(PC<1:n>)를 먼저 설정하고, 설정된 풀업 캘리브레이션 코드(PC<1:n>)에 따라 풀다운 캘리브레이션 코드(NC<1:n>)를 설정할 수 있다. 또는 상기 캘리브레이션 코드 생성기(610)는 풀다운 캘리브레이션 코드(NC<1:n>)를 먼저 설정하고, 설정된 풀다운 캘리브레이션 코드(NC<1:n>)에 따라 풀업 캘리브레이션 코드(PC<1:n>)를 설정할 수 있다.
도 7은 도 5에 도시된 출력 드라이버(520)의 구성을 보여주는 도면이다. 상기 출력 드라이버(520)는 데이터(DATA)에 기초하여 데이터 전송 라인(542)을 구동하여 출력 데이터(DQ)를 생성할 수 있다. 상기 출력 드라이버(520)는 제 1 고전압을 인가 받아 동작할 수 있고, 상기 제 1 고전압(V1)과 저전압(VL) 사이의 레벨을 갖는 상기 출력 데이터(DQ)를 생성할 수 있다. 상기 저전압(VL)은 예를 들어, 접지전압일 수 있다. 상기 출력 드라이버(520)의 저항 값은 상기 쉬프팅된 풀업 캘리브레이션 코드(SPC<1:n>) 및 상기 쉬프팅된 풀다운 캘리브레이션 코드(SNC<1:n>)에 기초하여 설정될 수 있다. 도 7에서, 상기 출력 드라이버(520)는 풀업 저항 래그(710), 풀다운 저항 래그(720) 및 데이터 드라이버(730)를 포함할 수 있다. 상기 풀업 저항 래그(710)는 제 1 고전압(V1) 단과 상기 데이터 드라이버(730) 사이에 연결될 수 있다. 상기 풀업 저항 래그(710)는 상기 쉬프팅된 풀업 캘리브레이션 코드(SPC<1:n>)에 기초하여 변화되는 저항 값을 가질 수 있다. 상기 풀업 저항 래그(710)는 상기 제 1 고전압(V1) 단과 상기 데이터 드라이버(730) 사이에 연결되는 복수의 저항 래그를 포함할 수 있다. 상기 풀업 저항 래그(710)는 도 6의 풀업 저항 래그(PUL)와 실질적으로 동일하게 구성될 수 있다. 즉, 상기 풀업 저항 래그(PUL)는 상기 풀업 저항 래그(710)를 복제한 것일 수 있다. 상기 풀업 저항 래그(710)의 복수의 저항 래그는 상기 쉬프팅된 풀업 캘리브레이션 코드(SPC<1:n>)의 각 비트에 응답하여 턴온될 수 있다. 상기 풀다운 저항 래그(720)는 상기 데이터 드라이버(730)와 상기 저전압(VL) 단 사이에 연결될 수 있다. 상기 풀다운 저항 래그(720)는 상기 쉬프팅된 풀다운 캘리브레이션 코드(SNC<1:n>)에 기초하여 변화되는 저항 값을 가질 수 있다. 상기 풀다운 저항 래그(720)는 상기 데이터 드라이버(730)와 상기 저전압(VL) 단 사이에 연결되는 복수의 저항 래그를 포함할 수 있다. 상기 풀다운 저항 래그(720)는 도 6의 풀다운 저항 래그(PDL)와 실질적으로 동일하게 구성될 수 있다. 즉, 상기 풀다운 저항 래그(PDL)는 상기 풀다운 저항 래그(720)를 복제한 것일 수 있다. 상기 풀다운 저항 래그(720)의 복수의 저항 래그는 각각 상기 쉬프팅된 풀다운 캘리브레이션 코드(SNC<1:n>)의 각 비트에 응답하여 턴온될 수 있다.
상기 데이터 드라이버(730)는 상기 데이터 패드(541)를 통해 상기 데이터 전송 라인(542)과 연결될 수 있고, 상기 풀업 저항 래그(710)와 상기 풀다운 저항 래그(720) 사이에 연결될 수 있다. 상기 데이터 드라이버(730)는 데이터(DATA)에 기초하여 상기 데이터 전송 라인(542)을 구동할 수 있다. 상기 데이터 드라이버(730)는 상기 데이터 전송 라인(542)을 구동하여 출력 데이터(DQ)를 생성할 수 있다. 상기 데이터 드라이버(730)는 상기 데이터(DATA)에 기초하여 생성된 상기 업 신호(UP) 및 상기 다운 신호(DN)에 기초하여 상기 데이터 전송 라인(542)을 풀업 또는 풀다운 구동할 수 있다. 상기 데이터 드라이버(730)는 풀업 드라이버(731) 및 풀다운 드라이버(732)를 포함할 수 있다. 상기 풀업 드라이버(731)는 상기 풀업 저항 래그(710)과 상기 데이터 전송 라인(542) 사이에 연결될 수 있다. 상기 풀업 드라이버(731)는 상기 업 신호(UP)가 인에이블되었을 때 상기 데이터 전송 라인(542)을 풀업 구동할 수 있다. 상기 풀다운 드라이버(732)는 상기 풀다운 저항(720)과 상기 데이터 전송 라인(542) 사이에 연결될 수 있다. 상기 풀다운 드라이버(732)는 상기 다운 신호(DN)가 인에이블되었을 때 상기 데이터 전송 라인(542)을 풀다운 구동할 수 있다.
도 7에서, 상기 데이터 드라이버(730)는 제 1 저항 소자(733) 및 제 2 저항 소자(734)를 더 포함할 수 있다. 상기 제 1 저항 소자(733)는 상기 풀업 드라이버(731)와 상기 데이터 전송 라인(542) 사이에 연결될 수 있다. 상기 제 1 저항 소자(733)는 상기 데이터 패드(541)와 연결될 수 있다. 상기 제 2 저항 소자(734)는 상기 데이터 전송 라인(542)과 상기 풀다운 드라이버(732) 사이에 연결될 수 있다. 상기 제 2 저항 소자(734)는 상기 데이터 패드(541)와 연결될 수 있다. 상기 정전기 방전(Electro Static Discharge, ESD)을 보호하기 위해 구비될 수 있다.
도 7에서, 상기 풀업 저항 래그(710)는 제 1 내지 제 n 풀업 트랜지스터(TU1, TU2, ... , TUn)를 포함할 수 있다. 상기 제 1 내지 제 n 풀업 트랜지스터(TU1, TU2, ... , TUn)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 1 내지 제 n 풀업 트랜지스터(TU1, TU2, ... , TUn)는 각각 게이트로 상기 쉬프팅된 풀업 캘리브레이션 코드(SPC<1:n>)의 할당된 비트를 수신하고, 드레인으로 상기 제 1 고전압(V1)을 수신하며, 소스가 상기 풀업 드라이버(731)와 연결될 수 있다. 상기 풀업 저항 래그(710)는 상기 쉬프팅된 풀업 캘리브레이션 코드(SPC<1:n>)에 기초하여 상기 제 1 내지 제 n 풀업 트랜지스터(TU1, TU2, ... , TUn) 중 턴온된 트랜지스터의 개수에 따라 변화되는 저항 값을 가질 수 있다. 상기 풀다운 저항 래그(720)는 제 1 내지 제 n 풀다운 트랜지스터(TD1, TD2, ... , TDn)를 포함할 수 있다. 상기 제 1 내지 제 n 풀다운 트랜지스터(TD1, TD2, ... , TDn)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 1 내지 제 n 풀다운 트랜지스터(TD1, TD2, ... , TDn)는 각각 게이트로 상기 쉬프팅된 풀다운 캘리브레이션 코드(SNC<1:n>)의 할당된 비트를 수신하고, 드레인이 상기 풀다운 드라이버(720)와 연결되며, 소스가 저전압(VL)과 연결될 수 있다. 상기 풀다운 저항 래그(720)는 상기 쉬프팅된 풀다운 캘리브레이션 코드(SNC<1:n>)에 기초하여 상기 제 1 내지 제 n 풀다운 트랜지스터(TD1, TD2, ... , TDn) 중 턴온된 트랜지스터의 개수에 따라 변화되는 저항 값을 가질 수 있다. 상기 풀업 저항 래그(710) 및 상기 풀다운 저항 래그(720)를 제어하는 상기 쉬프팅된 풀업 캘리브레이션 코드(PSC<1:n>) 및 상기 쉬프팅된 풀다운 캘리브레이션 코드(SNC<1:n>)의 논리 하이 레벨은 상기 출력 드라이버(520)의 전원전압보다 높은 레벨을 가질 수 있다. 따라서, 상기 출력 드라이버(520)가 고속 및 저전력으로 동작할 수 있도록 하고, 상기 데이터 전송 라인(542)의 로딩을 효율적으로 감소시킬 수 있다.
상기 풀업 드라이버(731)는 제 1 트랜지스터(T11)를 포함할 수 있다. 상기 제 1 트랜지스터(T11)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 1 트랜지스터(T11)는 게이트로 상기 업 신호(UP)를 수신하고, 드레인이 상기 제 1 내지 제 n 풀업 트랜지스터(TU1, TU2, ... , TUn)의 소스와 공통 연결되며, 소스가 상기 제 1 저항 소자(733)와 연결될 수 있다. 상기 풀다운 드라이버(732)는 제 2 트랜지스터(T12)를 포함할 수 있다. 상기 제 2 트랜지스터(T12)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 2 트랜지스터(T12)는 게이트로 상기 다운 신호(DN)를 수신하고, 드레인이 상기 제 2 저항 소자(734)와 연결되며, 소스가 상기 제 1 내지 제 n 풀다운 트랜지스터(TD1, TD2, ... , TDn)의 드레인과 공통 연결될 수 있다. 본 발명의 실시예에서, 상기 제 1 및 제 2 트랜지스터(T11, T12)는 상기 제 1 내지 제 n 풀업 트랜지스터(TU1, TU2, ... , TUn) 또는 상기 제 1 내지 제 n 풀다운 트랜지스터(TD1, TD2, ... , TDn)보다 작은 사이즈를 가질 수 있다. 상기 데이터 전송 라인(542)은 상기 풀업 저항 래그(710) 및 풀다운 저항 래그(720)와 직접적으로 연결되지 않고, 상기 풀업 드라이버(731) 및 상기 풀다운 드라이버(732)를 통해 상기 풀업 저항 래그(710) 및 상기 풀다운 저항 래그(720)와 연결될 수 있다. 따라서, 상기 데이터 전송 라인(542)은 큰 로딩을 바라보지 않아도 된다. 따라서, 상기 데이터 전송 라인(542)을 구동하기 위해서는 큰 구동력이 필요하지 않을 수 있고, 상기 풀업 드라이버(731) 및 상기 풀다운 드라이버(732)를 구성하는 제 1 및 제 2 트랜지스터(T11, T12)의 사이즈는 충분히 작아질 수 있다. 따라서, 상기 제 1 고전압(V1)과 저전압(VL) 사이에 순차적으로 연결되는 상기 풀업 저항 래그(710), 상기 풀업 드라이버(731), 상기 풀다운 드라이버(732) 및 상기 풀다운 저항 래그(720)의 구조를 통해 상기 출력 드라이버(520)의 회로 면적은 크게 감소될 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (16)

  1. 캘리브레이션 동작을 수행하여 풀업 캘리브레이션 코드 및 풀다운 캘리브레이션 코드를 생성하고, 상기 풀업 캘리브레이션 코드 및 상기 풀다운 캘리브레이션 코드를 레벨 쉬프팅하여 쉬프팅된 풀업 캘리브레이션 코드 및 쉬프팅된 풀다운 캘리브레이션 코드를 생성하는 캘리브레이션 회로; 및
    상기 쉬프팅된 풀업 캘리브레이션 코드, 상기 쉬프팅된 풀다운 캘리브레이션 코드 및 데이터에 기초하여 데이터 전송 라인을 구동하는 출력 드라이버를 포함하는 데이터 전송 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 풀업 캘리브레이션 코드 및 상기 풀다운 캘리브레이션 코드의 논리 하이 레벨은 제 1 고전압에 대응하는 레벨을 갖고, 상기 쉬프팅된 풀업 캘리브레이션 코드 및 상기 풀다운 캘리브레이션 코드의 논리 하이 레벨은 제 2 고전압에 대응하는 레벨을 가지며, 상기 제 2 고전압은 상기 제 1 고전압보다 높은 레벨을 갖는 데이터 전송 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 캘리브레이션 회로는 외부 기준저항과 연결되어 상기 풀업 캘리브레이션 코드 및 상기 풀다운 캘리브레이션 코드를 생성하는 캘리브레이션 코드 생성기; 및
    상기 풀업 캘리브레이션 코드를 레벨 쉬프팅하여 상기 쉬프팅된 풀업 캘리브레이션 코드를 생성하고, 상기 풀다운 캘리브레이션 코드를 레벨 쉬프팅하여 상기 쉬프팅된 풀다운 캘리브레이션 코드를 생성하는 레벨 쉬프터를 포함하는 데이터 전송 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 출력 드라이버는 상기 데이터에 기초하여 상기 데이터 전송 라인을 구동하는 데이터 드라이버;
    전원전압과 상기 데이터 드라이버 사이에 연결되고, 상기 쉬프팅된 풀업 캘리브레이션 코드에 기초하여 변화되는 저항 값을 갖는 풀업 저항 래그; 및
    상기 데이터 드라이버와 접지전압 사이에 연결되고, 상기 쉬프팅된 풀다운 캘리브레이션 코드에 기초하여 변화되는 저항 값을 갖는 풀다운 저항 래그를 포함하는 데이터 전송 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4 항에 있어서,
    상기 풀업 저항 래그는 복수의 저항 래그를 포함하고, 상기 풀업 저항 래그의 복수의 저항 래그는 각각 상기 쉬프팅된 풀업 캘리브레이션 코드의 각 비트에 응답하여 턴온되고,
    상기 풀다운 저항 래그는 복수의 저항 래그를 포함하고, 상기 풀다운 저항 래그의 복수의 저항 래그는 각각 상기 쉬프팅된 풀다운 캘리브레이션 코드의 각 비트에 응답하여 턴온되는 데이터 전송 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4 항에 있어서,
    상기 데이터 드라이버는 상기 데이터에 기초하여 생성된 업 신호에 기초하여 상기 데이터 전송 라인을 풀업 구동하는 풀업 드라이버; 및
    상기 데이터에 기초하여 생성된 다운 신호에 기초하여 상기 데이터 전송 라인을 풀다운 구동하는 풀다운 드라이버를 포함하는 데이터 전송 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    상기 풀업 드라이버 및 상기 데이터 전송 라인 사이에 연결되는 제 1 저항 소자; 및
    상기 데이터 전송 라인 및 상기 풀다운 드라이버 사이에 연결되는 제 2 저항 소자를 포함하는 데이터 전송 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    상기 데이터에 기초하여 상기 업 신호 및 상기 다운 신호를 생성하는 프리드라이버를 더 포함하는 데이터 전송 장치.
  9. 외부 기준저항과 연결되어 풀업 캘리브레이션 코드 및 풀다운 캘리브레이션 코드를 생성하는 캘리브레이션 코드 생성기;
    상기 풀업 캘리브레이션 코드를 레벨 쉬프팅하여 쉬프팅된 풀업 캘리브레이션 코드를 생성하고, 상기 풀다운 캘리브레이션 코드를 레벨 쉬프팅하여 쉬프팅된 풀다운 캘리브레이션 코드를 생성하는 레벨 쉬프터;
    전원전압과 연결되고, 상기 쉬프팅된 풀업 캘리브레이션 코드에 기초하여 변화되는 저항 값을 갖는 풀업 저항 래그;
    저전압과 연결되고, 상기 쉬프팅된 풀다운 캘리브레이션 코드에 기초하여 변화되는 저항 값을 갖는 풀다운 저항 래그; 및
    상기 풀업 저항 래그 및 상기 풀다운 저항 래그 사이에 연결되고, 데이터에 기초하여 데이터 전송 라인을 구동하는 데이터 드라이버를 포함하는 출력 드라이버를 포함하는 데이터 전송 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서,
    상기 풀업 저항 래그는 복수의 저항 래그를 포함하고, 상기 풀업 저항 래그의 복수의 저항 래그는 각각 상기 쉬프팅된 풀업 캘리브레이션 코드의 각 비트에 응답하여 턴온되고,
    상기 풀다운 저항 래그는 복수의 저항 래그를 포함하고, 상기 풀다운 저항 래그의 복수의 저항 래그는 각각 상기 쉬프팅된 풀다운 캘리브레이션 코드의 각 비트에 응답하여 턴온되는 데이터 전송 장치.
  11. 삭제
  12. 삭제
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서,
    상기 풀업 캘리브레이션 코드 및 상기 풀다운 캘리브레이션 코드의 논리 하이 레벨은 제 1 고전압에 대응하는 레벨을 갖고, 상기 쉬프팅된 풀업 캘리브레이션 코드 및 상기 쉬프팅된 풀다운 캘리브레이션 코드의 논리 하이 레벨은 제 2 고전압에 대응하는 레벨을 가지며, 상기 제 2 고전압은 상기 제 1 고전압보다 높은 레벨을 갖는 데이터 전송 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서,
    상기 데이터 드라이버는 상기 풀업 저항 래그와 상기 데이터 전송 라인 사이에 연결되고, 상기 데이터에 기초하여 생성된 업 신호에 기초하여 상기 데이터 전송 라인을 풀업 구동하는 풀업 드라이버; 및
    상기 데이터 전송 라인과 상기 풀다운 저항 래그 사이에 연결되고, 상기 데이터에 기초하여 생성된 다운 신호에 기초하여 상기 데이터 전송 라인을 풀다운 구동하는 풀다운 드라이버를 포함하는 데이터 전송 장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 14 항에 있어서,
    상기 풀업 드라이버와 상기 데이터 전송 라인 사이에 연결되는 제 1 저항 소자; 및
    상기 데이터 전송 라인과 상기 풀다운 드라이버 사이에 연결되는 제 2 저항 소자를 더 포함하는 데이터 전송 장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15 항에 있어서,
    상기 데이터에 기초하여 상기 업 신호 및 상기 다운 신호를 생성하는 프리드라이버를 더 포함하는 데이터 전송 장치.
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