CN107919148B - 使用校准电路的输出电路以及包括其的半导体器件和系统 - Google Patents

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Abstract

一种半导体器件可以包括校准电路和输出电路。校准电路可以通过执行阻抗校准操作来产生校准码，并且可以基于校准码而通过将校准码的逻辑电平反相或维持来产生校正校准码。输出电路可以基于输入信号和校正校准码来产生输出信号。

Description

使用校准电路的输出电路以及包括其的半导体器件和系统
相关申请的交叉引用
本申请要求于2016年10月5日提交给韩国知识产权局的申请号为10-2016-0128405的韩国专利申请的优先权，其全部内容通过引用整体合并于此。
技术领域
总体而言，各种实施例涉及一种半导体技术，更具体地，涉及一种使用校准电路的输出电路以及包括其的半导体器件和系统。
背景技术
诸如计算机系统的电子装置可以包括大量的电子组件。计算机系统可以包括很多半导体器件，所述半导体器件是基于半导体的电子组件。这种半导体器件可以同步于时钟来传输数据，并且可以执行串行通信。当半导体器件工作于低信号电压和高工作频率时，电子信号在它们经由信号线传输时可以因噪声的影响而失真，并且彼此通信的半导体器件之间的阻抗失配可以导致信号失真。
为了避免这种信号失真，半导体器件可以包括为了信号完整性目的而执行阻抗匹配的片上终端电路。此外，半导体器件可以为了精确阻抗匹配的目的而根据PVT变化来执行终端电阻的阻抗校准。总体而言，存储器件可以耦接到外部参考电阻器，并且通过借助于使用外部参考电阻器而执行校准操作来校准终端电阻的阻抗值。这通常称作ZQ校准操作。
发明内容
在一个实施例中，一种半导体器件可以包括校准电路和输出电路。校准电路可以通过执行校准操作来产生阻抗校准码，并且可以基于校准码而通过将校准码的逻辑电平反相或维持来产生校正校准码。输出电路可以基于输入信号和校正校准码来产生输出信号。
在一个实施例中，一种半导体器件可以包括校准器、码控制器和输出电路。校准器可以通过执行阻抗校准操作来产生上拉校准码和下拉校准码。码控制器可以通过将上拉校准码和下拉校准码之中的至少一种的逻辑电平反相或维持来产生上拉校正校准码和下拉校正校准码。输出电路可以基于输入信号、上拉校正校准码和下拉校正校准码来产生输出信号。
附图说明
图1是图示了根据一个实施例的系统的示例的示图。
图2是图示了根据一个实施例的半导体器件的示例的示图。
图3是图示了图2中所示的校准电路的示例的示图。
图4是图示了图3中所示的码判定电路的示例的示图。
图5是图示了图3中所示的码输出电路的示例的示图。
图6A、图6B和图6C是图示了根据实施例的校准电路的示例的示图。
图7是图示了图2中所示的预驱动器的示例的示图。
图8是图示了图2中所示的主驱动器的示例的示图。
具体实施方式
在下文中，下面将通过实施例的各种示例参照附图来描述使用校准电路的输出电路以及包括其的半导体器件和系统。
图1是图示了根据一个实施例的半导体系统1的示例的示图。在图1中，根据一个实施例的半导体系统1可以包括第一半导体器件110和第二半导体器件120。第一半导体器件110和第二半导体器件120可以为彼此通信的电子组件。在一个实施例中，第一半导体器件110可以为主器件，而第二半导体器件120可以为由第一半导体器件110来控制的从器件。例如，第一半导体器件110可以为诸如处理器或控制器的主机器件，并且可以包括中央处理单元(CPU)、图形处理单元(GPU)、多媒体处理器(MMP)、数字信号处理器(DSP)和存储器控制器之中的一种或多种。此外，可以通过将具有各种功能的各种处理器芯片(诸如应用处理器(AP))集成到单个芯片中而以片上系统的形式来实施第一半导体器件110。第二半导体器件120可以为存储器件，而该存储器件可以包括易失性存储器和非易失性存储器。易失性存储器可以包括静态RAM(SRAM)、动态RAM(DRAM)或同步DRAM(SDRAM)，而非易失性存储器可以包括只读存储器(ROM)、可编程ROM(PROM)、电可擦除可编程ROM(EEPROM)、电可编程ROM(EPROM)、闪存、相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)或铁电RAM(FRAM)。
第一半导体器件110和第二半导体器件120可以经由信号传输线130彼此耦接。第一半导体器件110可以包括焊盘111，而焊盘111可以耦接到信号传输线130。第二半导体器件120可以包括焊盘121，而焊盘121可以耦接到信号传输线130。这里，焊盘111和121是半导体器件的提供用来与外部元件产生电连接的导体部分。信号传输线130可以为通道、链路或总线。虽然信号传输线130被图示成传输数据的传输线，但是要注意的是实施例不局限于此，并且信号传输线130可以传输时钟信号、命令信号或地址信号。第一半导体器件110可以包括发送器件112和接收器件113。发送器件112可以产生输出信号，并经由信号传输线130将输出信号传输给第二半导体器件120。接收器件113可以接收经由信号传输线130而从第二半导体器件120传输来的信号。类似地，第二半导体器件120可以包括发送器件122和接收器件123。发送器件122可以产生输出信号，并经由信号传输线130将输出信号传输给第一半导体器件110。接收器件123可以接收经由信号传输线130而从第一半导体器件110传输来的信号。
第一半导体器件110和第二半导体器件120还可以包括校准电路114和124。校准电路114和124可以使用耦接到其的外部参考电阻器ZQ来执行阻抗校准操作。虽然未图示，但是校准电路114和124分别可以经由焊盘耦接到外部参考电阻器ZQ。校准电路114和124可以经由阻抗校准操作来设置发送器件112和122的电阻值。例如，发送器件112和122的电阻值可以根据阻抗校准操作的结果而设置成60欧姆、120欧姆或240欧姆。校准电路114和124可以通过使用外部参考电阻器ZQ来产生校准码。发送器件112和122可以基于校准码来设置它们的电阻值。
图2是图示了根据一个实施例的半导体器件200的示例的示图。半导体器件200可以包括校准电路210和输出电路220。校准电路210的构思可以应用于图1中所示的校准电路114和124之一或二者，而输出电路220的构思可以应用于图1中所示的发送器件112和122之一或二者。校准电路210可以通过使用耦接到其的外部参考电阻器ZQ来执行阻抗校准操作。校准电路210可以通过使用外部参考电阻器ZQ来产生校准码，并且可以基于校准码来产生校正校准码CP<0:n-1>。校准电路210可以从校准码产生校正校准码CP<0:n-1>，以使输出电路220和半导体器件200中的功率消耗最小化。例如，校准电路210可以基于校准码而产生校正校准码CP<0:n-1>，以使校正校准码CP<0:n-1>中的逻辑高比特位的数量最小化。例如，当校准码的比特位之中的预定数量的比特位处于第一电平时，校准电路210可以通过将校准码反相来产生校正校准码CP<0:n-1>。这里，第一电平可以为逻辑高电平。相反地，当校准码的比特位之中的第一电平的比特位的数量未达到预定数量时，校准电路210可以通过维持校准码的逻辑电平来产生校正校准码CP<0:n-1>。
输出电路220可以基于输入信号IN和校正校准码CP<0:n-1>来产生输出信号OUT。输入信号IN可以包括由半导体器件200的内部电路产生且被传输给外部器件作为输出信号OUT的某个信号。例如，输入信号IN和输出信号OUT中的每个可以包括数据、命令信号、地址信号和/或时钟信号。输出电路220可以包括预驱动器221和主驱动器222。预驱动器221可以接收输入信号IN和校正校准码CP<0:n-1>。预驱动器221可以通过将输入信号IN与校正校准码CP<0:n-1>组合来产生上拉码PU<0:n-1>和下拉码PD<0:n-1>。上拉码PU<0:n-1>和下拉码PD<0:n-1>中的每个可以包括多个比特位。
主驱动器222可以经由焊盘201耦接到信号传输线230。主驱动器222可以接收上拉码PU<0:n-1>和下拉码PD<0:n-1>。主驱动器222的电阻值可以基于上拉码PU<0:n-1>和下拉码PD<0:n-1>来设置。主驱动器222可以基于上拉码PU<0:n-1>和下拉码PD<0:n-1>来产生输出信号OUT。主驱动器222可以基于上拉码PU<0:n-1>和下拉码PD<0:n-1>来驱动焊盘201和信号传输线230。信号传输线230可以被主驱动器222驱动成与输入信号IN相对应的电平。
图3是图示了图2中所示的校准电路210的示例的示图。在图3中，校准电路210可以包括校准器310和码控制器320。校准器310可以耦接到外部参考电阻器ZQ，并且产生校准码ZP<0:n-1>。正如之后将会描述到的，校准码ZP<0:n-1>可以包括上拉校准码和下拉校准码。码控制器320可以接收校准码ZP<0:n-1>，并且基于校准码ZP<0:n-1>来产生校正校准码CP<0:n-1>。校正校准码CP<0:n-1>可以包括上拉校正校准码和下拉校正校准码。
码控制器320可以基于校准码ZP<0:n-1>来产生校正校准码CP<0:n-1>。码控制器320可以通过将校准码ZP<0:n-1>反相来产生校正校准码CP<0:n-1>，或者可以通过维持校准码ZP<0:n-1>的逻辑电平来产生校正校准码CP<0:n-1>。当校准码ZP<0:n-1>的比特位之中的预定数量的比特位处于第一电平时，码控制器320可以通过将校准码ZP<0:n-1>反相来产生校正校准码CP<0:n-1>。当校准码ZP<0:n-1>的比特位之中的第一电平的比特位的数量未达到预定数量时，码控制器320可以通过维持校准码ZP<0:n-1>的逻辑电平来产生校正校准码CP<0:n-1>。
在图3中，码控制器320可以包括码判定电路321和码输出电路322。码判定电路321可以接收校准码ZP<0:n-1>，并且基于校准码ZP<0:n-1>来产生反相信号INV。如果校准码ZP<0:n-1>的比特位之中的第一电平的比特位的数量达到预定数量，则码判定电路321可以使能反相信号INV。当校准码ZP<0:n-1>的比特位之中的第一电平的比特位的数量未达到预定数量时，码判定电路321可以禁止反相信号INV。码判定电路321可以通过对校准码ZP<0:n-1>的预定阶比特位和比预定阶比特位低的一个或多个比特位执行逻辑操作来产生反相信号INV。这里，预定阶比特位可以为处于预定比特阶位置的比特位。例如，当预定阶比特位处于第二电平而较低比特位处于第一电平时，码判定电路321可以使能反相信号INV。
码输出电路322可以响应于被使能的反相信号INV而通过将校准码ZP<0:n-1>反相来输出校正校准码CP<0:n-1>。码输出电路322可以响应于被禁止的反相信号INV而通过维持校准码ZP<0:n-1>的逻辑电平来输出校正校准码CP<0:n-1>。
图4是图示了图3中所示的码判定电路321的示例的示图。在图4中，码判定电路321可以包括反相逻辑(inversion logic)401和与(AND)逻辑403。反相逻辑401可以接收校准码ZP<0:n-1>的预定阶比特位并将预定阶比特位的逻辑值反相，并且可以输出特定比特位的被反相的逻辑值。反相逻辑401可以包括接收预定阶比特位的反相器。与逻辑403可以接收反相逻辑401的输出以及处于比预定阶比特位低阶的比特位置处的全部比特位。在一个实施例中，与逻辑403可以接收处于比预定阶比特位的阶高的比特位置处的全部比特位。与逻辑403可以对反相逻辑401的输出和处于比预定阶比特位低阶的比特位置处的比特位执行“与”运算，并且可以产生反相信号INV。预定阶比特位可以根据预定数量是什么来选择。例如，在校准码ZP<0:n-1>包含四个比特位的情况下，预定阶比特位可以为最高有效位。当预定阶比特位为最高有效位时，反相逻辑401可以接收校准码ZP<0:3>的最高有效位ZP<3>，而与逻辑403可以接收反相逻辑401的输出以及处于比最高有效位ZP<3>低阶的比特位置处的比特位ZP<0>、ZP<1>和ZP<2>。例如，当校准码ZP<0:3>为“0,1,1,1”时，码判定电路321可以使能反相信号INV。当校准码ZP<0：3>为“0,0,1,1”或“0,0,0,1”时，码判定电路321可以禁止反相信号INV。码判定电路321可以以使校准码ZP<0:3>的比特位之中的第一电平比特位的数量最小化的方式来产生反相信号INV。具体地，在码判定电路321在校准码ZP<0:3>为“1,1,1,1”时将校准码ZP<0:3>反相的情况下，因为校正校准码CP<0:3>具有值“0,0,0,0”，所以主驱动器222的电阻值可以不被设置。因此，接收预定阶比特位ZP<3>的反相逻辑401在预定阶比特位ZP<3>的值处于第一电平时可以禁止反相信号INV。
图5是图示了图3中所示的码输出电路322的示例的示图。在图5，码输出电路322可以包括接收校准码ZP<0:n-1>的各个比特位的多个反相器和多个传输门。类似于图4，将讨论具有四个比特位的校准码ZP<0:n-1>的示例。第一反相器501、第二反相器503、第三反相器505和第四反相器507可以响应于被使能的反相信号INV而将校准码ZP<0:3>的各个比特位反相，并且输出结果信号。第一传输门502、第二传输门504、第三传输门506和第四传输门508可以响应于被禁止的反相信号INV而不将校准码ZP<0:3>的各个比特位反相，并且可以输出结果信号。当反相信号INV被使能时，第一反相器至第四反相器501、503、505和507可以导通，而第一传输门至第四传输门502、504、506和508可以关断。相应地，校准码ZP<0:3>可以经由第一反相器至第四反相器501、503、505和507而被反相，并且被反相的校准码可以被输出为校正校准码CP<0:3>。当反相信号INV被禁止时，第一反相器至第四反相器501、503、505和507可以关断，而第一传输门至第四传输门502、504、506和508可以导通。相应地，校准码ZP<0:3>可以在维持其逻辑电平的同时经由第一传输门至第四传输门502、504、506和508输出，而校准码ZP<0:3>可以原样输出为校正校准码CP<0:3>。
图6A至图6C是图示了根据实施例的校准电路600A、600B和600C的示例的示图。图6A至图6C中所示的每个校准电路600A、600B或600C的构思可以应用于图2中所示的校准电路210。校准码ZP<0:n-1>可以包括上拉校准码ZPU<0:n-1>和下拉校准码ZPD<0:n-1>。校正校准码CP<0:n-1>可以包括上拉校正校准码CPU<0:n-1>和下拉校正校准码CPD<0:n-1>。在图6A中，校准电路600A可以包括校准器610A、上拉码控制器621A和下拉码控制器622A。校准器610A可以耦接到外部参考电阻器ZQ，并且可以产生上拉校准码ZPU<0:n-1>和下拉校准码ZPD<0:n-1>。校准电路600A可以将上拉校准码ZPU<0:n-1>和下拉校准码ZPD<0:n-1>二者选择性地反相。上拉码控制器621A可以基于上拉校准码ZPU<0:n-1>来产生上拉校正校准码CPU<0:n-1>。例如，上拉码控制器621A可以通过将上拉校准码ZPU<0:n-1>反相或者通过维持上拉校准码ZPU<0:n-1>的逻辑电平来产生上拉校正校准码CPU<0:n-1>。下拉码控制器622A可以基于下拉校准码ZPD<0:n-1>来产生下拉校正校准码CPD<0:n-1>。例如，下拉码控制器622A可以通过将下拉校准码ZPD<0:n-1>反相或者通过维持下拉校准码ZPD<0:n-1>的逻辑电平来产生下拉校正校准码CPD<0:n-1>。上拉码控制器621A与下拉码控制器622A可以与图3至图5中所示的码控制器320具有相同的配置，但是其输入/输出信号可以变化。由于校准电路600A包括上拉码控制器621A和下拉码控制器622A，因此校准电路600A可以将上拉校准码ZPU<0:n-1>和下拉校准码ZPD<0:n-1>二者选择性地反相，从而可以使输出电路220和半导体器件200中消耗的功率最小化。
在图6B中，校准电路600B可以包括校准器610B和上拉码控制器621B。校准电路600B可以仅将在上拉校准码ZPU<0:n-1>和下拉校准码ZPD<0:n-1>之中的上拉校准码ZPU<0:n-1>选择性地反相。上拉码控制器621B可以基于从校准器610B产生的上拉校准码ZPU<0:n-1>来产生上拉校正校准码CPU<0:n-1>。例如，上拉码控制器621B可以通过将上拉校准码ZPU<0:n-1>反相或者维持上拉校准码ZPU<0:n-1>的逻辑电平来产生上拉校正校准码CPU<0:n-1>。校准电路600B可以将从校准器610B产生的下拉校准码ZPD<0:n-1>提供为下拉校正校准码CPD<0:n-1>。在图6C中，校准电路600C可以包括校准器610C和下拉码控制器622C。校准电路600C可以仅将在上拉校准码ZPU<0:n-1>和下拉校准码ZPD<0:n-1>之中选择的一种校准码选择性地反相。例如，校准电路600C可以仅将下拉校准码ZPD<0:n-1>选择性地反相。下拉码控制器622C可以基于从校准器610C产生的下拉校准码ZPD<0:n-1>来产生下拉校正校准码CPD<0:n-1>。例如，下拉码控制器622C可以通过将下拉校准码ZPD<0:n-1>反相或者通过维持下拉校准码ZPD<0:n-1>的逻辑电平来产生下拉校正校准码CPD<0:n-1>。校准电路600C可以将从校准器610C产生的上拉校准码ZPU<0:n-1>提供为上拉校正校准码CPU<0:n-1>。正如之后将会描述到的，主驱动器222可以包括上拉驱动器和下拉驱动器，以产生输出信号OUT，并且上拉驱动器和下拉驱动器的电阻可以用作用于半导体器件200来与外部器件通信的终端电阻。为了精确地设置用作终端电阻的上拉驱动器和下拉驱动器的电阻值，校准电路600B和600C可以通过维持被提供用于设置这种上拉驱动器和下拉驱动器(即，用作终端电阻的上拉驱动器和下拉驱动器)中的任意一种驱动器的电阻值的目的的校准码的逻辑电平来提供校正校准码。相反地，在设置未用作终端电阻的上拉驱动器和下拉驱动器的电阻值时，可以将被提供用于设置这种上拉驱动器和下拉驱动器(即，未用作终端电阻的上拉驱动器和下拉驱动器)中的任意一种驱动器的电阻值的目的的校准码选择性地反相。在使用被反相的校准码的情况下，可以降低半导体器件200中消耗的功率。
图7是图示了图2中所示的预驱动器221的示例的示图。在图7中，预驱动器221可以包括上拉预驱动器710和下拉预驱动器720。上拉预驱动器710可以基于输入信号IN和上拉校正校准码CPU<0:n-1>来产生上拉码PU<0:n-1>。下拉预驱动器720可以基于输入信号IN和下拉校正校准码CPD<0:n-1>来产生下拉码PD<0:n-1>。上拉预驱动器710可以包括多个与门711、712、…、和71n。多个与门711、712、…、和71n可以分别接收上拉校正校准码CPU<0:n-1>的比特位之中的分配给其的比特位，并且可以共同地接收输入信号IN。多个与门711、712、…、和71n可以在输入信号IN处于第一电平且分配的比特位处于第一电平时产生具有第一电平的上拉码PU<0:n-1>。多个与门711、712、…、和71n可以在输入信号IN处于第二电平或分配的比特位处于第二电平时产生具有第二电平的上拉码PU<0:n-1>。第二电平可以为逻辑低电平。
下拉预驱动器720可以包括多个与门721、722、…、和72n以及反相器731。反相器731可以将输入信号IN反相并输出结果信号。多个与门721、722、…、和72n可以分别接收下拉校正校准码CPD<0:n-1>的比特位之中的分配给其的比特位，并且可以共同地接收输入信号IN的反相信号。多个与门721、722、…、和72n可以在输入信号IN处于第二电平而分配的比特位处于第一电平时产生具有第一电平的下拉码PD<0:n-1>。多个与门721、722、…、和72n可以在输入信号IN处于第一电平或分配的比特位处于第二电平时产生具有第二电平的下拉码PD<0:n-1>。
图8是图示了图2中所示的主驱动器222的示例的示图。在图8中，主驱动器222可以包括上拉驱动器810和下拉驱动器820。上拉驱动器810可以耦接在第一电压VH的电压供应端子与输出节点ON之间。第一电压VH可以为诸如主驱动器222的电源电压的高电压。输出节点ON可以耦接到焊盘201和信号传输线230。上拉驱动器810可以响应于上拉码PU<0:n-1>而设置其电阻值。上拉驱动器810可以响应于上拉码PU<0:n-1>而将输出节点ON处的电压电平调到第一电压VH。下拉驱动器820可以耦接在输出节点ON与第二电压VL的电压供应端子之间。第二电压VL可以为诸如地电压的低电压。下拉驱动器820可以响应于下拉码PD<0:n-1>而设置其电阻值。下拉驱动器820可以响应于下拉码PD<0:n-1>而将输出节点ON处的电压电平调低到第二电压VL。上拉驱动器810和下拉驱动器820可以通过增加或减小输出节点ON处的电压来产生输出信号OUT。
上拉驱动器810可以包括多个晶体管811、812、813、…、和81n。多个晶体管811、812、813、…、和81n可以为N沟道MOS晶体管。然而，多个晶体管811、812、813、…、和81n可以为P沟道MOS晶体管。上拉驱动器810可以包括晶体管，所述晶体管的数量与上拉校正校准码CPU<0:n-1>和上拉码PU<0:n-1>之中的每个的比特位的数量相对应。第一晶体管811可以具有接收上拉码PU<0>的栅极、耦接到第一电压VH的电压供应端子的漏极以及耦接到输出节点ON的源极。第二晶体管812可以具有接收上拉码PU<1>的栅极、耦接到第一电压VH的电压供应端子的漏极以及耦接到输出节点ON的源极。第三晶体管813可以具有接收上拉码PU<2>的栅极、耦接到第一电压VH的电压供应端子的漏极以及耦接到输出节点ON的源极。第n晶体管81n可以具有接收上拉码PU<n-1>的栅极、与第一电压VH的端子耦接的漏极以及与输出节点ON耦接的源极。第一晶体管至第n晶体管811、812、813、…、和81n可以具有不同的导通电阻值。例如，第一晶体管811可以具有最大的导通电阻值，而第二晶体管到第n晶体管812、813、…、和81n可以具有顺序地减小的导通电阻值。换言之，第n晶体管81n可以具有最大的电流驱动力，而第(n-1)晶体管到第一晶体管81(n-1)、…、813、812和811可以具有顺序地减小的电流驱动力。
下拉驱动器820可以包括多个晶体管821、822、823、…、和82n。多个晶体管821、822、823、…、和82n可以为N沟道MOS晶体管。然而，多个晶体管821、822、823、…、和82n可以为P沟道MOS晶体管。下拉驱动器820可以包括晶体管，所述晶体管的数量与下拉校正校准码CPD<0:n-1>和下拉码PD<0:n-1>之中的每个的比特位的数量相对应。第一晶体管821可以具有接收下拉码PD<0>的栅极、耦接到输出节点ON的漏极以及耦接到第二电压VL的电压供应端子的源极。第二晶体管822可以具有接收下拉码PD<1>的栅极、耦接到输出节点ON的漏极以及耦接到第二电压VL的电压供应端子的源极。第三晶体管823可以具有接收下拉码PD<2>的栅极、耦接到输出节点ON的漏极以及耦接到第二电压VL的电压供应端子的源极。第n晶体管82n可以具有接收下拉码PD<n-1>的栅极、耦接到输出节点ON的漏极以及耦接到第二电压VL的电压供应端子的源极。第一晶体管到第n晶体管821、822、823、…、和82n可以具有不同的导通电阻值。例如，第一晶体管821可以具有最大的导通电阻值，而第二晶体管到第n晶体管822、823、…、和82n可以具有顺序地减小的导通电阻值。
下面将参照图2至图8来描述根据一个实施例的半导体器件200的操作。校准电路210可以通过耦接到外部参考电阻器ZQ来执行阻抗校准操作。校准电路210可以经由阻抗校准操作来产生上拉校准码ZPU<0:n-1>和下拉校准码ZPD<0:n-1>。这里，将讨论上拉校准码ZPU<0:n-1>和下拉校准码ZPD<0:n-1>的值为“0,1,1,1”的示例。当上拉校准码ZPU<0:n-1>和下拉校准码ZPD<0:n-1>之中的每个具有四个比特位时，上拉驱动器810和下拉驱动器820之中的每个可以具有四个晶体管。当上拉码PU<0:n-1>和下拉码PD<0:n-1>基于上拉校准码ZPU<0:n-1>和下拉校准码ZPD<0:n-1>而产生时，组成上拉驱动器810的四个晶体管中的三个晶体管可以导通，或者组成下拉驱动器820的四个晶体管中的三个晶体管可以导通。因此，当更大数量的晶体管导通时，输出电路220和半导体器件200所消耗的功率会增加。在本公开的一个实施例中，当上拉校准码ZPU<0:n-1>和下拉校准码ZPD<0:n-1>的比特位之中的至少预定数量的比特位具有第一电平时，码控制器320可以将上拉校准码ZPU<0:n-1>和下拉校准码ZPD<0:n-1>反相。
当图6A中所示的校准电路600A被应用作为校准电路210时，上拉码控制器621A可以将上拉校准码ZPU<0:n-1>反相，并产生具有值“1,0,0,0”的上拉校正校准码CPU<0:n-1>。此外，下拉码控制器622A可以将下拉校准码ZPD<0:n-1>反相，并产生具有值“1,0,0,0”的下拉校正校准码CPD<0:n-1>。在上拉码PU<0:n-1>和下拉码PD<0:n-1>基于上拉校正校准码CPU<0:n-1>和下拉校正校准码CPD<0:n-1>而产生的情况下，组成上拉驱动器810的四个晶体管中的仅一个晶体管可以导通，或者组成下拉驱动器820的四个晶体管中的仅一个晶体管可以导通。因此，可以减少要被校正校准码CP<0:n-1>导通的晶体管的数量，并且可以显著降低输出电路220和半导体器件200所消耗的功率。
如上所述，组成上拉驱动器810和下拉驱动器820之中的每个的晶体管可以具有不同的导通电阻值。因此，在响应于上拉码PU<0:n-1>或下拉码PD<0:n-1>的三个低位而导通三个晶体管时设置的电阻值与在响应于上拉码PU<0:n-1>或下拉码PD<0:n-1>的最高有效位而导通一个晶体管时设置的电阻值之间可以存在差异。然而，由于接收上拉码PU<0:n-1>或下拉码PD<0:n-1>的高位的晶体管的导通电阻值小于接收上拉码PU<0:n-1>或下拉码PD<0:n-1>的低位的晶体管的导通电阻值，因此可以使电阻值的差异最小化。当需要精确的电阻值设置来将上拉驱动器810或下拉驱动器820用作终端电阻器时，类似于图6B和图6C中所示的校准电路600B和600C，可以使用上拉码控制器621B和下拉码控制器622C之中的任意一种，并且可以原样使用上拉校准码ZPU<0:n-1>或下拉校准码ZPD<0:n-1>，而不将信号极性反相。虽然以上描述了预定阶比特位对应于最高有效位，但是要注意的是本公开不局限于此。校准码ZP<0:n-1>可以具有至少五个比特位，并且任何比特位都可以为预定阶比特位。根据组成上拉驱动器810和下拉驱动器820的晶体管的电阻值，可以将低位而非高位确定为预定阶比特位。
虽然以上已经描述了各种实施例，但是本领域技术人员将理解的是，所描述的实施例仅作为示例。相应地，本文中所描述的使用校准电路的输出电路以及包括其的半导体器件和系统不应当基于所描述的实施例来限制。

Claims (17)

1.一种半导体器件，包括：
校准电路，其被配置成通过执行阻抗校准操作来产生校准码，校准电路被配置成基于校准码通过将校准码的逻辑电平反相或维持来产生校正校准码；以及
输出电路，其被配置成基于输入信号和校正校准码来产生输出信号。
2.如权利要求1所述的半导体器件，其中，校准电路包括：
校准器，其被配置成通过使用外部参考电阻器来产生校准码；以及
码控制器，其被配置成基于校准码的比特位之中的预定数量的比特位是否处于第一电平的判定而通过将校准码的逻辑电平反相或维持来产生校正校准码。
3.如权利要求2所述的半导体器件，其中，码控制器包括：
码判定电路，其被配置成在校准码的比特位之中的预定数量的比特位处于第一电平时使能反相信号，码判定电路被配置成在校准码的第一电平的比特位的数量小于预定数量时禁止反相信号；以及
码输出电路，其被配置成基于被使能的反相信号而通过将校准码反相来产生校正校准码，码输出电路被配置成基于被禁止的反相信号而将校准码提供为校正校准码。
4.如权利要求3所述的半导体器件，其中，码判定电路通过对预定阶比特位和处于比预定阶比特位低阶的比特位置处的一个或多个比特位执行逻辑运算来产生反相信号。
5.如权利要求4所述的半导体器件，其中，码判定电路在预定阶比特位处于第二电平而处于比预定阶比特位低阶的比特位置处的一个或多个比特位处于第一电平时使能反相信号。
6.如权利要求4所述的半导体器件，其中，码判定电路在预定阶比特位处于第一电平时禁止反相信号。
7.如权利要求3所述的半导体器件，其中，码判定电路包括：
反相逻辑，其被配置成将校准码中的预定阶比特位反相；以及
与逻辑，其被配置成对反相逻辑的输出和处于比预定阶比特位低阶的比特位置处的一个或多个比特位执行与运算，与逻辑产生反相信号。
8.如权利要求1所述的半导体器件，其中，输出电路包括：
预驱动器，其被配置成基于输入信号和校正校准码来产生上拉码和下拉码；以及
主驱动器，其被配置成基于上拉码和下拉码来产生输出信号。
9.如权利要求8所述的半导体器件，其中，主驱动器包括：
上拉驱动器，其被配置成基于上拉码来设置其电阻值，并且将输出节点驱动至第一电压；以及
下拉驱动器，其被配置成基于下拉码来设置其电阻值，并且将输出节点驱动至第二电压。
10.一种半导体器件，包括：
校准器，其被配置成通过执行阻抗校准操作来产生上拉校准码和下拉校准码；
码控制器，其被配置成基于上拉校准码和下拉校准码而通过将上拉校准码和下拉校准码之中的至少一种的逻辑电平反相或维持来分别产生上拉校正校准码和下拉校正校准码；以及
输出电路，其被配置成基于输入信号、上拉校正校准码和下拉校正校准码来产生输出信号。
11.如权利要求10所述的半导体器件，其中，码控制器包括：
上拉码控制器，其被配置成基于上拉校准码而通过将上拉校准码的逻辑电平反相或维持来产生上拉校正校准码；以及
下拉码控制器，其被配置成基于下拉校准码而通过将下拉校准码的逻辑电平反相或维持来产生下拉校正校准码。
12.如权利要求10所述的半导体器件，其中，码控制器包括上拉码控制器，上拉码控制器被配置成基于上拉校准码而通过将上拉校准码的逻辑电平反相或维持来产生上拉校正校准码，并且其中，下拉校准码被提供为下拉校正校准码。
13.如权利要求10所述的半导体器件，其中，码控制器包括下拉码控制器，下拉码控制器被配置成基于下拉校准码而通过将下拉校准码的逻辑电平反相或维持来产生下拉校正校准码，并且其中，上拉校准码被提供为上拉校正校准码。
14.如权利要求11所述的半导体器件，其中，上拉码控制器包括：
码判定电路，其被配置成在上拉校准码的比特位之中的预定数量的比特位处于第一电平时使能反相信号，码判定电路被配置成在上拉校准码的第一电平的比特位的数量小于预定数量时禁止反相信号；以及
码输出电路，其被配置成基于被使能的反相信号而通过将上拉校准码反相来产生上拉校正校准码，码输出电路被配置成基于被禁止的反相信号而将上拉校准码提供为上拉校正校准码。
15.如权利要求11所述的半导体器件，其中，下拉码控制器包括：
码判定电路，其被配置成在下拉校准码的比特位之中的预定数量的比特位处于第一电平时使能反相信号，码判定电路被配置成在下拉校准码的第一电平的比特位的数量小于预定数量时禁止反相信号；以及
码输出电路，其被配置成基于被使能的反相信号而通过将下拉校准码反相来产生下拉校正校准码，码输出电路被配置成基于被禁止的反相信号而将下拉校准码提供为下拉校正校准码。
16.如权利要求10所述的半导体器件，其中，输出电路包括：
预驱动器，其被配置成基于输入信号、上拉校正校准码和下拉校正校准码来产生上拉码和下拉码；以及
主驱动器，其被配置成基于上拉码和下拉码来产生输出信号。
17.如权利要求16所述的半导体器件，其中，主驱动器包括：
上拉驱动器，其被配置成基于上拉码来设置其电阻值，上拉驱动器被配置成将输出节点驱动至第一电压；以及
下拉驱动器，其被配置成基于下拉码来设置其电阻值，下拉驱动器被配置成将输出节点驱动至第二电压。
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