CN109817258B - 一种zq校准电路和方法 - Google Patents

Abstract

本申请实施例公开了一种ZQ校准电路和方法，其中，所述ZQ校准电路包括：ZQ校准控制器和校准电路；所述ZQ校准控制器，用于接收校准开始指令；基于所述校准开始指令，唤醒用于校准目标半导体器件的校准电路；所述校准电路，用于对所述目标半导体器件的输出电压同时进行上拉校准和下拉校准。

Description

一种ZQ校准电路和方法

技术领域

本发明实施例涉及半导体器件领域，涉及但不限于一种ZQ校准电路和方法。

背景技术

对于双倍速率同步动态随机存储器(Double Data Rate SynchronousDynamicRandom Access Memory，DDR SDRAM)来说，输出端的上拉(pull up)和下拉(pulldown)的电阻值的大小和匹配影响信号的完整性。因此，通常采用ZQ校准(ZQ calibration)技术来调节输出上拉和下拉的能力。

目前，常用的ZQ校准方式包括ZQ长类型校准(ZQ calibration long，ZQCL)和ZQ短类型校准(ZQ calibration short，ZQCS)两种校准方式。

而现有技术中，不管是在ZQCL还是ZQCS中，都需要在有限的ZQCL校准时间T_ZQCL或ZQCL校准时间T_ZQCS中完成，并且，现有技术中的ZQCL和ZQCS，都是先进行上拉校准，然后再进行下拉校准，这样，在整个ZQ校准过程中，需要的校准时间为上拉校准时间T_u和下拉校准时间T_d之和。显然，这种方式不能有效节省校准时间。

发明内容

有鉴于此，本申请实施例提供一种ZQ校准电路和方法。

本申请实施例的技术方案是这样实现的：

第一方面，本申请实施例提供一种ZQ校准电路，所述电路包括：ZQ校准控制器和校准电路；

所述ZQ校准控制器，用于接收校准开始指令；基于所述校准开始指令，唤醒用于校准目标半导体器件的校准电路；

所述校准电路，用于对所述目标半导体器件的输出电压同时进行上拉校准和下拉校准。

在其他实施例中，所述校准电路包括上拉校准电路和下拉校准电路；其中，所述上拉校准电路用于对所述目标半导体器件的输出电压进行上拉校准，所述下拉校准电路用于对所述目标半导体器件的输出电压进行下拉校准。

在其他实施例中，所述校准电路还包括偏置电压发生电路；其中，所述偏置电压发生电路用于在电源电压的作用下，形成上拉偏置电压和下拉偏置电压；

所述偏置电压发生电路包括偏置电阻、第一MOS管和第二MOS管；

其中，所述偏置电阻的一端接地，另一端分别与所述第一MOS管的栅极和漏极、所述第二MOS管的栅极连接；所述第二MOS管的漏极接地；所述第一MOS管的源极和所述第二MOS管的源极均与所述ZQ校准控制器连接。

在其他实施例中，所述偏置电压发生电路还包括第一运算放大器和第二运算放大器；所述第一运算放大器用于对所述下拉偏置电压的电压信号进行放大，所述第二运算放大器用于对所述上拉偏置电压的电压信号进行放大；

其中，所述第一运算放大器的反相输入端接通电源电压，所述第一运算放大器的同相输入端与所述偏置电阻的另一端连接，所述第一运算放大器的输出端分别与所述第一MOS管的栅极和所述第二MOS管的栅极连接；

所述第二运算放大器的反相输入端接通电源电压，所述第二运算放大器的同相输入端与所述第二MOS管的漏极连接，所述第二运算放大器的输出端接地。

在其他实施例中，所述上拉校准电路包括第一默认端MOS管和至少两个第一校正端MOS管；

所述第一默认端MOS管，处于常开启状态；所述至少两个第一校正端MOS管，在所述上拉偏置电压的作用下，依次开启，以实现对所述目标半导体器件的输出电压进行上拉校准；

对应地，所述下拉校准电路包括第二默认端MOS管和至少两个第二校正端MOS管；

所述第二默认端MOS管，处于常开启状态；所述至少两个第二校正端MOS管，在所述下拉偏置电压的作用下，依次开启，以实现对所述目标半导体器件的输出电压进行下拉校准。

第二方面，本申请实施例提供一种ZQ校准方法，应用于ZQ校准控制器，所述方法包括：

接收校准开始指令；

基于所述校准开始指令，唤醒用于校准所述目标半导体器件的校准电路；

控制所述校准电路对所述目标半导体器件的输出电压同时进行上拉校准和下拉校准。

在其他实施例中，所述控制所述校准电路对目标半导体器件的输出电压同时进行上拉校准和下拉校准，包括：

将预设的上拉偏置电压施加在所述校准电路中的上拉校准电路中，以启动所述上拉校准电路开启上拉校准；

同时，将预设的下拉偏置电压施加在所述校准电路中的下拉校准电路中，以启动所述下拉校准电路开启下拉校准。

在其他实施例中，所述控制所述校准电路对目标半导体器件的输出电压同时进行上拉校准和下拉校准，还包括：

获取输入的目标电源电压值；

控制所述校准电路中的偏置电压发生电路按照所述目标电源电压值接通电源电压；

在所述电源电压的作用下，通过所述偏置电压发生电路形成所述上拉偏置电压和所述下拉偏置电压；

将所述上拉偏置电压施加在所述校准电路中的上拉校准电路中，以启动所述上拉校准电路开启上拉校准；

同时，将所述下拉偏置电压施加在所述校准电路中的下拉校准电路中，以启动所述下拉校准电路开启下拉校准。

在其他实施例中，所述偏置电压发生电路包括偏置电阻、第一MOS管和第二MOS管；

对应地，所述在所述电源电压的作用下，通过所述偏置电压发生电路形成所述上拉偏置电压和所述下拉偏置电压，包括：

在所述电源电压的作用下，通过所述ZQ校准控制器，控制所述偏置电压发生电路中的所述第一MOS管形成所述下拉偏置电压，控制所述偏置电压发生电路中的所述第二MOS管形成所述上拉偏置电压。

在其他实施例中，在通过所述校准电路对所述目标半导体器件的输出电压同时进行上拉校准和下拉校准之后，所述方法还包括：获取校准电压；

通过所述校准电路中的比较器对所述校准电压与预设参考电压进行比较；

如果所述校准电压与所述参考电压的差值小于等于预设阈值，则校准通过。

本申请实施例提供的ZQ校准电路和方法，其中，所述ZQ校准电路包括：ZQ校准控制器和校准电路；所述ZQ校准控制器，用于接收校准开始指令；基于所述校准开始指令，唤醒用于校准目标半导体器件的校准电路；所述校准电路，用于对所述目标半导体器件的输出电压同时进行上拉校准和下拉校准。这样，由于通过所述校准电路对所述目标半导体器件的输出电压同时进行上拉校准和下拉校准，可以有效节省校准时间，提高校准效率。

附图说明

在附图(其不一定是按比例绘制的)中，相似的附图标记可在不同的视图中描述相似的部件。具有不同字母后缀的相似附图标记可表示相似部件的不同示例。附图以示例而非限制的方式大体示出了本文中所讨论的各个实施例。

图1A为相关技术中的ZQ校准电路图；

图1B为相关技术中ZQ校准方法的实现流程示意图；

图1C为相关技术中ZQ校准方法的时序图；

图2为本申请实施例所提供的一种ZQ校准电路的结构示意图；

图3为本申请实施例所提供的另一种ZQ校准电路的结构示意图；

图4为本申请实施例所提供的一种偏置电压发生电路的结构示意图；

图5为本申请实施例所提供的又一种ZQ校准电路的结构示意图；

图6为本申请实施例所提供的一种ZQ校准方法的实现流程示意图；

图7为本申请实施例所提供的另一种ZQ校准方法的实现流程示意图；

图8为本申请实施例所提供的又一种ZQ校准方法的实现流程示意图；

图9为本申请实施例所提供的ZQ校准电路的结构示意图；

图10为本申请实施例所提供的ZQ校准方法的时序图。

具体实施方式

为使本发明实施例的技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对发明的具体技术方案做进一步详细描述。以下实施例用于说明本发明，但不用来限制本发明的范围。

如本申请和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般来说，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排他性的罗列，方法或者装置也可能包含其他的步骤或元素。

说明书中的“第一”、“第二”仅是为了区分描述所指示的技术特征，而不能理解为指示或暗示相对重要性或描述特定的顺序，应该理解这样使用的数据在适当情况下可以互换。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

下面以具体的实施例对本申请的技术方案进行详细说明。下面这几个具体的实施例可以相互结合，对于相同或相似的概念或过程可能在某些实施例不再赘述。

对于DDR SDRAM来说，输出端的上拉和下拉的电阻值的大小和匹配影响信号的完整性。因此，通常采用ZQ校准技术来调节输出上拉和下拉的能力。目前，常用的ZQ校准方式包括ZQCL和ZQCS两种校准方式。

如图1A所示，为相关技术中的ZQ校准电路图，其中，所述ZQ校准电路图中包括以下五个模块：上拉校准电阻器10、上拉目标电阻20、下拉校准电阻器30、校准控制模块40和参考电压(Voltage reference，vref)发生器50。所述上拉校准电阻器10用于通过上拉目标电阻20对半导体器件的输出电压进行上拉校准；所述下拉校准电阻器30用于通过上拉目标电阻20对半导体器件的输出电压进行下拉校准；所述校准控制模块40用于对上拉校准和下拉校准过程进行控制；所述vref发生器50用于形成vref，从而实现对校准电压进行判断，得到校准结果。

不管是在ZQCL还是ZQCS中，都需要在有限的时间T_ZQCL或T_ZQCS中完成，并且，相关技术中的ZQCL和ZQCS，都是先通过上拉校准电阻器10进行上拉校准，在完成上拉校准之后，然后再通过下拉校准电阻器30进行下拉校准，这样，在整个ZQ校准过程中，需要的校准时间为上拉校准时间T_u和下拉校准时间T_d之和。

如图1B所示，为相关技术中ZQ校准方法的实现流程示意图，所述ZQ校准方法包括以下步骤：

步骤S11，接收校准开始指令，开始ZQ校准。

步骤S12，通过上拉校准电阻器进行上拉校准。

步骤S13，在上拉校准完成后，通过下拉校准电阻器进行下拉校准。

图1C为相关技术中ZQ校准方法的时序图，如图1C所示，前n个校准周期trim 0至trim n为上拉校准时间，在上拉校准时间进行上拉校准过程，并得到上拉校准输出代码(Pu_cal_ext<n:0>)；后n个校准周期trim n+1至trim 2n为下拉校准时间，在下拉校准时间进行下拉校准过程，并得到下拉校准输出代码(Pd_cal<n:0>)。通过图1C中下半部分的电压曲线，可以看出，在前n个校准周期trim 0至trim n的开始阶段，即trim 0时刻，上拉校准电压zqpu相对于vref较高，而通过n个校准周期trim 0至trim n的校准之后，在trim n时刻的zqpu与vref比较接近。同样的，在后n个校准周期trim n+1至trim 2n的开始阶段，即trim n+1时刻，下拉校准电压zqpd与vref的差值较大，通过n个校准周期trim n+1至trim 2n的校准之后，在trim 2n时刻的zqpd与vref比较接近。

继续参照图1C，假设在每一个校准周期的初始循环(initial cycle)，上拉初始时间(initial Pu)为1.5个时钟周期(Tclk)，下拉初始时间(initial PD)也为1.5个时钟周期(Tclk)，每一个校准周期(trim)为1个时钟周期，则通过以下公式(1-1)可以计算ZQ校准的总时长T_ZQ：

T_ZQ＝initial Pu+n*Tclk+initial PD+n*Tclk(1-1)；

其中，*表示乘号，Tclk表示一个时钟周期。initial Pu+n*Tclk为上拉校准时间T_u，initial PD+n*Tclk为下拉校准时间T_d。

本实施例中，由于初始时间(initial Pu)为1.5个时钟周期(Tclk)，下拉初始时间(initial PD)也为1.5个时钟周期(Tclk)，因此，根据公式(1-1)可以得到：

T_ZQ＝1.5*Tclk+6*Tclk+1.5*Tclk+6*Tclk(1-2)；

＝15*Tclk；(1-3)。

通过上式(1-3)可以看出，相关技术中，ZQ校准的总时长为15个时钟周期。也就是说，在整个ZQ校准过程中，需要的校准时间为上拉校准时间T_u和下拉校准时间T_d之和。显然，这种方式不能有效节省校准时间。

基于相关技术所存在的上述问题，本申请实施例提供一种ZQ校准电路，所述ZQ校准电路能够实现同时打开上拉校准和下拉校准过程，使上拉校准和下拉校准同时进行。

图2为本申请实施例所提供的一种ZQ校准电路的结构示意图，如图2所示，所述ZQ校准电路20包括：ZQ校准控制器201和校准电路202。

所述ZQ校准控制器201，用于接收校准开始指令；并基于所述校准开始指令，唤醒用于校准目标半导体器件的校准电路202；

所述校准电路202，用于对所述目标半导体器件的输出电压同时进行上拉校准和下拉校准。

这里，所述ZQ校准电路实现对目标半导体器件的输出电压的校准，所述目标半导体器件可以为任意一种半导体器件，例如，微处理器、存储电路以及门阵列电路中的半导体存储器件等。

所述ZQ校准控制器201实现对所述ZQ校准电路20的总控。所述ZQ校准控制器201可以为逻辑控制电路。所述ZQ校准控制器201接收外部控制单元发送的校准开始指令，例如，可以为用户通过所述外部控制单元向所述ZQ校准控制器发送校准开始指令，也可以为所述外部控制单元在预设时间内发送所述校准开始指令。所述校准开始指令用于控制所述ZQ校准电路开始进行ZQ校准过程。

当所述ZQ校准控制器201接收到所述校准开始指令时，所述ZQ校准控制器201确定要对目标半导体器件进行ZQ校准，因此，基于所述校准开始指令，开始唤醒所述校准电路202。也就是说，将所述ZQ校准控制器201和校准电路202连通，为所述校准电路202上电，使所述校准电路202开始工作。

本实施例中，所述校准电路202与目标半导体器件连接，在ZQ校准的过程中，目标半导体器件处于工作状态，目标半导体器件的输出端具有输出电压，所述校准电路就是用于对该输出电压进行ZQ校准。

在实现的过程中，ZQ校准包括上拉校准和下拉校准两个校准过程，本实施例中，所述校准电路202能够对所述目标半导体器件的输出电压同时进行上拉校准和下拉校准。或者，本申请实施例中，所述下拉校准的开始时刻在所述上拉校准的结束时刻之前，也就是说，在所述上拉校准过程还没有结束时，即开始进行下拉校准。显然，这样能够进一步提高校准效率。

需要说明的是，本实施例所提供的ZQ校准电路可以内置于所述目标半导体器件之内，这样可以在校准开始指令的控制下对目标半导体器件进行校准。当然，ZQ校准电路也可以位于所述目标半导体器件之外，与所述目标半导体器件连接，这样可以在ZQ校准电路接收到校准开始指令时，控制与其连接的目标半导体器件进行校准。

本申请实施例所提供的ZQ校准电路，包括ZQ校准控制器和校准电路；所述ZQ校准控制器，用于接收校准开始指令；基于所述校准开始指令，唤醒用于校准目标半导体器件的校准电路；所述校准电路，用于对所述目标半导体器件的输出电压同时进行上拉校准和下拉校准。这样，由于通过所述校准电路对所述目标半导体器件的输出电压同时进行上拉校准和下拉校准，可以有效节省校准时间，提高校准效率。

图3为本申请实施例所提供的另一种ZQ校准电路的结构示意图，如图3所示，所述ZQ校准电路30包括：ZQ校准控制器31和校准电路32；所述ZQ校准控制器31，用于接收校准开始指令；基于所述校准开始指令，唤醒用于校准目标半导体器件的校准电路32；所述校准电路32，用于对所述目标半导体器件的输出电压同时进行上拉校准和下拉校准。

所述校准电路32，包括上拉校准电路321、下拉校准电路322和偏置电压发生电路323。所述偏置电压发生电路323与所述上拉校准电路321和所述下拉校准电路322连接。

这里，所述上拉校准电路321用于对所述目标半导体器件的输出电压进行上拉校准，所述下拉校准电路322用于对所述目标半导体器件的输出电压进行下拉校准。所述偏置电压发生电路323用于在电源电压的作用下，形成上拉偏置电压和下拉偏置电压。

图4为本申请实施例所提供的一种偏置电压发生电路的结构示意图，如图4所示，所述偏置电压发生电路包括偏置电阻401、第一MOS管402和第二MOS管403；

其中，所述偏置电阻401的一端接地，另一端分别与所述第一MOS管402的栅极和漏极、所述第二MOS管403的栅极连接；所述第二MOS管403的漏极接地；所述第一MOS管402的源极和所述第二MOS管403的源极均与所述ZQ校准控制器连接。

本实施例中，通过所述偏置电压发生电路，形成所述上拉偏置电压和所述下拉偏置电压。在所述偏置电压发生电路中，是通过所述偏置电阻的作用，在第一MOS管402形成下拉偏置电压；通过所述偏置电阻的作用，在第二MOS管403形成上拉偏置电压。

请继续参照图4的偏置电压发生电路，所述偏置电压发生电路还包括第一运算放大器404和第二运算放大器405；所述第一运算放大器(amp)404用于对所述下拉偏置电压的电压信号进行放大，所述第二运算放大器405用于对所述上拉偏置电压的电压信号进行放大；

其中，所述第一运算放大器404的反相输入端接通电源电压，所述第一运算放大器404的同相输入端与所述偏置电阻的另一端连接，所述第一运算放大器404的输出端分别与所述第一MOS管402的栅极和所述第二MOS管403的栅极连接；

所述第二运算放大器405的反相输入端接通电源电压，所述第二运算放大器405的同相输入端与所述第二MOS管403的漏极连接，所述第二运算放大器405的输出端接地。

或者，请继续参照图4的偏置电压发生电路，所述偏置电压发生电路除了包括偏置电阻、第一运算放大器、第二运算放大器、第一MOS管和第二MOS管之外，还包括第三MOS管406。

其中，所述偏置电阻的一端接地，另一端分别与第一运算放大器的同相输入端和第一MOS管的漏极连接；所述第一运算放大器的反相输入端连接1/2电源电压(vccq/2)，所述第一运算放大器的输出端与所述第一MOS管的栅极连接；所述第一MOS管的源极连接电源电压；所述第二MOS管的栅极与所述第一运算放大器的输出端连接，所述第二MOS管的源极连接电源电压，所述第二MOS管的漏极分别与第二运算放大器的同相输入端和第三MOS管漏极连接；所述第二运算放大器的反相输入端连接1/2电源电压，所述第二运算放大器的输出端与第三MOS管栅极连接；所述第三MOS管的源极接地。

图5为本申请实施例所提供的又一种ZQ校准电路的结构示意图，如图5所示，所述ZQ校准电路包括：ZQ校准控制器和校准电路；所述ZQ校准控制器，用于接收校准开始指令；基于所述校准开始指令，唤醒用于校准目标半导体器件的校准电路；所述校准电路，用于对所述目标半导体器件的输出电压同时进行上拉校准和下拉校准。

所述校准电路，包括上拉校准电路521、下拉校准电路522和偏置电压发生电路523。所述偏置电压发生电路523与所述上拉校准电路521和所述下拉校准电路522连接。

这里，所述上拉校准电路521用于对所述目标半导体器件的输出电压进行上拉校准，所述下拉校准电路522用于对所述目标半导体器件的输出电压进行下拉校准。所述偏置电压发生电路523用于在电源电压的作用下，形成上拉偏置电压和下拉偏置电压。

所述上拉校准电路521包括第一默认端MOS管5211和至少两个第一校正端MOS管5212；所述第一默认端MOS管5211，处于常开启状态；所述至少两个第一校正端MOS管5212，在所述上拉偏置电压的作用下，依次开启，以实现对所述目标半导体器件的输出电压进行上拉校准。

请继续参照图5，在所述上拉校准电路521中，所述第一默认端MOS管5211和所述至少两个第一校正端MOS管5212中的每一个第一校正端MOS管均为金属-氧化物-半导体(metal-oxide-semiconductor，MOS)场效应晶体管。

其中，所述第一默认端MOS管5211和所述至少两个第一校正端MOS管5212中的每一个第一校正端MOS管的源极均与电源电压连接，所述第一默认端MOS管5211的漏极连接第一电阻R1的一端，所述第一电阻R1的另一端与上拉校准电路521的输出端连接，也就是说，所述第一电阻R1的另一端与上拉校准电路521中的第二MOS管的漏极连接。所述至少两个第一校正端MOS管5212中的每一个第一校正端MOS管的漏极与第二电阻R2的一端连接，所述第二电阻R2的另一端与上拉校准电路521中的第二MOS管的漏极连接。

本实施例中，采用二分法对所述至少两个第一校正端MOS管5212中的每一第一校正端MOS管进行判断，确定每一第一校正端MOS管的状态。

这里以图5中第一校正端MOS管5212的个数为5为例，对上拉校准过程的二分法进行解释说明：在上拉校准的过程中，第一默认端MOS管5211处于常开启状态，因此，首先开启第一个第一校正端MOS管5212a，检测第一电阻的另一端电压zq_pu的值，比较zq_pu的值与输入的1/2电源电压(即vccq/2)vrefq_zq的值，如果zq_pu的值比vrefq_zq的值高，则第一个第一校正端MOS管5212a不能开启，则关闭第一个第一校正端MOS管5212a；然后，开启第二个第一校正端MOS管5212b，继续检测第一电阻的另一端电压zq_pu的值，比较zq_pu的值与输入的vrefq_zq的值，如果zq_pu的值比vrefq_zq的值高，则第二个第一校正端MOS管5212b不能开启，则关闭第二个第一校正端MOS管5212b；然后，开启第二个第一校正端MOS管5212b，继续检测第一电阻的另一端电压zq_pu的值，比较zq_pu的值与输入的vrefq_zq的值，如果zq_pu的值比vrefq_zq的值高，则第二个第一校正端MOS管5212b不能开启，则关闭第二个第一校正端MOS管5212b；然后，开启第三个第一校正端MOS管5212c，继续检测第一电阻的另一端电压zq_pu的值，比较zq_pu的值与输入的vrefq_zq的值，如果zq_pu的值比vrefq_zq的值低，则第三个第一校正端MOS管5212c可以开启，则保持第三个第一校正端MOS管5212c为开启状态；依次类推，对后续的全部第一校正端MOS管5212进行检测，确定每一第一校正端MOS管5212的状态是开启还是关闭。

所述下拉校准电路522包括第二默认端MOS管5221和至少两个第二校正端MOS管5222；所述第二默认端MOS管5221，处于常开启状态；所述至少两个第二校正端MOS管5222，在所述下拉偏置电压的作用下，依次开启，以实现对所述目标半导体器件的输出电压进行下拉校准。

请继续参照图5，在所述下拉校准电路522中，所述第二默认端MOS管5221和所述至少两个第二校正端MOS管5222中的每一个第二校正端MOS管均MOS管。

其中，所述第二默认端MOS管5221和所述至少两个第二校正端MOS管5222中的每一个第二校正端MOS管的源极接地，所述第二校正端MOS管5222的漏极连接第三电阻R3的一端，所述第三电阻R3的另一端与下拉校准电路522的输出端连接，也就是说，所述第三电阻R3的另一端与下拉校准电路522中的第一MOS管的漏极连接。所述第二默认端MOS管5221的漏极连接第四电阻R4的一端，所述第四电阻R4的另一端与下拉校准电路522中的第一MOS管的漏极连接。

本实施例中，采用二分法对所述至少两个第二校正端MOS管5222中的每一第二校正端MOS管进行判断，确定每一第二校正端MOS管的状态。

这里以图5中第二校正端MOS管5222的个数为5为例，对下拉校准过程中的二分法进行解释说明：在下拉校准的过程中，第二默认端MOS管5221处于常开启状态，因此，首先开启第一个第二校正端MOS管5222a，检测第三电阻的另一端电压zq_pd的值，比较zq_pd的值与输入的1/2电源电压(即vccq/2)vrefq_zq的值，如果zq_pd的值比vrefq_zq的值高，则第一个第二校正端MOS管5222a不能开启，则关闭第一个第二校正端MOS管5222a；然后，开启第二个第二校正端MOS管5222b，继续检测第一电阻的另一端电压zq_pd的值，比较zq_pd的值与输入的vrefq_zq的值，如果zq_pd的值比vrefq_zq的值高，则第二个第二校正端MOS管5222b不能开启，则关闭第二个第二校正端MOS管5222b；然后，开启第二个第二校正端MOS管5222b，继续检测第一电阻的另一端电压zq_pd的值，比较zq_pd的值与输入的vrefq_zq的值，如果zq_pd的值比vrefq_zq的值高，则第二个第二校正端MOS管5222b不能开启，则关闭第二个第二校正端MOS管5222b；然后，开启第三个第二校正端MOS管5222c，继续检测第一电阻的另一端电压zq_pd的值，比较zq_pd的值与输入的vrefq_zq的值，如果zq_pd的值比vrefq_zq的值低，则第三个第二校正端MOS管5222c可以开启，则保持第三个第二校正端MOS管5222c为开启状态；依次类推，对后续的全部第二校正端MOS管5222进行检测，确定每一第二校正端MOS管5222的状态是开启还是关闭。

需要说明的是，本申请实施例中，通过对所述至少两个第二校正端MOS管5222中的每一第二校正端MOS管进行判断，确定每一第二校正端MOS管的状态。

本申请实施例中，通过所述上拉校准电路对目标半导体器件的输出电压进行上拉校准，通过所述下拉校准电路对目标半导体器件的输出电压进行下拉校准，以实现最终输出端的输出电压为1/2电源电压(vccq/2)。

本申请实施例所提供的ZQ校准电路，包括ZQ校准控制器和校准电路；所述校准电路包括上拉校准电路、下拉校准电路和偏置电压发生电路。通过所述偏置电压发生电路同时形成上拉偏置电压和下拉偏置电压，所述偏置电压发生电路分别与所述上拉校准电路和所述下拉校准电路连接，从而使得在所述上拉偏置电压和所述下拉偏置电压的作用下，驱动所述上拉校准电路和所述下拉校准电路能够同时进行上拉校准和下拉校准。这样，由于通过所述校准电路对所述目标半导体器件的输出电压同时进行上拉校准和下拉校准，可以有效节省校准时间，提高校准效率。

基于以上实施例所提供的ZQ校准电路，本申请实施例提供一种ZQ校准方法，应用于上述任意一种ZQ校准电路。图6为本申请实施例所提供的一种ZQ校准方法的实现流程示意图，如图6所示，所述方法包括：

步骤S601，ZQ校准控制器接收校准开始指令。

这里，所述ZQ校准控制器接收外部控制单元发送的校准开始指令，例如，可以为用户通过所述外部控制单元向所述ZQ校准控制器发送校准开始指令，也可以为所述外部控制单元在预设时间内发送所述校准开始指令。所述校准开始指令用于控制所述ZQ校准电路开始进行ZQ校准过程。

步骤S602，基于所述校准开始指令，唤醒用于校准所述目标半导体器件的校准电路。

这里，当所述ZQ校准控制器接收到所述校准开始指令时，所述ZQ校准控制器确定要对目标半导体器件进行ZQ校准，因此，基于所述校准开始指令，开始唤醒所述校准电路。也就是说，将所述ZQ校准控制器和校准电路连通，为所述校准电路上电，使所述校准电路开始工作。

本实施例中，所述校准电路与目标半导体器件连接，在ZQ校准的过程中，目标半导体器件处于工作状态，目标半导体器件的输出端具有输出电压，所述校准电路就是用于对该输出电压进行ZQ校准。

步骤S603，控制所述校准电路对所述目标半导体器件的输出电压同时进行上拉校准和下拉校准。

这里，所述ZQ校准控制器控制所述校准电路对所述目标半导体器件的输出电压同时进行上拉校准和下拉校准。或者，本申请实施例中，所述下拉校准的开始时刻在所述上拉校准的结束时刻之前，也就是说，所述ZQ校准控制器控制所述校准电路，在所述上拉校准过程还没有结束时，即开始进行下拉校准。显然，这样能够进一步提高校准效率。

需要说明的是，本实施例所提供的ZQ校准电路可以内置于所述目标半导体器件之内，这样可以在校准开始指令的控制下对目标半导体器件进行校准。当然，ZQ校准电路也可以位于所述目标半导体器件之外，与所述目标半导体器件连接，这样可以在ZQ校准电路接收到校准开始指令时，控制与其连接的目标半导体器件进行校准。

本申请实施例所提供的ZQ校准方法，包括：接收校准开始指令；基于所述校准开始指令，唤醒用于校准目标半导体器件的校准电路；控制所述校准电路对所述目标半导体器件的输出电压同时进行上拉校准和下拉校准。这样，由于通过所述校准电路对所述目标半导体器件的输出电压同时进行上拉校准和下拉校准，可以有效节省校准时间，提高校准效率。

图7为本申请实施例所提供的另一种ZQ校准方法的实现流程示意图，如图7所示，所述方法包括：

步骤S701，ZQ校准控制器接收校准开始指令。

这里，所述ZQ校准控制器接收外部控制单元发送的校准开始指令，所述校准开始指令用于控制所述ZQ校准电路开始进行ZQ校准过程。

步骤S702，基于所述校准开始指令，唤醒用于校准所述目标半导体器件的校准电路。

这里，当所述ZQ校准控制器接收到所述校准开始指令时，所述ZQ校准控制器确定要对目标半导体器件进行ZQ校准，因此，基于所述校准开始指令，开始唤醒所述校准电路。也就是说，将所述ZQ校准控制器和校准电路连通，为所述校准电路上电，使所述校准电路开始工作。

本实施例中，所述校准电路与目标半导体器件连接，在ZQ校准的过程中，目标半导体器件处于工作状态，目标半导体器件的输出端具有输出电压，所述校准电路就是用于对该输出电压进行ZQ校准。

步骤S703，将预设的上拉偏置电压施加在所述校准电路中的上拉校准电路中，以启动所述上拉校准电路开启上拉校准；同时，将预设的下拉偏置电压施加在所述校准电路中的下拉校准电路中，以启动所述下拉校准电路开启下拉校准。

这里，所述预设的上拉偏置电压用于启动上拉校准电路开启上拉校准，所述预设的下拉偏置电压用于启动下拉校准电路开启下拉校准。所述上拉偏置电压和所述下拉偏置电压通过预设的偏置电压发生电路形成，或者，所述上拉偏置电压和所述下拉偏置电压为预设的启动电压，在系统上电后即形成所述上拉偏置电压和所述下拉偏置电压。

本实施例中，所述上拉偏置电压施加在所述上拉校准电路中，所述下拉偏置电压施加在所述下拉校准电路中。由于所述上拉偏置电压和所述下拉偏置电压同时形成，因此，上拉偏置电压和下拉偏置电压同时被施加在上拉校准电路和下拉校准电路中，进而实现上拉校准电路的上拉校准过程和下拉校准电路的下拉校准过程同时进行。

本申请实施例提供的ZQ校准方法，将预设的上拉偏置电压施加在所述校准电路中的上拉校准电路中，以启动所述上拉校准电路开启上拉校准；同时，将预设的下拉偏置电压施加在所述校准电路中的下拉校准电路中，以启动所述下拉校准电路开启下拉校准。由于上拉偏置电压和下拉偏置电压同时被施加在上拉校准电路和下拉校准电路中，进而实现了上拉校准电路的上拉校准过程和下拉校准电路的下拉校准过程同时进行，从而可以有效节省校准时间，提高校准效率。

图8为本申请实施例所提供的又一种ZQ校准方法的实现流程示意图，如图8所示，所述方法包括：

步骤S801，ZQ校准控制器接收校准开始指令。

这里，所述ZQ校准控制器接收外部控制单元发送的校准开始指令，所述校准开始指令用于控制所述ZQ校准电路开始进行ZQ校准过程。

步骤S802，基于所述校准开始指令，唤醒用于校准所述目标半导体器件的校准电路。

这里，当所述ZQ校准控制器接收到所述校准开始指令时，所述ZQ校准控制器确定要对目标半导体器件进行ZQ校准，因此，基于所述校准开始指令，开始唤醒所述校准电路。也就是说，将所述ZQ校准控制器和校准电路连通，为所述校准电路上电，使所述校准电路开始工作。

本实施例中，所述校准电路与目标半导体器件连接，在ZQ校准的过程中，目标半导体器件处于工作状态，目标半导体器件的输出端具有输出电压，所述校准电路就是用于对该输出电压进行ZQ校准。

步骤S803，ZQ校准控制器获取输入的目标电源电压值。

这里，所述目标电源电压值为外部控制单元输入的电压值，所述电压值为施加在所述目标半导体器件的电源电压值。本实施例中，ZQ校准控制器通过获取外部控制单元输入的所述目标电源电压值，进而可以确定施加在所述目标半导体器件的电源电压值。

步骤S804，控制所述校准电路中的偏置电压发生电路按照所述目标电源电压值接通电源电压。

这里，所述偏置电压发生电路根据所述单元电压接通电路，所述偏置电压发生电路的输入电压的电压值为所述电源电压值。

步骤S805，在所述电源电压的作用下，通过所述偏置电压发生电路形成所述上拉偏置电压和所述下拉偏置电压。

这里，所述偏置电压发生电路包括偏置电阻、第一MOS管和第二MOS管；所述偏置电压发生电路用于形成所述上拉偏置电压和所述下拉偏置电压。

本实施例中，步骤S805还可以通过以下步骤实现：

S8051，在所述电源电压的作用下，通过所述ZQ校准控制器，控制所述偏置电压发生电路中的所述第一MOS管形成所述下拉偏置电压，控制所述偏置电压发生电路中的所述第二MOS管形成所述上拉偏置电压。

这里，通过所述偏置电压发生电路中的第一MOS管形成所述下拉偏置电压，通过所述偏置电压发生电路中的第二MOS管形成所述上拉偏置电压。

步骤S806，将所述上拉偏置电压施加在所述校准电路中的上拉校准电路中，以启动所述上拉校准电路开启上拉校准；同时，将所述下拉偏置电压施加在所述校准电路中的下拉校准电路中，以启动所述下拉校准电路开启下拉校准。

这里，所述上拉偏置电压施加在所述上拉校准电路中，所述下拉偏置电压施加在所述下拉校准电路中。当将所述上拉偏置电压施加在所述校准电路中的上拉校准电路中时，所述上拉校准电路即开始进行上拉校准；当将所述下拉偏置电压施加在所述校准电路中的下拉校准电路中时，所述下拉校准电路即开始进行下拉校准。

本实施例中，通过所述偏置电压发生电路可以同时形成所述上拉偏置电压和所述下拉偏置电压，且所述上拉偏置电压和所述下拉偏置电压可以通过不同的端口同时连接到上拉校准电路和下拉校准电路中，这样，由于所述上拉偏置电压和所述下拉偏置电压同时形成，因此，上拉偏置电压和下拉偏置电压同时被施加在上拉校准电路和下拉校准电路中，进而实现上拉校准电路的上拉校准过程和下拉校准电路的下拉校准过程同时进行。

步骤S807，获取校准电压。

这里，在通过所述校准电路对所述目标半导体器件的输出电压同时进行上拉校准和下拉校准之后，还需要判断校准过程是否通过，因此，获取校准电压，根据所述校准电压确定校准是否通过。

所述校准电压是对目标半导体器件的输出电压进行上拉校准和下拉校准完成之后所得到的电压。所述校准电压与所述目标半导体器件的输出电压相同或者不同。

步骤S808，通过所述校准电路中的比较器对所述校准电压与预设参考电压进行比较。

这里，所述比较器用于对所述校准电压和预设参考电压vref进行比较。

所述预设参考电压可以为一固定值，也可以根据实际需要进行调整。在本申请一实施例中，所述预设参考电压可以为电源电压的一半，也就是vccq/2。

步骤S809，如果所述校准电压与所述参考电压的差值小于等于预设阈值，则校准通过。

这里，所述预设阈值可以为校准电路系统送预设的值，可以为一固定值，也可以在一定的区间内进行调整。例如，所述预设阈值可以为[0，20％]中的任意一个值，当所述预设阈值为15％时，则判断校准电压与参考电压的差值是否小于等于15％，如果校准电压与参考电压的差值小于等于15％，则说明经过上拉校准和下拉校准过程之后，电压符合调节，因此，校准通过，此时可以通过在校准电路中的校准结果输出单元中输出高电压L，以指示校准结果为通过，并叫校准电压值输出给ZQ校准控制器；如果校准电压与参考电压的差值大于15％，则校准不通过，那么，则不对校准电路中的校准结果输出单元赋值。

本申请实施例提供的ZQ校准方法，在电源电压的作用下，通过所述ZQ校准控制器控制所述偏置电压发生电路中的所述第一MOS管形成所述下拉偏置电压，控制所述偏置电压发生电路中的所述第二MOS管形成所述上拉偏置电压，所述偏置电压发生电路可以同时形成所述上拉偏置电压和所述下拉偏置电压，并且，上拉偏置电压和下拉偏置电压同时被施加在上拉校准电路和下拉校准电路中。这样，可以实现上拉校准电路的上拉校准过程和下拉校准电路的下拉校准过程同时进行，从而能够有效节省校准时间，提高校准效率。

基于上述实施例所提供的ZQ校准电路和ZQ校准方法，本申请实施例再提供一种ZQ校准电路，如图9所示，为本申请实施例所提供的ZQ校准电路的结构示意图，所述ZQ校准电路包括：下拉校准目标电路91；下拉校准电阻器92；上拉校准电阻器93；上拉校准目标电路94；vccq/2发生器95；偏置电压发生器96。

所述下拉校准电阻器92，用于对所述下拉校准目标电路91进行下拉校准；上拉校准电阻器92包括5个校准脚(即校正端MOS管)和一个默认脚(即默认端MOS管)，分别为默认脚5、校准脚4、校准脚3、校准脚2、校准脚1和校准脚0。

所述上拉校准电阻器93，用于对上拉校准目标电路94进行上拉校准；上拉校准电阻器93也包括5个校准脚和一个默认脚，分别为默认脚5、校准脚4、校准脚3、校准脚2、校准脚1和校准脚0。

需要说明的是，所述默认脚是处于常开启状态的，在校准的过程中是采用二分法对5个校准脚逐一进行判断，确定每一校准脚的状态。二分法已在上述实施例中进行解释，这里不再赘述。

所述vccq/2发生器95，用于形成vccq/2电压值；并将所述vccq/2电压值输入给比较器。

所述偏置电压发生器96，用于形成上拉偏置电压(vbias_pu)和下拉偏置电压(vbias_pd)，并通过与上拉校准电阻器93和下拉校准电阻器92连接，以将vbias_pu和vbias_pd施加在上拉校准电阻器93和下拉校准电阻器92上。

在图9的ZQ校准电路中，还包括：逻辑控制器97，用于接收外部控制单元发送的校准开始指令，所述校准开始指令包括：时钟周期(clk_zq)、结束时刻(en_zq)、电源信号(vdd_rst_n)、上拉(或下拉)校准开始代码(trim_pu(pd)<5:0>)，需要说明的是，本实施例中，由于上拉校准电阻器和下拉校准电阻器均包括5个校准脚和一个默认脚，因此，本实施例中的信号代码取值均为5到0，即<5:0>，分别对应上拉校准电阻器和下拉校准电阻器中的默认脚5、校准脚4、校准脚3、校准脚2、校准脚1和校准脚0。

本实施例中，在图9的ZQ校准电路中，还包括：两个比较器，分别为比较器981和比较器982，均与所述vccq/2发生器95连接。比较器981用于对上拉校准电压(zq_pu)与vccq/2发生器95形成的半电源电压(vrefq_zq)进行比较，形成第一比较结果(comp_det1)，并将comp_det1发送给逻辑控制器97。比较器982用于对下拉校准电压(zq_pd)与vccq/2发生器95形成的vrefq_zq进行比较，形成第二比较结果(comp_det2)，并将comp_det2发送给逻辑控制器97。

逻辑控制器97在接收到comp_det1和comp_det2之后，形成上拉校准代码(pu_cal_pu<5:0>)和下拉校准代码(pd_cal_pd<5:0>)，并将pu_cal_pu<5:0>发送给上拉校准电阻器93，将pd_cal_pd<5:0>发送给下拉校准电阻器92。所述逻辑控制器97在完成校准过程之后，还形成上拉校准结束代码(pu_en<5:0>)和下拉校准结束代码(pd_en<5:0>)。

图10为本申请实施例所提供的ZQ校准方法的时序图，如图10所示，是以长类型校准ZQCL为例，初始周期为T_init，每个校准过程的时钟周期为T_clk。在校准开始指令(cmdZQCL)的指令下，开始进行ZQ校准，其中，在整个校准过程中，校准时钟为clk_zq，比较器时钟(stm_counter)在每个T_clk会进行一次比较。并且，在比较器时钟为08h时，获得上拉校准的校准值1和下拉校准的校准至2，通过对校准值1和校准至2进行处理，在比较器时钟为09h时，获取上拉校准的初始值和下拉校准的初始值。

从图10的时序图可以看出，假设T_init与T_clk相等，则完成对目标半导体器件的上拉校准和下拉校准过程所需的时间为10个T_clk。而相关技术中，则需要20个T_clk。显然，本实施例所提供的方法能够有效的节省校准时间。

本领域内的技术人员应明白，本发明实施例的ZQ校准电路及方法的其他构成以及作用，对于本领域的技术人员而言都是已知的，为了减少冗余，本发明实施例不做赘述。

在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”“具体示例”或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。

尽管已经示出和描述了本发明的实施例，本领域的普通技术人员可以理解：在不脱离本发明的原理和宗旨的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由权利要求及其等同限定。

Claims (10)

1.一种ZQ校准电路，其特征在于，所述电路包括：ZQ校准控制器和校准电路；所述校准电路包括偏置电压发生电路，所述偏置电压发生电路用于在电源电压的作用下，形成上拉偏置电压和下拉偏置电压；

所述ZQ校准控制器，用于接收校准开始指令；基于所述校准开始指令，唤醒用于校准目标半导体器件的校准电路；

所述校准电路，用于基于所述上拉偏置电压和所述下拉偏置电压对所述目标半导体器件的输出电压同时进行上拉校准和下拉校准。

2.根据权利要求1所述的电路，其特征在于，所述校准电路包括上拉校准电路和下拉校准电路；其中，所述上拉校准电路用于对所述目标半导体器件的输出电压进行上拉校准，所述下拉校准电路用于对所述目标半导体器件的输出电压进行下拉校准。

3.根据权利要求2所述的电路，其特征在于，所述偏置电压发生电路包括偏置电阻、第一MOS管和第二MOS管；

其中，所述偏置电阻的一端接地，另一端分别与所述第一MOS管的栅极、所述第一MOS管的漏极和所述第二MOS管的栅极连接；所述第二MOS管的漏极接地；所述第一MOS管的源极和所述第二MOS管的源极均与所述ZQ校准控制器连接。

4.根据权利要求3所述的电路，其特征在于，所述偏置电压发生电路还包括第一运算放大器和第二运算放大器；所述第一运算放大器用于对所述下拉偏置电压的电压信号进行放大，所述第二运算放大器用于对所述上拉偏置电压的电压信号进行放大；

其中，所述第一运算放大器的反相输入端接通电源电压，所述第一运算放大器的同相输入端与所述偏置电阻的另一端连接，所述第一运算放大器的输出端分别与所述第一MOS管的栅极和所述第二MOS管的栅极连接；

所述第二运算放大器的反相输入端接通电源电压，所述第二运算放大器的同相输入端与所述第二MOS管的漏极连接，所述第二运算放大器的输出端接地。

5.根据权利要求4所述的电路，其特征在于，所述上拉校准电路包括第一默认端MOS管和至少两个第一校正端MOS管；

所述第一默认端MOS管，处于常开启状态；所述至少两个第一校正端MOS管，在所述上拉偏置电压的作用下，依次开启，以实现对所述目标半导体器件的输出电压进行上拉校准；

对应地，所述下拉校准电路包括第二默认端MOS管和至少两个第二校正端MOS管；

所述第二默认端MOS管，处于常开启状态；所述至少两个第二校正端MOS管，在所述下拉偏置电压的作用下，依次开启，以实现对所述目标半导体器件的输出电压进行下拉校准。

6.一种ZQ校准方法，其特征在于，应用于ZQ校准控制器，所述方法包括：

接收校准开始指令；

基于所述校准开始指令，唤醒用于校准目标半导体器件的校准电路；所述校准电路包括偏置电压发生电路，所述偏置电压发生电路用于在电源电压的作用下，形成上拉偏置电压和下拉偏置电压；

控制所述校准电路基于所述上拉偏置电压和所述下拉偏置电压对所述目标半导体器件的输出电压同时进行上拉校准和下拉校准。

7.根据权利要求6所述的方法，其特征在于，所述控制所述校准电路对目标半导体器件的输出电压同时进行上拉校准和下拉校准，包括：

将预设的上拉偏置电压施加在所述校准电路中的上拉校准电路中，以启动所述上拉校准电路开启上拉校准；

同时，将预设的下拉偏置电压施加在所述校准电路中的下拉校准电路中，以启动所述下拉校准电路开启下拉校准。

8.根据权利要求7所述的方法，其特征在于，所述控制所述校准电路对目标半导体器件的输出电压同时进行上拉校准和下拉校准，还包括：

获取输入的目标电源电压值；

控制所述校准电路中的偏置电压发生电路按照所述目标电源电压值接通电源电压；

在所述电源电压的作用下，通过所述偏置电压发生电路形成所述上拉偏置电压和所述下拉偏置电压；

将所述上拉偏置电压施加在所述校准电路中的上拉校准电路中，以启动所述上拉校准电路开启上拉校准；

同时，将所述下拉偏置电压施加在所述校准电路中的下拉校准电路中，以启动所述下拉校准电路开启下拉校准。

9.根据权利要求8所述的方法，其特征在于，所述偏置电压发生电路包括偏置电阻、第一MOS管和第二MOS管；

对应地，所述在所述电源电压的作用下，通过所述偏置电压发生电路形成所述上拉偏置电压和所述下拉偏置电压，包括：

在所述电源电压的作用下，控制所述偏置电压发生电路中的所述第一MOS管形成所述下拉偏置电压，控制所述偏置电压发生电路中的所述第二MOS管形成所述上拉偏置电压。

10.根据权利要求6所述的方法，其特征在于，在通过所述校准电路对所述目标半导体器件的输出电压同时进行上拉校准和下拉校准之后，所述方法还包括：获取校准电压；

通过所述校准电路中的比较器对所述校准电压与预设参考电压进行比较；

如果所述校准电压与所述参考电压的差值小于等于预设阈值，则校准通过。

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