CN105281719B - 高速时脉比较器与其方法 - Google Patents

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Abstract

本发明公开一种高速时脉比较器与其方法，高速时脉比较器包含有电压/电流转换器、第一自栅极叠接电路、第二自栅极叠接电路以及闩锁电路。电压/电流转换器接收第一电压和第二电压，且依据时脉信号输出第一电流与第二电流。第一自栅极叠接电路接收第一电流，依据时脉信号输出第三电流。第二自栅极叠接电路接收该第二电流，依据时脉信号输出第四电流。闩锁电路接收第三电流与第四电流，建立第三电压与一第四电压来表示第三电流与第四电流之间的解析。第一自栅极叠接电路依据第三电压的电平有条件地关闭，第二自栅极叠接电路依据第四电压的电平有条件地关闭。本发明能快速分析两个信号间的比较结果，之后自动开闭以节省功率，实现高速处理和低功耗。

Description

高速时脉比较器与其方法
技术领域
本发明涉及比较器技术领域，尤其涉及一种高速时脉比较器与其方法。
背景技术
本领域技术人员将能够理解本发明所使用的用语以及相关微电子学基本概念，例如P型通道金属氧化物半导体晶体管(p-channel metal-oxide semiconductor，PMOS)、N型通道金属氧化半导体晶体管(n-channel metal-oxide semiconductor，NMOS)和“栅极”、“源极”、“漏极”、“电压”、“电流”、“电路”、“电路节点”、“电源供应”、“接地”、“差动对”、“伪差动对”、“时脉”、“比较器”、“反相器”以及“闩锁”。这些用语的基本概念是现有技术，例如公开于教科书：“类比CMOS集成电路设计”，贝赫·拉扎维，麦格罗-希尔(ISBN0-07-118839-8)，因此将不再详细解释说明。
时脉比较器为一种依据一时脉定义的时序信号来以侦测差动信号的电路。差动信号包含第一端和第二端。时脉比较器依据时序信号接收差动信号以及输出逻辑判断。其中，一个时脉的相位中，差动信号的第一端电平和差动信号的第二端电平比较后，产生一分析比较的结果的逻辑判断。如果第一端电平为高于第二端电平，逻辑判断被设定为“高”；如果第一端电平为低于第二端电平，逻辑判断被设定为“低”。时脉比较的优点，有两个不可忽视因素：速度和功率消耗。时脉比较器的速度方面在于如何快速分析出一个小的差动信号，于此差动信号的第一端电平非常接近第二端电平。时脉比较器的功率消耗方面是指实现该比较函数的所需功耗。实际上，速度和功率消耗之间会有一些权衡折衷的现象。现有技术中，比较一个小的差动信号会比比较一个大的差动信号需要更长的时间分析。因此，需使用前置放大器实现高速处理功效，放大差动信号实现分析比较结果的功能。然而，使用前置放大器将增加整体功率的消耗。
发明内容
本发明的目的的一提供一具有高速处理和低功率消耗的比较器。
本发明的目的的一使一个比较器能够快速分析两个信号之间的比较结果，比较器分析后自动关闭以节省功率。
本发明的一实施例提供了一种高速时脉比较器。高速时脉比较器包含有一电压/电流转换器、一第一自栅极叠接电路、一第二自栅极叠接电路、以及一闩锁电路。电压/电流转换器接收第一电压和第二电压，且依据一时脉信号输出一第一电流与一第二电流。第一自栅极叠接电路接收第一电流，依据时脉信号输出一第三电流。第二自栅极叠接电路接收该第二电流，依据时脉信号输出一第四电流。闩锁电路，接收第三电流与第四电流，建立一第三电压与一第四电压来表示第三电流与第四电流之间的解析。其中第一自栅极叠接电路依据该第三电压的电平有条件地关闭(Shut off)，及该第二自栅极叠接电路依据该第四电压的电平有条件地关闭。
在本发明的一个实施例中，第一自栅极叠接电路包含一个内部反馈路径。
在本发明的另一个实施例中，内部反馈路径包含：一叠接电路元件，其栅极接收一第一内部电压，叠接电路元件让第一电流流过，输出第三电流给闩锁电路，以让闩锁电路建立第三电压；一主动开关被时脉信号控制，用以耦接第三电压至第二内部电压；以及一反相器接收第二内部电压和输出第一内部电压。
在本发明的另一个实施例中，该时脉信号包含一第一相位和一第二相位。
在本发明的另一个实施例中，该时脉信号的该第一相位，该电压/电流转换器，该第一自栅极叠接电路，该第二自栅极叠接电路预设为不消耗功率的待机状态。
在本发明的另一个实施例中，该比较器中的晶体管预设为待机状态，以在进入该第二相位时能迅速反应。
本发明的一实施例提供了一种高速时脉比较方法，高速时脉比较方法包含有下列步骤：
接收一第一电压与一第二电压；
接收包含一第一相位与一第二相位的一时脉信号；其中于第一相位时，预先设定一电压/电流转换器、一第一自栅极叠接电路、以及一第二自栅极叠接电路至一待机状态；其中于第二相位时，利用电压/电流转换器将第一电压与第二电压转换为第一电流与第二电流，第一电流与第二电流分别通过第一自栅极叠接电路与第二自栅极叠接电路通过闩锁电路，其中由闩锁电路分析出第一电流和第二电流的比较结果；且依据比较结果的分析，第一自栅极叠接电路与第二自栅极叠接电路其中的一自动被关闭。
在本发明的一个实施例中，比较结果的分析由第三电压与第四电压表示。
在本发明的另一个实施例中，该第一自栅极叠接电路包含一个内部反馈路径，该内部反馈路径包含有：
一叠接电路元件，其栅极接收一第一内部电压，该叠接电路元件让该第一电流流至该闩锁电路，以让该闩锁电路建立该第三电压；
一主动开关被时脉信号控制，用以耦接该第三电压至第二内部电压；以及
一反相器接收该第二内部电压和输出该第一内部电压。
在本发明的另一个实施例中，该第二自栅极叠接电路包含一个内部反馈路径，该内部反馈路径包含有：
一叠接电路元件，其栅极接收一第一内部电压，该叠接电路元件让该第二电流流至该闩锁电路，以让该闩锁电路建立该第四电压；
一主动开关被时脉信号控制，用以耦接该第四电压至第二内部电压；以及
一反相器接收该第二内部电压和输出该第一内部电压。
本发明的技术效果在于，能够快速分析两个信号之间的比较结果，比较之后自动开闭以节省功率，达到高速处理和低功耗的目的。
附图说明
图1A显示依据本发明一实施例时脉比较器的功能方块图。
图1B显示图1A时脉比较器时脉信号的时序图。
图2显示适用于图1A时脉比较器的电压电流转换器的电路图。
图3显示适用于图1A时脉比较器的第一自栅极叠接电路的电路图。
图4显示适用于图1A时脉比较器的闩锁电路的电路图。
附图标记说明：
100 高速时脉比较器
110、200 电压电流转换器
140、400 闩锁电路
120、130、300 自栅极叠接电路
181 时脉1低电平，时脉2高电平
182 时脉1高电平，时脉2低电平
231、232、241、242 PMOS晶体管
211、221、222、411、412 NMOS晶体管
210、341 主动开关
220 差动对
230 伪差动对
240、330 上拉电路
350、360 下拉电路
320 反相器
310 叠接电路元件
具体实施方式
本发明的实施例关于比较器。虽然说明书描述了本发明的几个实施例子，但应可理解本发明可以用多种方式来实现，且不限于以下特定实施例或这些实施例所实施采用的任何特定方式特征。在其它实施例中，不再赘述本领域技术通知的技术细节以避免模糊本发明。
公开信息：“VDD”表示电源供应电路节点(或简单的电源供应节点)；逻辑信号为一种信号，无论“高”或“低”；它认为“高”时，该逻辑信号为高电压电平等于电源供应节点的电压电平(在此公开标示为VDD)；它被认为“低”时，该逻辑信号为低电压电平等于接地节点的电压电平，但是应可理解，在此公开信息，“等于”为工程认知。例如，如果第一电压A和第二电压B之间差小于指定容忍误差，该工程认知这个差被认为可忽略而结果与第一电压A被认为等于第二电压(即实际目标)。同样，“零”在此公开信息也是工程认知；例如，如果电流小于指定容忍误差，该电流被认为可忽略因此被认为工程认知上的零。此外，逻辑信号也许暂时不是“高”或“低”；这种情况，例如，当逻辑信号从“高”到“低”或“低”到“高”，或分析判断过程。无论如何，因为暂时的处理或解析只是暂时的，该逻辑信号天性上仍称为“逻辑”。
图1A显示依据本发明一实施例时脉比较器100的功能方块图。时脉比较器100包含一电压/电流转换器110、一第一自栅极叠接电路120、一第二自栅极叠接电路130、以及一闩锁电路140。电压/电流转换器110接收一第一电压V1和一第二电压V2，并依据时脉信号CLK所定义的时序输出一第一电流I1和一第二电流I2。第一自栅极叠接电路120依据时脉信号CLK所定义的时序接收第一电流I1和输出第三电流I3。第二自栅极叠接电路130依据时脉信号CLK所定义的时序接收所述第二电流I2和输出第四电流I4。闩锁电路140接收第三电流I3和第四电流I4，并建立第三电压V3和第四电压V4来表示第三电流I3与第四电流I4之间的解析，也就是第三电流I3与第四电流I4之间的比较分析。这里，时脉信号CLK是一个循环切换的电压信号在低电平(一实施例可为接地电平)和高电平(一实施例可为电源供应电平)之间。一实施例中，低电平可为接地电平，高电平可为电源供应电平，但本发明不限于此。
此外，时脉信号CLK包含第一时脉CK1和第二时脉CK2。其中第二时脉CK2为第一时脉CK1的互补(逻辑反转)，如图1B显示的时序图所示。时脉信号CLK定义时脉比较器100的相位。当CK1为低电平且CK2为高电平(如区块181)，时脉比较器100位于一预备状态，其中时脉比较器100某些电路节点的电压在预设为一定电平(Certain level)；而当CK1为高电平，且CK2为低电平(如区块182)，时脉比较器100在主动相位进行比较工作。于时脉比较器100进入主动相位时，电压/电流转换器110开始进行电压至电流的转换(即CK1从低电平切换到高电平，而CK2从高电平切换至低电平)。由电压电流转换的结果，产生第一电流I1与第二电流I2，利用第一电流I1和第二电流I2之间的差值来表示第一电压V1和第二电压V2之间的差值。第一电流I1和第二电流I2分别经过第一自栅极叠接电路120和第二自栅极叠接电路130成为第三电流I3和第四电流I4并传输至闩锁电路140。闩锁电路140转换第三电流I3和第四电流I4成为第三电压V3和第四电压V4，这是逻辑的性质，以表示第三电流I3和第四电流I4之间比较的分析。分析比较之前，两个自栅极叠接电路120和130完全导通以最大化I3和I4，让闩锁电路140以最快的比较速度进行分析。分析比较之后，第三电压V3和第四电压V4其中一个振幅变成高电平另一个电压的振幅变为低电平。自栅极叠接电路120(130)感测第三(第四)电压V3(V 4)的电平，并有条件关闭(Shut off)以确保第三(第四)电流I3(I4)在比较分析后为零，(如前所述，于此“零”为工程认知；例如，一实施例中，若电流比1纳安培(nA)小，则第三电流I3被称为零)。因此，时脉比较器100可以同时实现高速和低功率消耗的功效。
图2显示一适用于实施图1A电压/电流转换器200的电路的示意图。电压/电流转换器200包含一差动对220、一伪差动对230、一主动开关210、上拉电路240。差动对220包含用以分别接收第一电压V1、第二电压V2并输出中间电压VX1、VX2的NMOS晶体管221和222；伪差动对230包含用以分别接收中间电压VX1、VX2并分别输出第一电流I1、第二电流I2的PMOS晶体管231和232。主动开关210包含一NMOS晶体管211；包含PMOS晶体管241和242的上拉电路240。差动对220可以实现放大功能使VX1和VX2之间的差大于V1和V2之间的差；当CK1为高电平时启动此放大功能，当CK1为低电平时关闭(deactivated)这个放大功能。伪差动对230转换中间电压VX1和VX2产生第一电流I1和第二电流I2。当CK1为低电平，电压/电流转换器200处于预设的相位，在此期间，主动开关210关闭，中间电压VX1、VX2由上拉电路240拉升至高电平，且因此第一电流I1和第二电流I2处于关闭状态。当CK1为高电平，电压/电流转换器200处于激活状态，在此期间，主动开关210导通，中间电压VX1和VX2的电平分别被NMOS晶体管221和222下拉，下拉的速度由分别由电压V1、V2决定，结果产生第一电流I1与第二电流I2。电流I1和I2之间的差值用以表示电压VX1和VX2之间的差值，也因此可以表示电压V1和V2之间的差。
图3显示适用于实施图1A自栅极叠接电路120的自栅极叠接电路300的示意图。一自栅极叠接电路300包含一内部反馈路径。内部反馈路径包含一叠接电路元件310(包含PMOS晶体管311)、一主动开关340(包含NMOS晶体管341)、一反相器320、一上拉电路330(包含PMOS晶体管331)、一下拉电路350(包含NMOS晶体管351)、以及另一下拉电路360(包含NMOS晶体管361)。叠接电路元件310用以接收第一电流I1，且依据第一内部电压VY输出第三电流I3。主动开关340用以耦接第三电压V3与第二内部电压VZ。反相器320用以接收第二内部电压VZ并输出第一内部电压VY。在预备状态期间CK1为低电平、CK2为高电平，主动开关340关闭而内部反馈路径被有效率地中断；同时，电路节点301被下拉电路360下拉至接地，第三电压V3被下拉电路350下拉至接地，第二内部电压VZ被上拉电路330上拉至VDD，结果第一内部电压VY被反相器320下拉至接地。进入激活状态时，CK1为高电平以及CK2为低电平，第一电流I1被电压/电流转换器导通(参照图2)，并且在电路节点301上的电压迅速上升到VDD，于是叠接电路元件310被导通；第三电流I3大约等于第一电流I1，且第三电流I3被传输至闩锁电路(图1A的元件140)进行比较分析。在闩锁电路进行比较分析后，第三电压V3可为高电平或低电平。如果V3为高电平，则VZ为高电平、VY低电平，且电路节点301的电压为高电平。依此方式，叠接电路元件310维持导通，但I1和I3都接近零，因为PMOS晶体管311的漏极-源极电压几近于零。如果V3为低电平，则VZ为低电平、VY高电平，依此方式，叠接电路元件310关闭(shut off)，I1和I3都接近零。在上述任一例子中，电流I1与I3都接近零，如此符合减少功率消耗的目标，且同时允许高速的比较，这归功于在分析比较之前叠接电路元件310被导通，在之后有需要时有条件地关闭(turned off)。
一实施例，反相器320为一CMOS反相器，CMOS反相器包含PMOS晶体管与一NMOS晶体管，此为本领域的现有技术，因此将不再详细解释说明。
当使用一自栅极叠接电路300来实施图1A的自栅极叠接电路120，同样可以使用自栅极叠接电路300来实施图1A自栅极叠接电路130，而电流I1、I3和V3可被电流I2、I4和V4取代。
图4显示适用于实施图1A闩锁电路140中闩锁电路400一实施例的示意图。闩锁电路400包含一对交叉耦接的NMOS晶体管411、412。当预备状态，CK2为高电平时，电压V3和V4被下拉到接地，且第一自栅极叠接电路和第二自栅极叠接电路分别关闭电流I3和I4。进入激活状态时，由第一自栅极叠接电路和第二自栅极叠接电路分别导通I3和I4，且交叉耦接对分析电流I3和I4之间的差。若电流I3大于I4，则电压V3上升到高电平、V4下降到低电平，否则V4上升到高电平、V3下降到低电平。
图1A时脉比较器100利用图2的电压/电流转换器200实施、图3的自栅极叠接电路300、图4的闩锁电路400，在与例如V3，VZ，VY，图3电路节点301相关的节点被预设高电平或低电平后，预备状态消耗功率几乎等于零(即CK1为低电平、CK2为高电平)。而在使用自栅极叠接电路进行比较分析后，主动相位消耗功率几乎为零(即CK1为高电平、CK2为低电平)。结果，整体功率消耗较低。此外，预备状态时，相关的电路节点预先设定在某种程度上的“待机”状态，使得相关的晶体管(例如，NMOS晶体管221和222和图2的PMOS晶体管231和232，和图3的PMOS晶体管311)，可以迅速进入主动相位做出反应。依此方式，可以快速得到比较分析的结果，且高速和低功率消耗两者都可以实现。

Claims (9)

1.一种高速时脉比较器，其特征在于，包含有：
一电压/电流转换器，接收第一电压和第二电压，且依据一时脉信号输出一第一电流与一第二电流；
一第一自栅极叠接电路，接收该第一电流，依据该时脉信号输出一第三电流；
一第二自栅极叠接电路，接收该第二电流，依据该时脉信号输出一第四电流；
一闩锁电路，接收该第三电流与该第四电流，建立一第三电压与一第四电压来表示该第三电流与该第四电流之间的解析，其中该第一自栅极叠接电路会依据该第三电压的电平有条件地关闭，以及该第二自栅极叠接电路会依据该第四电压的电平有条件地关闭。
2.如权利要求1所述的比较器，其特征在于，该第一自栅极叠接电路包含一个内部反馈路径。
3.如权利要求2所述的比较器，其特征在于，该内部反馈路径包含：一叠接电路元件，其栅极接收一第一内部电压，该叠接电路元件让该第一电流流过且输出该第三电流给该闩锁电路，以让该闩锁电路建立该第三电压；
一主动开关，受该时脉信号控制，耦接该第三电压至一第二内部电压；以及
一反相器，接收该第二内部电压和输出该第一内部电压。
4.如权利要求1所述的比较器，其特征在于，该时脉信号包含一第一相位和一第二相位。
5.如权利要求4所述的比较器，其特征在于，该时脉信号的该第一相位，该电压/电流转换器，该第一自栅极叠接电路，该第二自栅极叠接电路预设为不消耗功率的待机状态。
6.一种高速时脉比较方法，其特征在于，包含有：
接收一第一电压与一第二电压；
接收包含一第一相位与一第二相位的一时脉信号；
其中于该第一相位时，预先设定一电压/电流转换器、一第一自栅极叠接电路、以及一第二自栅极叠接电路至一待机状态；
其中于该第二相位时，利用该电压/电流转换器将该第一电压与该第二电压转换为一第一电流与一第二电流，该第一电流与该第二电流分别通过该第一自栅极叠接电路与该第二自栅极叠接电路通过闩锁电路，其中由该闩锁电路分析出该第一电流和该第二电流的比较结果；且依据比较结果的分析，该第一自栅极叠接电路与该第二自栅极叠接电路其中之一自动被关闭。
7.如权利要求6所述的方法，其特征在于，比较结果的分析由第三电压与第四电压表示。
8.如权利要求7所述的方法，其特征在于，该第一自栅极叠接电路包含一个内部反馈路径，该内部反馈路径包含有：
一叠接电路元件，其栅极接收一第一内部电压，该叠接电路元件让该第一电流流至该闩锁电路，以让该闩锁电路建立该第三电压；
一主动开关被时脉信号控制，用以耦接该第三电压至第二内部电压；以及
一反相器接收该第二内部电压和输出该第一内部电压。
9.如权利要求7所述的方法，其特征在于，该第二自栅极叠接电路包含一个内部反馈路径，该内部反馈路径包含有：
一叠接电路元件，其栅极接收一第一内部电压，该叠接电路元件让该第二电流流至该闩锁电路，以让该闩锁电路建立该第四电压；
一主动开关被时脉信号控制，用以耦接该第四电压至第二内部电压；以及
一反相器接收该第二内部电压和输出该第一内部电压。
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