JP2001186009A

JP2001186009A - 論理回路

Info

Publication number: JP2001186009A
Application number: JP36566499A
Authority: JP
Inventors: Kouji Hirairi; 孝二平入
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1999-12-22
Filing date: 1999-12-22
Publication date: 2001-07-06
Also published as: EP1111615A1; TW463166B; CN1175421C; US6374393B1; CN1301023A; KR20010082496A; KR100613738B1

Abstract

(57)【要約】【課題】グリッチを除去して低電力化を図れ、設計が容
易で、複雑な論理関数を実現した場合でも高速な動作を
実現でき、回路定数のばらつきやカップリングノイズに
対して強く、安定した動作を実現できる論理回路を提供
する。【解決手段】２線式論理木１１０と、ＳＲラッチ部１２
０と、両者間に配置され、休止段階ではセンスアンプ１
３１は駆動能力を持たず、スイッチ１３２，１３４，１
３５をオンし、内部節点ＴＨ、ＴＨ＿Ｘと、論理木節点
ＴＦ、ＴＦ＿Ｘ間を全て短絡し、駆動段階ではセンスア
ンプ１３１は駆動能力を持ちスイッチ１３４，１３５は
オンのままでスイッチ１３２をオフさせ、節点ＴＨとＴ
Ｆ間、節点ＴＨ＿ＸとＴＦ＿Ｘ間を短絡し、両者間を解
放し、確定段階においてはセンスアンプ１３１は駆動能
力を持ち、スイッチ１３２，１３４，１３５をオフさせ
全節点間を全て切り離すセンシングラッチ部１３０と設
ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＣＭＯＳ半導体集
積回路等における論理回路に係り、特に同期信号に同期
して動作する１ビット記憶素子であるフリップフロップ
と、そのデータ入力に位置する数個の論理ゲートの機能
を一つにまとめた、論理関数付帯フリップフロップとし
ての論理回路に関するものである。

【０００２】

【従来の技術】集積回路においては、論理演算を論理ゲ
ートの組み合わせによって行い、その結果をフリップフ
ロップに記憶して次の周期の演算に用いることが一般的
である。たとえば、順序回路やパイプラインという集積
回路においてありふれた構造も、フリップフロップとそ
のデータ入力に単数あるいは複数の論理ゲートを配した
形式で構成されている。以下に、フリップフロップとそ
のデータ入力に単数あるいは複数の論理ゲートを配した
回路の第１〜第４の従来例について説明する。

【０００３】第１従来例図２１は、フリップフロップとそのデータ入力に論理ゲ
ートを配した一般的な構造をスタティックＣＭＯＳ論理
回路１０で実現した第１の従来例を示す図である。

【０００４】図２１に示すように、所望の論理関数は組
み合わせ論理回路ＬＣ１１で実現され、その論理関数出
力ＦがフリップフロップＦＦ１１のデータ入力Ｄに供給
される。フリップフロップＦＦ１１では、同期信号ＣＬ
Ｋに同期して入力Ｄの値が取り込まれ、データ出力Ｑか
ら出力される。

【０００５】図２２は、フリップフロップＦＦ１１のト
ランジスタレベルの回路図である。図２２に示すフリッ
プフロップＦＦ１１は、文献「ＪｏｈｎＰ．Ｕｙｅｍ
ｕｒａ，”ＣＭＯＳＬＯＧＩＣＣＩＲＣＵＩＴＤ
ＥＳＩＧＮ，”ＫＬＵＷＥＲＡＣＡＤＥＭＩＣＰＵ
ＢＲＩＳＨＥＲＳ，ｐｐ．２７８−２８１，１９９９」
の開示されているＣＭＯＳトランスミッションゲートを
用いたマスター・スレーブ型フリップフロップに基づい
たものであり、現在一般的に使用されている。具体的に
は、図２２のフリップフロップＦＦ１１は、インバータ
ＩＮＶ１１〜ＩＮＶ１８、およびＣＭＯＳトランスミッ
ションゲートＴＭＧ１１，ＴＭＧ１２を有している。

【０００６】また、図２３は、組み合わせ論理回路ＬＣ
１１の構成例を示す回路図である。この論理回路ＬＣ１
１は、２入力の排他的論理和ゲート（ＥＸＯＲ）ＥＲ１
１、２入力の否定的排他的論理和ゲート（ＥＸＮＯＲ）
ＥＮＲ１１、および２入力ＮＡＮＤゲートＮＡ１１を有
している。図２３の論理回路ＬＣ１は、論理関数Ｆ＝Ａ
（＋）｛（Ｂ（＋）Ｃ）・Ｄ｝を実現した場合を示した
ものである。

【０００７】第２従来例また、フリップフロップとそのデータ入力に位置する数
個の論理ゲートの機能を一つにまとめるという概念自体
は、既に発表されている。

【０００８】その一つ目の例として、ＡＭＤ社のＰＤＮ
（ＰｕｌｌＤｏｗｎＮｅｔｗｏｒｋ）搭載型フリッ
プフロップ（以降は単に、ＰＤＮ−Ｆ／Ｆという）があ
る（文献；ＳｔｅｖｅｎＨｅｓｌｅｙ，ｅｔａ
ｌ．，”Ａ７ｔｈ−Ｇｅｎｅｒａｔｉｏｎｘ８６
Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ，”ＩＳＳＣＣＤｉｇ
ｅｓｔｏｆＴｅｃｈｎｉｃａｌＰａｐｅｒｓ，ｐ
ｐ．９２−９３，Ｆｅｂ．，１９９９、または、文献；
ＡｌｉｓａＳｃｈｅｒｅｒ，ｅｔａｌ．，”Ａｎ
Ｏｕｔ−ｏｆ−ＯｒｄｅｒＴｈｒｅｅ−ＷａｙＳｕ
ｐｅｒｓｃａｌａｒＭｕｌｔｉｍｅｄｉａＦｌｏａｔ
ｉｎｇ−Ｐｏｉｎｔ，”ＩＳＳＣＣＤｉｇｅｓｔｏ
ｆＴｅｃｈｎｉｃａｌＰａｐｅｒｓ，ｐｐ．２８２
−２８３，Ｆｅｂ．，１９９９参照）。

【０００９】図２４は、ＰＤＮ−Ｆ／Ｆの一般構成を示
す回路図であり、図２５は、１つのマルチプレクサの論
理機能を搭載したＰＤＮ−Ｆ／Ｆ論理回路の具体的な構
成例を示す回路図である。

【００１０】ＰＤＮ−Ｆ／Ｆ論理回路２０は、ｐチャネ
ルＭＯＳ（ＰＭＯＳ）トランジスタＰＴ２１，ＰＴ２
２、およびｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタ
ＮＴ１１〜ＮＴ１３からなる動的回路部２１と、入出力
同士が接続されてラッチを構成するインバータＩＮＶ２
１，ＩＮＶ２２、および出力用インバータＩＮＶ２３か
らなる静的回路部２２から構成される。ＰＤＮとは上述
したようにＰｕｌｌＤｏｗｎＮｅｔｗｏｒｋの略
で、一般的にいうところのＮＭＯＳ単線式論理木２３で
ある。動的回路部２１が論理評価を行い、その値を静的
回路部２２のラッチで保持する仕組みになっている。

【００１１】ＰＤＮ−Ｆ／Ｆ論理回路２０で特徴的なこ
とは、ＰＭＯＳトランジスタＰＴ２１とＮＭＯＳトラン
ジスタＮＴ２１に入力されるパルス化されたパルスドク
ロック（ＰＵＬＳＥＤ＿ＣＬＫ）ＰＣＬＫが、グローバ
ルな同期信号ＣＬＫの立ち上がりに同期して生成され
る、幅の短いパルスでなければならないことである。

【００１２】パルスドクロックＰＣＬＫは、図２５に示
すように、パルスジェネレータ２４により生成される。
このパルスジェネレータ２４は、クロック反転信号ＣＬ
Ｋ＿Ｘが入力されるインバータＩＮＶ２４、電源電圧Ｖ
_DDの供給ラインと接地との間に直列に接続され、ゲート
にインバータＩＮＶ２４の出力が供給されるＰＭＯＳト
ランジスタＰＴ２３、ＮＭＯＳトランジスタＮＴ２４，
ＮＴ２５、ＰＭＯＳトランジスタＰＴ２３とＮＭＯＳト
ランジスタＮＴ２４のドレイン同士の接続点、およびイ
ネーブル信号ＥＮＢが入力される２入力ＮＡＮＤゲート
ＮＡ２１、ＮＡＮＤゲートＮＡ２１の出力とクロック反
転信号ＣＬＫ＿Ｘが入力される２入力ＮＯＲゲートＮＲ
２１により構成されている。

【００１３】パルスドクロックＰＣＬＫがが論理「０」
の時、内部節点Ｆは論理１に初期化される。パルスドク
ロックＰＣＬＫが論理「１」になると、論理木（ＰＤ
Ｎ）２３において論理評価が行われ、節点Ｆが変化す
る。この変化はＰＭＯＳトランジスタＰＴ２２、および
ＮＭＯＳトランジスタＮＴ２３，ＮＴ２４により構成さ
れる動的なインバータを通して、インバータＩＮＶ２
１，ＩＮＶ２２からなるラッチ２２ａに伝達される。こ
の間、入力信号は変化してはならない。

【００１４】ＰＤＮ−Ｆ／Ｆ論理回路２０で重要なこと
は、パルスドクロックＰＣＬＫが論理「１」になってい
る時間を精密に制御することである。この時間は、節点
Ｆの電位が論理「１」から論理「０」に変化するために
十分、かつ最小な時間でなければならない。もし短けれ
ば、Ｆが十分論理「０」に変化しない間に再び論理
「１」に戻ってしまい、正しい論理評価ができない。し
かし長すぎると、入力信号が変化できない時間が大きく
なる。一般のフリップフロップにも動作時に入力が変化
してはいけない時間として、セットアップタイム、ホー
ルドタイムがあり、一般に短い方が性能がよいとされ
る。ＰＤＮ−Ｆ／Ｆ論理回路２０におけるセットアップ
タイム、ホールドタイムは、パルスドクロックＰＣＬＫ
が論理「１」になっている時間が直接関係しているか
ら、パルスドクロックＰＣＬＫの幅は短いほどよい。

【００１５】パルスドクロックＰＣＬＫを生成する図２
５に示すパルスジェネレータ２４の特徴的なところは、
ＮＭＯＳトランジスタＮＴ２４，ＮＴ２５によって適切
なパルスドクロックＰＣＬＫの幅を得るところにある。
ＰＤＮである論理木２３がＮＭＯＳ３段分になるとき
は、ＮＭＯＳトランジスタＮＴ２４，ＮＴ２５に加えて
もう一つ直列にＮＭＯＳトランジスタを加えれば、パル
スジェネレータ２４内でＮＭＯＳ３段分の遅延を生じさ
せることが可能となる。

【００１６】ＰＤＮ−Ｆ／Ｆ論理回路２０の主たる目的
は、高速な論理回路を実現することにあると考察され
る。一般に、動的論理回路で実現した方が、静的論理回
路で実現したときよりも高速である。さらに、ＰＤＮ−
Ｆ／Ｆ論理回路２０では、マスターラッチと論理木を統
合したことによって、論理関数の入力端子に関わるセッ
トアップタイム、ホールドタイムの短縮を目指してい
る。

【００１７】第３従来例フリップフロップとそのデータ入力に位置する数個の論
理ゲートの機能を一つにまとめるという概念の二つ目の
例として、ＳｅｎｃｅＡｍｐｌｉｆｉｅｒ−Ｂａｓｅ
ｄフリップフロップ（以降単に、ＳＡ−Ｆ／Ｆという）
を挙げる（文献；ＢｏｒｉｖｏｊｅＮｉｋｏｌｉｃ，
ｅｔａｌ．，”ＳｅｎｃｅＡｍｐｌｉｆｉｅｒ−Ｂ
ａｓｅｄＦｌｉｐ−Ｆｌｏｐ，”ＩＳＳＣＣＤｉｇ
ｅｓｔｏｆＴｅｃｈｎｉｃａｌＰａｐｅｒｓ，ｐ
ｐ．２８２−２８３，Ｆｅｂ．，１９９９、または、文
献；Ｒ．Ｓｔｅｐｈａｎｙ，ｅｔａｌ．，”Ａ２０
０ＭＨｚ３２ｂ０．５ＷＣＭＯＳＲＩＳＣＭ
ｉｃｒｏｐｒｏｃｅｓｓｏｒ，”ＩＳＳＣＣＤｉｇｅ
ｓｔｏｆＴｅｃｈｎｉｃａｌＰａｐｅｒｓ，ｐ
ｐ．２３８−２３９，Ｆｅｂ．，１９９８参照）。

【００１８】図２６は、ＳＡ−Ｆ／Ｆ論理回路の一般構
成を示す回路図であり、図２７は、１つのマルチプレク
サの論理機能を搭載したＳＡ−Ｆ／Ｆ論理回路の具体的
な構成例を示す回路図である。

【００１９】ＳＡ−Ｆ／Ｆ論理回路３０は、ＮＭＯＳト
ランジスタＮＴ３０１〜ＮＴ３１６を含むＮＭＯＳ２線
式論理木３１、ＮＭＯＳ２線式論理木３１の接地との接
続をクロック信号をＣＬＫに同期して制御するＮＭＯＳ
トランジスタＮＴ３１、ＰＭＯＳトランジスタＰＴ３１
〜ＰＴ３４およびＮＭＯＳトランジスタＮＴ３２〜ＮＴ
３４により構成されたセンスアンプ３２、ＮＡＮＤゲー
トＮＡ３１，ＮＡ３２により構成されたＮＡＮＤ型のＲ
Ｓラッチ３３により構成されている。なお、センスアン
プ３２におけるＮＭＯＳトランジスタＮＴ３４のゲート
端子は電源電圧Ｖ_DDの供給ラインに接続常にオンの状態
にある。

【００２０】ＳＡ−Ｆ／Ｆ論理回路３０において、同期
信号ＣＬＫが論理「０」のとき、センスアンプ３２のＰ
ＭＯＳトランジスタＰＴ３１，ＰＴ３２によるプリチャ
ージが行われる。これにより、ＲＳラッチ３３に対する
論理出力節点ＴＨ、ＴＨ＿Ｘは両方論理「１」となって
その出力は保持される。ＮＭＯＳトランジスタＮＴ３
２，ＮＴ３３を通して論理木３１による論理入力Ｆ、Ｆ
＿Ｘは論理「１」の電位よりもＮＭＯＳトランジスタの
しきい値分低い電圧にプリチャージされる。このとき、
ＮＭＯＳトランジスタＮＴ３１がカットオフしているた
め貫通電流は流れない。

【００２１】クロック信号ＣＬＫが論理「１」になる
と、ＰＭＯＳトランジスタＰＴ３１，ＰＴ３２ががオフ
となり、ＮＭＯＳトランジスタＮＴ３１がオンとなっ
て、論理評価が開始される。入力信号に応じて、センス
アンプ３２に対する論理入力節点ＴＦかＴＦ＿Ｘのどち
らか一方が接地に至る経路が論理木３１内に形成され
る。ここではそれが論理入力節点ＴＦ側だとする。この
場合、論理入力節点ＴＦの電位は素早く論理「０」に落
ちる。ここで、センスアンプ３２のＮＭＯＳトランジス
タＮＴ３４は常にオンであり、実質抵抗のように振る舞
うから、論理入力節点ＴＦ＿Ｘにあった電荷はＮＭＯＳ
トランジスタＮＴ３４を通して論理入力節点ＴＦ側に流
れる。したがって、論理入力Ｆに続いて僅かに遅れて論
理入力Ｆ＿Ｘの電位も「０」に落ちる。

【００２２】最終的に、論理入力Ｆ、Ｆ＿Ｘの電位は両
方とも論理「０」の電位に落ちるが、論理出力Ｈ、Ｈ＿
Ｘはそうはならない。ここではＨ＝０、Ｈ＿Ｘ＝１だと
する。論理入力Ｆが先に論理「０」に落ちた場合、ＮＭ
ＯＳトランジスタＮＴ３２を通して論理出力Ｈも論理
「０」になる。しかし、論理出力節点ＴＨ＿Ｘは少し電
位が下がった後、論理「１」に回復する。これは、論理
入力Ｆが僅かに早く論理「０」に落ちるため、ＰＭＯＳ
トランジスタＰＴ３４がオンとなり、論理出力節点ＴＨ
＿Ｘに対して電荷が供給されるためである。これによ
り、ＰＭＯＳトランジスタＰＴＰＴ３３、およびＮＭＯ
ＳトランジスタＮＴ３３はカットオフし、ＰＭＯＳトラ
ンジスタＰＴ３４、およびＮＭＯＳトランジスタＮＴ３
２はオンとなり、論理出力節点ＴＨ、ＴＨ＿Ｘで安定し
た双対な論理電位状態が維持されることになる。この２
つの論理出力Ｈ，Ｈ＿ＸはＳＲラッチ３３の入力でもあ
ることから、ここにおいてＳＲラッチ３３に論理関数の
評価結果が代入され出力される。

【００２３】この後入力信号に変化が起きて、論理木３
１内の接地へ至る経路が論理入力ＦからＦ＿Ｘに変わっ
たとしても、動作に影響はない。なぜなら、すでにＮＭ
ＯＳトランジスタＮＴ３３はカットオフになっていて、
節点ＴＨ＿Ｘの電荷が論理入力節点ＴＦ＿Ｘ側に対して
流れ込むことはないからである。論理入力節点ＴＦ＿Ｘ
に至る接地の経路は、ＮＭＯＳトランジスタＮＴ３４，
ＮＴ３２を通して、相変わらず節点ＴＨの電位を論理０
に固定させるだけである。

【００２４】ＳＡ−Ｆ／Ｆ論理回路３０の主たる目的
も、ＰＤＮ−Ｆ／Ｆ論理回路２０と同様に、高速な論理
回路を実現することにあると考察される。ＳＡ−Ｆ／Ｆ
論理回路３０は、ＰＤＮ−Ｆ／Ｆ論理回路と同様に、動
的論理回路で論理関数の評価を行い、センスアンプとマ
スターラッチを統合したことによって、論理関数の入力
端子に関わるセットアップタイム、ホールドタイムの短
縮を目指している。

【００２５】第４従来例フリップフロップとそのデータ入力に位置する数個の論
理ゲートの機能を一つにまとめるという概念の三つ目の
例として、差動型電流スイッチ論理（Ｄｉｆｆｅｒｅｎ
ｔｉａｌＣｕｒｒｅｎｔＳｗｉｔｃｈＬｏｇｉ
ｃ；以降単に、ＤＣＳＬという））回路を挙げる（文
献；ＤｉｎｅｓｈＳｏｍａｓｅｋｈａｒ，ｅｔａ
ｌ．，”ＤｉｆｆｅｒｅｎｔｉａｌＣｕｒｒｅｎｔ
ＳｗｉｔｃｈＬｏｇｉｃ：ＡＬｏｗＰｏｗｅｒＤ
ＣＶＳＬｏｇｉｃＦａｍｉｌｙ，”ＩＥＥＥＪＳ
ＳＣ，ｖｏｌ．３１，ｎｏ．７，ｐｐ．９８１−９９
１，ＪＵｌｙ，１９９６参照）。

【００２６】図２８は、ＤＣＳＬ回路の一般構成を示す
回路図である。ＤＣＳＬ回路４０は、ＳＡ−Ｆ／Ｆ論理
回路３０と同様に、ＮＭＯＳ２線式論理木部４１、ＰＭ
ＯＳトランジスタＰＴ４１〜ＰＴ４３、およびＮＭＯＳ
トランジスタＮＴ４１〜ＮＴ４５により構成されたセン
スアンプ部４２、およびＮＯＲゲートＮＲ４１，ＮＲ４
２により構成されたＮＯＲ型ＲＳラッチ４３により構成
されている。

【００２７】同文献では３種類のセンスアンプ（ＤＣＳ
Ｌ１、ＤＣＳＬ２、ＤＣＳＬ３）が提案されている（ｐ
ｐ．９８３、図４〜６）。ここでＤＣＳＬ３を取り扱
う。また文献にあるように、ＤＣＳＬ自体は新しいダイ
ナミック論理回路の構成法、とくにセンスアンプ方式に
関する提案を行ったものであって、論理関数付帯フリッ
プフロップの実現を目指したものではない。しかし、同
文献ｐｐ．９８６、図１２に‘ＡＬａｔｃｈｅｄＤ
ＣＳＬｏｕｔｐｕｔｓｔａｇｅ’が紹介されてい
て、論理関数付帯フリップフロップの実現が示唆されて
いる。

【００２８】ＳＡ−Ｆ／Ｆ論理回路とは異なり、ＤＣＳ
Ｌ（ＤＣＳＬ３）回路４０では、フリップフロップ動作
の初期状態として、センスアンプ４１の論理出力Ｈ、Ｈ
＿Ｘの電位をＮＭＯＳトランジスタのしきい値電圧の近
傍に設定する。この電位は、これを参照する後段の論理
ゲートにとっては論理「０」として扱われる。

【００２９】フリップフロップ動作の初期状態では、ク
ロック反転信号ＣＬＫ＿Ｘが論理「１」で供給され、Ｐ
ＭＯＳトランジスタＰＴ４１がカットオフし、ＮＭＯＳ
トランジスタＮＴ４５がオンとなる。ＮＭＯＳトランジ
スタＮＴ４５がオンになるため、内部節点ＴＨとＴＨ＿
Ｘは短絡される。これはＮＭＯＳトランジスタＮＴ４
１，ＮＴ４２，ＮＴ４３、およびＮＴ４４のゲート端
子、ドレーン端子の全てを短絡したことになる。ゲート
端子とドレーン端子が短絡されたＭＯＳトランジスタ
は、ダイオードと等価な振る舞いをする。

【００３０】ここで、クロック反転信号ＣＬＫ＿Ｘが論
理「１」になる直前の節点ＴＨ、ＴＨ＿Ｘの論理電位が
〔０、１〕である場合を考える。この場合、節点ＴＨ＿
Ｘの方には正電荷が蓄えられている。クロック反転信号
ＣＬＫ＿Ｘが論理「１」になってＮＭＯＳトランジスタ
ＮＴ４５による短絡が起こると、節点ＴＨ＿Ｘにあった
電荷は節点ＴＨに流れだし、平衡分配される。このとき
電荷が他に流出しなければ両節点ＴＨ，ＴＨ＿Ｘの電位
は電源電圧Ｖ_DDの半分になる。

【００３１】しかし、前述の通り、このときのＮＭＯＳ
トランジスタＮＴ４１，ＮＴ４２，ＮＴ４３、およびＮ
Ｔ４４はダイオードとして振る舞うことから、ダイオー
ドの両端の電位差がＮＭＯＳトランジスタのしきい値と
ほぼ等しくなるまで電流は流れる。具体的には、ＮＭＯ
ＳトランジスタＮＴ４１およびＮＴ４２は接地に対して
電流を流し、ＮＭＯＳトランジスタＮＴ４３およびＮＴ
４４は、論理木４１の論理出力節点ＴＦ、ＴＦ＿Ｘに対
して電流を流す。こうして、節点ＴＨ、ＴＨ＿Ｘの電位
はＮＭＯＳトランジスタのしきい値とほぼ等しくなる。
このとき、論理木４１の節点ＴＦ、ＴＦ＿Ｘのどちらか
が接地に至る経路を持っていたとしても、節点ＴＨ、Ｔ
Ｈ＿Ｘからの電位の流出は起こらない。なぜなら、ＮＭ
ＯＳトランジスタＮＴ４３およびＮＴ４４のゲート端子
に加えられる電圧はＮＭＯＳトランジスタのしきい値近
傍であって、カットオフしているからである。したがっ
て、節点ＴＦ、ＴＦ＿Ｘの電位は不定となる。しかし大
体の場合において、論理「０」の電位に近い値になる。
節点ＴＨ、ＴＨ＿Ｘの電位がＮＭＯＳトランジスタのし
きい値電圧近傍であり、それが論理「０」として扱われ
るため、ＮＯＲ型ＲＳラッチ４４３はその出力を保持す
る。

【００３２】クロック反転信号ＣＬＫ＿Ｘが論理「０」
になって（これはクロック信号ＣＬＫの立ち上がりと等
価）、論理評価が開始される。この場合、ＮＭＯＳトラ
ンジスタＮＴ４５がカットオフし、これまでの短絡状態
が消失し、ＰＭＯＳトランジスタＰＴ４１がオンになっ
て電流が流れ出す。ＰＭＯＳトランジスタＰＴＰＴ４
２，ＰＴ４３のゲート端子にはそれまでＮＭＯＳトラン
ジスタのしきい値近傍の電圧が加えられていたことか
ら、ＰＭＯＳトランジスタＰＴ４２，ＰＴ４３はオン状
態から始まる。したがって、これらＰＭＯＳトランジス
タＰＴ４１，ＰＴ４２，ＰＴ４３を通して、節点ＴＨ、
ＴＨ＿Ｘに電荷が供給される。

【００３３】ＮＭＯＳトランジスタＮＴ４３およびＮＴ
４４は、ゲート端子（すなわち節点ＴＨ、ＴＨ＿Ｘ）に
はそれまでＮＭＯＳトランジスタのしきい値近傍の電圧
が加えられていたことから、カットオフ状態から始ま
る。節点ＴＨ、ＴＨ＿Ｘに電荷が供給され、これらの節
点電位が上昇し、ＮＭＯＳトランジスタＮＴ４３および
ＮＴ４４は弱くオンになり始める。ＳＡ−Ｆ／Ｆ論理回
路と同様に、入力信号の組み合わせによって論理木の論
理出力節点ＴＦ、ＴＦ＿Ｘのどちらか必ず一方に、接地
へ至る経路が形成されている。ここではそれがＴＦだと
する。

【００３４】弱くオンになり始めたＮＭＯＳトランジス
タＮＴ４３を通して、節点ＴＨから節点ＴＦに向かって
電流が流れ、上昇しかけていた節点ＴＨの電位は、完全
な論理「０」の電位に落とされる。節点ＴＨが完全な論
理「０」の電位になるため、ＰＭＯＳトランジスタＰＴ
４３は完全にオンになり、ＮＭＯＳトランジスタＮＴ４
２、およびＮＴ４５は完全にカットオフになる。このた
め、節点ＴＨ＿Ｘは素早く完全な論理「１」の電位に達
する。また同時に、ＰＭＯＳトランジスタＰＴ４２は完
全にカットオフになり、ＮＭＯＳトランジスタＮＴ４
１、およびＮＴ４３は完全にオンになる。これにより、
節点ＴＨ、ＴＨ＿Ｘで安定した双対な論理電位状態が維
持されることになる。この２つの節点の電位に相当する
論理出力Ｈ，Ｈ＿ＸはＲＳラッチ４３の入力でもあるこ
とから、ここでＲＳラッチ４３に論理関数の評価結果が
代入され出力される。

【００３５】この後入力信号に変化が起きて、論理木４
１内の接地へ至る経路が節点ＴＦからＴＦ＿Ｘに変わっ
たとしても、動作に影響はない。すでにＮＭＯＳトラン
ジスタＮＴ４４はカットオフになっていて、節点ＴＨ＿
Ｘから節点ＴＦ＿Ｘに向かって電流が流れることはな
い。また、節点ＴＦが接地へ至る経路を持たなくなった
としても、ＮＭＯＳトランジスタＮＴ４１がオンになっ
ていて、節点ＴＨを完全な論理「０」に維持している。

【００３６】ＤＣＳＬ回路４０の目的の一つは、ＳＡ−
Ｆ／Ｆ論理回路と同様の、高速な論理回路の実現にあ
る。そして、同時に低消費電力化を図ることが大きな目
的の一つとなっている。ＤＣＳＬ回路４０においては、
ＮＭＯＳトランジスタＮＴ４３，ＮＴ４４によって、論
理木４１に流れ込む電流が制御される。前述したよう
に、論理評価の過程で論理「１」になる側のＮＭＯＳト
ランジスタはカットオフになる。このため、論理木４１
の論理出力節点ＴＦ、ＴＦ＿Ｘの電位は、論理「０」の
電位から僅かに上昇するのみである。論理木４１の論理
出力節点ＴＦ、ＴＦ＿Ｘの電位振幅が僅かであるという
ことは、論理木内部の節点における電位振幅はそれより
もさらに小さいということである。消費電力は論理振幅
の２乗に比例することから、同じＮＭＯＳ２線式論理木
を用いるＳＡ−Ｆ／Ｆ論理回路に比べて、論理木部の消
費電力が極めて小さい。

【００３７】また、ＳＡ−Ｆ／Ｆ論理回路では論理木が
高くなるほど論理確定までの時間も大きくなった。しか
し、ＤＣＳＬ回路では、論理木の高さに対する論理確定
時間の依存性が小さい（上記文献、ｐｐ．９８９、図１
８）。これも、論理木４１に対してあまり電流が流れ込
まない内にＮＭＯＳトランジスタＮＴ４２，ＮＴ４４が
カットオフになることによる。論理木４１の論理出力節
点ＴＦ、ＴＦ＿Ｘがあまり変動しないうちにセンスアン
プ４２側で論理確定を行うため、ＤＣＳＬ回路は、論理
木の節点が大きく変動するＳＡ−Ｆ／Ｆ論理回路に比べ
て論理木の高さの影響を受けにくい性質を持っている。

【００３８】

【発明が解決しようとする課題】しかしながら、上述し
た第１〜第４の従来例の各回路は、以下に示すような課
題を有している。

【００３９】第１従来例の課題第１の従来例として説明したスタティックＣＭＯＳ論理
回路の課題の一つは、グリッチによる消費電力が大きい
ことである。グリッチとは、組み合わせ論理回路の出力
節点や中間節点において過渡的に生じる、不正な信号遷
移のことをいう。ＣＭＯＳ論理回路においては、その消
費電力Ｐは、信号周波数をｆ、ゲート容量、配線容量な
どをＣ、信号振幅電位をＶとすると、次式で与えられ
る。

【００４０】

【数１】Ｐ＝ｆ・Ｃ・Ｖ² …（１）

【００４１】グリッチが発生すると信号周波数が見かけ
上大きくなり、上記（１）の関係から消費電力が増え
る。以下にグリッチの発生要因について、図２９に関連
付けて説明する。

【００４２】図２９において、入力信号Ａ、Ｂ、Ｃ、Ｄ
の初期論理電位はそれぞれ０、０、１、１であり、論理
関数出力Ｆの論理電位は「１」に定まっているとする。
そして、入力信号の遷移がＡ、Ｂ、Ｃ、Ｄ同時に起こら
ずに、図示しているようにＡ、Ｂ、Ｃ、Ｄの順で起こっ
たとする。

【００４３】入力信号Ａが論理「１」になったとき論理
回路ＬＣ１１の論理関数出力Ｆ１１は論理「０」に遷移
する。続いて入力信号Ｂが論理「１」になったとき論理
関数出力Ｆ１１は論理「１」に遷移する。さらに続いて
入力信号Ｃが論理「０」になったとき論理関数出力Ｆ１
１は論理「０」に遷移する。最後に、入力信号Ｄが論理
「０」に遷移したとき論理関数出力Ｆ１１は論理「１」
に遷移する。ここで行われた論理関数出力Ｆ１１の信号
遷移は、その瞬間の入力信号の変化に応じて出力された
正しい評価結果であって、個々の信号遷移自体に誤りが
含まれるものではない。しかし、論理関数出力Ｆ１１の
初期値は「１」で、最終的にも「１」になるものである
ことから、この間の信号遷移は不要なものであって、や
はり不正な信号遷移と言うべきである。

【００４４】またグリッチは入力信号の遷移が同時であ
っても起こりうる。時刻ｔにおける各節点の論理電位を
Ａ（ｔ）＝１のように表すとする。また、各論理ゲート
の出力は、たとえば次のように一つ過去の入力によって
決定されるものとする。

【００４５】

【数２】Ｒ（ｔ）＝Ｂ（ｔ−１）（＋）Ｃ（ｔ−１） …（２）

【００４６】上記（２）式で、ｔ＝０の初期状態におい
て、入力信号：Ａ（０）＝０、Ｂ（０）＝０、Ｃ（０）＝
１、Ｄ（０）＝１、中間節点：Ｒ（０）＝１、Ｓ（０）＝０、出力節点：Ｆ（０）＝１。

【００４７】ｔ＝１において入力信号が一斉に遷移し
て、入力信号：Ａ（１）＝１、Ｂ（１）＝１、Ｃ（１）＝
０、Ｄ（１）＝０、中間節点：Ｒ（１）＝１、Ｓ（１）＝０、出力節点：Ｆ（１）＝１。

【００４８】ｔ＝２において、入力信号：Ａ（２）＝１、Ｂ（２）＝１、Ｃ（２）＝
０、Ｄ（２）＝０、中間節点：Ｒ（２）＝１、Ｓ（２）＝＾（Ｒ（１）・Ｄ
（１））＝１、出力節点：Ｆ（２）＝＾（Ａ（１）（＋）Ｓ（１））＝
０。

【００４９】ｔ＝３において、入力信号：Ａ（３）＝１、Ｂ（３）＝１、Ｃ（３）＝
０、Ｄ（３）＝０、中間節点：Ｒ（３）＝１、Ｓ（３）＝＾（Ｒ（２）・Ｄ
（２））＝１、出力節点：Ｆ（３）＝＾（Ａ（２）（＋）Ｓ（２））＝
１以降、一定となる。ただし、＾は反転を示す。

【００５０】以上のように、論理関数出力Ｆは１→０→
１と遷移している。入力信号を同時に与えたとしても、
グリッチは発生する。これは共に内部の論理ゲート段数
の違いにより生じている。回路全体としての入力はＡ、
Ｂ、Ｃ、Ｄであるが、図２３における論理ゲートＥＮＲ
１１自身の入力は入力信号Ａ、および論理ゲートＮＡ１
１の出力信号Ｓである。信号Ｓの変化は、入力信号Ｂ、
Ｃの変化によって論理ゲートＥＲ１１が変化し、その後
に起こるものであるから、信号Ａと信号Ｓの変化の位相
は等しくはならない。したがって、個々のゲートの入力
を見れば、その信号遷移にはやはりばらつきがあり、結
果としてグリッチが生じ得る。

【００５１】ここまでの例は、入力信号にはグリッチが
含まれずに、入力信号や中間信号が変化する時間差によ
ってグリッチが発生するものであった。このようなグリ
ッチを特に生成グリッチという。一方で、入力信号に含
まれるグリッチによって生じる、伝搬グリッチというも
のがある。図２９では、入力信号Ｄ＝１の時、実現され
る論理関数はＦ１１＝Ａ（＋）Ｂ（＋）Ｃとなる。３つ
の入力信号の内２つがある論理値に固定されているとし
ても、残り１つの入力にグリッチが含まれると、出力Ｆ
１１にもグリッチが発生する。たとえば、本来的にはＡ
＝Ｂ＝Ｃ＝０である場合にも関わらず、Ａにグリッチが
発生し、０→１→０と変化した場合、出力Ｆ１１も０→
１→０と変化する。

【００５２】以上のように、グリッチの発生要因は、第
１に入力信号の遷移時刻がばらつくことにあり、第２に
組み合わせ論理回路内部で生じる遅延差によって個々の
論理ゲートの入力遷移がばらつくことにあり、第３に入
力信号に含まれるグリッチにある。これら３つの要因に
基づいてグリッチが発生しているすべての場合におい
て、論理回路はその瞬間の入力信号に応じた正しい論理
値を出力しているのであって、その瞬間において不正な
値を出力していることを、当の論理回路自身は知り得な
い。

【００５３】第１、第２の要因を解消するため、内部の
信号線上に非常に精密な遅延素子を挿入し、内部すべて
の論理ゲート入力に対する信号変化が揃うように調整す
る方法や、第３の要因を解消するため、１ビットの論理
値を表現するのに２つの信号線を用いて、信号の有効／
無効性を判断しながら論理判定を行う方法も考えられて
いる。しかし、これらの方法は実現が困難であったり、
ハードウェアコストが増大し、グリッチを低減した以上
に消費電力を費やしてしまう等の理由により実用的では
ない。故に、一般的なスタティックＣＭＯＳ論理回路に
おいてグリッチを完全に除去することは、原理上困難で
あり、実用上不可能である。

【００５４】第２従来例の課題第２の従来例として説明したＰＤＮ−Ｆ／Ｆ論理回路２
０が持つ特徴の中で最大のものは、パルスドクロックＰ
ＣＬＫを生成する機構（図２３中のパルスジェネレータ
２４）である。原理的には、ＰＤＮである論理木２３の
高さに合わせてパルスジェネレータ２４のＮＭＯＳトラ
ンジスタの直列接続する段数（高さ）を調節すれば、最
適なパルスドクロックＰＣＬＫの幅が得られる。しか
し、実際には、高さは同じでも横方向の規模は異なるか
ら、ＰＤＮにおける節点ＴＦの変化の早さがパルスジェ
ネレータ２４内で正確に再現できることはありえない。
横方向に規模が大きくなるということは、ＭＯＳの接合
容量や配線容量が大きくなることである。

【００５５】また、パルスジェネレータ２４がＰＤＮ−
Ｆ／Ｆ論理回路２０の本体部と別のセルとして分かれて
いる場合、パルスジェネレータ２４のパルスドクロック
ＰＣＬＫ出力端子とＰＤＮ−Ｆ／Ｆ論理回路本体のパル
スドクロック入力端子の間には、配線層を経由した金属
配線が必ず存在することになる。ＬＳＩ設計において
は、セルの配置・配線をＣＡＤによって自動的に行うこ
とが一般的である。この時ＣＡＤによって行われたセル
間配線の長さは一定ではなく、また事前に予測すること
も困難である。

【００５６】こうした設計手法をＰＤＮ−Ｆ／Ｆ論理回
路に適応した場合、パルスジェネレータ２４からのびる
パルスドクロックＰＣＬＫの配線長が設計を行う度に変
化する。金属配線は規制容量を持ち、その大きさは、概
して、配線長に比例するから、設計を行う度にパルスジ
ェネレータ２４のパルスドクロック出力端子に接続され
る負荷が変動する。配線負荷が変動するとき必ず、パル
スドクロックＰＣＬＫの幅も変化する。パルスドクロッ
クＰＣＬＫの幅はＰＤＮ−Ｆ／Ｆ論理回路のセットアッ
プタイム、ホールドタイムを直接的に決定する要素であ
る。故に、ＰＤＮ−Ｆ／Ｆ論理回路は、ＣＡＤによる配
置配線を行った場合、セットアップタイム、ホールドタ
イムが一定にはならない。セットアップタイム、ホール
ドタイムとは、タイミング解析などに利用するＬＳＩ設
計上重要な値であって、配置配線を実際に行うまでその
正確な値がわからないというのでは、実用に即したもの
とはいえない。

【００５７】一方、パルスジェネレータ２４をＰＤＮ−
Ｆ／Ｆ論理回路と併せて一つのセルにした場合には、パ
ルスジェネレータ２４の回路規模の大きさが問題とな
る。ＳＡ−Ｆ／Ｆ論理回路は、パルスジェネレータ２４
に相当するものを持たない代りに、論理木が単線式では
なく、２線式の双対な論理木を持つ。論理木の回路規模
はＳＡ−Ｆ／Ｆ論理回路の方が約２倍になるが、パルス
ジェネレータ２４の回路規模を考えれば、結果的にＳＡ
−Ｆ／Ｆ論理回路の方がコンパクトになる場合が多い。

【００５８】第３従来例の課題第３の従来例として説明したＳＡ−Ｆ／Ｆ論理回路３０
の課題は、論理確定までの時間がＭＭＯＳ論理木の電荷
放電速度にタイトに依存するところにある。図２６中の
の節点ＴＦ、ＴＦ＿Ｘは論理評価開始前に、論理「１」
の電位よりもＮＭＯＳトランジスタのしきい値分だけ低
い電位にプリチャージされる。論理評価開始とともに、
ＮＭＯＳ論理木３１を通して電荷が放電される。２つの
節点ＴＦ、ＴＦ＿Ｘの電位は最終的には両方ともに論理
「０」の電位になるが、どちらか１つが必ず一方よりも
速く論理「０」に至る。論理確定に関わるのは、速く論
理「０」になる方の節点である。

【００５９】節点が論理「０」の電位に至る時間は、オ
ンになっているＮＭＯＳトランジスタを単に抵抗として
考えれば、接地に至る経路上のＮＭＯＳトランジスタの
抵抗Ｒと論理木３１内の容量成分Ｃとによって、概し
て、決定される。端的に言えば、論理０電位に至る時間
は（総Ｒ・総Ｃ）に比例する。ＮＭＯＳトランジスタの
ゲート幅をＷｎ、ゲート長をＬｎとすれば、そのオン抵
抗Ｒは、（Ｌｎ／Ｗｎ）に比例する。論理木端点から接
地への経路上のトランジスタ数、すなわち論理木の高さ
をｈとおけば、総Ｒは（ｈ／Ｗｎ）に比例すると考えら
れる。ここで、一般にＬｎは製造プロセスで決定される
固定値であるから省略した。

【００６０】総Ｃは、配線容量、論理木３１内のＮＭＯ
Ｓの拡散容量などを含むものであって、論理木の高さｈ
に対して単調増加の関係にある。したがって、ＳＡ−Ｆ
／Ｆ論理回路３０の論理確定時間はＮＭＯＳ論理木の高
さｈに概して比例し、概してゲート幅Ｗｎに反比例す
る。論理木の高さは、現実する論理関数の入力信号の数
にほぼ等しい。たとえば、５入力ＥＸＯＲならば論理木
の高さは５となる。故に、論理関数が複雑になるほど
（入力信号数が多くなるほど）、ＳＡ−Ｆ／Ｆ論理回路
の論理確定時間は長くなる。

【００６１】こうして論理確定時間が長くなるのを軽減
しようとすれば、オン抵抗Ｒを小さくするために論理木
３１内のＮＭＯＳトランジスタのゲート幅Ｗｎを大きく
することになる。ＮＭＯＳトランジスタは、そのゲート
端子をドライブする側から見れば、（Ｗｎ・Ｌｎ）に比
例する容量成分を持つ。上述したように、消費電力は系
の持つ容量成分に比例する。故に、ＳＡ−Ｆ／Ｆ論理回
路３０においては、高速化と低消費電力化は同時には成
り立たない。

【００６２】第４従来例の課題第４の従来例として説明したＤＣＳＬ回路４０は、上記
文献中で自ら指摘しているように、回路定数のばらつき
やノイズ等に著しく弱い。フリップフロップの動作の初
期状態においては、センスアンプ３２内部の節点ＴＨ、
ＴＨ＿Ｘは短絡されて、ＮＭＯＳしきい値に近い電圧に
初期化されている。クロック反転信号ＣＬＫ＿Ｘが論理
「０」になる（ＣＬＫが立ち上がる）と、両節点は切り
離され、論理木接点ＴＦ、ＴＦ＿Ｘにそれぞれ流れ込む
電流の大きさによって、節点ＴＨ、ＴＨ＿Ｘの電位に差
が生じ、ＰＭＯＳトランジスタＰＴ４２，ＰＴ４３、お
よびＮＭＯＳトランジスタＮＴ４１，ＮＴ４２からなる
インバータ対によって拡大され、論理値が確定される。

【００６３】もしこの過程において、カップリングノイ
ズなどによる不正な電位変動が節点Ｈ、Ｈ＿Ｘのどちら
かに起こった場合、誤った論理値に確定するおそれがあ
る。その不正な電位変動が微弱なもの（論理振幅の１／
１０〜１／２０程度）であったとしても、動作開始時に
おける節点ＴＨ、ＴＨ＿Ｘの電位変動も小さいため、そ
の影響を受けやすい。たとえば、正しい論理値確定がＨ
＝０、Ｈ＿Ｘ＝１になる場合、節点ＴＨに対してその電
位を持ち上げようとするノイズが加わった場合を考え
る。論理木接点ＴＦは接地へ至る経路を持ち、節点ＴＨ
上の電荷はＮＭＯＳトランジスタＮＴ４３を通して引き
抜かれる。しかし、このＮＭＯＳトランジスタＮＴ４４
３のゲート端子に掛かる電圧は節点ＴＨ＿Ｘの電位に他
ならず、ＮＭＯＳトランジスタのしきい値近傍より少し
大きい程度の電圧である。このため、ＮＭＯＳトランジ
スタＮＴ４３は十分にオンにならず、その導通抵抗はか
なり大きい。したがって、ノイズによって上昇した不正
な電位変動をすぐには引き下げることができない。この
時の節点ＴＨの電位が節点ＴＨ＿Ｘの電位よりも大きい
場合、センスアンプ４２の働きによって、論理値はＨ＝
０、Ｈ＿Ｘ＝１に確定されてしまう。

【００６４】カップリングノイズが無い場合でも、回路
定数のばらつきによって誤った論理値に確定する場合が
ある。たとえば、正しい論理値確定がＨ＝０、Ｈ＿Ｘ＝
１になる場合でも、節点ＴＨにぶら下がる寄生容量が、
節点ＴＨ＿Ｘのそれよりも小さい場合を考える。フリッ
プフロップの動作開始時において、ＰＭＯＳトランジス
タＰＴ４１〜ＰＴ４３を通して供給される電荷によって
両節点の電位は僅かに上昇する。論理木接点ＴＦが接地
へ至る経路を持つため、正しい論理確定が行われる場合
なら節点ＴＨの上昇の仕方は節点ＴＨ＿Ｘのそれよりも
遅くなる。このようにして生じる電位差がセンスアンプ
４２で拡大され、正しい論理値に確定される。

【００６５】しかし、節点ＴＨ、ＴＨ＿Ｘにそれぞれ接
続される寄生容量に著しく差があって節点ＴＨ＿Ｘの方
が大きい場合、節点ＴＨ＿Ｘの方が節点ＴＨよりも遅く
上昇する。本来、節点ＴＨに供給される電荷はＮＭＯＳ
トランジスタＮＴ４３を通して論理木４１に引き抜かれ
るため、節点ＴＨ＿Ｘよりも低い電位に保たれるはずで
ある。しかし、前述したように、ＮＭＯＳトランジスタ
ＮＴ４３は十分にオンになっていなくて、その導通抵抗
がかなり大きく、寄生容量の差を十分に吸収できない。
こうして、本来なら素早く電位が上昇すべき節点が、誤
って遅く上昇してしまい、誤った論理値に確定される現
象が存在する。

【００６６】回路定数のばらつき、カップリングノイズ
のいずれの場合であっても、その根本的な問題点はセン
スアンプ４２と論理木４１を切り離す役目を持つ、ＮＭ
ＯＳトランジスタＮＴ４３，ＮＴ４４にある。論理確定
動作の過程において、これらＮＭＯＳトランジスタＮＴ
４３，ＮＴ４４のゲート端子に加えられる電圧がＮＭＯ
Ｓトランジスタのしきい値電圧よりも少し大きい程度で
あるため、これらＮＭＯＳトランジスタの導通抵抗は、
通常オンになっているＮＭＯＳトランジスタのそれより
も、かなり大きい。この導通抵抗の大きさが、回路定数
のばらつきや、カップリングノイズによって生じる不正
な電位変動を吸収できない原因となっている。

【００６７】本発明は、かかる事情に鑑みてなされたも
のであり、その第１の目的は、論理木とセンスアンプ、
ＲＳラッチという組み合わせにより、スタティックＣＭ
ＯＳ論理回路で発生していたグリッチを除去して低電力
化を図り、また動的論理回路の特性を活かして高速な動
作を実現することが可能なフリップフロップを提供する
ことにある。

【００６８】また、本発明の第２の目的は、２線式論理
木を備えることによって、ＰＤＮ−Ｆ／Ｆ論理回路のよ
うな短い幅のパルスを発生させる機構を廃し、ＣＡＤに
よる自動配置・配線による設計を容易にすることが可能
な論理回路を提供することにある。

【００６９】また、本発明の第３の目的は、論理木の高
さや論理木内のＭＯＳのゲート幅に対する動作速度の依
存性を、ＳＡ−Ｆ／Ｆ論理回路よりも小さくし、入力信
号の多い複雑な論理関数を実現した場合でも高速な動作
を実現することが可能な論理回路を提供することにあ
る。

【００７０】また、本発明の第４の目的は、回路定数の
ばらつきやカップリングノイズに対して強く、ＤＣＳＬ
回路よりも安定した動作を実現することが可能な論理回
路を提供することにある。

【００７１】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、論理関数評価結果を同期信号に同期して
出力する論理回路であって、入力信号に応じて一方の線
のみが基準電位に至る経路を形成し、所望の論理関数を
実現する２線式論理木と、上記２線式論理木の第１の論
理出力および第２の論理出力を受ける第１の論理入力節
点および第２の論理入力節点と、第１の論理出力節点
と、第２の論理出力節点と、駆動を示す同期信号を受け
て作動し、上記第１の論理入力節点および第２の論理入
力節点に入力される第１の論理入力および第２の論理入
力が持つ導通抵抗の差に応じて第１の論理出力および第
２の論理出力の論理電位を異なる第１のレベルおよび第
２のレベルに確定させるセンスアンプと、休止段階を示
す同期信号を受けたときに上記第１の論理出力節点と第
２の論理出力節点とを短絡させる第１のスイッチ手段
と、上記第１の論理入力節点と上記第１の論理出力節点
とを制御端子の電位に応じて電気的に接続または切り離
す第２のスイッチ手段と、上記第２の論理入力節点と上
記第２の論理出力節点とを制御端子の電位に応じて電気
的に接続または切り離す第３のスイッチ手段と、上記休
止段階を含み上記センスアンプで論理が確定されていな
い段階では、上記第２のスイッチ手段および第３のスイ
ッチ手段の制御端子に接続された制御節点の電位を、第
２および第３のスイッチ手段が接続された各２端子間を
少なくとも接続可能とする電位に設定する第１の設定手
段と、上記センスアンプで論理が確定される段階では、
上記第１の論理出力節点または第２の論理出力節点の電
位に応じて上記制御節点の電位を、第２および第３のス
イッチ手段が接続された各２端子間を少なくとも切り離
し可能とする電位に設定する第２の設定手段とを有する
論理木切り離し制御手段とを有するセンシングラッチ部
と、セット端子に上記センシングラッチ部の第１の論理
出力を受け、リセット端子に上記センシングラッチ部の
第２の論理出力を受け、上記同期信号の１周期間、セン
シングラッチ部の論理出力を保持するセット・リセット
ラッチ部とを有する。

【００７２】また、本発明では、上記論理木切り離し制
御手段の第１の設定手段は、上記第２のスイッチ手段お
よび第３のスイッチ手段とを接続状態とすることが可能
な第１の電源電位と上記制御節点間に接続され、休止段
階を示す同期信号を制御端子に受けて導通する第４のス
イッチ手段を含み、上記第２の設定手段は、上記第２の
スイッチ手段および第３のスイッチ手段とを切り離し状
態とすることが可能な第２の電源電位と上記制御節点間
に接続され、制御端子が上記第１の論理出力節点に接続
され、第１の論理出力電位が第１のレベルのときに導通
する第５のスイッチ手段と、上記第２の電源電位と上記
制御節点間に接続され、制御端子が上記第２の論理出力
節点に接続され、第２の論理出力電位が第１のレベルの
ときに導通する第６のスイッチ手段とを含む。

【００７３】また、本発明では、上記論理木切り離し制
御手段の第１の設定手段は、上記第２のスイッチ手段お
よび第３のスイッチ手段とを接続状態とすることが可能
な第１の電源電位と上記制御節点間に接続され、休止段
階を示す同期信号を制御端子に受けて導通する第４のス
イッチ手段を含み、上記第２の設定手段は、中間節点と
上記制御節点間に接続され、制御端子が上記第１の論理
出力節点に接続され、第１の論理出力電位が第１のレベ
ルのときに導通する第５のスイッチ手段と、上記中間節
点と上記制御節点間に接続され、制御端子が上記第２の
論理出力節点に接続され、第２の論理出力電位が第１の
レベルのときに導通する第６のスイッチ手段と、上記第
２のイッチ手段および第３のスイッチ手段とを切り離し
状態とすることが可能な第２の電源電位と上記中間節点
間に接続され、上記第４のスイッチ手段が導通するとき
は非導通状態に保持され、当該第４のスイッチ手段が非
導通状態に保持されるときは導通する第７のスイッチ手
段とを含む。

【００７４】また、本発明では、上記論理木切り離し制
御手段の第１の設定手段は、上記第２のスイッチ手段お
よび第３のスイッチ手段とを接続状態とすることが可能
な第１の電源電位と上記制御節点間に直列に接続され、
それぞれ休止段階時にの第１の論理出力節点の電位およ
び第２の論理出力節点の電位を制御端子に受けて導通す
る第４のスイッチ手段および第５のスイッチ手段を含
み、上記第２の設定手段は、上記第２のスイッチ手段お
よび第３のスイッチ手段とを切り離し状態とすることが
可能な第２の電源電位と上記制御節点間に接続され、制
御端子が上記第１の論理出力節点に接続され、第１の論
理出力電位が第１のレベルのときに導通する第６のスイ
ッチ手段と、上記第２の電源電位と上記制御節点間に接
続され、制御端子が上記第２の論理出力節点に接続さ
れ、第２の論理出力電位が第１のレベルのときに導通す
る第７のスイッチ手段とを含む。

【００７５】また、本発明は、論理関数評価結果を同期
信号に同期して出力する論理回路であって、入力信号に
応じて一方の線のみが基準電位に至る経路を形成し、所
望の論理関数を実現する２線式論理木と、上記２線式論
理木の第１の論理出力および第２の論理出力を受ける第
１の論理入力節点および第２の論理入力節点と、第１の
論理出力節点と、第２の論理出力節点と、駆動を示す同
期信号を受けて作動し、上記第１の論理入力節点および
第２の論理入力節点に入力される第１の論理入力および
第２の論理入力が持つ導通抵抗の差に応じて第１の論理
出力および第２の論理出力の論理電位を異なる第１のレ
ベルおよび第２のレベルに確定させるセンスアンプと、
休止段階を示す同期信号を受けたときに上記第１の論理
出力節点と第２の論理出力節点とを短絡させる第１のス
イッチ手段と、上記第１の論理入力節点と上記第１の論
理出力節点とを制御端子の電位に応じて電気的に接続ま
たは切り離す第２のスイッチ手段と、上記第２の論理入
力節点と上記第２の論理出力節点とを制御端子の電位に
応じて電気的に接続または切り離す第３のスイッチ手段
と、上記休止段階を含み上記センスアンプで論理が確定
されていない段階では、上記第２のスイッチ手段および
第３のスイッチ手段の制御端子に接続された制御節点の
電位を、第２および第３のスイッチ手段が接続された各
２端子間を少なくとも接続可能とする電位に設定する第
１の設定手段と、上記センスアンプで論理が確定される
段階では、上記第１の論理出力節点または第２の論理出
力節点の電位に応じて上記制御節点の電位を、第２およ
び第３のスイッチ手段が接続された各２端子間を少なく
とも切り離し可能とする電位に設定する第２の設定手段
とを有する論理木切り離し制御手段とを有するセンシン
グラッチ部と、セット端子に上記センシングラッチ部の
第１の論理出力を受け、リセット端子に上記センシング
ラッチ部の第２の論理出力を受け、上記同期信号の１周
期間、センシングラッチ部の論理出力を保持するセット
・リセットラッチ部と、上記２線式論理木の基準電位に
至る経路と当該基準電位間を、上記休止段階時には電気
的に切り離し、休止段階時以外には接続する第４のスイ
ッチ手段とを有する。

【００７６】また、本発明では、上記論理木切り離し制
御手段の第１の設定手段は、上記第２のスイッチ手段お
よび第３のスイッチ手段とを接続状態とすることが可能
な第１の電源電位と上記制御節点間に接続され、休止段
階を示す同期信号を制御端子に受けて導通する第５のス
イッチ手段を含み、上記第２の設定手段は、上記第２の
スイッチ手段および第３のスイッチ手段とを切り離し状
態とすることが可能な第２の電源電位と上記制御節点間
に接続され、制御端子が上記第１の論理出力節点に接続
され、第１の論理出力電位が第１のレベルのときに導通
する第６のスイッチ手段と、上記第２の電源電位と上記
制御節点間に接続され、制御端子が上記第２の論理出力
節点に接続され、第２の論理出力電位が第１のレベルの
ときに導通する第７のスイッチ手段とを含む。

【００７７】また、本発明では、上記論理木切り離し制
御手段の第１の設定手段は、上記第２のスイッチ手段お
よび第３のスイッチ手段とを接続状態とすることが可能
な第１の電源電位と上記制御節点間に接続され、休止段
階を示す同期信号を制御端子に受けて導通する第５のス
イッチ手段を含み、上記第２の設定手段は、中間節点と
上記制御節点間に接続され、制御端子が上記第１の論理
出力節点に接続され、第１の論理出力電位が第１のレベ
ルのときに導通する第６のスイッチ手段と、上記中間節
点と上記制御節点間に接続され、制御端子が上記第２の
論理出力節点に接続され、第２の論理出力電位が第１の
レベルのときに導通する第７のスイッチ手段と、上記第
２のイッチ手段および第３のスイッチ手段とを切り離し
状態とすることが可能な第２の電源電位と上記中間節点
間に接続され、上記第５のスイッチ手段が導通するとき
は非導通状態に保持され、当該第５のスイッチ手段が非
導通状態に保持されるときは導通する第８のスイッチ手
段とを含む。

【００７８】また、本発明では、上記論理木切り離し制
御手段の第１の設定手段は、上記第２のスイッチ手段お
よび第３のスイッチ手段とを接続状態とすることが可能
な第１の電源電位と上記制御節点間に直列に接続され、
それぞれ休止段階時にの第１の論理出力節点の電位およ
び第２の論理出力節点の電位を制御端子に受けて導通す
る第５のスイッチ手段および第６のスイッチ手段を含
み、上記第２の設定手段は、上記第２のスイッチ手段お
よび第３のスイッチ手段とを切り離し状態とすることが
可能な第２の電源電位と上記制御節点間に接続され、制
御端子が上記第１の論理出力節点に接続され、第１の論
理出力電位が第１のレベルのときに導通する第７のスイ
ッチ手段と、上記第２の電源電位と上記制御節点間に接
続され、制御端子が上記第２の論理出力節点に接続さ
れ、第２の論理出力電位が第１のレベルのときに導通す
る第８のスイッチ手段とを含む。

【００７９】また、本発明は、論理関数評価結果を同期
信号に同期して出力する論理回路であって、入力信号に
応じて一方の線のみが基準電位に至る経路を形成し、所
望の論理関数を実現する２線式論理木と、上記２線式論
理木の第１の論理出力および第２の論理出力を受ける第
１の論理入力節点および第２の論理入力節点と、第１の
論理出力節点と、第２の論理出力節点と、駆動を示す同
期信号を受けて作動し、上記第１の論理入力節点および
第２の論理入力節点に入力される第１の論理入力および
第２の論理入力が持つ導通抵抗の差に応じて第１の論理
出力および第２の論理出力の論理電位を異なる第１のレ
ベルおよび第２のレベルに確定させるセンスアンプと、
休止段階を示す同期信号を受けたときに上記第１の論理
出力節点と第２の論理出力節点とを短絡させる第１のス
イッチ手段と、上記第１の論理入力節点と上記第１の論
理出力節点とを制御端子の電位に応じて電気的に接続ま
たは切り離す第２のスイッチ手段と、上記第２の論理入
力節点と上記第２の論理出力節点とを制御端子の電位に
応じて電気的に接続または切り離す第３のスイッチ手段
と、上記休止段階を含み上記センスアンプで論理が確定
されていない段階では、上記第２のスイッチ手段および
第３のスイッチ手段の制御端子に接続された制御節点の
電位を、第２および第３のスイッチ手段が接続された各
２端子間を少なくとも接続可能とする電位に設定する第
１の設定手段と、上記センスアンプで論理が確定される
段階では、上記第１の論理出力節点または第２の論理出
力節点の電位に応じて上記制御節点の電位を、第２およ
び第３のスイッチ手段が接続された各２端子間を少なく
とも切り離し可能とする電位に設定する第２の設定手段
とを有する論理木切り離し制御手段とを有するセンシン
グラッチ部と、セット端子に上記センシングラッチ部の
第１の論理出力を受け、リセット端子に上記センシング
ラッチ部の第２の論理出力を受け、上記同期信号の１周
期間、センシングラッチ部の論理出力を保持するセット
・リセットラッチ部と、上記２線式論理木の基準電位に
至る経路と当該基準電位間を、上記休止段階時には電気
的に切り離し、休止段階時以外には接続する第４のスイ
ッチ手段と、上記第４のスイッチ手段が休止段階で上記
２線式論理木の基準電位に至る経路と当該基準電位間を
切り離している期間であって、上記同期信号が休止段階
を示すままで停止した場合に、上記２線式論理木の基準
電位に至る経路と当該基準電位間を強制的に接続する第
５のスイッチ手段とを有する。

【００８０】また、本発明では、上記論理木切り離し制
御手段の第１の設定手段は、上記第２のスイッチ手段お
よび第３のスイッチ手段とを接続状態とすることが可能
な第１の電源電位と上記制御節点間に接続され、休止段
階を示す同期信号を制御端子に受けて導通する第６のス
イッチ手段を含み、上記第２の設定手段は、上記第２の
スイッチ手段および第３のスイッチ手段とを切り離し状
態とすることが可能な第２の電源電位と上記制御節点間
に接続され、制御端子が上記第１の論理出力節点に接続
され、第１の論理出力電位が第１のレベルのときに導通
する第７のスイッチ手段と、上記第２の電源電位と上記
制御節点間に接続され、制御端子が上記第２の論理出力
節点に接続され、第２の論理出力電位が第１のレベルの
ときに導通する第８のスイッチ手段とを含む。

【００８１】また、本発明では、上記論理木切り離し制
御手段の第１の設定手段は、上記第２のスイッチ手段お
よび第３のスイッチ手段とを接続状態とすることが可能
な第１の電源電位と上記制御節点間に接続され、休止段
階を示す同期信号を制御端子に受けて導通する第６のス
イッチ手段を含み、上記第２の設定手段は、中間節点と
上記制御節点間に接続され、制御端子が上記第１の論理
出力節点に接続され、第１の論理出力電位が第１のレベ
ルのときに導通する第７のスイッチ手段と、上記中間節
点と上記制御節点間に接続され、制御端子が上記第２の
論理出力節点に接続され、第２の論理出力電位が第１の
レベルのときに導通する第８のスイッチ手段と、上記第
２のイッチ手段および第３のスイッチ手段とを切り離し
状態とすることが可能な第２の電源電位と上記中間節点
間に接続され、上記第６のスイッチ手段が導通するとき
は非導通状態に保持され、当該第６のスイッチ手段が非
導通状態に保持されるときは導通する第９のスイッチ手
段とを含む。

【００８２】また、本発明では、上記論理木切り離し制
御手段の第１の設定手段は、上記第２のスイッチ手段お
よび第３のスイッチ手段とを接続状態とすることが可能
な第１の電源電位と上記制御節点間に直列に接続され、
それぞれ休止段階時にの第１の論理出力節点の電位およ
び第２の論理出力節点の電位を制御端子に受けて導通す
る第６のスイッチ手段および第７のスイッチ手段を含
み、上記第２の設定手段は、上記第２のスイッチ手段お
よび第３のスイッチ手段とを切り離し状態とすることが
可能な第２の電源電位と上記制御節点間に接続され、制
御端子が上記第１の論理出力節点に接続され、第１の論
理出力電位が第１のレベルのときに導通する第８のスイ
ッチ手段と、上記第２の電源電位と上記制御節点間に接
続され、制御端子が上記第２の論理出力節点に接続さ
れ、第２の論理出力電位が第１のレベルのときに導通す
る第９のスイッチ手段とを含む。

【００８３】また、本発明に係る各論理回路では、上記
センシングラッチ部のセンスアンプは、第１のインバー
タと第２のインバータを有し、第１のインバータの出力
と第２のインバータの入力とが接続され、その接続点が
上記第１の論理出力節点に接続され、第１のインバータ
の入力と第２のインバータの出力とが接続され、その接
続点が上記第２の論理出力節点に接続され、上記第１の
スイッチ手段は、上記第１のインバータの入力と第２の
インバータの入力との間に接続されている。

【００８４】本発明によれば、センシングラッチ部にお
いて、たとえば同期信号が休止段階を示す論理「０」の
場合には、センスアンプは駆動能力を持たず、第１のス
イッチ手段、第２のスイッチ手段、および第３のスイッ
チ手段が導通状態となる。その結果、センシングラッチ
部においては、論理木の第１の論理出力が入力される第
１の論理入力節点、論理木の第２の論理出力が入力され
る第２の論理入力節点、セット・リセットラッチ部へ第
１の論理出力を出力するための第１の論理出力節点、お
よびセット・リセットラッチ部へ第１の論理出力を出力
するための第２の論理出力節点がすべて短絡される状態
となる。

【００８５】この休止段階から、同期信号が論理「０」
から論理「１」に遷移した直後の駆動段階においては、
センスアンプは駆動能力を持ち、第１のスイッチ手段は
非導通状態となり、第２および第３のスイッチ手段は導
通状態のままに保持されている。したがって、この駆動
段階においては、第１の論理出力節点と第１の論理入力
節点間、並びに第２の論理出力節点と第２の論理入力節
点間は短絡される。かつ、短絡状態にある第１の論理出
力節点および第１の論理入力節点と第２の論理出力節点
および第２の論理入力節点間は解放される状態となる。

【００８６】論理値確定後の同期信号が論理「１」であ
る期間（確定段階）においては、センスアンプは駆動能
力を持ち、第１の論理出力節点と第１の論理入力節点
間、並びに第２の論理出力節点と第２の論理入力節点間
はすべて切り離される状態となる。

【００８７】また、本発明によれば、同期信号が論理
「０」になる期間（休止段階）において論理木と基準電
位との間が第４のスイッチ手段によって電気的に切り離
されて、センシングラッチ部、２線式論理木内の電荷が
基準電位、すなわち接地へ逃げることが防止される。こ
れにより、低消費電力化を図ることをできる。

【００８８】また、本発明によれば、たとえば同期信号
が論理「０」で停止して第４のスイッチ手段が非導通状
態となり続けるときに、第５のスイッチ手段が導通状態
に保持される。これにより、センシングラッチ部内、２
線式論理木内の内部節点を完全な論理「０」の電位に固
定させることができる。その結果、セット・リセットラ
ッチ部でのリーク電流低減を図ることができる。

【００８９】

【発明の実施の形態】第１実施形態図１は、本発明に係る論理回路の第１の実施形態を示す
ブロック図である。

【００９０】本第１の実施形態に係る論理回路１００
は、図１に示すように、ＮＭＯＳ２線式論理木部１１
０、ＳＲラッチ部１２０、およびセンスアンプを含むセ
ンシングラッチ部１３０を主構成要素として有してい
る。

【００９１】ＮＭＯＳ２線式論理木部１１０は、論理関
数の入力信号がＡ１、Ａ２、…、Ａｎであるとして、そ
の反転信号Ａ１＿Ｘ、Ａ２＿Ｘ、…、Ａｎ＿Ｘと共に与
えられたとき、論理木端…ＴＦ、ＴＦ＿Ｘのどちらか一
方が必ず接地へ至る経路を持ち、もう一方は必ずハイイ
ンピーダンス状態になる。

【００９２】ＮＭＯＳ２線式論理木部１１０は、このよ
うな性質を満たしていれば、その実現方法は問われない
が、たとえば図２に示すように構成される。具体的に
は、図２のＮＭＯＳ２線式論理木部１１０は、４入力
Ａ，Ｂ，Ｃ，Ｄの場合を示し、ＮＭＯＳトランジスタＮ
Ｔ1101〜ＮＴ1112を有している。

【００９３】ＮＭＯＳ２線式論理木部１１０において、
ＮＭＯＳトランジスタＮＴ1101、ＮＴ1107、およびＮＴ
1111が論理関数出力節点ＴＦ１と接地との間に直列に接
続されている。また、ＮＭＯＳトランジスタＮＴ1104、
ＮＴ1106，ＮＴ1110、およびＮＴ1112が論理関数出力節
点ＴＦ＿Ｘ１と接地との間に直列に接続されている。

【００９４】論理出力節点ＴＦ＿Ｘ１と、ＮＭＯＳトラ
ンジスタＮＴ1101およびＮＴ1107の接続点との間にＮＭ
ＯＳトランジスタＮＴ1102が接続され、論理出力節点Ｔ
Ｆ１と、ＮＭＯＳトランジスタＮＴ1104およびＮＴ1106
の接続点との間にＮＭＯＳトランジスタＮＴ1103が接続
されている。そして、ＮＭＯＳトランジスタＮＴ1101お
よびＮＴ1104のゲートに信号ＡをインバータＩＮＶ１０
１で反転させた反転信号Ａ＿Ｘが供給され、ＮＭＯＳト
ランジスタＮＴ1102およびＮＴ1103のゲートに信号Ａが
供給される。

【００９５】ＮＭＯＳトランジスタＮＴ1101およびＮＴ
1107の接続点とＮＭＯＳトランジスタＮＴ1106およびＮ
Ｔ1110の接続点との間にＮＭＯＳトランジスタＮＴ1105
が接続されている。そして、ＮＭＯＳトランジスタＮＴ
1105ののゲートに信号ＤをインバータＩＮＶ１０２で反
転させた反転信号Ｄ＿Ｘが供給され、ＮＭＯＳトランジ
スタＮＴ1106のゲートに信号Ｄが供給される。

【００９６】ＮＭＯＳトランジスタＮＴ1106およびＮＴ
1110の接続点とＮＭＯＳトランジスタＮＴ1107およびＮ
Ｔ1111の接続点との間にＮＭＯＳトランジスタＮＴ1108
が接続され、ＮＭＯＳトランジスタＮＴ1101およびＮＴ
1107の接続点とＮＭＯＳトランジスタＮＴ1110およびＮ
Ｔ1112の接続点との間にＮＭＯＳトランジスタＮＴ1109
が接続されている。そして、ＮＭＯＳトランジスタＮＴ
1107およびＮＴ1110のゲートに信号ＣをインバータＩＮ
Ｖ１０３で反転させた反転信号Ｃ＿Ｘが供給され、ＮＭ
ＯＳトランジスタＮＴ1108およびＮＴ1109のゲートに信
号Ｃが供給される。また、ＮＭＯＳトランジスタＮＴ11
11のゲートに信号ＢをインバータＩＮＶ１０４で反転さ
せた反転信号Ｂ＿Ｘが供給され、ＮＭＯＳトランジスタ
ＮＴ1112のゲートに信号Ｂが供給される。

【００９７】ＳＲラッチ部１２０は、セット（Ｓ）端子
にセンシングラッチ部１３０の出力節点ＴＨからの論理
出力Ｈを受け、リセット（Ｒ端）にセンシングラッチ部
１３０の出力節点ＴＨ＿Ｘからの論理出力Ｈ＿Ｘを受け
て、センシングラッチ部１３０の論理出力を保持して、
Ｑ出力からデータを出力する。

【００９８】ＳＲラッチ部１２０は、一般に２つのＮＡ
ＮＤゲート、あるいは２つのＮＯＲゲートで実現される
ような、セット・リセットラッチの機能を持っていれば
その実現方法は問われない。ＮＡＮＤ型とＮＯＲ型で
は、保持モードがＳ端子、Ｒ端子共に論理「１」である
場合（ＮＡＮＤ型）と、共の論理「０」（ＮＯＲ型）で
ある場合という点で違いがある。このため、センシング
ラッチ部１３０の出力節点ＴＨ、ＴＨ＿Ｘの極性によっ
て使い分ける必要がある。センシングラッチ部１３０の
極性とは、後述するようなその休止段階（フリップフロ
ップ動作初期状態）において出力される電位が、節点Ｔ
Ｈ、ＴＨ＿Ｘともに論理「１」であるか論理「０」であ
るかの違いを示す。

【００９９】図２に示す論理回路１００においては、Ｓ
Ｒラッチ１２０は２つのＮＯＲゲートＮＲ１２１，ＮＲ
１２２で実現している。また、図２の論理回路１００に
おいては、ＮＭＯＳ２線式論理木部１１０は、Ｆ＝Ａ
（＋）｛（Ｂ（＋）Ｃ）・Ｄ｝という論理関数を実現し
ている。入力信号Ａ、Ｂ、Ｃ、Ｄがどのような論理値の
組み合わせになっても、論理木節点ＴＦ１、ＴＦ＿Ｘ１
のどちらか一方に接地へ至る経路が存在することは、休
止段階においてセンシングラッチ部１３０の出力節点Ｔ
Ｈ、ＴＨ＿Ｘのを完全な論理「０」の電位に固定するこ
とに貢献している。

【０１００】センシングラッチ部１３０は、図３に示す
ように、駆動制御によって動作するセンスアンプ１３１
と、この駆動制御によって論理出力ＨおよびＨ＿Ｘ用節
点ＴＨとＴＨ＿Ｘを短絡する第１のスイッチ手段として
のスイッチ１３２と、論理木切り離し制御部１３３と、
論理木切り離し制御部１３３に制御されて、節点ＴＨと
論理入力用節点ＴＦ２、節点ＴＨ＿Ｘと論理入力用節点
ＴＦ＿Ｘをそれぞれ短絡する第２のスイッチ手段として
のスイッチ１３４、第３のスイッチ手段としてのスイッ
チ１３５を主構成要素として有している。ここでいう駆
動制御とは、クロック信号（同期信号）ＣＬＫや、その
反転信号ＣＬＫ＿Ｘを指す。

【０１０１】上述したように、ＮＭＯＳ２線式論理木部
１１０とＳＲラッチ部１３０は、その実現方法はあまり
細かく規定されていない。本発明の最大の特徴は、セン
シングラッチ部１３０にある。以下、センシングラッチ
部１３０の動作の定義、および具体的な構成および機能
について、図面に関連付けて順を追って説明する。な
お、説明の都合上、クロック信号（同期信号）ＣＬＫの
立ち上がりに同期して論理関数が行われるものと仮定す
る。

【０１０２】図４、図５、および図６に示すように、セ
ンシングラッチ部１３０の動作は、「休止段階」、「駆
動段階」、および「確定段階」の３つの段階に分けられ
る。

【０１０３】クロック信号ＣＬＫが論理「０」である期
間を図４に示す「休止段階」と呼ぶ。これは、いわゆる
「フリップフロップ動作の初期状態」に相当する。

【０１０４】この休止段階においては、クロック信号Ｃ
ＬＫおよびその反転信号ＣＬＫ＿Ｘによって動作の休止
が示され、センスアンプ１３１は駆動能力を持たず節点
ＴＨ、ＴＨ＿Ｘの電位に干渉しない。そして、スイッチ
１３２は節点ＴＨ、ＴＨ＿Ｘ間を短絡する。節点ＴＨ、
ＴＨ＿Ｘ上の論理値が確定されていない時、論理木切り
離し制御部１３３はスイッチ１３４，１３５に対して接
続を示す。これにより、節点ＴＨとＴＦ２間、および節
点ＴＨ＿ＸとＴＦ＿Ｘ２間はそれぞれ短絡される。ここ
で、節点Ｈ、Ｈ＿Ｘ上の論理値が確定されていない時と
は、節点Ｈ、Ｈ＿Ｘの電位が等しいか、異なっていても
その差が小さく論理値が判然としない状態をいう。この
休止段階においては節点ＴＨ、ＴＨ＿Ｘ、ＴＦ２、ＴＦ
＿Ｘ２のすべてがスイッチによって短絡されている状態
となる。この時の節点ＴＨ、ＴＨ＿Ｘの論理値はＳＲラ
ッチ部１２０にとっての保持モードを示している。

【０１０５】クロック信号信号ＣＬＫが論理「０」から
論理「１」に切り替わる瞬間から、節点ＴＨ、ＴＨ＿Ｘ
の論理値が確定されるまでの期間を「駆動段階」と呼
ぶ。この場合、図５に示すように、スイッチ１３２はオ
フとなって節点ＴＨとＴＨ＿Ｘを切り離し、センスアン
プ１３１は駆動能力を持って節点ＴＨ、ＴＨ＿Ｘの電位
に干渉し、どちらかを論理「０」に、もう一方を論理
「１」にしようと働きかける。しかし、節点ＴＨ、ＴＨ
＿Ｘにおける論理値は未だ確定していない。前段階に引
き続き、論理木切り離し制御部１３３はスイッチ１３
４、１３５に対して接続を示し、節点ＴＨとＴＦ２間、
および節点ＴＨ＿ＸとＴＦ＿Ｘ２間をそれぞれ短絡す
る。したがって、センスアンプ１３１と論理木節点ＴＦ
１、ＴＦ＿Ｘ１との間に干渉が生じる。論理木節点ＴＦ
１、ＴＦ＿Ｘ１のどちらか一方が必ず接地へ至る経路を
持ち、節点ＴＨ、ＴＨ＿Ｘのどちらか一方を論理０に向
けて引き下げようとする。こうした干渉を受けて、それ
まで同じだった節点ＴＨ、ＴＨ＿Ｘの電位に異なる方向
に変化し始める。

【０１０６】前段階で変化し始めた節点ＴＨ、ＴＨ＿Ｘ
の論理値が確定する瞬間から、クロック信号ＣＬＫが論
理「１」から論理「０」に戻るまでの期間を「確定段
階」と呼ぶ。この場合、図６に示すように、センスアン
プ１３１が駆動能力を持ち、スイッチ１３２がオフにな
っているため、節点ＴＨ、ＴＨ＿Ｘの電位は安定して維
持される。節点ＴＨ、ＴＨ＿Ｘの論理値が明確になった
段階で、論理木切り離し制御部１３３はスイッチ１３
４，１３５に対して切断を示す。これにより、スイッチ
１３４，１３５はオフになり、センスアンプ１３１と論
理木１１０が電気的に切り離される。このため、この後
に入力信号に変化があって、論理木１１０の接地へ至る
経路が変わったとしても、節点ＴＨ、ＴＨ＿Ｘに対して
は何等影響がない。したがってこの段階においては、入
力信号が変化したとしても、節点ＴＨ、ＴＨ＿Ｘの電位
が変わることはなく、安定して維持される。

【０１０７】以上の通り、論理関数に対する入力信号が
一定でなければならないのは、駆動段階においてのみで
ある。休止段階で入力信号が変化して、接地への経路が
ＴＦ２（ＴＦ１）からＦ＿Ｘ２（Ｆ＿Ｘ１）に変化した
としても、節点ＴＦ２およびＴＦ＿Ｘ２間はスイッチ１
３２，１３４，１３５を通して短絡されているのだから
関係は無い。また、前述の通り、確定段階においては論
理木１１０とセンスアンプ１３１が電気的に切り離され
ているため、影響がない。また、ＳＲラッチへの代入
は、論理切り離し制御部１３３が切断を示したときと同
じくらいの時点で行われる。前述のように、確定段階に
おいては節点ＴＨ、ＴＨ＿Ｘの論理値が安定して維持さ
れる。その後休止段階になっても、ＳＲラッチ部１２０
は保持モードであるから、その値を引き続き維持する。
したがって、ＳＲラッチ部１２０の出力はクロック信号
ＣＬＫの立ち上がりから、次の立ち上がりまで一定にな
ることが保証される。こうして、クロック信号（同期信
号）の立ち上がりから極く短い期間だけ入力信号をサン
プリングし、その論理評価を出力し、それをクロック信
号（同期信号）の一周期間保持する、という論理関数付
帯フリップフロップの動作が現実される。

【０１０８】次に、センシングラッチ部１３０の３つの
具体例について、図７〜図９に関連付けてその動作原理
を含めて詳細に説明する。なお、以下の説明では、休止
段階で節点ＴＨ、ＴＨ＿Ｘが論理「０」を出力するもの
とし、また、図１のように論理木の接地が抑制されない
形態でセンシングラッチ部が使用されると仮定する。

【０１０９】センシングラッチ部の第１の具体例図７は、本発明に係るセンシングラッチ部の第１の具体
例を示す回路図である。

【０１１０】このセンシングラッチ部１３０Ａは、図７
に示すように、ＰＭＯＳトランジスタＰＴ1301〜ＰＴ13
04、ＮＭＯＳトランジスタＮＴ1301〜ＮＴ1307、第１の
論理入力節点ＴＦ、第２の論理入力節点ＴＦ＿Ｘ２、第
１の論理出力節点ＴＨ、第２の論理出力節点ＴＨ＿Ｘ、
クロック入力単にＴCLK 、およびＴCLKXを有している。

【０１１１】ＰＭＯＳトランジスタＰＴ1301のソースが
電源電圧Ｖ_DDの供給ラインに接続され、ドレインがＰＭ
ＯＳトランジスタＰＴ1302，ＰＴ1303のソースに接続さ
れている。ＰＭＯＳトランジスタＰＴ1302とＮＭＯＳト
ランジスタＮＴ1301のドレイン同士およびゲート同士が
接続されてインバータＩＮＶ１３１が構成されている。
ＰＭＯＳトランジスタＰＴ1302とＮＭＯＳトランジスタ
ＮＴ1301のドレイン同士の接続点によりインバータＩＮ
Ｖ１３１の出力ノードＮＤ１３１が構成され、ゲート同
士の接続点によりインバータＩＮＶ１３１の入力ノード
ＮＤ１３２が構成されている。同様に、ＰＭＯＳトラン
ジスタＰＴ1303とＮＭＯＳトランジスタＮＴ1302のドレ
イン同士およびゲート同士が接続されてインバータＩＮ
Ｖ１３２が構成されている。ＰＭＯＳトランジスタＰＴ
1303とＮＭＯＳトランジスタＮＴ1302のドレイン同士の
接続点によりインバータＩＮＶ１３２の出力ノードＮＤ
１３３が構成され、ゲート同士の接続点によりインバー
タＩＮＶ１３２の入力ノードＮＤ１３４が構成されてい
る。そして、ＮＭＯＳトランジスタＮＴ1301およびＮＴ
1302のソースが接地されている。インバータＩＮＶ１３
１の出力ノードＮＤ１３１がインバータＩＮＶ１３２の
入力ノードＮＤ１３４および論理出力端子ＴＨに接続さ
れ、インバータＩＮＶ１３２の出力ノードＮＤ１３３が
インバータＩＮＶ１３１の入力ノードＮＤ１３２および
論理出力端子ＴＨ＿Ｘに接続されている。

【０１１２】以上の接続関係にあるＰＭＯＳトランジス
タＰＴ1301〜ＰＴ1303、およびＮＴ1301，ＮＴ1302によ
りセンスアンプ１３１が構成されている。

【０１１３】センスアンプ１３１を構成するインバータ
ＩＮＶ１３１の入力ノードＮＤ１３２とインバータＩＮ
Ｖ１３２の入力ノードＮＤ１３４との間、換言すればＮ
ＭＯＳトランジスタＮＴ1301のゲートとＮＭＯＳトラン
ジスタＮＴ1302のゲートとの間がＮＭＯＳトランジスタ
ＮＴ1303により接続されている。このＮＭＯＳトランジ
スタＮＴ1303がスイッチ１３２として機能する。

【０１１４】論理出力節点ＴＨと論理入力節点ＴＦ２と
の間にＮＭＯＳトランジスタＮＴ1304が接続され、論理
出力節点ＴＨ＿Ｘと論理入力節点ＴＦ＿Ｘ２との間にＮ
ＭＯＳトランジスタＮＴ1305が接続されている。そし
て、ＮＭＯＳトランジスタＮＴ1304がスイッチ１３４と
して機能し、ＮＭＯＳトランジスタＮＴ1305がスイッチ
１３５として機能する。

【０１１５】さらに、ＮＭＯＳトランジスタＮＴ1306お
よびＮＴ1307のソースは接地され、これらのドレインは
ＮＭＯＳトランジスタＮＴ1304およびＮＴ1305のゲー
ト、並びにＰＭＯＳトランジスタＰＴ1304のドレインに
共通に接続されている。また、ＰＭＯＳトランジスタＰ
Ｔ1304のソースが電源電圧Ｖ_DDの供給ラインに接続され
ている。これらＰＭＯＳトランジスタＰＴ1304、および
ＮＭＯＳトランジスタＮＴ1306，ＮＴ1307により論理木
切り離し制御部１３３が構成されている。なお、ＰＭＯ
ＳトランジスタＰＴ1304により第１の設定手段が構成さ
れ、ＮＭＯＳトランジスタＮＴ1306，ＮＴ1307により第
２の設定手段が構成される。

【０１１６】そして、ＰＭＯＳトランジスタＰＴ1301の
ゲート、およびスイッチ１３２としてのＮＭＯＳトラン
ジスタＮＴ1303のゲートがクロック入力端子ＴCLKXに接
続され、ＰＭＯＳトランジスタＰＴ1304のゲートがクロ
ック入力端子ＴCLK に接続されている。ＮＭＯＳトラン
ジスタＮＴ1306のゲートが論理入力端子ＴＨとＮＭＯＳ
トランジスタＮＴ1304の接続点に接続され、ＮＭＯＳト
ランジスタＮＴ1307のゲートが論理入力端子ＴＨ＿ＸHX
とＮＭＯＳトランジスタＮＴ1305の接続点に接続されて
いる。

【０１１７】図７の構成を有するセンシングラッチ部１
３０Ａにおいては、休止段階にあっては、クロック信号
ＣＬＫが論理「０」、クロック反転信号ＣＬＫ＿Ｘが論
理「１」である。したがって、ＰＭＯＳトランジスタＰ
Ｔ1301がカットオフとなってセンスアンプ１３１部分に
対する電流を遮断していることから、センスアンプ１３
１は駆動能力を持たない。一方、論理木切り離し制御部
１３３のＰＭＯＳトランジスタＰＴ1304はオンになって
制御節点Ｇに対して電荷を供給する。初期状態として、
節点ＴＨ、ＴＨ＿Ｘの論理電位は「０」であることから
ＮＭＯＳトランジスタＮＴ1306，ＮＴ1307はカットオフ
になっている。したがって、制御節点Ｇは論理「１」の
電位に初期化される。このことは、論理木切り離し制御
部１３３がスイッチ１３４としてのＮＭＯＳトランジス
タＮＴ1304とスイッチ１３５としてのＮＭＯＳトランジ
スタＮＴ1305に対して接続を示したことを実現してい
る。

【０１１８】また、スイッチ１３２としてのＮＭＯＳト
ランジスタＮＴ1303はクロック反転信号ＣＬＫ＿Ｘによ
ってオンになり、スイッチ１３４としてのＮＭＯＳトラ
ンジスタＮＴ1304とスイッチ１３５としてのＮＭＯＳト
ランジスタＮＴ1305は制御節点Ｇの電位によりに制御さ
れて、それぞれオンになる。これにより、節点ＴＨ、Ｔ
Ｈ＿Ｘ、ＴＦ２、およびＴＦ＿Ｘ２間はすべて短絡され
る。この時、論理木の節点ＴＦ１、ＴＦ＿Ｘ１のどちら
か一方が必ず接地へ至る経路を持っているため、これら
節点ＴＨ、ＴＨ＿Ｘ、ＴＦ２、およびＴＦ＿Ｘ２の電位
は完全な論理「０」の電位に固定される。

【０１１９】駆動段階では、クロック信号ＣＬＫが論理
「１」、クロック反転信号ＣＬＫ＿Ｘが論理「０」とな
る。これにより、ＰＭＯＳトランジスタ1301がオンし、
ＮＭＯＳトランジスタＮＴ1303がカットオフになってセ
ンスアンプ１３１が駆動能力を持つようになる。一方、
ＰＭＯＳトランジスタＰＴ1304はカットオフになって制
御節点Ｇへの電荷供給は打ち切られる。しかし、駆動段
階の初期状態においては節点ＴＨ、ＴＨ＿Ｘの電位が完
全な論理「０」であり、ＮＭＯＳトランジスタＮＴ130
6，ＮＴ1307はカットオフになっている。このため、制
御節点Ｇ上の電荷は保存され、制御節点Ｇの電位は完全
な論理「１」に保たれる。このことは、論理未確定状態
を見て、論理木切り離し制御部１３３が依然としてスイ
ッチ１３４としてのＮＭＯＳトランジスタＮＴ1304とス
イッチ１３５としてのＮＭＯＳトランジスタＮＴ1305に
対して接続を示していることを実現している。したがっ
て、センスアンプ１３１と論理との間に干渉が起こり、
節点ＴＨ、ＴＨ＿Ｘの電位が変化し始める。

【０１２０】確定段階においては、節点ＴＨ、ＴＨ＿Ｘ
のどちらか一方が論理「１」になる。ここではそれが節
点ＴＨ＿Ｘだとする。この場合，論理木切り離し制御部
１３３のＮＭＯＳトランジスタＮＴ1307がオンになって
制御節点Ｇ上の電荷を引き抜き、制御節点Ｇの電位は完
全な論理「０」になる。このため、スイッチ１３４とし
てのＮＭＯＳトランジスタＮＴ1304とスイッチ１３５と
してのＮＭＯＳトランジスタＮＴ1305がカットオフとな
り、センスアンプ１３１と論理木が切り離される。この
ことは、論理確定を見て、論理木切り離し制御部１３３
がスイッチ１３４としてのＮＭＯＳトランジスタＮＴ13
04とスイッチ１３５としてのＮＭＯＳトランジスタＮＴ
1305に対して切断を示したことを実現している。

【０１２１】この後、休止段階となってクロック信号Ｃ
ＬＫが論理「０」、クロック反転信号ＣＬＫ＿Ｘが論理
「１」になる。これにより、スイッチ１３２としてのＮ
ＭＯＳトランジスタＮＴ1303がオンになり、節点ＴＨ、
ＴＨ＿Ｘ上の電荷が平衡分配される。同時に，ＮＭＯＳ
トランジスタＮＴ1301およびＮＴ1302がゲート・ドレイ
ンが短絡となり、ダイオードと等価になる。したがっ
て、節点ＴＨ、ＴＨ＿Ｘの電位は素早くＮＭＯＳトラン
ジスタのしきい値近傍にまで引き下げられる。

【０１２２】ＮＭＯＳトランジスタのしきい値近傍の電
位は実質論理「０」として扱われることから、ＮＭＯＳ
トランジスタＮＴ1306，およびＮＴ1307はカットオフに
なる。したがって、ＰＭＯＳトランジスタＰＴ1304によ
って制御節点Ｇに電荷が供給され、制御節点Ｇの電位は
再び完全な論理「１」に初期化される。これを受けてス
イッチ１３４としてのＮＭＯＳトランジスタＮＴ1305と
スイッチ１３５としてのＮＭＯＳトランジスタＮＴ1305
はオンになり、センスアンプ１３１と論理木は再び接続
されるに至る。節点ＴＨ、ＴＨ＿Ｘ上にあって電位をＮ
ＭＯＳしきい値近傍に定めていた電荷は、論理木１１０
を通して接地へと引き抜かれる。こうして再び、節点Ｔ
Ｈ、ＴＨ＿Ｘ、ＴＦ２、およびＴＦ＿Ｘ２の電位は完全
な論理「０」の電位へ固定される。

【０１２３】センシングラッチ部の第２の具体例図８は、本発明に係るセンシングラッチ部の第２の具体
例を示す回路図である。

【０１２４】このセンシングラッチ部１３０Ｂが図７の
センシングラッチ部１３０Ａと異なる点は、論理木切り
離し制御部におけるＮＭＯＳトランジスタＮＴ1306、お
よびＮＴ1307のソースの接続点である中間節点ＭＧと接
地との間に、ＮＭＯＳトランジスタＮＴ1308を接続し、
このＮＭＯＳトランジスタＮＴ1308のゲートをクロック
入力端子ＴCLK に接続したことにある。

【０１２５】基本的な動作原理は図７に示した第１の具
体例と同じになる。このため、詳細な説明を省略する。

【０１２６】ＮＭＯＳトランジスタＮＴ1308を付加した
ことによって動作が若干異なるのは、確定段階から休止
段階に遷移する過程にある。この遷移過程において、Ｐ
ＭＯＳトランジスタＰＴ1304がオンになることと、ＮＭ
ＯＳトランジスタＮＴ1306，ＮＴ1307がカットオフする
ことは同時に起こらない。ＮＭＯＳトランジスタＮＴ13
06，ＮＴ1307がカットオフするには、節点ＴＨ、ＴＨ＿
Ｘ上の電荷平衡分配とＮＭＯＳダイオードによる電荷流
出という過程が必要になる。このため、図７の第１の具
体例においては、ＰＭＯＳトランジスタＰＴ1304がオン
になってからＮＭＯＳトランジスタＮＴ1306，ＮＴ1307
のどちらかを通して貫通電流が流れる瞬間が存在する。
これに対して、図８に示す第２の具体例においては、以
上のような貫通電流は発生しない。ＰＭＯＳトランジス
タＰＴ1304がオンになるのと同時に、同じクロック信号
ＣＬＫに同期して、ＮＭＯＳトランジスタＮＴ1308がカ
ットオフになるからである。

【０１２７】センシングラッチ部の第３の具体例図９は、本発明に係るセンシングラッチ部の第３の具体
例を示す回路図である。

【０１２８】このセンシングラッチ部１３０Ｃが図７お
よび図８のセンシングラッチ部１３０Ａ，１３０Ｂと異
なる点は、論理木切り離し制御部を動的ＮＯＲ論理回路
構成とする代わりに、静的ＮＯＲ論理回路構成としたこ
とにある。具体的には、電源電圧Ｖ_DDの供給ラインと制
御節点Ｇとをプリチャージ用ＰＭＯＳトランジスタＰＴ
1304の代わりに直列に接続した２つのＰＭＯＳトランジ
スタＰＴ1305，ＰＴ1306により接続し、ＰＭＯＳトラン
ジスタＰＴ1305のゲートを論理出力節点ＴＨに接続し、
ＰＭＯＳトランジスタＰＴ1306のゲートを論理出力節点
ＴＨ＿Ｘに接続して、論理木切り離しの制御部を静的
（スタティック）ＮＯＲ回路Ｓ−ＮＯＲにより構成して
いる。

【０１２９】このセンシングラッチ部１３０Ｃにおいて
は、クロック信号（同期信号）ＣＬＫに依らず、節点Ｔ
Ｈ、ＴＨ＿Ｘの論理電位を見て制御節点Ｇの電位を決定
し、論理木の切り離しを制御する。すなわち、休止段階
にあっては節点ＴＨ、ＴＨ＿Ｘがともに論理「０」であ
ることから制御節点Ｇを論理「１」とし、駆動段階にお
いて節点ＴＨ、ＴＨ＿Ｘのどちらか一方が論理「１」に
なった時点で制御節点Ｇを論理「０」とする。ＰＭＯＳ
トランジスタＰＴ1305，ＰＴ1306が直列接続になってい
るため、節点ＴＨ、ＴＨ＿Ｘがともに論理「０」に戻る
まで電流は流れず、貫通電流は発生しない。

【０１３０】また、本第３の具体例の第１および第２の
具体例に対する利点は、論理木切り離し制御部がクロッ
ク信号（同期信号）ＣＬＫを必要としないため、クロッ
ク信号（同期信号）ＣＬＫに対する付加を軽減するとこ
ろにある。

【０１３１】次に、スタティックＣＭＯＳ論理回路と本
発明に係る論理回路の特性をシミュレーションによって
具体的に比較した結果について述べる。

【０１３２】従来技術の課題としてスタティックＣＭＯ
Ｓ論理回路におけるグリッチを取りあげた。この時に例
として用いた論理関数と入力信号パターン（Ａ、Ｂ、
Ｃ、Ｄがバラバラのタイミングで遷移するもの）を使い
ＳＰＩＣＥシミュレーションを行った。

【０１３３】図１０は、図２４に示す従来のＣＭＯＳ論
理回路と本発明に係る論理回路における電流波形を示す
図である。図１０において、横軸が時間を、縦軸が電流
および電圧をそれぞれ表している。また、図１０におい
て、実線で示す特性曲線が本発明回路の電流波形であ
り、破線で示す特性曲線が従来回路の電流波形である。

【０１３４】図１０から明らかなように、スタティック
ＣＭＯＳ論理回路では、入力信号に変化がある度に論理
回路が動作し、電流が消費されている。それに対し、本
発明回路では、クロック信号（同期信号）ＣＬＫが変化
する時点でしか電流が消費されていない。したがって、
本発明回路は、従来回路に比べて低消費電力化を実現し
ていることは明らかである。

【０１３５】次に、スタティックＣＭＯＳ論理回路と本
発明論理回路の遅延特性について比較する。図１１はス
タティックＣＭＯＳ論理回路の動作遅延特性を示す図で
あり、図１２は本発明論理回路の動作遅延特性を示す図
である。図１１および図１２において、横軸が時間を、
縦軸は電圧をそれぞれ表している。

【０１３６】これは入力信号Ｃとクロック信号（同期信
号）ＣＬＫに関するセットアップタイム、入力信号Ａと
クロック信号（同期信号）ＣＬＫに関するホールドタイ
ム、出力Ｑとクロック信号（同期信号）ＣＬＫに関する
遅延（Clock to Q：以降、単にＴｃｑ）についてそれぞ
れ調べたものである。

【０１３７】普通のフリップフロップとは異なり、論理
関数の入力信号すべてがクロック信号（同期信号）ＣＬ
Ｋに対し、セットアップタイム、ホールドタイムを持
つ。特に重要なのは論理関数出力Ｆに対して最も速く伝
わる信号と、最も遅く伝わる信号である。図２４の従来
回路では、図１１から分かるように、最も速く伝わる信
号が「Ａ」で、最も遅く伝わる信号が「Ｃ」である。

【０１３８】フリップフロップの遅延特性に関する計測
値は、前述のセットアップタイム、ホールドタイム、Ｔ
ｃｑの３つである。これらの計測値はすべてクロック信
号（同期信号）ＣＬＫを基準にしている。本発明回路
や、他のフリップフロップを用いた論理回路の実現方式
等では、その原理上、クロック信号（同期信号）ＣＬＫ
に対する同期タイミングが異なる。このためセットアッ
プタイムやホールドタイムが負になったりする場合があ
り、比較するには不適当である。したがって、セットア
ップタイムとホールドタイムの和をサンプル時間（図中
のSample）、セットアップタイムとＴｃｑの和を遅延時
間（図中のＦＦDelay ）として定義し、比較した方がよ
い。サンプル時間とは、まさしく入力信号をサンプリン
グしている時間であって、入力信号の変化を許さない時
間である。遅延時間とは、一周期中にフリップフロップ
と論理関数部分が費やす時間である。どちらも短いほど
性能が良い。

【０１３９】以上の事柄を踏まえて従来のＣＭＯＳ論理
回路と本発明回路の遅延特性を比較すると、サンプル時
間は、従来回路が図１１に示すように４２７［ｐｓ］、
本発明回路が図１２に示すように７１１［ｐｓ］となっ
ている。どちらの時間でも、本発明回路の方が優れてい
る。

【０１４０】したがって、本発明に係る論理回路によれ
ば、本発明の第１の目的である、グリッチを除去して低
電力化を図ること、また動的論理回路の特性を活かして
高速な動作を実現することは達成された。

【０１４１】また、本発明の第２の目的は、ＰＤＮ−Ｆ
／Ｆ論理回路のような、短い幅のパルスを発生させる機
構を廃し、ＣＡＤによる自動配置・配線による設計を容
易にすることにあった。すでに繰り返し述べているよう
に、本発明ではセンシングラッチ部１３０とＮＭＯＳ２
線式論理木部１１０を採用している。この２つの機構に
よって、論理確定の検知と入力信号の遮断を自立的に行
うことが可能である。原理的に、パルス発生機構を必要
としない。したがって、第２の目的は達成された。

【０１４２】次に、第３の従来例として説明したＳＡ−
Ｆ／Ｆ論理回路に対する本発明回路の優位性について述
べる。

【０１４３】ＳＡ−Ｆ／Ｆ論理回路の問題点は、論理確
定に要する時間が論理木の高さと、論理木内のＭＯＳト
ランジスタのサイズにタイトに依存することであった。
論理木の高さは論理関数の入力信号数を表しているか
ら、複雑な論理関数になるほど論理確定時間が大きくな
るということである。複雑な論理関数の時にはトランジ
スタのゲート幅を大きくして、その導通抵抗を小さく
し、論理確定時間を小さくすることができる。しかし、
その時の論理木の規模は大きなものとなる。論理確定の
時間は直接、Ｔｃｑに現れる。したがって、論理木の高
さに対するＴｃｑの変化と、論理木内のＮＭＯＳサイズ
に対するＴｃｑの変化を調べた。

【０１４４】図１３は、ＳＡ−Ｆ／Ｆ論理回路と本発明
回路におけるＴｃｑ対論理木高さ特性を示す図であり、
図１４は、ＳＡ−Ｆ／Ｆ論理回路と本発明回路における
Ｔｃｑ対論理木ＮＭＯＳサイズ（Ｗｎ）特性を示す図で
ある。図１３において、横軸が論理木高さを、縦軸がＴ
ｃｑをそれぞれ表し、図１４において、横軸が論理木Ｎ
ＭＯＳサイズを、縦軸はＴｃｑ変動率をそれぞれ表して
いる。また、図中、黒印がＳＡ−Ｆ／Ｆ論理回路の特性
を、白抜き印、×印が本発明回路の特性をそれぞれ表し
ている。

【０１４５】図１３から明らかなように、論理木の高さ
に対するＴｃｑの依存性は本発明回路の方が小さく、論
理木が高くなるほど本発明回路の方が高速に動作する。

【０１４６】また、図１４は、具体的には、論理木内の
ＮＭＯＳトランジスタのサイズＷｎを０．６４［μｍ］
から０．３６［μｍ］にしたときのＴｃｑの変動率を示
したものである。この時の論理木の高さは５である。図
から明らかなように、サイズＷｎの依存度は本発明回路
の方が小さい。そればかりか、サイズＷｎが小さい方が
高速になるという傾向を示している。

【０１４７】ＳＡ−Ｆ／Ｆ論理回路においては、センス
アンプ内の節点や論理木節点の電位を、論理「１」の電
位かそれに近い電位から始めて、完全な論理「０」の電
位にまで引き下げる。これに対し本発明回路において
は、論理「０」の電位かそれに近い電位から始めて、完
全な論理「１」の電位にまで引き上げる。論理木を通し
て電位は引き下げられるから、ＳＡ−Ｆ／Ｆ論理回路
は、自ずと論理木の高さやＷｎに依存する。しかし、電
位を引き上げることに関しては、論理木の高さはあまり
関係がない。サイズＷｎが小さくなれば論理木のもつ容
量成分は小さくなるから、むしろ、サイズＷｎが小さい
方が電位を引き上げるには有利である。

【０１４８】したがって、複雑な論理関数を実現する場
合の、ＳＡ−Ｆ／Ｆ論理回路に対する本発明回路の優位
性は明らかである。本発明の目的である、入力信号数の
多い複雑な論理関数を実現した場合でも高速な動作を実
現することは達成された。

【０１４９】また、本発明の第４の目的は、回路定数の
ばらつきやカップリングノイズに対して強く、ＤＣＳＬ
回路よりも安定した動作を実現することであった。ＤＣ
ＳＬ回路が不正な電位変動に弱い原因の一つは、論理木
とセンスアンプの接続・切り離しを行うＮＭＯＳトラン
ジスタからなるスイッチのゲート端子に加えられる電圧
が、ＮＭＯＳトランジスタのしきい値程度と低いためで
ある。これらＮＭＯＳスイッチが十分にオンにならない
ために導通抵抗が高く、回路定数のばらつきやカップリ
ングノイズによって起こった不正な電位変動を吸収する
ことができない。

【０１５０】本発明に係る論理回路においては、センシ
ングラッチ部１３０内のの制御節点Ｇによって論理木１
１０とセンスアンプ１３１の接続・切り離しを行う。制
御節点ＧはＰＭＯＳトランジスタによって電荷が充当さ
れ、完全な論理「１」の電位が与えられる。このため、
スイッチ１３４，１３５としてのＮＭＯＳトランジスタ
ＮＴ1304，ＮＴ1305が十分にオンになり、導通抵抗が小
さく、不正な電位変動を吸収しやすい。

【０１５１】また別の要因として、スイッチとしてのＮ
ＭＯＳトランジスタのゲート端子に加えられる電位が別
々の節点であることが考えられる。すなわち、図２９の
回路において、ＮＭＯＳトランジスタＮＴ４３に対して
は節点ＴＨ＿Ｘが、ＮＭＯＳトランジスタＮＴ４４に対
しては節点ＴＨがそのゲート端子に接続されている。セ
ンスアンプが駆動状態にあるとき（ＣＬＫ＿Ｘ＝０）に
は、節点ＴＨ、ＴＨ＿Ｘは切り離されていて、同じ電位
にはならない。節点ＴＨ、ＴＨ＿Ｘ間の電位差は、セン
スアンプによって直ちに拡大され、論理木とセンスアン
プが切断される。したがって、節点ＴＨ、ＴＨ＿Ｘ間に
生じた不正な電位差も拡大され、誤った論理値に確定し
てしまう。

【０１５２】これに対して、本発明のセンシングラッチ
部１３０においては、共通の制御節点Ｇによってスイッ
チ１１３４，１３５としてのＮＭＯＳトランジスタＮＴ
1304,NT1305のオン・オフを制御している。節点ＴＨ、
ＴＨ＿Ｘに不正な電位変動が生じたとしても、その電位
が論理「１」として認められるまでに高くならない限り
は制御節点Ｇの電位は論理「１」のままであり、センス
アンプ１３１と論理木１１０は切断されない。この期間
に、論理木１１０の接地へ至る経路とセンスアンプ１３
１とのまで干渉が起こり、論理木１１０が不正な電位変
動を吸収し、センスアンプは正しい論理値へと導かれ
る。

【０１５３】図１５は、本発明に係るセンシングラッチ
部が不正な出に変動を吸収し、正しい論理値に確定して
いく過程を示す図である。図１５において、横軸が時間
を、縦軸が電圧をそれぞれ表している。

【０１５４】図１５は、具体的には、節点ＴＨが本来論
理「１」へ確定していく過程において、節点ＴＨの電位
を下げようとするノイズを与えた場合の様子を示したも
のである。図１５において、駆動段階の始まりにノイズ
の影響を受け、節点ＴＨの電位が節点ＴＨ＿Ｘのそれを
下回っている期間が存在する。しかしその後挽回して、
節点ＴＨの電位が節点ＴＨ＿Ｘを上回るようになり、論
理「１」へと確定していく。このような動作は、ＤＣＳ
Ｌ回路では不可能である。したがって、第４の目的は達
成された。

【０１５５】また、本発明に係る論理回路では、休止段
階において、センスアンプと論理木は接続され、センス
アンプ内節点と論理木節点とがすべて短絡され、同じ電
位に初期化される。したがって、本発明回路によれば、
論理木内の寄生容量の不平衡さによる誤動作を防ぐこと
ができるという利点もある。

【０１５６】以上説明したように、本第１の実施形態に
よれば、論理関数の入力信号が与えられたとき、論理木
端…ＴＦ、ＴＦ＿Ｘのどちらか一方が必ず接地へ至る経
路を持ち、もう一方は必ずハイインピーダンス状態にな
るＮＭＯＳ２線式論理木部１１０と、セット（Ｓ）端子
にセンシングラッチ部１３０の出力節点ＴＨからの論理
出力Ｈを受け、リセット（Ｒ端）にセンシングラッチ部
１３０の出力節点ＴＨ＿Ｘからの論理出力Ｈ＿Ｘを受け
て、センシングラッチ部１３０の論理出力を保持して、
Ｑ出力からデータを出力するＳＲラッチ部１２０と、駆
動制御によって動作するセンスアンプ１３１と、この駆
動制御によって論理出力ＨおよびＨ＿Ｘ用節点ＴＨとＴ
Ｈ＿Ｘを短絡するスイッチ１３２と、論理木切り離し制
御部１３３と、論理木切り離し制御部１３３に制御され
て、節点ＴＨと論理入力用節点ＴＦ２、節点ＴＨ＿Ｘと
論理入力用節点ＴＦ＿Ｘをそれぞれ短絡するスイッチ１
３４、１３５を有するセンシングラッチ部１３０とを設
け、センシングラッチ部１３０は、同期信号（ＣＬＫ）
が論理「０」の休止段階においては、センスアンプ１３
１は駆動能力を持たず、スイッチ１３２，１３４，１３
５はオンとなり、センシングラッチ内部節点ＴＨ、ＴＨ
＿Ｘと、論理木節点ＴＦ、ＴＦ＿Ｘ間がすべて短絡され
る状態となり、同期信号（ＣＬＫ）が論理「０」から論
理「１」に遷移した直後の駆動段階においては、センス
アンプ１３１は駆動能力を持ち、スイッチ１３４，１３
５はオンのままであり、スイッチ１３２はオフになり、
節点ＴＨとＴＦ間は短絡され、節点ＴＨ＿ＸとＴＦ＿Ｘ
間は短絡され、両者間は解放される状態となり、論理値
確定後の同期信号（ＣＬＫ）が論理「１」である期間
（確定段階）においては、センスアンプ１３１は駆動能
力を持ち、スイッチ１３２，１３４，１３５はオフにな
り、節点ＴＨ、ＴＨ＿Ｘ、ＴＦ、ＴＦ＿Ｘ間はすべて切
り離される状態となるように構成したので、以下の効果
を有する。

【０１５７】すなわち、第１に、スタティックＣＭＯＳ
論理回路で発生していたグリッチを除去して低電力化を
図り、また動的論理回路の特性を活かして高速な動作を
実現することができる。

【０１５８】第２に、ＰＤＮ−Ｆ／Ｆ論理回路のような
短い幅のパルスを発生させる機構を廃し、ＣＡＤによる
自動配置・配線による設計を容易にすることができる。

【０１５９】第３に、論理木の高さや論理木内のＭＯＳ
のゲート幅に対する動作速度の依存性を、ＳＡ−Ｆ／Ｆ
論理回路よりも小さくし、入力信号の多い複雑な論理関
数を実現した場合でも高速な動作を実現することができ
る。

【０１６０】第４に、回路定数のばらつきやカップリン
グノイズに対して強く、ＤＣＳＬ回路よりも安定した動
作を実現することができる。

【０１６１】第２実施形態図１６は、本発明に係る論理回路の第２の実施形態を示
すブロック図であり、図１７は、図１６の論理回路にお
けるＮＭＯＳ２線式論理木部およびＳＲラッチ部の具体
的な構成例を示す回路図である。

【０１６２】本第２の実施形態が上述した第１の実施形
態と異なる点は、ＮＭＯＳ２線式論理木１１０の接地
を、同期信号（クロック信号）に同期して制御するＮＭ
ＯＳトランジスタＮＴ１０１を付加したことにある。こ
のＮＭＯＳトランジスタＮＴ１０１は、フリップフロッ
プの動作の初期状態においてカットオフになる。

【０１６３】なお、図１７に示すＮＭＯＳ２線式論理木
部およびＳＲラッチ部の具体的な構成は図２の回路と同
様であることから、ここではその詳細についての説明は
省略する。

【０１６４】本第２の実施形態によれば、ＮＭＯＳトラ
ンジスタＮＴ１０１は、クロック信号（同期信号）ＣＬ
Ｋが論理「１」の時にオンになる。このため、クロック
信号（同期信号）ＣＬＫが論理「１」になる駆動段階、
確定段階においては、その動作は図１に基づく構成図で
ある図２と変わりがない。

【０１６５】異なるのは、クロック信号（同期信号）Ｃ
ＬＫが論理「０」になる休止段階の動作である。クロッ
ク信号（同期信号）ＣＬＫが論理「０」の時、入力信号
Ａ、Ｂ、Ｃ、Ｄがどのような論理値の組み合わせになっ
ても、論理木節点ＴＦ、ＴＦ＿Ｘのどちらにも接地へ至
る経路が存在しない。第１の実施形態においては、休止
段階における節点ＴＨ、ＴＨ＿Ｘ、ＴＦ、ＴＦ＿Ｘの電
位は、接地への経路を持つ論理木によって完全な論理
「０」の電位に固定されると述べた。しかし、図１６お
よび図１７の構成の場合には、そうはならない。

【０１６６】論理木１１０が接地へ至る経路を持たなく
ても、センシングラッチ部１３０自身が節点ＴＨ、ＴＨ
＿Ｘの電位をＮＭＯＳトランジスタのしきい値の近傍に
まで引き下げる機能を持ち、論理木１１０とセンスアン
プ１３１を接続するスイッチ１３４としてのＮＭＯＳト
ランジスタＮＴ1304とスイッチ１３５としてＮＭＯＳト
ランジスタＮＴ1305をオンにすることが可能である。こ
れらスイッチ１３４，１３５がオンになって節点ＴＨ、
ＴＨ＿Ｘが節点ＴＦ、ＴＦ＿Ｘと短絡されると、節点Ｔ
Ｈ、ＴＨ＿Ｘ上にあってその電位をＮＭＯＳトランジス
タのしきい値近傍に定めていた電荷が論理木内の容量成
分に対して平衡分配される。平衡分布の結果、節点Ｔ
Ｈ、ＴＨ＿Ｘ、ＴＦ、ＴＦ＿Ｘの電位は、ＮＭＯＳトラ
ンジスタのしきい値よりも少し小さく、完全な論理
「０」の電位よりも少し大きいという値になる。すなわ
ち、図１６および図１７の構成の場合には、休止段階
（休止相）において節点ＴＨ、ＴＨ＿Ｘから完全な論理
「０」の電位が出力されない。ＮＭＯＳトランジスタの
しきい値よりも少し小さく、完全な論理「０」の電位よ
りも少し大きい電位が出力される。この電位は論理
「０」を表すのに十分低い値であるから、動作原理上の
矛盾点は生じない。

【０１６７】本第２の実施形態の上述した第１の実施形
態に対する利点は、低消費電力化と高速化にある。第１
の実施形態においては、休止段階でセンシングラッチ部
１３０内、論理木１１０内の電荷がすべて破壊されてい
た。これに対して、本第２の実施形態では、駆動段階で
供給された電荷の一部が保存され、次の駆動段階で再利
用される。このため、消費電力をより小さくすることが
できる。また駆動段階においては、ＮＭＯＳトランジス
タのしきい値に近い電位から始まって節点ＴＨ、ＴＨ＿
Ｘの電位が上昇するため、完全な論理「０」の電位から
始まる図１の構成よりも、論理確定に要する時間が短く
なる。

【０１６８】第３実施形態図１８は、本発明に係る論理回路の第３の実施形態を示
すブロック図であり、図１９は、図１８の論理回路にお
けるＮＭＯＳ２線式論理木部およびＳＲラッチ部の具体
的な構成例を示す回路図である。

【０１６９】本第３の実施形態が上述した第２の実施形
態と異なる点は、ＮＭＯＳ２線式論理木の接地をクロッ
ク信号（同期信号）とは別の制御信号ＳＬＥＥＰに同期
して制御するＮＭＯＳトランジスタＮＴ１０２を、ＮＭ
ＯＳトランジスタＮＴ１０１に対して並列に接続したこ
とにある。

【０１７０】なお、図１９に示すＮＭＯＳ２線式論理木
部およびＳＲラッチ部の具体的な構成は図２の回路と同
様であることから、ここではその詳細についての説明は
省略する。

【０１７１】本第３の実施形態によれば、ＮＭＯＳトラ
ンジスタＮＴ１０２は、制御信号ＳＬＥＥＰが論理
「０」のときにカットオフになる。このときの動作は、
第２の実施形態に係る図１７のものと変わりがない。

【０１７２】一方、制御信号ＳＬＥＥＰが論理「１」に
なっている間は、クロック信号（同期信号）ＣＬＫにか
かわりなく、論理木１１０内に接地への経路が確保され
る。つまり、このときには、電荷の保存・再利用が行わ
れない。制御信号ＳＬＥＥＰを論理「１」にしたときの
休止段階では、節点ＴＨ、ＴＨ＿Ｘの電位は完全な論理
「０」になる。

【０１７３】制御信号ＳＬＥＥＰを論理「１」にする必
要があるのは、クロック信号（同期信号）ＣＬＫが論理
「０」で停止したときである。現在、消費電力を削減す
るために、動作させる必要のない回路ブロックに対する
クロックの供給を停止する方法が一般的になっている。
停止したクロックは、論理「０」が論理「１」で一定に
なる。どちらの値で一定になるかは設計により異なる
が、一度設計されたものは常に同じ論理値で停止する。

【０１７４】第２の実施形態に係る図１６およ図１７の
構成で問題となるのは、クロック信号（同期信号）ＣＬ
Ｋが論理「０」で停止した場合である。このとき、休止
段階であるから、節点ＴＨ、ＴＨ＿ＸはＮＭＯＳトラン
ジスタのしきい値よりも少し低い電位になっている。Ｓ
Ｒラッチ部１２０は、これを論理「０」として受け取
り、保持モードとして動作する。論理的な問題はない。
しかし、カットオフ時のリーク電流の大きさが問題とな
る。

【０１７５】ＳＲラッチ部１２０内の、節点ＴＨ、ＴＨ
＿Ｘをゲート端子に持つＮＭＯＳは、この時、カットオ
フの状態にある。一般に、ＭＯＳはカットオフしている
状態であっても、極めて僅かであるが電流を流す。これ
をリーク電流という。リーク電流の大きさはゲート端子
電位の指数関数で決まる。したがって、節点ＴＨ、ＴＨ
＿Ｘの電位が完全な０［Ｖ］の場合と、ＮＭＯＳトラン
ジスタのしきい値に近い値の場合では、リーク電流の大
きさには、その絶対値は小さいものの、一桁から二桁程
度の違いがある。

【０１７６】このため、クロック停止によって休止段階
が長い間続く場合には、再利用するための電荷を破棄
し、節点ＴＨ、ＴＨ＿Ｘの電位を完全な論理「０」の電
位に落とした方が消費電力を小さくすることができる。
本第３の実施形態に係る図１８および図１９の構成は、
まさしくこの機能を実現するためのものである。

【０１７７】以上のように、クロック信号（同期信号）
ＣＬＫを論理「０」で停止した場合、第２の実施形態に
係る図１６の構成ではリーク電流が大きくなる。これに
対して、本第３の実施形態に係る図１８の構成において
は、制御信号ＳＬＥＥＰを論理「１」にすることによっ
て、休止段階における節点ＴＨ、ＴＨ＿Ｘの電位を完全
な論理「０」に落とすことができる。このため、リーク
電流を小さくすることができる。

【０１７８】図２０は、スリープモード動作時の内部節
点ＴＨ，ＴＨ＿Ｘの電位波形とリーク電値のシミュレー
ション結果を示す図である。図２０において、横軸が時
間を、縦軸が電圧をそれぞれ表している。

【０１７９】本シミュレーションでは、図１８の図３の
構成の回路を用い、クロック信号（同期信号）ＣＬＫの
パルスを与え、論理確定動作を行わせ、クロック信号Ｃ
ＬＫを論理「０」で停止させた。このときは、未だ制御
信号ＳＬＥＥＰは論理「０」である。したがって、節点
ＴＨ、ＴＨ＿Ｘは完全な論理「０」の電位ではない。図
示している期間中のリーク電流は５５７．３［ｎＡ］で
ある。それから制御信号ＳＬＥＥＰを論理「１」にする
と、節点ＴＨ、ＴＨ＿Ｘの電位は急速に０［Ｖ］に落ち
る。図示している期間中のリーク電流は２４．６［ｎ
Ａ］である。このように、ＳＬＥＥＰ制御の効果は大き
い。

【０１８０】

【発明の効果】以上説明したように、本発明によれば、
スタティックＣＭＯＳ論理回路で発生していたグリッチ
を除去して低電力化を図り、また動的論理回路の特性を
活かして高速な動作を実現することができる。

【０１８１】また、本発明によれば、ＰＤＮ−Ｆ／Ｆ論
理回路のような短い幅のパルスを発生させる機構を廃
し、ＣＡＤによる自動配置・配線による設計を容易にす
ることができる。

【０１８２】また、本発明によれば、論理木の高さや論
理木内のＭＯＳのゲート幅に対する動作速度の依存性
を、ＳＡ−Ｆ／Ｆ論理回路よりも小さくし、入力信号の
多い複雑な論理関数を実現した場合でも高速な動作を実
現することができる。

【０１８３】また、本発明によれば、回路定数のばらつ
きやカップリングノイズに対して強く、ＤＣＳＬ回路よ
りも安定した動作を実現することができる。

【０１８４】また、本発明によれば、スリープモード用
スイッチを設けて、同期信号が論理「０」で論理木のい
ずれの線も接地経路が確立され続けるときに、強制的に
論理木内の内部節点を完全な論理「０」の電位に固定さ
せることにより、リーク電流を低減することができる。

【図面の簡単な説明】

【図１】本発明に係る論理回路の第１の実施形態を示す
ブロック図である。

【図２】図１の論理回路におけるＮＭＯＳ２線式論理木
部およびＳＲラッチ部の具体的な構成例を示す回路図で
ある。

【図３】本発明に係るセンシングラッチ部の基本的な構
成を説明するための図である。

【図４】本発明に係るセンシングラッチ部の「休止段
階」での基本動作を説明するための図である。

【図５】本発明に係るセンシングラッチ部の「駆動段
階」での基本動作を説明するための図である。

【図６】本発明に係るセンシングラッチ部の「確定段
階」での基本動作を説明するための図である。

【図７】本発明に係るセンシングラッチ部の第１の具体
例を示す回路図である。

【図８】本発明に係るセンシングラッチ部の第２の具体
例を示す回路図である。

【図９】本発明に係るセンシングラッチ部の第３の具体
例を示す回路図である。

【図１０】図２４に示す従来のＣＭＯＳ論理回路と本発
明に係る論理回路における電流波形を示す図である。

【図１１】スタティックＣＭＯＳ論理回路の動作遅延特
性を示す図である。

【図１２】本発明に係る論理回路の動作遅延特性を示す
図である。

【図１３】ＳＡ−Ｆ／Ｆ論理回路と本発明回路における
Ｔｃｑ対論理木高さ特性を示す図である。

【図１４】ＳＡ−Ｆ／Ｆ論理回路と本発明回路における
Ｔｃｑ対論理木ＮＭＯＳサイズ（Ｗｎ）特性を示す図で
ある。

【図１５】本発明に係るセンシングラッチ部が不正な出
に変動を吸収し、正しい論理値に確定していく過程を示
す図である。

【図１６】本発明に係る論理回路の第２の実施形態を示
すブロック図である。

【図１７】図１６の論理回路におけるＮＭＯＳ２線式論
理木部およびＳＲラッチ部の具体的な構成例を示す回路
図である。

【図１８】本発明に係る論理回路の第３の実施形態を示
すブロック図である。

【図１９】図１８の論理回路におけるＮＭＯＳ２線式論
理木部およびＳＲラッチ部の具体的な構成例を示す回路
図である。

【図２０】スリープモード動作時の内部節点ＴＨ，ＴＨ
＿Ｘの電位波形とリーク電値のシミュレーション結果を
示す図である。

【図２１】フリップフロップとそのデータ入力に論理ゲ
ートを配した一般的な構造をスタティックＣＭＯＳ論理
回路で実現した第１の従来例を示す図である。

【図２２】図２１のフリップフロップのトランジスタレ
ベルの回路図である。

【図２３】図２１の組み合わせ論理回路の構成例を示す
回路図である。

【図２４】ＰＤＮ−Ｆ／Ｆ論理回路の一般構成を示す回
路図である。

【図２５】１つのマルチプレクサの論理機能を搭載した
ＰＤＮ−Ｆ／Ｆ論理回路の具体的な構成例を示す回路図
である。

【図２６】ＳＡ−Ｆ／Ｆ論理回路の一般構成を示す回路
図である。

【図２７】１つのマルチプレクサの論理機能を搭載した
ＳＡ−Ｆ／Ｆ論理回路の具体的な構成例を示す回路図で
ある。

【図２８】ＤＣＳＬ回路の一般構成を示す回路図であ
る。

【図２９】第１の従来例の課題を説明するための図であ
る。

【符号の説明】

１００，１００Ａ，１００Ｂ…論理回路、１１０…ＮＭ
ＯＳ２線式論理木部、１２０…ＳＲラッチ部、１３０，
１３０Ａ，１３０Ｂ，１３０Ｃ…センシングラッチ部、
１３１…センスアンプ、１３２…スイッチ、１３３…論
理木切り離し部、１３４，１３５…スイッチ，ＮＴ１０
１，ＮＴ１０２…ＮＭＯＳトランジスタＧ…制御節点、
ＭＧ…中間節点。

Claims

【特許請求の範囲】

【請求項１】論理関数評価結果を同期信号に同期して
出力する論理回路であって、入力信号に応じて一方の線のみが基準電位に至る経路を
形成し、所望の論理関数を実現する２線式論理木と、上記２線式論理木の第１の論理出力および第２の論理出
力を受ける第１の論理入力節点および第２の論理入力節
点と、第１の論理出力節点と、第２の論理出力節点と、
駆動を示す同期信号を受けて作動し、上記第１の論理入
力節点および第２の論理入力節点に入力される第１の論
理入力および第２の論理入力が持つ導通抵抗の差に応じ
て第１の論理出力および第２の論理出力の論理電位を異
なる第１のレベルおよび第２のレベルに確定させるセン
スアンプと、休止段階を示す同期信号を受けたときに上
記第１の論理出力節点と第２の論理出力節点とを短絡さ
せる第１のスイッチ手段と、上記第１の論理入力節点と
上記第１の論理出力節点とを制御端子の電位に応じて電
気的に接続または切り離す第２のスイッチ手段と、上記
第２の論理入力節点と上記第２の論理出力節点とを制御
端子の電位に応じて電気的に接続または切り離す第３の
スイッチ手段と、上記休止段階を含み上記センスアンプ
で論理が確定されていない段階では、上記第２のスイッ
チ手段および第３のスイッチ手段の制御端子に接続され
た制御節点の電位を、第２および第３のスイッチ手段が
接続された各２端子間を少なくとも接続可能とする電位
に設定する第１の設定手段と、上記センスアンプで論理
が確定される段階では、上記第１の論理出力節点または
第２の論理出力節点の電位に応じて上記制御節点の電位
を、第２および第３のスイッチ手段が接続された各２端
子間を少なくとも切り離し可能とする電位に設定する第
２の設定手段とを有する論理木切り離し制御手段とを有
するセンシングラッチ部と、セット端子に上記センシングラッチ部の第１の論理出力
を受け、リセット端子に上記センシングラッチ部の第２
の論理出力を受け、上記同期信号の１周期間、センシン
グラッチ部の論理出力を保持するセット・リセットラッ
チ部とを有する論理回路。
【請求項２】上記センシングラッチ部のセンスアンプ
は、第１のインバータと第２のインバータを有し、第１
のインバータの出力と第２のインバータの入力とが接続
され、その接続点が上記第１の論理出力節点に接続さ
れ、第１のインバータの入力と第２のインバータの出力
とが接続され、その接続点が上記第２の論理出力節点に
接続され、上記第１のスイッチ手段は、上記第１のインバータの入
力と第２のインバータの入力との間に接続されている請
求項１記載の論理回路。
【請求項３】上記論理木切り離し制御手段の第１の設
定手段は、上記第２のスイッチ手段および第３のスイッ
チ手段とを接続状態とすることが可能な第１の電源電位
と上記制御節点間に接続され、休止段階を示す同期信号
を制御端子に受けて導通する第４のスイッチ手段を含
み、上記第２の設定手段は、上記第２のスイッチ手段および
第３のスイッチ手段とを切り離し状態とすることが可能
な第２の電源電位と上記制御節点間に接続され、制御端
子が上記第１の論理出力節点に接続され、第１の論理出
力電位が第１のレベルのときに導通する第５のスイッチ
手段と、上記第２の電源電位と上記制御節点間に接続さ
れ、制御端子が上記第２の論理出力節点に接続され、第
２の論理出力電位が第１のレベルのときに導通する第６
のスイッチ手段とを含む請求項１記載の論理回路。
【請求項４】上記論理木切り離し制御手段の第１の設
定手段は、上記第２のスイッチ手段および第３のスイッ
チ手段とを接続状態とすることが可能な第１の電源電位
と上記制御節点間に接続され、休止段階を示す同期信号
を制御端子に受けて導通する第４のスイッチ手段を含
み、上記第２の設定手段は、上記第２のスイッチ手段および
第３のスイッチ手段とを切り離し状態とすることが可能
な第２の電源電位と上記制御節点間に接続され、制御端
子が上記第１の論理出力節点に接続され、第１の論理出
力電位が第１のレベルのときに導通する第５のスイッチ
手段と、上記第２の電源電位と上記制御節点間に接続さ
れ、制御端子が上記第２の論理出力節点に接続され、第
２の論理出力電位が第１のレベルのときに導通する第６
のスイッチ手段とを含む請求項２記載の論理回路。
【請求項５】上記論理木切り離し制御手段の第１の設
定手段は、上記第２のスイッチ手段および第３のスイッ
チ手段とを接続状態とすることが可能な第１の電源電位
と上記制御節点間に接続され、休止段階を示す同期信号
を制御端子に受けて導通する第４のスイッチ手段を含
み、上記第２の設定手段は、中間節点と上記制御節点間に接
続され、制御端子が上記第１の論理出力節点に接続さ
れ、第１の論理出力電位が第１のレベルのときに導通す
る第５のスイッチ手段と、上記中間節点と上記制御節点
間に接続され、制御端子が上記第２の論理出力節点に接
続され、第２の論理出力電位が第１のレベルのときに導
通する第６のスイッチ手段と、上記第２のイッチ手段お
よび第３のスイッチ手段とを切り離し状態とすることが
可能な第２の電源電位と上記中間節点間に接続され、上
記第４のスイッチ手段が導通するときは非導通状態に保
持され、当該第４のスイッチ手段が非導通状態に保持さ
れるときは導通する第７のスイッチ手段とを含む請求項
１記載の論理回路。
【請求項６】上記論理木切り離し制御手段の第１の設
定手段は、上記第２のスイッチ手段および第３のスイッ
チ手段とを接続状態とすることが可能な第１の電源電位
と上記制御節点間に接続され、休止段階を示す同期信号
を制御端子に受けて導通する第４のスイッチ手段を含
み、上記第２の設定手段は、中間節点と上記制御節点間に接
続され、制御端子が上記第１の論理出力節点に接続さ
れ、第１の論理出力電位が第１のレベルのときに導通す
る第５のスイッチ手段と、上記中間節点と上記制御節点
間に接続され、制御端子が上記第２の論理出力節点に接
続され、第２の論理出力電位が第１のレベルのときに導
通する第６のスイッチ手段と、上記第２のイッチ手段お
よび第３のスイッチ手段とを切り離し状態とすることが
可能な第２の電源電位と上記中間節点間に接続され、上
記第４のスイッチ手段が導通するときは非導通状態に保
持され、当該第４のスイッチ手段が非導通状態に保持さ
れるときは導通する第７のスイッチ手段とを含む請求項
２記載の論理回路。
【請求項７】上記論理木切り離し制御手段の第１の設
定手段は、上記第２のスイッチ手段および第３のスイッ
チ手段とを接続状態とすることが可能な第１の電源電位
と上記制御節点間に直列に接続され、それぞれ休止段階
時にの第１の論理出力節点の電位および第２の論理出力
節点の電位を制御端子に受けて導通する第４のスイッチ
手段および第５のスイッチ手段を含み、上記第２の設定手段は、上記第２のスイッチ手段および
第３のスイッチ手段とを切り離し状態とすることが可能
な第２の電源電位と上記制御節点間に接続され、制御端
子が上記第１の論理出力節点に接続され、第１の論理出
力電位が第１のレベルのときに導通する第６のスイッチ
手段と、上記第２の電源電位と上記制御節点間に接続さ
れ、制御端子が上記第２の論理出力節点に接続され、第
２の論理出力電位が第１のレベルのときに導通する第７
のスイッチ手段とを含む請求項１記載の論理回路。
【請求項８】上記論理木切り離し制御手段の第１の設
定手段は、上記第２のスイッチ手段および第３のスイッ
チ手段とを接続状態とすることが可能な第１の電源電位
と上記制御節点間に直列に接続され、それぞれ休止段階
時にの第１の論理出力節点の電位および第２の論理出力
節点の電位を制御端子に受けて導通する第４のスイッチ
手段および第５のスイッチ手段を含み、上記第２の設定手段は、上記第２のスイッチ手段および
第３のスイッチ手段とを切り離し状態とすることが可能
な第２の電源電位と上記制御節点間に接続され、制御端
子が上記第１の論理出力節点に接続され、第１の論理出
力電位が第１のレベルのときに導通する第６のスイッチ
手段と、上記第２の電源電位と上記制御節点間に接続さ
れ、制御端子が上記第２の論理出力節点に接続され、第
２の論理出力電位が第１のレベルのときに導通する第７
のスイッチ手段とを含む請求項２記載の論理回路。
【請求項９】論理関数評価結果を同期信号に同期して
出力する論理回路であって、入力信号に応じて一方の線のみが基準電位に至る経路を
形成し、所望の論理関数を実現する２線式論理木と、上記２線式論理木の第１の論理出力および第２の論理出
力を受ける第１の論理入力節点および第２の論理入力節
点と、第１の論理出力節点と、第２の論理出力節点と、
駆動を示す同期信号を受けて作動し、上記第１の論理入
力節点および第２の論理入力節点に入力される第１の論
理入力および第２の論理入力が持つ導通抵抗の差に応じ
て第１の論理出力および第２の論理出力の論理電位を異
なる第１のレベルおよび第２のレベルに確定させるセン
スアンプと、休止段階を示す同期信号を受けたときに上
記第１の論理出力節点と第２の論理出力節点とを短絡さ
せる第１のスイッチ手段と、上記第１の論理入力節点と
上記第１の論理出力節点とを制御端子の電位に応じて電
気的に接続または切り離す第２のスイッチ手段と、上記
第２の論理入力節点と上記第２の論理出力節点とを制御
端子の電位に応じて電気的に接続または切り離す第３の
スイッチ手段と、上記休止段階を含み上記センスアンプ
で論理が確定されていない段階では、上記第２のスイッ
チ手段および第３のスイッチ手段の制御端子に接続され
た制御節点の電位を、第２および第３のスイッチ手段が
接続された各２端子間を少なくとも接続可能とする電位
に設定する第１の設定手段と、上記センスアンプで論理
が確定される段階では、上記第１の論理出力節点または
第２の論理出力節点の電位に応じて上記制御節点の電位
を、第２および第３のスイッチ手段が接続された各２端
子間を少なくとも切り離し可能とする電位に設定する第
２の設定手段とを有する論理木切り離し制御手段とを有
するセンシングラッチ部と、セット端子に上記センシングラッチ部の第１の論理出力
を受け、リセット端子に上記センシングラッチ部の第２
の論理出力を受け、上記同期信号の１周期間、センシン
グラッチ部の論理出力を保持するセット・リセットラッ
チ部と、上記２線式論理木の基準電位に至る経路と当該基準電位
間を、上記休止段階時には電気的に切り離し、休止段階
時以外には接続する第４のスイッチ手段とを有する論理
回路。
【請求項１０】上記センシングラッチ部のセンスアン
プは、第１のインバータと第２のインバータを有し、第
１のインバータの出力と第２のインバータの入力とが接
続され、その接続点が上記第１の論理出力節点に接続さ
れ、第１のインバータの入力と第２のインバータの出力
とが接続され、その接続点が上記第２の論理出力節点に
接続され、上記第１のスイッチ手段は、上記第１のインバータの入
力と第２のインバータの入力との間に接続されている請
求項９記載の論理回路。
【請求項１１】上記論理木切り離し制御手段の第１の
設定手段は、上記第２のスイッチ手段および第３のスイ
ッチ手段とを接続状態とすることが可能な第１の電源電
位と上記制御節点間に接続され、休止段階を示す同期信
号を制御端子に受けて導通する第５のスイッチ手段を含
み、上記第２の設定手段は、上記第２のスイッチ手段および
第３のスイッチ手段とを切り離し状態とすることが可能
な第２の電源電位と上記制御節点間に接続され、制御端
子が上記第１の論理出力節点に接続され、第１の論理出
力電位が第１のレベルのときに導通する第６のスイッチ
手段と、上記第２の電源電位と上記制御節点間に接続さ
れ、制御端子が上記第２の論理出力節点に接続され、第
２の論理出力電位が第１のレベルのときに導通する第７
のスイッチ手段とを含む請求項９記載の論理回路。
【請求項１２】上記論理木切り離し制御手段の第１の
設定手段は、上記第２のスイッチ手段および第３のスイ
ッチ手段とを接続状態とすることが可能な第１の電源電
位と上記制御節点間に接続され、休止段階を示す同期信
号を制御端子に受けて導通する第５のスイッチ手段を含
み、上記第２の設定手段は、上記第２のスイッチ手段および
第３のスイッチ手段とを切り離し状態とすることが可能
な第２の電源電位と上記制御節点間に接続され、制御端
子が上記第１の論理出力節点に接続され、第１の論理出
力電位が第１のレベルのときに導通する第６のスイッチ
手段と、上記第２の電源電位と上記制御節点間に接続さ
れ、制御端子が上記第２の論理出力節点に接続され、第
２の論理出力電位が第１のレベルのときに導通する第７
のスイッチ手段とを含む請求項１０記載の論理回路。
【請求項１３】上記論理木切り離し制御手段の第１の
設定手段は、上記第２のスイッチ手段および第３のスイ
ッチ手段とを接続状態とすることが可能な第１の電源電
位と上記制御節点間に接続され、休止段階を示す同期信
号を制御端子に受けて導通する第５のスイッチ手段を含
み、上記第２の設定手段は、中間節点と上記制御節点間に接
続され、制御端子が上記第１の論理出力節点に接続さ
れ、第１の論理出力電位が第１のレベルのときに導通す
る第６のスイッチ手段と、上記中間節点と上記制御節点
間に接続され、制御端子が上記第２の論理出力節点に接
続され、第２の論理出力電位が第１のレベルのときに導
通する第７のスイッチ手段と、上記第２のイッチ手段お
よび第３のスイッチ手段とを切り離し状態とすることが
可能な第２の電源電位と上記中間節点間に接続され、上
記第５のスイッチ手段が導通するときは非導通状態に保
持され、当該第５のスイッチ手段が非導通状態に保持さ
れるときは導通する第８のスイッチ手段とを含む請求項
９記載の論理回路。
【請求項１４】上記論理木切り離し制御手段の第１の
設定手段は、上記第２のスイッチ手段および第３のスイ
ッチ手段とを接続状態とすることが可能な第１の電源電
位と上記制御節点間に接続され、休止段階を示す同期信
号を制御端子に受けて導通する第５のスイッチ手段を含
み、上記第２の設定手段は、中間節点と上記制御節点間に接
続され、制御端子が上記第１の論理出力節点に接続さ
れ、第１の論理出力電位が第１のレベルのときに導通す
る第６のスイッチ手段と、上記中間節点と上記制御節点
間に接続され、制御端子が上記第２の論理出力節点に接
続され、第２の論理出力電位が第１のレベルのときに導
通する第７のスイッチ手段と、上記第２のイッチ手段お
よび第３のスイッチ手段とを切り離し状態とすることが
可能な第２の電源電位と上記中間節点間に接続され、上
記第５のスイッチ手段が導通するときは非導通状態に保
持され、当該第５のスイッチ手段が非導通状態に保持さ
れるときは導通する第８のスイッチ手段とを含む請求項
１０記載の論理回路。
【請求項１５】上記論理木切り離し制御手段の第１の
設定手段は、上記第２のスイッチ手段および第３のスイ
ッチ手段とを接続状態とすることが可能な第１の電源電
位と上記制御節点間に直列に接続され、それぞれ休止段
階時にの第１の論理出力節点の電位および第２の論理出
力節点の電位を制御端子に受けて導通する第５のスイッ
チ手段および第６のスイッチ手段を含み、上記第２の設定手段は、上記第２のスイッチ手段および
第３のスイッチ手段とを切り離し状態とすることが可能
な第２の電源電位と上記制御節点間に接続され、制御端
子が上記第１の論理出力節点に接続され、第１の論理出
力電位が第１のレベルのときに導通する第７のスイッチ
手段と、上記第２の電源電位と上記制御節点間に接続さ
れ、制御端子が上記第２の論理出力節点に接続され、第
２の論理出力電位が第１のレベルのときに導通する第８
のスイッチ手段とを含む請求項９記載の論理回路。
【請求項１６】上記論理木切り離し制御手段の第１の
設定手段は、上記第２のスイッチ手段および第３のスイ
ッチ手段とを接続状態とすることが可能な第１の電源電
位と上記制御節点間に直列に接続され、それぞれ休止段
階時に第１の論理出力節点の電位および第２の論理出力
節点の電位を制御端子に受けて導通する第５のスイッチ
手段および第６のスイッチ手段を含み、上記第２の設定手段は、上記第２のスイッチ手段および
第３のスイッチ手段とを切り離し状態とすることが可能
な第２の電源電位と上記制御節点間に接続され、制御端
子が上記第１の論理出力節点に接続され、第１の論理出
力電位が第１のレベルのときに導通する第７のスイッチ
手段と、上記第２の電源電位と上記制御節点間に接続さ
れ、制御端子が上記第２の論理出力節点に接続され、第
２の論理出力電位が第１のレベルのときに導通する第８
のスイッチ手段とを含む請求項１０記載の論理回路。
【請求項１７】論理関数評価結果を同期信号に同期し
て出力する論理回路であって、入力信号に応じて一方の線のみが基準電位に至る経路を
形成し、所望の論理関数を実現する２線式論理木と、上記２線式論理木の第１の論理出力および第２の論理出
力を受ける第１の論理入力節点および第２の論理入力節
点と、第１の論理出力節点と、第２の論理出力節点と、
駆動を示す同期信号を受けて作動し、上記第１の論理入
力節点および第２の論理入力節点に入力される第１の論
理入力および第２の論理入力が持つ導通抵抗の差に応じ
て第１の論理出力および第２の論理出力の論理電位を異
なる第１のレベルおよび第２のレベルに確定させるセン
スアンプと、休止段階を示す同期信号を受けたときに上
記第１の論理出力節点と第２の論理出力節点とを短絡さ
せる第１のスイッチ手段と、上記第１の論理入力節点と
上記第１の論理出力節点とを制御端子の電位に応じて電
気的に接続または切り離す第２のスイッチ手段と、上記
第２の論理入力節点と上記第２の論理出力節点とを制御
端子の電位に応じて電気的に接続または切り離す第３の
スイッチ手段と、上記休止段階を含み上記センスアンプ
で論理が確定されていない段階では、上記第２のスイッ
チ手段および第３のスイッチ手段の制御端子に接続され
た制御節点の電位を、第２および第３のスイッチ手段が
接続された各２端子間を少なくとも接続可能とする電位
に設定する第１の設定手段と、上記センスアンプで論理
が確定される段階では、上記第１の論理出力節点または
第２の論理出力節点の電位に応じて上記制御節点の電位
を、第２および第３のスイッチ手段が接続された各２端
子間を少なくとも切り離し可能とする電位に設定する第
２の設定手段とを有する論理木切り離し制御手段とを有
するセンシングラッチ部と、セット端子に上記センシングラッチ部の第１の論理出力
を受け、リセット端子に上記センシングラッチ部の第２
の論理出力を受け、上記同期信号の１周期間、センシン
グラッチ部の論理出力を保持するセット・リセットラッ
チ部と、上記２線式論理木の基準電位に至る経路と当該基準電位
間を、上記休止段階時には電気的に切り離し、休止段階
時以外には接続する第４のスイッチ手段と、上記第４の
スイッチ手段が休止段階で上記２線式論理木の基準電位
に至る経路と当該基準電位間を切り離している期間であ
って、上記同期信号が休止段階を示すままで停止した場
合に、上記２線式論理木の基準電位に至る経路と当該基
準電位間を強制的に接続する第５のスイッチ手段とを有
する論理回路。
【請求項１８】上記センシングラッチ部のセンスアン
プは、第１のインバータと第２のインバータを有し、第
１のインバータの出力と第２のインバータの入力とが接
続され、その接続点が上記第１の論理出力節点に接続さ
れ、第１のインバータの入力と第２のインバータの出力
とが接続され、その接続点が上記第２の論理出力節点に
接続され、上記第１のスイッチ手段は、上記第１のインバータの入
力と第２のインバータの入力との間に接続されている請
求項１７記載の論理回路。
【請求項１９】上記論理木切り離し制御手段の第１の
設定手段は、上記第２のスイッチ手段および第３のスイ
ッチ手段とを接続状態とすることが可能な第１の電源電
位と上記制御節点間に接続され、休止段階を示す同期信
号を制御端子に受けて導通する第６のスイッチ手段を含
み、上記第２の設定手段は、上記第２のスイッチ手段および
第３のスイッチ手段とを切り離し状態とすることが可能
な第２の電源電位と上記制御節点間に接続され、制御端
子が上記第１の論理出力節点に接続され、第１の論理出
力電位が第１のレベルのときに導通する第７のスイッチ
手段と、上記第２の電源電位と上記制御節点間に接続さ
れ、制御端子が上記第２の論理出力節点に接続され、第
２の論理出力電位が第１のレベルのときに導通する第８
のスイッチ手段とを含む請求項１７記載の論理回路。
【請求項２０】上記論理木切り離し制御手段の第１の
設定手段は、上記第２のスイッチ手段および第３のスイ
ッチ手段とを接続状態とすることが可能な第１の電源電
位と上記制御節点間に接続され、休止段階を示す同期信
号を制御端子に受けて導通する第６のスイッチ手段を含
み、上記第２の設定手段は、上記第２のスイッチ手段および
第３のスイッチ手段とを切り離し状態とすることが可能
な第２の電源電位と上記制御節点間に接続され、制御端
子が上記第１の論理出力節点に接続され、第１の論理出
力電位が第１のレベルのときに導通する第７のスイッチ
手段と、上記第２の電源電位と上記制御節点間に接続さ
れ、制御端子が上記第２の論理出力節点に接続され、第
２の論理出力電位が第１のレベルのときに導通する第８
のスイッチ手段とを含む請求項１８記載の論理回路。
【請求項２１】上記論理木切り離し制御手段の第１の
設定手段は、上記第２のスイッチ手段および第３のスイ
ッチ手段とを接続状態とすることが可能な第１の電源電
位と上記制御節点間に接続され、休止段階を示す同期信
号を制御端子に受けて導通する第６のスイッチ手段を含
み、上記第２の設定手段は、中間節点と上記制御節点間に接
続され、制御端子が上記第１の論理出力節点に接続さ
れ、第１の論理出力電位が第１のレベルのときに導通す
る第７のスイッチ手段と、上記中間節点と上記制御節点
間に接続され、制御端子が上記第２の論理出力節点に接
続され、第２の論理出力電位が第１のレベルのときに導
通する第８のスイッチ手段と、上記第２のイッチ手段お
よび第３のスイッチ手段とを切り離し状態とすることが
可能な第２の電源電位と上記中間節点間に接続され、上
記第６のスイッチ手段が導通するときは非導通状態に保
持され、当該第６のスイッチ手段が非導通状態に保持さ
れるときは導通する第９のスイッチ手段とを含む請求項
１７記載の論理回路。
【請求項２２】上記論理木切り離し制御手段の第１の
設定手段は、上記第２のスイッチ手段および第３のスイ
ッチ手段とを接続状態とすることが可能な第１の電源電
位と上記制御節点間に接続され、休止段階を示す同期信
号を制御端子に受けて導通する第６のスイッチ手段を含
み、上記第２の設定手段は、中間節点と上記制御節点間に接
続され、制御端子が上記第１の論理出力節点に接続さ
れ、第１の論理出力電位が第１のレベルのときに導通す
る第７のスイッチ手段と、上記中間節点と上記制御節点
間に接続され、制御端子が上記第２の論理出力節点に接
続され、第２の論理出力電位が第１のレベルのときに導
通する第８のスイッチ手段と、上記第２のイッチ手段お
よび第３のスイッチ手段とを切り離し状態とすることが
可能な第２の電源電位と上記中間節点間に接続され、上
記第６のスイッチ手段が導通するときは非導通状態に保
持され、当該第６のスイッチ手段が非導通状態に保持さ
れるときは導通する第９のスイッチ手段とを含む請求項
１８記載の論理回路。
【請求項２３】上記論理木切り離し制御手段の第１の
設定手段は、上記第２のスイッチ手段および第３のスイ
ッチ手段とを接続状態とすることが可能な第１の電源電
位と上記制御節点間に直列に接続され、それぞれ休止段
階時にの第１の論理出力節点の電位および第２の論理出
力節点の電位を制御端子に受けて導通する第６のスイッ
チ手段および第７のスイッチ手段を含み、上記第２の設定手段は、上記第２のスイッチ手段および
第３のスイッチ手段とを切り離し状態とすることが可能
な第２の電源電位と上記制御節点間に接続され、制御端
子が上記第１の論理出力節点に接続され、第１の論理出
力電位が第１のレベルのときに導通する第８のスイッチ
手段と、上記第２の電源電位と上記制御節点間に接続さ
れ、制御端子が上記第２の論理出力節点に接続され、第
２の論理出力電位が第１のレベルのときに導通する第９
のスイッチ手段とを含む請求項１７記載の論理回路。
【請求項２４】上記論理木切り離し制御手段の第１の
設定手段は、上記第２のスイッチ手段および第３のスイ
ッチ手段とを接続状態とすることが可能な第１の電源電
位と上記制御節点間に直列に接続され、それぞれ休止段
階時にの第１の論理出力節点の電位および第２の論理出
力節点の電位を制御端子に受けて導通する第６のスイッ
チ手段および第７のスイッチ手段を含み、上記第２の設定手段は、上記第２のスイッチ手段および
第３のスイッチ手段とを切り離し状態とすることが可能
な第２の電源電位と上記制御節点間に接続され、制御端
子が上記第１の論理出力節点に接続され、第１の論理出
力電位が第１のレベルのときに導通する第８のスイッチ
手段と、上記第２の電源電位と上記制御節点間に接続さ
れ、制御端子が上記第２の論理出力節点に接続され、第
２の論理出力電位が第１のレベルのときに導通する第９
のスイッチ手段とを含む請求項１８記載の論理回路。